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TWI859475B - 具有一經整合可切換短路之雙極性接面型電晶體 - Google Patents

具有一經整合可切換短路之雙極性接面型電晶體 Download PDF

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TWI859475B
TWI859475B TW110139974A TW110139974A TWI859475B TW I859475 B TWI859475 B TW I859475B TW 110139974 A TW110139974 A TW 110139974A TW 110139974 A TW110139974 A TW 110139974A TW I859475 B TWI859475 B TW I859475B
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彼得 休 布萊爾
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美商達爾科技股份有限公司
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Abstract

本發明藉由在同一半導體晶片中整合一雙極性接面型電晶體(BJT)之基極與射極之間的一可切換短路而解決當在一開路基極組態中操作時該BJT之安全操作區(SOA)降低之問題。該可切換短路在該BJT之集極電壓低於基極電壓時之一高電阻值與該集極電壓高於該基極電壓時之一較低電阻值之間切換以有效地降低BJT電流增益(h FE)。在本發明之一個實施方案中，該可切換短路呈其中其閘極連接至該BJT集極之一MOSFET之形式。本發明進一步教示在積體電路晶片中安置具有低於該BJT之BVCBO之一崩潰電壓之一接面型二極體。該接面型二極體之添加提供在一減小大小之情況下維持該MOSFET作為可切換短路之有效性之一措施。

Description

具有一經整合可切換短路之雙極性接面型電晶體
一雙極性接面型電晶體(BJT)之安全操作區(SOA)在用作一共同射極組態中之一電源開關時，受BVCEO (基極開路之集極-射極崩潰)限制，此係歸因於電晶體電流增益(h FE)小於BVCBO (射極開路之集極-基極崩潰)。相較於相當尺寸之MOSFET，此使BJT處於一劣勢，此係因為MOSFET之寄生電晶體增益受源極體短路抑制，且因此其等根據寄生電晶體之BVCBO額定值(汲極體崩潰電壓)進行額定。已嘗試藉由增加集極區域之厚度而增強BJT崩潰電壓額定值，並以更高電晶體串聯電阻為代價增加其電阻率，此對其他態樣(諸如功耗)之電晶體效能係有害的。
替代地，電路可在BJT之射極與基極之間添加一電阻短路以將其崩潰電壓升高至更接近BVCBO (所謂的BVCES或BVCER)。然而，此必然抑制BJT電流增益，且因此損害BJT在增益及飽和電壓方面之「開啟功能」。此外，使用一外部短路亦將需要添加另一電路元件與其相關聯成本。因此，本發明之一目的係增加一BJT之集極-射極崩潰電壓而不損害BJT之「開啟功能」，且不招致外部電路元件之成本。
本發明人藉由在同一BJT晶片中整合一可切換短路而實質上解決當前BJT之上述問題，該可切換短路僅在BJT處於其關閉或阻斷模式中時用作其射極與基極之間的一有效短路以便升高其崩潰電壓；且當BJT處於其開啟狀態時自電路功能上移除，因此其電流增益及飽和電壓不降級。
本發明之一個例示性實施方案係在與BJT相同的半導體晶片中建構一MOS電晶體，使得電晶體由BJT之集極電壓可切換地控制。BJT集極處之反向偏壓電壓接通MOS電晶體，因此有效地使射極及基極短路以虹吸基極電流之一部分來降低電流增益且增加崩潰電壓。否則，電晶體保持關閉，因此維持主機BJT之增益及飽和電壓。
使用安置於BJT之集極與射極之間的一經整合箝位二極體進一步增強NMOS電晶體作為一可切換短路之有效性。箝位二極體與BJT構建在同一半導體晶片中且經工程設計以在高於原生BJT BVCEO且低於BJT集極-基極接面(BVCBO)之突崩崩潰電壓的一電壓下崩潰。隨著集極-射極電壓增加，一箝位二極體之添加有效地防止BJT進入驟回狀況，此在集極-射極洩漏電流(ICES)在集極-基極接面處藉由突崩倍增產生載子時發生，此增加基極電流之有效供應，並接通BJT且引起持續電壓之一崩潰。因此，箝位二極體在其高於BVCEO及驟回保持電壓的崩潰電壓下針對一集極電壓為安全操作區(SOA)提供一保護。
自體現本發明之態樣之BJT裝置獲取之TCAD模擬結果及量測同意，在穩態及切換條件下，在不損害電晶體增益及飽和電壓之情況下達成更高電壓阻斷能力。
特定術語之定義
在本發明及發明申請專利範圍中使用之術語在本發明之背景內容中通常具有其等在此項技術中之普通含義。下文定義某些術語以向從業者提供關於本發明之描述之額外指導。將瞭解，相同事物可以一種以上方式來指稱。因此，可使用替代語言及同義詞。
一積體電路晶片係在一塊半導體材料(諸如矽、氮化鎵、碳化矽等)上形成之一電子電路。在本發明之一例示性實施例中，一半導體電路晶片包括一雙極性接面型電晶體、一NMOS及一箝位二極體。電路組件藉由在具有低電阻之一基板頂部上生長之一磊晶層中之摻雜區域及藉由晶片表面上之金屬進行內部連接。摻雜區域之摻雜係藉由離子植入或氣相沉積及熱擴散。
一雙極性接面型電晶體使用電子及電洞兩者作為電荷載子。其包括一射極、一基極及一集極，其等在本申請案中揭示之一例示性實施例中係藉由一矽半導體晶片中之離子植入形成。一MOSFET使用電子或電洞作為電荷載子。其包括一源極及一汲極，其等在本申請案中揭示之一例示性實施例中係藉由一矽半導體晶片中之離子植入形成，且一閘極元件包括藉由二氧化矽層與半導體表面間隔之多晶矽。在本發明之其他實施例中，多晶矽閘極可用一金屬閘極代替。
為了使一積體電路晶片根據設計起作用，需要在各個電路端子處為晶片供應適當電壓。在例示性BJT中，集極、基極和射極端子延伸至晶片封裝之表面用於將電壓供應施加至端子。此例示性電路晶片中之射極端子處之電壓被視為參考電壓。其他端子及內部電路節點處之電壓值係參考射極端子處之電壓來估值。
一電路中之一可切換短路元件係連接在通常旨在處於不同電壓之一電路之兩個節點之間以實現一低電阻，因此可以「可切換地」使電壓接近相同位準之工具。高電阻及低電阻係相對術語。在例示性電路中，高電阻意指NMOS關閉且汲極與源極之間的電阻在100 MΩ (例如，1 V下之nA)之範圍內；當NMOS由高於NMOS之臨限電壓(在此實例中為約30 V)之一集極電壓接通時，汲極與源極之間的電阻為大約10 kΩ (例如，5 V下之0.5 mA)。
反向及正向偏壓描述跨一p-n接面施加之電壓。正向偏壓促進跨接面流動之一電流且反向偏壓阻斷電流流動。
在本文中，當將兩個物件描述為彼此鄰近時，其意指無與任一物件類似之中介物件定位於該兩個物件之間；當一個物件在另一個物件附近、上方或下方時，該兩個物件可實體接觸或可不實體接觸另一個物件；當兩個物件彼此附接或附裝時，其意指該兩個物件之某些部分實體接觸。 實施例之詳細描述
圖1描繪體現本發明之某些態樣之一積體電路晶片10。電路包括一雙極性接面型電晶體(BJT) 110、一金屬氧化物半導體場效應電晶體(MOSFET) 120及一箝位二極體130之組合。晶片透過三個接腳(射極端子接腳3、基極端子接腳2及集極端子接腳1)與外部通信。BJT係一垂直裝置，此意指集極及射極在晶片之相對表面上。MOSFET經組態為一表面裝置，其中電流非常接近晶片之頂表面在源極與汲極之間流動。
在圖1中描繪之積體電路中，NMOS 120之閘極連接至集極節點1，源極連接至節點3處之射極且汲極連接至節點2處之基極。箝位二極體130與BJT並聯連接，其中陽極及陰極分別連接至節點3處之射極及節點1處之集極。
如在本文之一先前段落中提及，一習知BJT之安全操作區(SOA)在用作一電源開關時受BVCEO限制，此係歸因於電晶體增益h FE小於集極-基極接面之固有崩潰電壓。然而，在積體電路10中，SOA藉由兩種措施(根據本發明之態樣，藉由在與BJT相同的電路晶片中添加呈一MOSFET 120及一箝位二極體130之形式之一可切換短路)實質上擴展。具體言之，MOSFET 120之閘極由BJT 110之集極內部加偏壓，其在阻斷模式中可經歷高電壓。在此組態中，MOSFET 120在集極基極接面進入完全突崩崩潰之前藉由升高集極電壓而接通。由於經接通MOSFET 120將基極電流之一部分分流至源極，從而旁通基極射極接面，因此其有效地降低BJT 110之電流增益h FE，因此將SOA擴展超出BVCEO朝向BVCES。在本發明之其他實施例中，具有一相反極性之一空乏模式MOS電晶體或一額外BJT可代替增強模式NMOS 120。
在此例示性電路中，一晶片上n通道增強模式MOSFET開關形成於npn BJT基極區域內，其接通以實現射極與基極之間的一晶片上短路。藉由使用多晶矽層或替代地一頂部金屬層而實施閘極。驅動MOSFET閘極之電壓自BJT集極內部導出。此配置以最小延遲實現短路且避免對一外部偏壓供應之需要。一替代實施例係將一空乏模式p-MOSFET放置於BJT基極擴散與接觸至BJT射極之一補充BJT基極區域之間的集極區域內。閘極電位可自基極或射極電位導出，使得當集極電位升高至高於p-MOSFET臨限電壓時，p通道形成。
由於在n-MOSFET實施方案中，通道區域藉由BJT集極-基極接面與集極電位隔離，因此在高集極偏壓下無限制短路之趨勢，且不會損失擴展崩潰電壓之能力。n-MOSFET 110處之閘極電位可比BJT基極電位更正以敞開通道且產生電阻短路。在僅BJT射極、基極及集極外部接腳可用之情況下，閘極自BJT集極電位導出其偏壓，從而在集極電位增加時進一步增強通道。
在p-MOSFET實施方案之情況中，閘極電位可比BJT集極電位更負以敞開通道且產生電阻短路。在僅BJT射極、基極及集極外部接腳可用之情況下，閘極自BJT基極或BJT射極電位(較佳自BJT射極電位，此係因為此係最負之電位)導出其偏壓。如在n-MOSFET之情況中，閘極在集極電位增加時進一步增強通道但受空乏限制。另一替代實施例係使用一次級BJT而非一MOSFET。
用於增強BJT 110之崩潰效能之一第二措施係在集極與射極之間遠離BJT集極-基極接面併入一二極體130。二極體130被工程設計成在低於BVCES觸發電壓的一電壓下崩潰，具有足夠電壓裕度以容許一合理之崩潰電流而不引起BJT集極-基極接面崩潰。經添加箝位二極體容許電壓額定值不由集極-射極驟回保持電壓設定，而係由箝位二極體崩潰電壓設定，根據設計，該箝位二極體崩潰電壓高於驟回保持電壓。以此種方式，由於MOSFET 120不需要在崩潰時傳輸電洞電流，因此其可比無此一箝位二極體130之情況下將另外所需之更小。
箝位二極體130可藉由多種手段製作以達成所要崩潰特性。較佳方式係藉由部署與BJT 110基極區域分開且連接至射極之一額外基極區域來使用現有BJT程序流程。箝位二極體崩潰電壓可藉由以下方法降低：限制其與作為BJT 110終端結構之部分之一摻雜保護環區域之間的場，藉此在一較低施加電壓下達成臨界場；或部署一圖案化額外基極區域，其弱化淨摻雜，諸如以在低於一突崩崩潰之一電壓下促進穿通崩潰；或部署具有一窄尺寸之一額外基極區域，其弱化總摻雜諸如以在低於突崩崩潰之一電壓下促進穿通崩潰；或將接面曲率半徑配置成比BJT集極-基極接面之曲率半徑更緊湊。
圖2在覆疊基極遮罩、射極遮罩及多晶矽遮罩之一接觸遮罩方面描繪圖1中之一積體電路晶片之俯視圖之一示意圖。圖2包含BJT 210之基極區域及箝位二極體220之陽極區域；保護環區域230、MOSFET汲極區域240及BJT射極區域250；多晶矽閘極260；至基極區域215、射極區域255、多晶矽閘極265、箝位二極體225及保護環235之接觸件。
圖2A在覆疊接觸遮罩之一金屬遮罩方面描繪圖1中之積體電路晶片之俯視圖之一示意圖。圖2A包含至基極215、射極255、閘極265、箝位二極體225、MOSFET本體及汲極245以及保護環235之接觸件。圖2A亦包含至基極區域216、射極區域及箝位二極體256之陽極、閘極266以及保護環236之金屬。在此實例中，至閘極266之金屬係至保護環236之金屬之一延伸。
圖3描繪來自圖2及圖2A中之切割線3-3之橫截面視圖。圖3描繪一基板310，其在此例示性實施例中係重度摻雜有諸如磷之n型摻雜劑之一單晶矽層。基板310用作BJT 110之集極端子。在基板上方係一相對輕度摻雜之n型磊晶層320。BJT之基極區域及箝位二極體之陽極區域335係透過離子植入及熱擴散形成在磊晶層320中。
圖3亦描繪摻雜有n型摻雜劑之區域，包含保護環區域330、MOSFET 340之汲極及BJT 350之射極區域；多晶矽閘極電極360；及至電路之各種區域(至保護環335、箝位二極體325之陽極、MOSFET 345之汲極及本體區域、BJT 355之射極區域及BJT 315之基極)之接觸件。
圖4描繪具有不同結構之三個BJT之電流對電壓。在最左處之曲線410表示在一開路基極組態中之一習知BJT；中間曲線420表示與一MOS內部耦合一之BJT；最右曲線430表示與一MOS及一箝位二極體內部耦合之一BJT。
由曲線410表示之BJT在基極開路之情況下在約50 V之集極至射極電壓下崩潰。低崩潰係歸因於在集極基極處產生之電洞注入基極區域中且由射極收集。此電流由BJT之固有h FE以自射極至集極之電子電流流動之形式放大。正回饋最終引起電流逃逸，如圖4中描繪。
曲線420描繪其中一MOS耦合至其(如圖1中描繪)但在電路中無一箝位二極體之一BJT之特性。在此情況中，可見崩潰電壓被推至BVCBO或BVCES之崩潰電壓。然而，隨著集極接面處之電流增加，進入基極且行進通過MOSFET之電洞電流亦增加。此電流使基極與射極之間的電壓升高，且因此引起一電子電流自射極流動至集極，其中突崩倍增最終引起電流逃逸且電壓崩潰至驟回保持電壓。可藉由增加MOSFET大小因此降低通道電阻而緩解此二次崩潰。
曲線430描繪其中添加一箝位二極體之一電路。二極體被工程設計成在低於基極集極接面崩潰之一電壓下崩潰。由於崩潰電流不進入BJT之基極區域，因此其不起始驟回現象。
圖5描繪三個電路之電流增益(h FE)。曲線510表示習知BJT且h FE在收集電流之若干數量級內基本上恒定。曲線520表示其中一MOSFET被併入BJT中之一電路，如圖1中描繪。自圖5顯而易見，使用一可切換短路(諸如附裝至BJT之一可切換MOSFET)，BJT之電流增益在一大操作範圍內追蹤其固有值而無顯著降級。曲線530表示跨射極及基極附裝之一固定值電阻器。顯然，BJT之h FE在BJT操作之一大範圍內受電阻器之嚴重損害。
圖6描繪圖1中之電路中之MOSFET之接通特性。曲線610描繪具有約30 V之一臨限電壓之一MOSFET。臨限電壓可藉由選擇多晶矽閘極下方之氧化物厚度及基極區域之摻雜濃度而控制。
圖7描繪依據如圖2及圖3中描繪之二極體與一保護環之間的空間而變化的一箝位二極體之崩潰電壓。遵循曲線710，為了選擇二極體與保護環之間的適當間距，可容易地獲得最佳二極體崩潰電壓。
1:集極端子接腳/節點 2:基極端子接腳/節點 3:射極端子接腳/節點 10:積體電路晶片 110:雙極性接面型電晶體(BJT) 120:金屬氧化物半導體場效應電晶體(MOSFET) 130:箝位二極體 210:雙極性接面型電晶體(BJT) 215:基極區域 216:基極區域 220:箝位二極體 225:箝位二極體 230:保護環區域 235:保護環 236:保護環 240:金屬氧化物半導體場效應電晶體(MOSFET)汲極區域 245:汲極 250:雙極性接面型電晶體(BJT)射極區域 255:射極區域 256:箝位二極體 260:多晶矽閘極 265:多晶矽閘極 266:閘極 310:基板 315:雙極性接面型電晶體(BJT) 320:n型磊晶層 325:箝位二極體 330:保護環區域 335:陽極區域 340:金屬氧化物半導體場效應電晶體(MOSFET) 345:金屬氧化物半導體場效應電晶體(MOSFET) 350:雙極性接面型電晶體(BJT) 355:雙極性接面型電晶體(BJT) 360:多晶矽閘極電極 410:曲線 420:曲線 430:曲線 510:曲線 520:曲線 530:曲線 610:曲線 710:曲線
本文中之所有圖式僅為了闡釋性目的且圖式中之元件未按其真實比例繪製。不同圖式中之相同元件符號係指類似元件。
圖1描繪包括一BJT、一NMOS及一箝位二極體之一積體電路晶片之一示意圖。
圖2及圖2A描繪圖1中之一積體電路晶片之俯視圖之示意圖。
圖3描繪沿著圖2及圖2A中之一切割線3-3之積體電路晶片之一橫截面視圖之一示意圖。
圖4描繪BJT集極電流對集極電壓及本發明之實施方案之優點。
圖5描繪BJT之電流增益h FE對集極電流展示本發明之實施方案之優點。
圖6描繪圖1中描繪之一電路中之一例示性NMOS之汲極電流對閘極電壓。
圖7描繪依據二極體與保護環之間的間距而變化的一例示性箝位二極體之崩潰電壓。
1:集極端子接腳/節點
2:基極端子接腳/節點
3:射極端子接腳/節點
10:積體電路晶片
110:雙極性接面型電晶體(BJT)
120:金屬氧化物半導體場效應電晶體(MOSFET)
130:箝位二極體

Claims (17)

  1. 一種積體電路晶片，其包括：一雙極性接面型電晶體，其具有介於一集極與一基極之間的一第一p-n接面及介於該基極與一射極之間的一第二p-n接面；一可切換短路元件，其整合於該積體電路晶片上，將該基極連接至該射極，具有依據該集極處之一電壓而變化的一可切換電阻；及一第三p-n接面，其整合於該積體電路晶片上，該第三p-n接面連接在該射極及該集極之間，其中該第三p-n接面在低於該基極與該集極之間的該第一p-n接面之一崩潰電壓的一電壓下崩潰。
  2. 如請求項1之積體電路晶片，其中該可切換電阻在該集極處之該電壓低於該基極處之電壓時具有一第一電阻值，且在該集極處之該電壓高於該基極處之該電壓時具有低於該第一電阻值之一第二電阻值。
  3. 如請求項1之積體電路晶片，其中該可切換短路元件包含具有一源極、一閘極、一汲極及一通道區域之一MOSFET。
  4. 如請求項3之積體電路晶片，其中該MOSFET之該閘極連接至該雙極性電晶體之該集極。
  5. 如請求項4之積體電路晶片，其中該第二電阻值可操作以將該射極與該基極之間的該p-n接面維持在正向偏壓條件之下。
  6. 如請求項3之積體電路晶片，其中該閘極包括多晶矽。
  7. 一種積體電路晶片，其包括：一BJT，其包括一集極、一基極及一射極；一MOSFET，其鄰近該BJT並包括連接至該集極之一閘極且該MOSFET經組態以在該集極相對於該基極加反向偏壓時維持一低通道電阻；及一第一p-n接面，其連接在該射極及該集極之間，其中該第一p-n接面在低於該基極與該集極之間的一第二p-n接面之一崩潰電壓的一電壓下崩潰。
  8. 如請求項7之積體電路晶片，其中該MOSFET進一步包括連接至該射極之一源極及連接至該基極之一汲極。
  9. 如請求項7之積體電路晶片，其中該MOSFET經組態以在該集極相對於該基極加正向偏壓時維持一高通道電阻。
  10. 一種製作具有一可切換短路之一BJT之一電路之程序，其包括：提供一半導體晶片；在該半導體晶片中形成一集極區域；在該集極區域內部形成一第一基極區域；在該基極區域內部形成一射極區域以形成一BJT； 在該基極區域內部鄰近該射極區域形成一汲極區域；在該基極區域之鄰近該汲極區域及該射極區域之一部分上方形成一閘極；將該閘極連接至該集極區域；及與該形成該第一基極區域分開但同時地形成一第二基極區域，其中該第二基極區域與一保護環區域隔開，使得該第二基極具有低於該第一基極區域與該集極區域之間的一突崩崩潰電壓的一突崩崩潰電壓。
  11. 如請求項10之程序，其進一步包括形成曝露該汲極區域及該基極區域之一頂表面之一接觸開口。
  12. 如請求項10之程序，其中該閘極、該源極區域及該汲極區域組合以形成一MOSFET。
  13. 如請求項12之程序，其進一步包括在該集極區域處使用一電壓加偏壓於該閘極以在該射極區域與該基極區域之間形成一電短路。
  14. 如請求項12之程序，其進一步包括在該集極區域處使用一第二電壓加偏壓於該閘極以在該射極區域與該基極區域之間形成一電開路。
  15. 如請求項10之程序，其進一步包括提供一半導體磊晶層，其具有用於維持該基極區域與該集極區域之間的該突崩崩潰電壓之一厚度。
  16. 如請求項10之程序，其中該保護環區域摻雜有與該射極中之摻雜劑相同的摻雜劑。
  17. 如請求項16之程序，其進一步包括使該保護環區域及該集極區域電短路。
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