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CN115701657A - 具有集成可切换短路的双极结晶体管 - Google Patents

具有集成可切换短路的双极结晶体管 Download PDF

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CN115701657A CN202111248006.7A CN202111248006A CN115701657A CN 115701657 A CN115701657 A CN 115701657A CN 202111248006 A CN202111248006 A CN 202111248006A CN 115701657 A CN115701657 A CN 115701657A
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Abstract

本申请案涉及具有集成可切换短路的双极结晶体管。本发明通过在同一半导体芯片中集成双极结晶体管BJT的基极与发射极之间的可切换短路而解决当在开路基极配置中操作时所述BJT的SOA降低的问题。所述可切换短路在所述BJT的集电极电压低于基极电压时的高电阻值与所述集电极电压高于所述基极电压时的较低电阻值之间切换以有效地降低BJT电流增益(hFE)。在本发明的一个实施方案中，所述可切换短路呈其中其栅极连接到所述BJT集电极的MOSFET的形式。本发明进一步教示在集成电路芯片中安置具有低于所述BJT的BVCBO的击穿电压的结二极管。所述结二极管的添加提供在减小大小的情况下维持所述MOSFET作为可切换短路的有效性的措施。

Description

具有集成可切换短路的双极结晶体管
技术领域
本申请案涉及具有集成可切换短路的双极结晶体管。
背景技术
双极结晶体管(BJT)的安全操作区(SOA)在用作共发射极配置中的电源开关时，受BVCEO(基极开路的集电极-发射极击穿)限制，这是由于晶体管电流增益(hFE)小于BVCBO(发射极开路的集电极-基极击穿)。与相当尺寸的MOSFET相比，这使BJT处于劣势，这是因为MOSFET的寄生晶体管增益受源极体短路抑制，且因此其根据寄生晶体管的BVCBO额定值(漏极体击穿电压)进行额定。已经尝试通过增加集电极区域的厚度来增强BJT击穿电压额定值，并以更高晶体管串联电阻为代价增加其电阻率，这对其他方面(例如功耗)的晶体管性能是有害的。
或者，电路可在BJT的发射极与基极之间添加电阻短路以将其击穿电压升高到更接近BVCBO(所谓的BVCES或BVCER)。然而，这必然抑制BJT电流增益，且因此损害BJT在增益及饱和电压方面的“开启功能”。此外，使用外部短路还将需要添加另一电路元件与其相关联成本。因此，本发明的目的是增加BJT的集电极-发射极击穿电压而不损害BJT的“开启功能”，且不引致外部电路元件的成本。
发明内容
本发明人通过在同一BJT芯片中集成可切换短路而实质上解决当前BJT的上述问题，所述可切换短路仅在BJT处于其关闭或阻断模式中时用作其发射极与基极之间的有效短路以便升高其击穿电压；且当BJT处于其开启状态时从电路功能上移除，因此其电流增益及饱和电压不降级。
本发明的一个示范性实施方案是以使得晶体管由BJT的集电极电压可切换地控制的方式在与BJT相同的半导体芯片中构建MOS晶体管。BJT集电极处的反向偏置电压接通MOS晶体管，因此有效地使发射极及基极短路以虹吸基极电流的部分来降低电流增益且增加击穿电压。否则，晶体管保持关闭，因此维持主机BJT的增益及饱和电压。
使用安置于BJT的集电极与发射极之间的集成箝位二极管进一步增强NMOS晶体管作为可切换短路的有效性。箝位二极管与BJT构建在相同半导体芯片中且经工程设计以在高于原生BJT BVCEO且低于BJT集电极-基极结(BVCBO)的雪崩击穿电压的电压下击穿。随着集电极-发射极电压增加，箝位二极管的添加有效地防止BJT进入骤回状况，这在集电极-发射极泄漏电流(ICES)在集电极-基极结处通过雪崩倍增产生载流子时发生，这增加基极电流的有效供应，并接通BJT且引起持续电压的崩溃。因此，箝位二极管在其高于BVCEO及骤回保持电压的击穿电压下针对集电极电压为安全操作区(SOA)提供保护。
从体现本发明的方面的BJT装置获取的TCAD模拟结果及测量同意，在稳态及切换条件下，在不损害晶体管增益及饱和电压的情况下实现更高电压阻断能力。
附图说明
本文中的所有图示仅为了说明目的且图示中的元件未按其真实比例绘制。不同图示中的相同参考数字是指类似元件。
图1描绘包括BJT、NMOS及箝位二极管的集成电路芯片的示意图。
图2及2A描绘图1中的集成电路芯片的俯视图的示意图。
图3描绘沿着图2及2A中的切割线3-3的集成电路芯片的横截面视图的示意图。
图4描绘BJT集电极电流对集电极电压及本发明的实施方案的优点。
图5描绘BJT的电流增益hFE对集电极电流展示本发明的实施方案的优点。
图6描绘图1中描绘的电路中的示范性NMOS的漏极电流对栅极电压。
图7描绘依据二极管与保护环之间的间距而变化的示范性箝位二极管的击穿电压。
具体实施方式
特定术语的定义
在本公开及权利要求书中使用的术语在本发明的背景中通常具有其在本领域中的普通含义。下文定义某些术语以向从业者提供关于本发明的描述的额外指导。将了解，相同事物可以一种以上方式来指称。因此，可使用替代语言及同义词。
集成电路芯片是在一块半导体材料(例如硅、氮化镓、碳化硅等)上形成的电子电路。在本发明的示范性实施例中，半导体电路芯片包括双极结晶体管、NMOS及箝位二极管。电路组件通过在具有低电阻的衬底顶部上生长的外延层中的掺杂区域及通过芯片表面上的金属进行内部连接。掺杂区域的掺杂是通过离子植入或气相沉积及热扩散。
双极结晶体管使用电子及空穴两者作为电荷载流子。其包括发射极、基极及集电极，它们在本申请案中公开的示范性实施例中是通过硅半导体芯片中的离子植入形成的。MOSFET使用电子或空穴作为电荷载流子。其包括源极及漏极，它们在本申请案中公开的示范性实施例中是通过硅半导体芯片中的离子植入形成的，且栅极元件包括通过二氧化硅层与半导体表面间隔的多晶硅。在本发明的其他实施例中，多晶硅栅极可用金属栅极代替。
为了使集成电路芯片根据设计起作用，需要在各个电路端子处为芯片供应适当电压。在示范性BJT中，集电极、基极和发射极端子延伸到芯片封装的表面以将电压供应施加到端子。此示范性电路芯片中的发射极端子处的电压被视为参考电压。其它端子及内部电路节点处的电压值是参考发射极端子处的电压来估值的。
电路中的可切换短路元件是连接在通常希望处于不同电压的电路的两个节点之间以实现低电阻，因此可以“可切换地”使电压接近相同电平的工具。高电阻及低电阻是相对术语。在示范性电路中，高电阻意指NMOS关闭且漏极与源极之间的电阻在100MΩ(例如，1V下的nA)的范围内；当NMOS由高于NMOS的阈值电压(在此实例中为约30V)的集电极电压接通时，漏极与源极之间的电阻为大约10kΩ(例如，5V下的0.5mA)。
反向及正向偏压描述跨p-n结施加的电压。正向偏压促进跨结流动的电流且反向偏压阻断电流流动。
在本文中，当将两个物件描述为彼此邻近时，其意指无与任一物件类似的中介物件定位于所述两个物件之间；当一个物件在另一个物件附近、上方或下方时，所述两个物件可物理接触或可不物理接触另一个物件；当两个物件彼此附接或附装时，其意指所述两个物件的某些部分物理接触。
实施例的详细描述
图1描绘体现本发明的某些方面的集成电路芯片10。电路包括双极结晶体管(BJT)110、金属氧化物半导体场效应晶体管(MOSFET)120及箝位二极管130的组合。芯片通过三个接脚(发射极端子接脚3、基极端子接脚2及集电极端子接脚1)与外部通信。BJT是垂直装置，这意指集电极及发射极在芯片的相对表面上。MOSFET经配置为表面装置，其中电流非常接近芯片的顶表面在源极与漏极之间流动。
在图1中描绘的集成电路中，NMOS 120的栅极连接到集电极节点1，源极连接到节点3处的发射极且漏极连接到节点2处的基极。箝位二极管130与BJT并联连接，其中阳极及阴极分别连接到节点3处的发射极及节点1处的集电极。
如在本文的先前段落中提及，常规BJT的安全操作区(SOA)在用作电源开关时受BVCEO限制，这是由于晶体管增益hFE小于集电极-基极结的固有击穿电压。然而，在集成电路10中，SOA通过两种措施(根据本发明的方面，通过在与BJT相同的电路芯片中添加呈MOSFET120及箝位二极管130的形式的可切换短路)实质上扩展。具体来说，MOSFET 120的栅极由BJT 110的集电极内部加偏压，其在阻断模式中可经历高电压。在此配置中，MOSFET 120在集电极基极结进入完全雪崩击穿之前通过升高集电极电压而接通。由于经接通MOSFET 120将基极电流的部分分流到源极，从而绕过基极发射极结，所以其有效地降低BJT 110的电流增益hFE，因此将SOA扩展超出BVCEO朝向BVCES。在本发明的其它实施例中，具有相反极性的耗尽模式MOS晶体管或额外BJT可代替增强模式NMOS 120。
在此示范性电路中，芯片上n沟道增强模式MOSFET开关形成于npn BJT基极区域内，其接通以实现发射极与基极之间的芯片上短路。通过使用多晶硅层或替代地顶部金属层而实施栅极。驱动MOSFET栅极的电压从BJT集电极内部导出。此配置以最小延迟实现短路且避免对外部偏压供应的需要。替代实施例是将耗尽模式p-MOSFET放置于BJT基极扩散与接触BJT发射极的补充BJT基极区域之间的集电极区域内。栅极电势可从基极或发射极电势导出，使得当集电极电势升高到高于p-MOSFET阈值电压时，p沟道形成。
由于在n-MOSFET实施方案中，沟道区域通过BJT集电极-基极结与集电极电势隔离，所以在高集电极偏压下无限制短路的趋势，且不会损失扩展击穿电压的能力。n-MOSFET110处的栅极电势可比BJT基极电势更正以敞开沟道且产生电阻短路。在仅BJT发射极、基极及集电极外部接脚可用的情况下，栅极从BJT集电极电势导出其偏压，从而在集电极电势增加时进一步增强沟道。
在p-MOSFET实施方案的情况中，栅极电势可比BJT集电极电势更负以敞开沟道且产生电阻短路。在仅BJT发射极、基极及集电极外部接脚可用的情况下，栅极从BJT基极或BJT发射极电势(优选地从BJT发射极电势，这是因为这是最负的电势)导出其偏压。如在n-MOSFET的情况中，栅极在集电极电势增加时进一步增强沟道但受耗尽限制。另一替代实施例是使用次级BJT而不是MOSFET。
用于增强BJT 110的击穿性能的第二措施是在集电极与发射极之间远离BJT集电极-基极结并入二极管130。二极管130被工程设计成在低于BVCES触发电压的电压下击穿，具有足够电压裕度以允许合理的击穿电流而不引起BJT集电极-基极结击穿。经添加箝位二极管允许电压额定值不由集电极-发射极骤回保持电压设定，而是由箝位二极管击穿电压设定，根据设计，所述箝位二极管击穿电压高于骤回保持电压。以这种方式，由于MOSFET120不需要在击穿时传输空穴电流，所以其可比没有此箝位二极管130的情况下将另外所需的更小。
箝位二极管130可通过多种手段制造以实现所要击穿特性。优选方式是通过部署与BJT 110基极区域分开且连接到发射极的额外基极区域来使用现有BJT工艺流程。箝位二极管击穿电压可通过以下方法降低：限制其与作为BJT 110终端结构的部分的掺杂保护环区域之间的场，从而在较低施加电压下实现临界场；或部署图案化额外基极区域，其弱化净掺杂，例如以在低于雪崩击穿的电压下促进穿通击穿；或部署具有窄尺寸的额外基极区域，其弱化总掺杂例如以在低于雪崩击穿的电压下促进穿通击穿；或将结的曲率半径布置成比BJT集电极-基极结的曲率半径更紧凑。
图2在覆叠基极掩模、发射极掩模及多晶硅掩模的接触掩模方面描绘图1中的集成电路芯片的俯视图的示意图。图2包含BJT 210的基极区域及箝位二极管220的阳极区域；保护环区域230、MOSFET漏极区域240及BJT发射极区域250；多晶硅栅极260；到基极区域215、发射极区域255、多晶硅栅极265、箝位二极管225及保护环235的接触件。
图2A在覆叠接触掩模的金属掩模方面描绘图1中的集成电路芯片的俯视图的示意图。图2A包含到基极215、发射极255、栅极265、箝位二极管225、MOSFET主体及漏极245以及保护环235的接触件。图2A还包含到基极区域216、发射极区域及箝位二极管256的阳极、栅极266以及保护环236的金属。在此实例中，到栅极266的金属是到保护环236的金属的延伸。
图3描绘来自图2及2A中的切割线3-3的横截面视图。图3描绘衬底310，其在此示范性实施例中是重度掺杂有例如磷的n型掺杂剂的单晶硅层。衬底310用作BJT 110的集电极端子。在衬底上方是相对轻度掺杂的n型外延层320。BJT的基极区域及箝位二极管的阳极区域335通过离子植入及热扩散形成在外延层320中。
图3也描绘掺杂有n型掺杂剂的区域，包含保护环区域330、MOSFET 340的漏极及BJT 350的发射极区域；多晶硅栅极电极360；及到电路的各种区域(到保护环335、箝位二极管325的阳极、MOSFET 345的漏极及主体区域、BJT 355的发射极区域及BJT315的基极)的接触件。
图4描绘具有不同结构的三个BJT的电流对电压。在最左处的曲线410表示在开路基极配置中的常规BJT；中间曲线420表示与MOS内部耦合的BJT；最右曲线430表示与MOS及箝位二极管内部耦合的BJT。
由曲线410表示的BJT在基极开路的情况下在约50V的集电极到发射极电压下击穿。低击穿是由于在集电极基极处产生的空穴注入基极区域中且由发射极收集。此电流由BJT的固有hFE以从发射极到集电极的电子电流流动的形式放大。正反馈最终引起电流逃逸，如图4中描绘。
曲线420描绘其中MOS耦合到其(如图1中描绘)但在电路中无箝位二极管的BJT的特性。在此情况中，可见击穿电压被推到BVCBO或BVCES的击穿电压。然而，随着集电极结处的电流增加，进入基极且行进通过MOSFET的空穴电流也增加。此电流使基极与发射极之间的电压升高，且因此引起电子电流从发射极流动到集电极，其中雪崩倍增最终引起电流逃逸且电压崩溃到骤回保持电压。可通过增加MOSFET大小因此降低沟道电阻来缓解此二次击穿。
曲线430描绘其中添加箝位二极管的电路。二极管被工程设计成在低于基极集电极结击穿的电压下击穿。由于击穿电流不进入BJT的基极区域，所以其不起始骤回现象。
图5描绘三个电路的电流增益(hFE)。曲线510表示常规BJT且hFE在收集电流的若干数量级内基本上恒定。曲线520表示其中MOSFET被并入BJT中的电路，如图1中描绘。从图5显而易见，使用可切换短路(例如附装到BJT的可切换MOSFET)，BJT的电流增益在大操作范围内追踪其固有值而无显著降级。曲线530表示跨发射极及基极附装的固定值电阻器。显然，BJT的hFE在BJT操作的大范围内受到电阻器的严重损害。
图6描绘图1中的电路中的MOSFET的接通特性。曲线610描绘具有约30V的阈值电压的MOSFET。阈值电压可通过选择多晶硅栅极下方的氧化物厚度及基极区域的掺杂浓度来控制。
图7描绘依据如图2及3中描绘的二极管与保护环之间的空间而变化的箝位二极管的击穿电压。遵循曲线710，为了选择二极管与保护环之间的适当间距，可容易地获得最佳二极管击穿电压。

Claims (20)

1.一种集成电路芯片，其包括：
双极结晶体管，其具有介于集电极与基极之间的p-n结及介于所述基极与发射极之间的p-n结；及
可切换短路元件，其集成于所述集成电路芯片上，将所述基极连接到所述发射极，具有依据所述集电极处的电压而变化的可切换电阻。
2.根据权利要求1所述的集成电路芯片，其中所述可切换电阻在所述集电极处的所述电压低于所述基极处的电压时具有第一电阻值，且在所述集电极处的所述电压高于所述基极处的所述电压时具有低于所述第一电阻值的第二电阻值。
3.根据权利要求1所述的集成电路芯片，其中所述可切换短路元件包含具有源极、栅极、漏极及沟道区域的MOSFET。
4.根据权利要求3所述的集成电路芯片，其中所述MOSFET的所述栅极连接到所述双极晶体管的所述集电极。
5.根据权利要求4所述的集成电路芯片，其中所述第二电阻值可操作以将所述发射极与所述基极之间的所述p-n结维持在正向偏压条件之下。
6.根据权利要求3所述的集成电路芯片，其中所述栅极包括多晶硅。
7.一种集成电路芯片，其包括邻近MOSFET的BJT，所述BJT包括集电极、基极及发射极；所述MOSFET包括连接到所述集电极的栅极且所述MOSFET经配置以在所述集电极相对于所述基极加反向偏压时维持低沟道电阻。
8.根据权利要求7所述的集成电路芯片，其中所述MOSFET进一步包括连接到所述发射极的源极及连接到所述基极的漏极。
9.根据权利要求7所述的集成电路芯片，其进一步包括p-n结，所述p-n结在低于所述基极与所述集电极之间的所述p-n结的击穿电压的电压下击穿。
10.根据权利要求7所述的集成电路芯片，其中所述MOSFET经配置以在所述集电极相对于所述基极加正向偏压时维持高沟道电阻。
11.一种制造具有可切换短路的BJT的电路的工艺，其包括：
提供半导体晶片；
在所述半导体晶片中形成集电极区域；
在所述集电极区域内部形成第一基极区域；
在所述基极区域内部形成发射极区域以形成BJT；
在所述基极区域内部邻近所述发射极区域形成漏极区域；
在所述基极区域的邻近所述漏极区域及所述发射极区域的部分上方形成栅极；及
将所述栅极连接到集电极区域。
12.根据权利要求11所述的工艺，其进一步包括形成暴露所述漏极区域及所述基极区域的顶表面的接触开口。
13.根据权利要求11所述的工艺，其进一步包括与所述形成所述第一基极区域分开但同时形成第二基极区域。
14.根据权利要求13所述的工艺，其中所述栅极、所述源极区域及所述漏极区域组合以形成MOSFET。
15.根据权利要求14所述的工艺，其进一步包括在所述集电极区域处使用电压加偏压于所述栅极以在所述发射极区域与所述基极区域之间形成电短路。
16.根据权利要求14所述的工艺，其进一步包括在所述集电极区域处使用第二电压加偏压于所述栅极以在所述发射极区域与所述基极区域之间形成电开路。
17.根据权利要求11所述的工艺，其进一步包括提供半导体外延层，其具有用于维持所述基极区域与所述集电极区域之间的第一雪崩击穿电压的厚度。
18.根据权利要求14所述的工艺，其进一步包括形成与保护环区域隔开的所述第二基极区域，使得所述第二基极具有低于所述第一基极区域与所述集电极区域之间的所述雪崩击穿电压的雪崩击穿电压。
19.根据权利要求18所述的工艺，其中所述保护环区域掺杂有与所述发射极中的掺杂剂相同的掺杂剂。
20.根据权利要求19所述的工艺，其进一步包括使所述保护环区域及所述集电极区域电短路。
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* Cited by examiner, † Cited by third party
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CN119277806A (zh) * 2023-07-03 2025-01-07 达尔科技股份有限公司 半导体整流器件及其制造方法
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5128742A (en) * 1988-04-14 1992-07-07 Powerex, Inc. Variable gain switch
JPH04170815A (ja) * 1990-11-05 1992-06-18 Nissan Motor Co Ltd ハイサイド・スイッチ回路及び半導体装置
US6008585A (en) * 1998-09-30 1999-12-28 Honda Giken Kogyo Kabushiki Kaisha Apparatus and method for preventing from a short load excessive current flow through a field effect transistor that delivers current to a daytime running light on a vehicle
DE10111152C2 (de) * 2001-03-08 2003-02-06 Infineon Technologies Ag Halbleiterbauelement mit isolierter Basis
US7554839B2 (en) * 2006-09-30 2009-06-30 Alpha & Omega Semiconductor, Ltd. Symmetric blocking transient voltage suppressor (TVS) using bipolar transistor base snatch
JP4822292B2 (ja) * 2008-12-17 2011-11-24 三菱電機株式会社 半導体装置
US8193848B2 (en) * 2009-06-02 2012-06-05 Cree, Inc. Power switching devices having controllable surge current capabilities
US10205017B2 (en) * 2009-06-17 2019-02-12 Alpha And Omega Semiconductor Incorporated Bottom source NMOS triggered Zener clamp for configuring an ultra-low voltage transient voltage suppressor (TVS)
US8541787B2 (en) * 2009-07-15 2013-09-24 Cree, Inc. High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability

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