TWI858600B - 半導體結構、堆疊結構及其製造方法 - Google Patents

Abstract

一種半導體結構包括半導體晶粒、重佈線電路結構及端子。重佈線電路結構設置於半導體晶粒上且電性耦合至半導體晶粒。端子設置於重佈線電路結構上且電性耦合至重佈線電路結構，其中重佈線電路結構設置於半導體晶粒與端子之間，且所述端子包括凸塊下金屬（UBM）及頂蓋層。UBM設置於重佈線電路結構上且電性耦合至重佈線電路結構，其中UBM包括凹陷部。頂蓋層設置於UBM上且電性耦合至UBM，其中UBM位於頂蓋層與重佈線電路結構之間，且頂蓋層填充UBM的凹陷部。

Description

半導體結構、堆疊結構及其製造方法

本發明實施例是有關於一種半導體結構、堆疊結構及其製造方法。

半導體裝置用於例如個人電腦、手機、數位照相機以及其他電子裝備等各種電子應用中。半導體裝置通常藉由以下方式製作而成：在半導體基底之上依序沈積絕緣或介電層、導電層及半導體材料層，並使用微影(lithography)對各種材料層進行圖案化以在其上形成電路組件及元件。諸多積體電路通常製造於單一半導體晶圓上。晶圓的晶粒可在晶圓階段(wafer-level)被處理及封裝，並且已開發了用於晶圓階段封裝的各種技術。

本發明實施例提供一種半導體結構，包括：半導體晶粒；重佈線電路結構，設置於所述半導體晶粒上且電性耦合至所述半導體晶粒；以及端子，設置於所述重佈線電路結構上且電性耦合至 所述重佈線電路結構，其中所述重佈線電路結構設置於所述半導體晶粒與所述端子之間，且所述端子包括：凸塊下金屬，設置於所述重佈線電路結構上且電性耦合至所述重佈線電路結構，其中所述凸塊下金屬包括凹陷部；以及頂蓋層，設置於所述凸塊下金屬上且電性耦合至所述凸塊下金屬，其中所述凸塊下金屬位於所述頂蓋層與所述重佈線電路結構之間，且所述頂蓋層填充所述凸塊下金屬的所述凹陷部。

本發明實施例提供一種堆疊結構，包括：半導體結構，包括：至少一個半導體晶粒及至少一個虛設晶粒，由絕緣包封體包封；重佈線電路結構，設置於所述絕緣包封體上且電性耦合至所述至少一個半導體晶粒；以及多個端子，設置於所述重佈線電路結構上且電性耦合至所述重佈線電路結構，其中所述多個端子各自包括：含Cu層，設置於所述重佈線電路結構之上，其中所述含Cu層中包括凹陷部；以及頂蓋層，設置於所述含Cu層上，其中所述頂蓋層填充所述含Cu層的所述凹陷部，且所述含Cu層設置於所述重佈線電路結構與所述頂蓋層之間。

本發明實施例提供一種製造半導體結構的方法，包括：在半導體晶粒之上設置重佈線電路結構，所述重佈線電路結構電性耦合至所述半導體晶粒；以及在所述重佈線電路結構之上形成端子，所述端子電性耦合至所述重佈線電路結構，其中形成所述端子包括：在所述重佈線電路結構之上形成凸塊下金屬，並將所述凸塊下金屬電性耦合至所述重佈線電路結構，其中所述凸塊下金屬 包括凹陷部；以及在所述凸塊下金屬之上形成頂蓋材料，所述頂蓋材料進一步延伸至所述凸塊下金屬的所述凹陷部中；以及對所述頂蓋材料實行回焊製程以形成頂蓋層，其中所述頂蓋層填充所述凸塊下金屬的所述凹陷部。

10、20、30、40、1000:半導體結構

100:半導體晶粒

100A:半導體晶粒/第一組(多個)半導體晶粒

100B:虛設晶粒/半導體晶粒/第二組(多個)半導體晶粒

102:載體

104:剝離層

110:半導體基底

120:裝置層

130:內連線結構

132、310a、310b、310c、310d、340a、340b、350、360:介電層

134、320a、320b、320c、330a、330b、330c:金屬化層

140:連接接墊

150:連接通孔

160:保護層

200:絕緣包封體

200m:包封體材料

300A、300B:重佈線電路結構

300C:粗糙特徵部分

300F:精細特徵部分

320t、330t:導電溝渠

320v、330v:導通孔

322a、322b、322c、332a、332b、332c、410:晶種層

332m、410m:晶種層材料

400A、400B、400C、400D、400E、400F、400G、400H、400I、400J、400K、400L、500A、500B、500C、500D:端子

420、420’、520、520’:UBM

430、430’、530:頂蓋層

430m:頂蓋材料

432、532:延伸部分

434:圓頂部分

510:晶種層

600:預焊料

700:附加半導體封裝

720:端子/導電端子

800:金屬間化合物(IMC)區

1000:半導體結構

AS:主動表面

BS:底表面

FS:前表面

O1、O2、O3、OP1、OP2、OP3、OP4、OP5、OP6、OP7、OP8:開口

PR1、PR2、PR3:經圖案化光致抗蝕劑層

Q、S、T、U、V、W:虛線框

R1、R2:凹陷部

S1、S350、S360、S430’t、S430mt、S430t、S434、S530t:頂表面

S2、S150、S160、S200t、S340a:表面

SW1:垂直側壁

SW2:傾斜側壁

SW410、SW420、SW420’、SW430、SW510、SW520、SW520’、SW530:側壁

T1、T2、T3、T4、T330t、T350、T360、T430m、T430t、T430v、T434、T530t、T530v1、T530v2、TR2:厚度

W0、W1、W2、W3、W4、W5、W6、W7、W8、W9、W400、W500:寬度

W5a:距離

X、Y:方向

Z:方向/堆疊方向

θ1、θ2、θ3、θ4、θ5、θ6、θ7:角度

結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1至圖12是根據本揭露一些實施例的半導體結構的製造方法中的各種階段的示意性剖視圖。

圖13是示出在回焊(reflowing)之前圖11中所繪示的半導體結構中所包括的端子的配置的放大示意性剖視圖。

圖14是示出在回焊之後圖12中所繪示的半導體結構中所包括的端子的配置的放大示意性剖視圖。

圖15至圖17是分別示出根據本揭露替代性實施例的半導體結構中所包括的端子的各種實施例的示意性剖視圖。

圖18是根據本揭露一些實施例的半導體結構的示意性剖視圖。

圖19至圖22是分別示出根據本揭露替代性實施例的半導體結構中所包括的端子的各種實施例的示意性剖視圖。

圖23是根據本揭露一些實施例的半導體結構的示意性剖視圖。

圖24至圖27是分別示出根據本揭露替代性實施例的半導體結構中所包括的端子的各種實施例的示意性剖視圖。

圖28是根據本揭露一些實施例的半導體結構的示意性剖視圖。

圖29至圖32是分別示出根據本揭露替代性實施例的半導體結構中所包括的端子的各種實施例的示意性剖視圖。

圖33至圖36是根據本揭露一些實施例的半導體結構的製造方法中的各種階段的示意性剖視圖。

以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件、值、操作、材料、佈置或類似要素的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。設想存在其他組件、值、操作、材料、佈置或類似要素。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而非自身表示所論述的各 種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於……下面(beneath)」、「位於……下方(below)」、「下部的(lower)」、「位於……上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。裝置可被另外定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性闡述語可同樣相應地進行解釋。

另外，為易於說明，本文中可能使用例如「第一(first)」、「第二(second)」、「第三(third)」、「第四(fourth)」及類似用語等用語來闡述圖中所示的相似或不同的元件或特徵，且可依據存在的次序或說明的上下文而互換地使用。

除非另有定義，否則本文中所使用的所有用語(包括技術用語及科學用語)皆與本揭露所屬技術中具有通常知識者通常所理解的含義相同的含義。應進一步理解，用語(例如在常用辭典中定義的用語)應被解釋為具有與其在相關技術及本揭露的上下文中的含義一致的含義，且除非本文中明確定義，否則不應將其解釋為理想化或過於正式的意義。

本發明實施例亦可包括其他特徵及製程。舉例而言，可包括測試結構以幫助對三維(three-dimensional，3D)封裝體或3DIC裝置進行驗證測試。所述測試結構可包括例如形成於重佈線 層中或基底上的測試接墊，以使得能夠對3D封裝體或3DIC裝置進行測試、對探針及/或探針卡(probe card)進行使用、以及進行類似操作。可對中間結構以及最終結構實行驗證測試。另外，本文中所揭露的結構及方法可結合包括對已知良好晶粒進行中間驗證的測試方法來使用，以提高良率並降低成本。

應理解，本揭露的以下實施例提供可在各種各樣的具體上下文中實施的可應用概念。本文中所論述的具體實施例僅為說明性的且是有關於包括設置於凸塊下金屬(under-bump metallization，UBM)之上的頂蓋結構(cap structure)的半導體結構，且不旨在限制本揭露的範圍。根據一些實施例，半導體結構包括半導體晶粒、佈線結構、多個UBM及多個頂蓋層(或者說是具有多個分開的區段的頂蓋結構)，佈線結構設置於半導體晶粒之上且電性耦合至半導體晶粒，所述多個UBM設置於佈線結構之上且電性耦合至佈線結構，所述多個頂蓋層設置於UBM之上且電性耦合至UBM。在所述情形中，頂蓋層在其最外部表面處提供高度的平坦性(planarity)，其中可在半導體結構與附加半導體封裝體或結構之間的焊料接頭製程(solder joint process)之後極大地抑制或消除接頭的空隙(void)(例如，空氣空隙)，藉此改善半導體結構的效能。因此，半導體結構的可靠性得以確保。

圖1至圖12是根據本揭露一些實施例的半導體結構10的製造方法中的各種階段的示意性剖視圖。圖13是示出在回焊之前圖11中所繪示的半導體結構10中所包括的端子的配置的放大 示意性剖視圖，其中圖13所示放大示意性剖視圖以圖11中所示虛線框V勾勒。圖14是示出在回焊之後圖12中所繪示的半導體結構10中所包括的端子的配置的放大示意性剖視圖，其中圖14所示放大示意性剖視圖以圖12中所示虛線框W勾勒。圖15至圖17是分別示出根據本揭露替代性實施例的半導體結構中所包括的端子的各種實施例的示意性剖視圖。在實施例中，所述製造方法是晶圓階段封裝製程的一部分。應注意，本文中所述的製程步驟涵蓋用於製作半導體結構的製造製程的一部分，所述半導體結構涉及多個半導體晶粒(或晶片)及與所述多個半導體晶粒(或晶片)連接的佈線結構，其中多個端子(在最外部表面處具有高度的平坦性)設置於佈線結構上且電性連接至佈線結構。所述實施例旨在提供進一步的闡釋，但不用於限制本揭露的範圍。因此，應理解，可在所示出的方法之前、期間及之後提供附加的製程，且一些其他製程可僅在本文中簡要闡述。在本揭露中，應理解，在所有圖中，組件的圖例是示意性的且並非按比例繪製。在本揭露的所有各種圖及說明性實施例中，與先前闡述的元件相似或實質上相同的元件將使用相同的參考編號，且將不再對相同元件的某些細節或說明(例如，材料、形成製程、定位配置、電性連接等)予以贅述。為了說明清晰起見，各個圖式是用笛卡兒座標系統的正交軸(X、Y及Z)來示出，各個圖根據笛卡兒座標系統來定向；然而，本揭露並不具體限於此。

參照圖1，在一些實施例中，提供載體(carrier)102。 在一些實施例中，載體102可為玻璃載體、陶瓷載體或任何適用於為半導體結構的製造方法承載半導體晶圓或重構晶圓(reconstituted wafer)的載體。在替代性實施例中，載體102可為用於半導體結構的製造方法的回收晶圓(reclaim wafer)或重構晶圓。對於非限制性實例，當載體102的材料是Si基底時，載體102可用作半導體結構10的散熱元件。在此種實施例中，載體102可進一步用於翹曲控制(warpage control)。對於另一非限制性實例，當載體102是玻璃載體時，可在製造半導體結構10之後移除載體102。在一個實施例中，載體102可為可在半導體結構10的製造方法期間移除的臨時支撐結構。或者，載體102可為在半導體結構10的製造方法之後可不被移除的機械支撐結構。

在一些實施例中，利用剝離層(debond layer)104塗佈載體102(如圖1中所示)。剝離層104的材料可為適合於將載體102相對於上方的層或設置於其上的任何晶圓進行接合及剝離的任何材料。在一些實施例中，剝離層104包括由介電材料製成的介電材料層，所述介電材料包括任何適合的聚合物系介電材料(例如苯並環丁烯(benzocyclobutene，BCB)、聚苯並噁唑(polybenzoxazole，PBO))。對於非限制性實例，剝離層104包括由例如光熱轉換(light-to-heat-conversion，LTHC)釋放塗佈膜等當受熱時會失去其黏合性質的環氧樹脂系熱釋放材料製成的介電材料層。對於另一非限制性實例，剝離層104包括由當暴露於紫外線(ultra-violet，UV)光時會失去其黏合性質的UV膠製成的介 電材料層。剝離層104可作為液體分配並固化於載體102上，可為疊層至載體102上的疊層體膜(laminate film)，或者可藉由任何適合的方法形成於載體102上。舉例而言，如圖1中所示，剝離層104的所示頂表面(其與接觸載體102的所示底表面相對)被整平且具有高度的共面性(coplanarity)。在特定實施例中，剝離層104是具有良好耐化學性的LTHC層，且此種層藉由施加雷射照射而使得能夠在室溫下自載體102進行剝離，然而本揭露並非僅限於此。

在替代性實施例中，將緩衝層(buffer layer；未示出)塗佈於剝離層104上，其中剝離層104夾在緩衝層與載體102之間，且緩衝層的頂表面可進一步提供高度的共面性。在一些實施例中，緩衝層可為介電材料層。在一些實施例中，緩衝層可為由聚醯亞胺(polyimide，PI)、PBO、BCB或任何其他適合的聚合物系介電材料製成的聚合物層。在一些實施例中，緩衝層可為味之素構成膜(Ajinomoto Buildup Film，ABF)、阻焊膜(Solder Resist film，SRF)或類似的膜。換言之，緩衝層是可選的介電層，且可基於需求而被省略；本揭露並非僅限於此。舉例而言，緩衝層可藉由例如旋轉塗佈(spin-coating)、疊層、沈積或類似技術等適合的製作技術來形成。

繼續參照圖1，在一些實施例中，提供多個半導體晶粒100。在一些實施例中，半導體晶粒100中的每一者包括：半導體基底(semiconductor substrate)110；裝置層(device layer)120， 形成有多個半導體裝置(未示出)且形成於半導體基底110上；內連線結構(interconnect structure)130，形成於裝置層120上及半導體基底110之上；多個連接接墊(connecting pad)140，形成於內連線結構130上；多個連接通孔(connecting via)150，形成於連接接墊140上；以及保護層(protection layer)160，覆蓋內連線結構130、連接接墊140及連接通孔150。在一些實施例中，半導體基底110包括可經摻雜或未經摻雜的塊狀半導體(bulk semiconductor)基底、絕緣體上半導體(semiconductor-on-insulator，SOI)基底、其他支撐基底(例如，石英、玻璃等)、其組合或類似基底。在一些實施例中，半導體基底110包含元素半導體(例如，呈晶狀(crystalline)、多晶形(polycrystalline)或非晶形(amorphous)結構的矽或鍺等)、化合物半導體(例如，碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦等)、合金半導體(例如，矽鍺(SiGe)、磷化鎵砷(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)等)、其組合或其他適合的材料。化合物半導體基底可具有多層式結構(multilayer structure)，或者所述基底可包括多層式化合物半導體結構。合金SiGe可形成於矽基底之上。SiGe基底可進行應變(strain)。

在一些實施例中，裝置層120包括形成於半導體基底110上(及/或局部地形成於半導體基底110中)的半導體裝置，其中所述半導體裝置包括主動裝置(例如，電晶體、二極體、記憶體等)及/或被動裝置(例如，電容器、電阻器、電感器、跳線器(jumper) 等)或其他適合的電性組件。如圖1中所示，裝置層120可設置於半導體基底110的靠近內連線結構130的主動表面(active surface)AS處。在一些實施例中，半導體基底110具有主動表面AS及沿著內連線結構130、裝置層120及半導體基底110的堆疊方向(亦可稱為方向)Z與主動表面AS相對的底表面(亦可稱為底側、後表面或後側)BS。在一些實施例中，裝置層120夾置於內連線結構130與半導體基底110的主動表面AS之間。

裝置層120可包括在前端製程(front-end-of-line，FEOL)中形成的電路系統(未示出)，且內連線結構130可在後端製程(back-end-of-line，BEOL)中形成。在一些實施例中，內連線結構130包括形成於裝置層120之上的層間介電質(inter-layer dielectric，ILD)層及形成於ILD層之上的金屬間介電質(inter-metallization dielectric，IMD)層。在一些實施例中，ILD層及IMD層由低介電常數(low-K)介電材料或極低介電常數(extreme low-K，ELK)材料形成，例如氧化物、二氧化矽、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、氟化矽酸鹽玻璃(fluorinated silicate glass，FSG)、SiOxCy、旋塗玻璃、旋塗聚合物、碳化矽材料、其化合物、其複合物、其組合或類似材料等。ILD層及IMD層可包括任何適合數目的介電材料層，所述介電材料層的數目並非僅限於此。

在一些實施例中，內連線結構130交替地包括一或多個介電層132與一或多個金屬化層(metallization layer)134。金屬 化層134可嵌置於介電層132中。在一些實施例中，內連線結構130將裝置層120的半導體裝置彼此電性耦合，並將所述半導體裝置電性耦合至形成於其上的外部組件(例如，測試接墊、接合導電件(bonding conductor)等)。舉例而言，介電層132中的金屬化層134在裝置層120的半導體裝置之間對電性訊號進行路由。裝置層120的半導體裝置與金屬化層134被內連以實行包括記憶體結構(例如，記憶單元)、處理結構(例如，邏輯單元)、輸入/輸出(input/output，I/O)電路系統(例如，I/O單元)或類似功能在內的一或多種功能。內連線結構130的最上部層可為由例如氧化矽、氮化矽、低介電常數介電質、聚醯亞胺(PI)、該些材料的組合或類似材料等一或多種適合的介電材料製成的鈍化層。在一些實施例中，如圖1中所示，內連線結構130的鈍化層(例如，介電層132的最上部層)具有暴露出金屬化層134的最頂部層的至少一部分以用於進一步電性連接的多個開口。

介電層132可為可使用光微影(photolithography)及/或蝕刻製程來圖案化的PI、聚苯並噁唑(PBO)、苯並環丁烯(BCB)、氮化物(例如氮化矽)、氧化物(例如氧化矽)、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、摻雜硼的磷矽酸鹽玻璃(BPSG)、其組合或類似材料。蝕刻製程可包括乾式蝕刻、濕式蝕刻或其組合。在一些實施例中，藉由例如旋轉塗佈、化學氣相沈積(chemical vapor deposition，CVD)、電漿增強型化學氣相沈積(plasma-enhanced chemical vapor deposition，PECVD)或類似製 程等適合的製作技術來形成介電層132。

金屬化層134可由藉由電鍍或沈積形成的例如銅、銅合金、鋁、鋁合金或其組合等的導電材料製成，其可使用光微影及蝕刻製程來圖案化。蝕刻製程可包括乾式蝕刻、濕式蝕刻或其組合。在一些實施例中，金屬化層134是經圖案化銅層或其他適合的經圖案化金屬層。舉例而言，金屬化層134可為金屬線(metal line)、金屬通孔(metal via)、金屬接墊(metal pad)、金屬跡線(metal trace)等。在本說明通篇中，用語「銅」旨在包括實質上純的元素銅、含有不可避免雜質的銅以及含有少量例如鉭、銦、錫、鋅、錳、鉻、鈦、鍺、鍶、鉑、鎂、鋁或鋯等元素的銅合金。介電層132的數目及金屬化層134的數目在本揭露中不受限制，且可基於需求及設計佈局來選擇及指定。

在一些實施例中，如圖1中所示，連接接墊140設置於內連線結構130的金屬化層134的藉由內連線結構130的鈍化層(例如，介電層132的最上部層)而暴露出的最頂部層之上且電性耦合至所述最頂部層，以用於測試及/或進一步電性連接。連接接墊140可由鋁、銅或其合金或者類似材料製成，且可藉由電鍍製程來形成。本揭露並非僅限於此。一些連接接墊140可為測試接墊，且一些連接接墊140可為用於進一步電性連接的導電接墊。在替代性實施例中，為了簡單的結構及成本效益起見，連接接墊140可為可選的。在此種替代性實施例中，連接通孔150可直接連接至最上部的金屬化層134。

在一些實施例中，連接通孔150分別設置於連接接墊140上且電性連接至連接接墊140，以為裝置層120的電路系統及半導體裝置提供外部電性連接。在一個實施例中，連接通孔150可由例如銅、金、鋁、類似材料或其組合等導電材料形成，且可藉由電鍍製程或類似製程來形成。連接通孔150可為接合通孔(bonding via)、接合接墊(bonding pad)或接合凸塊(bonding bump)或者其組合。本揭露並非僅限於此。連接通孔150可用作用於進一步電性連接的接合導電件，且可形成於連接接墊140(用作用於進一步電性連接的導電接墊)之上。連接通孔150可藉由內連線結構130及連接接墊140電性耦合至裝置層120的半導體裝置。

作為另外一種選擇，連接接墊140與連接通孔150二者可形成於內連線結構130上。舉例而言，連接通孔150設置於內連線結構130的金屬化層134的藉由內連線結構130的鈍化層(例如，介電層132的最上部層)而暴露出的最頂部層上且電性連接至所述最頂部層。亦即，連接通孔150及連接接墊140皆可以並排方式設置於內連線結構130的金屬化層134的藉由鈍化層暴露出的最頂部層上。在此種實施例中，連接接墊140可為用於測試的測試接墊，而連接通孔150可為用於進一步電性連接的接合導電件。連接通孔150可藉由內連線結構130電性耦合至裝置層120的半導體裝置。

在一些實施例中，保護層160形成於內連線結構130上，以覆蓋內連線結構130、連接接墊140及連接通孔150。亦即，保 護層160防止在半導體晶粒100的轉移期間在連接接墊140及連接通孔150上發生任何可能的損壞。另外，在一些實施例中，保護層160進一步用作鈍化層，以提供更佳的平坦化(planarization)及均勻性(evenness)。在一些實施例中，如圖1中所示，連接通孔150的頂表面不會由保護層160的頂表面S1以可觸及方式顯露出。

保護層160可包括一或多層介電材料，例如氮化矽、氧化矽、高密度電漿(high-density plasma，HDP)氧化物、正矽酸四乙酯(tetra-ethyl-ortho-silicate，TEOS)、未經摻雜的矽酸鹽玻璃(undoped silicate glass，USG)、氮氧化矽、PBO、PI、碳化矽、碳氮氧化矽(silicon oxycarbon nitride；SiOCN)、類金剛石碳(diamond like carbon，DLC)及類似材料或者其組合。應理解，端視製程要求而定，保護層160可包括夾置於介電材料層之間的蝕刻終止材料層(etch stop material layer；未示出)。舉例而言，蝕刻終止材料層不同於上覆介電材料層或下伏介電材料層。蝕刻終止材料層可由相對於上覆介電材料層或下伏介電材料層具有高蝕刻選擇性的材料形成，以便用於終止對介電材料層的蝕刻。

在一些實施例中，半導體晶粒100被拾取並放置於載體102之上，且設置於剝離層104上。在一些實施例中，半導體晶粒100面朝上且被放置至載體102之上的剝離層104上。如圖1中所示，半導體晶粒100的保護層160的頂表面S1被設置成遠離剝離層104，其中半導體晶粒100的底表面BS例如設置於剝離層 104的所示頂表面上。在此種情形中，半導體晶粒100的保護層160的頂表面S1面朝上且被以可觸及方式顯露出。

半導體晶粒100可獨立地稱為半導體晶粒或晶片，包括數位晶片、類比晶片或混合訊號晶片。在一些實施例中，半導體晶粒100獨立地為：邏輯晶粒，例如中央處理單元(central processing unit，CPU)、圖形處理單元(graphics processing unit，GPU)、神經網路處理單元(neural network processing unit，NPU)、深度學習處理單元(deep learning processing unit，DPU)、張量處理單元(tensor processing unit，TPU)、系統晶片(system-on-a-chip，SoC)、應用處理器(application processor，AP)及微控制器；電源管理晶粒，例如電源管理積體電路(power management integrated circuit，PMIC)晶粒；無線及射頻(radio frequency，RF)晶粒；基頻(baseband，BB)晶粒；感測器晶粒，例如光/影像感測器晶片(photo/image sensor chip)；微機電系統(micro-electro-mechanical-system，MEMS)晶粒；訊號處理晶粒，例如數位訊號處理(digital signal processing，DSP)晶粒；前端晶粒，例如類比前端(analog front-end，AFE)晶粒；應用專用晶粒，例如應用專用積體電路(application-specific integrated circuit，ASIC)、現場可程式化閘陣列(field-programmable gate array，FPGA)；其組合；或者類似組件。在替代性實施例中，半導體晶粒100獨立地為具有控制器或不具有控制器的記憶體晶粒，其中記憶體晶粒包括：單一形式晶粒，例如動態隨機存取記憶體(dynamic random access memory，DRAM)晶 粒、靜態隨機存取記憶體(static random access memory，SRAM)晶粒、電阻式隨機存取記憶體(resistive random-access memory，RRAM)、磁阻式隨機存取記憶體(magnetoresistive random-access memory，MRAM)、反及快閃記憶體(NAND flash memory)、寬I/O記憶體(wide I/O memory，WIO)；預堆疊式記憶體立方體，例如混合記憶體立方體(hybrid memory cube，HMC)模組、高頻寬記憶體(high bandwidth memory，HBM)模組；其組合；或者類似組件。在進一步的替代性實施例中，半導體晶粒100獨立地為：人工智慧(artificial intelligence，AI)引擎，例如AI加速器；計算系統，例如AI伺服器、高效能計算(high-performance computing，HPC)系統、高功率計算裝置、雲端計算系統、網路連結系統(networking system)、邊緣計算系統(edge computing system)、沈浸式記憶體計算系統(immersive memory computing system，ImMC)、SoIC系統等；其組合；或者類似組件。在一些其他實施例中，半導體晶粒100獨立地為電性及/或光學輸入/輸出(I/O)介面晶粒、積體被動晶粒(integrated passive die，IPD)、電壓調節器晶粒(voltage regulator die，VR)、具有或不具有深溝渠電容器(deep trench capacitor，DTC)特徵的局部矽內連線晶粒(local silicon interconnect die，LSI)、具有例如電性及/或光學網路電路介面、IPD、VR、DTC或類似功能等多層階功能(multi-tier function)的局部矽內連線晶粒。半導體晶粒100的類型可基於需求及設計要求來選擇及指定，且因此在本揭露中不受到具體限制。

根據本揭露的一些實施例，一些半導體晶粒100的類型彼此不同，而一些半導體晶粒100為相同的類型。在替代性實施例中，所有半導體晶粒100的類型皆不同。在進一步的替代性實施例中，所有半導體晶粒100的類型皆相同。根據本揭露的一些實施例，一些半導體晶粒100的尺寸彼此不同，而一些半導體晶粒100為相同的尺寸。在替代性實施例中，所有半導體晶粒100的尺寸皆不同。在進一步的替代性實施例中，所有半導體晶粒100的尺寸皆相同。根據本揭露的一些實施例，一些半導體晶粒100的形狀彼此不同，而一些半導體晶粒100的形狀相同。在替代性實施例中，所有半導體晶粒100的形狀皆不同。在進一步的替代性實施例中，所有半導體晶粒100的形狀皆相同。半導體晶粒100中的每一者的類型、尺寸及形狀彼此獨立，且可基於需求及設計佈局來選擇及設計，本揭露並非僅限於此。

如圖1中所示，在一些實施例中，半導體晶粒100包括第一組(多個)半導體晶粒100A及第二組(多個)半導體晶粒100B。舉例而言，半導體晶粒100A可提供邏輯功能、記憶體功能或輸入/輸出(I/O)功能，而半導體晶粒100B可為虛設晶粒(dummy die)。在所述情形中，半導體晶粒100B在下文中被稱為虛設晶粒100B，其中虛設晶粒100B可為半導體結構10提供更佳的翹曲控制。在一個實施例中，半導體晶粒100A的結構(例如，類型、尺寸及/或形狀)實質上相同於虛設晶粒100B的結構(例如，類型、尺寸及/或形狀)。在替代性實施例中，半導體晶粒100A的結構(例 如，類型、尺寸及/或形狀)不同於虛設晶粒100B的結構(例如，類型、尺寸及/或形狀)。如圖1中所示，出於說明性目的，僅呈現四個半導體晶粒100(例如，兩個半導體晶粒100A及兩個虛設晶粒100B)，然而，應注意，半導體晶粒100(例如，半導體晶粒100A及/或虛設晶粒100B)的數目可為一個、兩個、三個、四個或大於四個，本揭露並非僅限於此。

半導體晶粒100A與虛設晶粒100B可沿著方向X彼此並排佈置。半導體晶粒100A與虛設晶粒100B可沿著方向Y彼此並排佈置。在一些實施例中，半導體晶粒100A及虛設晶粒100B被佈置成例如N*N陣列或N*M陣列(N、M>0，N可等於M或可不等於M)等矩陣的形式。然而，本揭露並非僅限於此，在替代性實施例中，半導體晶粒100A被佈置成例如N*N陣列或N*M陣列(N、M>0，N可等於M或可不等於M)等矩陣的形式，而虛設晶粒100B被佈置成環繞半導體晶粒100A(佈置成陣列/矩陣)。本揭露並非僅限於此。

參照圖2，在一些實施例中，在剝離層104上及載體102之上形成包封體材料(encapsulation material)200m，以包封半導體晶粒100A及虛設晶粒100B。半導體晶粒100A及虛設晶粒100B嵌置於包封體材料200m中，且被半導體晶粒100A及虛設晶粒100B暴露出的剝離層104例如由包封體材料200m覆蓋。換言之，半導體晶粒100A及虛設晶粒100B的連接通孔150及保護層160可能不會以可觸及方式顯露出，且會由包封體材料200m很好地保 護。在一些實施例中，包封體材料200m為模製化合物、模製底部填充膠、樹脂(例如環氧樹脂系樹脂)或類似材料。包封體材料200m可藉由例如壓縮模製製程(compression molding process)或轉移模製製程(transfer molding process)等模製製程來形成。在一些實施例中，包封體材料200m可更包含可添加於包封體材料200m中以使包封體材料200m的熱膨脹係數(coefficient of thermal expansion，CTE)最佳化的無機填料或無機化合物(例如，矽土、黏土，等等)。本揭露並非僅限於此。

參照圖2及圖3，在一些實施例中，對包封體材料200m進行平坦化以形成暴露出半導體晶粒100A及虛設晶粒100B的絕緣包封體(insulating encapsulation)200。舉例而言，如圖3中所示，絕緣包封體200設置於剝離層104上以在側向上包封半導體晶粒100A及虛設晶粒100B。在一些實施例中，包封體材料200m是藉由機械磨製製程(mechanical grinding process)、化學機械研磨(chemical mechanical polishing，CMP)製程、蝕刻製程及/或其組合而平坦化。蝕刻製程可包括乾式蝕刻、濕式蝕刻或其組合。在一些實施例中，在包封體材料200m的平坦化製程期間，半導體晶粒100A及虛設晶粒100B的保護層160被平坦化成以可觸及方式顯露出半導體晶粒100A及虛設晶粒100B的連接通孔150。在一些實施例中，半導體晶粒100A及虛設晶粒100B的連接通孔150的部分亦被稍微平坦化。如圖3中所示，舉例而言，絕緣包封體200的表面S200t與半導體晶粒100A及虛設晶粒100B中的每一 者的連接通孔150的表面S150及保護層160的表面S160實質上齊平。在一些實施例中，絕緣包封體200的表面S200t、半導體晶粒100A的連接通孔150的表面S150及保護層160的表面S160、以及虛設晶粒100B的連接通孔150的表面S150及保護層160的表面S160彼此實質上共面。每一半導體晶粒100A的連接通孔150的表面S150與保護層160的表面S160可一起稱為半導體晶粒100A的前表面(亦可稱為前側、頂表面或頂側)FS，且每一虛設晶粒100B的連接通孔150的表面S150與保護層160的表面S160可一起稱為虛設晶粒100B的前表面(亦可稱為前側、頂表面或頂側)FS。舉例而言，如圖3中所示，在方向Z上，半導體晶粒100A及虛設晶粒100B的前表面FS與半導體晶粒100A及虛設晶粒100B的底表面BS相對。在一些實施例中，絕緣包封體200包封半導體晶粒100A及虛設晶粒100B的側壁，其中半導體晶粒100A及虛設晶粒100B的連接通孔150藉由絕緣包封體200以可觸及方式顯露出。

然而，本揭露並非僅限於此。作為另外一種選擇，絕緣包封體200可包封半導體晶粒100A及虛設晶粒100B的側壁，其中半導體晶粒100A的連接通孔150藉由絕緣包封體200以可觸及方式顯露出，而虛設晶粒100B的連接通孔150未藉由絕緣包封體200以可觸及方式顯露出。在所述情形中，絕緣包封體200的表面S200t與半導體晶粒100A中的每一者的連接通孔150的表面S150及保護層160的表面S160實質上齊平，其中絕緣包封體200 的表面S200t與半導體晶粒100A的連接通孔150的表面S150及保護層160的表面S160可彼此實質上共面。另一方面，虛設晶粒100B中的每一者的保護層160的表面S160可或可不與絕緣包封體200的表面S200t實質上齊平(例如，可或可不藉由表面S200t暴露出)，其中虛設晶粒100B中的每一者的連接通孔150可不與絕緣包封體200的表面S200t實質上齊平(例如，可不藉由表面S200t暴露出)。亦即，虛設晶粒100B的連接通孔150的表面S150可不與絕緣包封體200的表面S200t實質上共面，且虛設晶粒100B的保護層160的表面S160可或可不與絕緣包封體200的表面S200t實質上共面。

在一些實施例中，在平坦化製程之後，可以可選地實行清潔步驟，以清潔及移除自平坦化製程產生的殘留物。然而，本揭露並非僅限於此，且可藉由任何其他適合的方法來實行平坦化製程。

在一些實施例中，在絕緣包封體200上形成重佈線電路結構300A，並將重佈線電路結構300A電性耦合至半導體晶粒100A。在一個實施例中，重佈線電路結構300A與虛設晶粒100B電性隔離。在替代性實施例中，將重佈線電路結構300A電性耦合至虛設晶粒100B，其中虛設晶粒100B與半導體晶粒100A電性隔離。在一些實施例中，如圖4至圖9中所示，重佈線電路結構300A包括至少一個介電層310(例如，介電層310a、介電層310b、介電層310c及介電層310d)、至少一個金屬化層320(例如，金屬 化層320a、金屬化層320b及金屬化層320c)、至少一個金屬化層330(例如，金屬化層330a、金屬化層330b及金屬化層330c)、至少一個介電層340(例如，介電層340a及介電層340b)及介電層350。然而，在本揭露中，介電層310、金屬化層320、金屬化層330及介電層340的層數不限於圖4至圖9中所繪示的層數，其中介電層310、金屬化層320、金屬化層330及介電層340的層數可為一個或多於一個，只要重佈線電路結構300A可向半導體晶粒100A提供足夠的佈線功能即可。另外，重佈線電路結構300A中可更包括多個晶種層(例如，322(包括322a、322b及/或322c)及/或332(包括332a、332b及/或332c))。

參照圖4，在一些實施例中，在絕緣包封體200上形成介電層310a。在一些實施例中，介電層310a是藉由以下方式來形成，但並非僅限於此：在圖3中所繪示結構之上形成介電材料毯覆層，以完全覆蓋絕緣包封體200、半導體晶粒100A及虛設晶粒100B；以及對介電材料毯覆層進行圖案化，以形成具有暴露出半導體晶粒100A及虛設晶粒100B的多個開口OP1的介電層310a。在一些實施例中，半導體晶粒100A的連接通孔150及虛設晶粒100B的連接通孔150藉由介電層310a經由開口OP1而以可觸及方式顯露出。介電層310a可具有約3微米(μm)至約10微米的厚度(如在方向Z上量測)，然而作為另外一種選擇，亦可利用其他適合的厚度。開口OP1各自可具有約10微米至約20微米的臨界尺寸(critical dimension，CD)(如在方向X或方向Y上量測)， 然而作為另外一種選擇，亦可利用其他適合的臨界尺寸。

在一些實施例中，介電層310a的材料可為可使用光微影及/或蝕刻製程來圖案化的聚醯亞胺、聚苯並噁唑(PBO)、苯並環丁烯(BCB)、氮化物(例如氮化矽)、氧化物(例如氧化矽)、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻雜硼的磷矽酸鹽玻璃(BPSG)、其組合或類似材料。蝕刻製程可包括乾式蝕刻、濕式蝕刻或其組合。在一些實施例中，可藉由例如旋轉塗佈、化學氣相沈積(CVD)(例如，電漿增強型化學氣相沈積(PECVD))或類似製程等適合的製作技術來形成介電層310a。

在一些實施例中，可選地在介電層310a之上形成晶種層材料(seed layer material；未示出)。在一些實施例中，晶種層材料形成於介電層310a上且延伸至形成於介電層310a中的開口OP1中，以實體接觸半導體晶粒100A的藉由開口OP1暴露出的連接通孔150。換言之，晶種層材料穿透過介電層310a，且開口OP1的側壁及底部完全由晶種層材料覆蓋。在一些實施例中，晶種層材料以由金屬或金屬合金材料製成的毯覆層的方式形成於介電層310a之上，本揭露並非僅限於此。在一些實施例中，晶種層材料被稱為金屬層，其可為單一層或包括由不同材料形成的多個子層的複合層(composite layer)。在一些實施例中，晶種層材料包括鈦、銅、鉬、鎢、氮化鈦、鈦鎢、其組合或類似材料。舉例而言，晶種層材料可包括鈦層及位於所述鈦層之上的銅層。晶種層材料可使用例如濺鍍、物理氣相沈積(physical vapor deposition，PVD) 或類似製程來形成。在一些實施例中，晶種層材料可藉由濺鍍共形地形成於介電層310a上，且可與介電層310a及藉由形成於介電層310a中的開口OP1暴露出的連接通孔150接觸。

繼續參照圖4，在一些實施例中，在介電層310a之上形成金屬化層320a。舉例而言，金屬化層320a在設置於介電層310a上且延伸至開口OP1中的晶種層材料上進行設置(例如，與晶種層材料實體接觸)。在一些實施例中，金屬化層320a可藉由以下方式來形成，但並非僅限於此：在介電層310a之上形成導電材料毯覆層以完全覆蓋晶種層材料，並對導電材料毯覆層進行圖案化以形成金屬化層320a。在一個實施例中，金屬化層320a可由藉由電鍍或沈積形成的例如銅、銅合金、鋁、鋁合金或其組合等可使用光微影及蝕刻製程來圖案化的導電材料製成。在一些實施例中，金屬化層320a可為經圖案化銅層或其他適合的經圖案化金屬層。在本說明通篇中，用語「銅」旨在包括實質上純的元素銅、含有不可避免雜質的銅以及含有少量例如鉭、銦、錫、鋅、錳、鉻、鈦、鍺、鍶、鉑、鎂、鋁或鋯等元素的銅合金。導通孔320v及導電溝渠320t可獨立地具有約3微米至約5微米的厚度(如在方向Z上量測)，然而作為另外一種選擇，亦可利用其他適合的厚度。導通孔320v及導電溝渠320t可獨立地具有約5微米至約10微米的線寬(line width)(如在方向X或方向Y上量測)，然而作為另外一種選擇，亦可利用其他適合的線寬。導通孔320v及導電溝渠320t可獨立地具有約8微米至約25微米的間距(spacing)(如在方向X或方 向Y上量測)，然而作為另外一種選擇，亦可利用其他適合的間距。

舉例而言，如圖4中所示，金屬化層320a包括形成於介電層310a中的開口OP1中的多個導通孔320v以及位於介電層310a的所示頂表面(未標記)之上的多個導電溝渠320t，其中導通孔320v分別實體連接至且電性連接至導電溝渠320t。在一些實施例中，導通孔320v被視作沿著垂直方向(例如，方向Z)延伸的垂直電性結構(vertical electrical structure)，且導電溝渠320t被視作沿著水平方向(例如，方向X及/或方向Y，諸如在X-Y平面中)延伸的水平電性結構(horizontal electrical structure)。

在一些實施例中，對晶種層材料進行圖案化以形成晶種層322a。在一些實施例中，使用金屬化層320a作為蝕刻罩幕對晶種層材料進行圖案化，以形成晶種層322a。舉例而言，蝕刻製程可為乾式蝕刻製程、濕式蝕刻製程或其組合；本揭露並非僅限於此。換言之，舉例而言，在絕緣包封體200上的垂直投影(例如，沿著方向Z在載體102上的垂直投影)中，金屬化層320a與晶種層322a完全交疊。在提供晶種層322a的實施例中，金屬化層320a藉由對晶種層322a與半導體晶粒100A的連接通孔150進行實體連接而電性耦合至半導體晶粒100A。在所述情形中，金屬化層320a與對應的晶種層322a可一起稱為重佈線電路結構300A的重佈線層(redistribution layer)、重佈線配線(redistribution wire)、佈線層或佈線配線(routing wire)。舉例而言，晶種層322a包括鈦層及位於所述鈦層之上的銅層，其中鈦層具有約500埃(Å)、 的厚度(如在方向Z上量測)，且銅層具有約3000埃的厚度(如在方向Z上量測)，然而作為另外一種選擇，亦可利用其他適合的厚度。

在省略晶種層322a的實施例中，金屬化層320a藉由對金屬化層320a的導通孔320v與半導體晶粒100A的連接通孔150進行實體連接而電性連接至半導體晶粒100A。在所述情形中，金屬化層320a自身可稱為重佈線電路結構300A的重佈線層、重佈線配線、佈線層或佈線配線；本揭露並不具體限於此。

參照圖5，在一些實施例中，在金屬化層320a及被金屬化層320a暴露出的介電層310a之上依序形成介電層310b、金屬化層320b、介電層310c、金屬化層320c及介電層310d。舉例而言，金屬化層320b電性耦合至藉由形成於介電層310b中的多個開口OP2而暴露出的金屬化層320a，金屬化層320c電性耦合至藉由形成於介電層310c中的多個開口OP3而暴露出的金屬化層320b，且金屬化層320c藉由形成於介電層310d中的多個開口OP4而暴露出以用於進一步電性連接。介電層310b、310c及310d中的每一者的形成及材料相似於或實質上相同於介電層310a的形成及材料，且金屬化層320b及320c中的每一者的形成及材料相似於或實質上相同於金屬化層320a的形成及材料，且因此本文中不再對其予以贅述。

相似於介電層310a及金屬化層320a，介電層310b與金屬化層320b之間夾置有晶種層322b，且介電層310c與金屬化層 320c之間夾置有晶種層322c。晶種層322b、322c中的每一者的形成及材料實質上相同於或相似於先前在圖4中闡述的晶種層322a，且因此不再對其予以贅述。在提供晶種層322b、322c的實施例中，金屬化層320b藉由對晶種層322b與金屬化層320a的導電溝渠320t進行實體連接而電性耦合至金屬化層320a，且金屬化層320c藉由對晶種層322c與金屬化層320b的導電溝渠320t進行實體連接而電性耦合至金屬化層320b。在所述情形中，金屬化層320b與對應的晶種層322b可一起稱為重佈線電路結構300A的重佈線層、重佈線配線、佈線層或佈線配線，且金屬化層320c與對應的晶種層322c可一起稱為重佈線電路結構300A的重佈線層、重佈線配線、佈線層或佈線配線。舉例而言，晶種層322b及晶種層322c獨立地包括鈦層及位於所述鈦層之上的銅層，其中鈦層具有約500埃的厚度(如在方向Z上量測)，且銅層具有約3000埃的厚度(如在方向Z上量測)，然而作為另外一種選擇，亦可利用其他適合的厚度。

在省略晶種層322b、322c的實施例中，金屬化層320b藉由對金屬化層320b的導通孔320v與金屬化層320a的導電溝渠320t進行實體連接而電性連接至金屬化層320a，且金屬化層320c藉由對金屬化層320c的導通孔320v與金屬化層320b的導電溝渠320t進行實體連接而電性連接至金屬化層320b。在所述情形中，金屬化層320b及320c中的每一者自身可稱為重佈線電路結構300A的重佈線層、重佈線配線、佈線層或佈線配線；本揭露並不 具體限於此。

參照圖6，在一些實施例中，在介電層310d之上形成經圖案化光致抗蝕劑層PR1，其中經圖案化光致抗蝕劑層PR1包括與形成於介電層310d中的開口OP4中的至少一者交疊的至少一個開口O1。在一些實施例中，如圖6中所示，在經圖案化光致抗蝕劑層PR1中形成多個開口O1，其中開口O1的定位位置分別對應於開口OP4的定位位置(例如，與開口OP4的定位位置交疊)。在一個實施例中，經圖案化光致抗蝕劑層PR1可藉由塗佈製程及光微影製程或類似製程來形成。開口O1的數目可例如對應於隨後形成的導電結構(例如金屬化層330a)的數目。然而，本揭露並非僅限於此。在一些實施例中，舉例而言，經圖案化光致抗蝕劑層PR1的材料包括適合於例如利有罩幕的光微影製程或無罩幕的光微影製程(例如，電子束(electron-beam)(e束)寫入或離子束寫入)等圖案化製程的正型抗蝕劑材料或負型抗蝕劑材料。

在形成經圖案化光致抗蝕劑層PR1之前，舉例而言，可選地在介電層310d之上形成附加的晶種層材料332m。在一些實施例中，附加的晶種層材料332m形成於介電層310b上且延伸至形成於介電層310d中的開口OP4中，以實體接觸被開口OP4暴露出的金屬化層320c。換言之，附加的晶種層材料332m穿透過介電層310d，且開口OP4的側壁及底部完全由附加的晶種層材料332m覆蓋。附加的晶種層材料332m的形成及材料實質上相同於或相似於先前在圖4中論述的晶種層材料的形成及材料，且因此 為了簡潔起見本文中不再對其予以贅述。在提供附加的晶種層材料332m的實施例中，附加的晶種層材料332m的與開口OP4交疊的部分分別藉由形成於經圖案化光致抗蝕劑層PR1中的開口O1暴露出。

繼續參照圖6，在一些實施例中，在開口O1中形成金屬化層330a。舉例而言，如圖6中所示，金屬化層330a包括形成於介電層310d中的開口OP4中的多個導通孔320v以及位於介電層310d的所示頂表面(未標記)之上的多個導電溝渠330t，其中導通孔320v分別實體連接至且電性連接至導電溝渠330t。在一些實施例中，導通孔320v被視作沿著垂直方向(例如，方向Z)延伸的垂直電性結構，且導電溝渠330t被視作沿著水平方向(例如，方向X及/或方向Y，諸如在X-Y平面中)延伸的水平電性結構。金屬化層330a可藉由以下方式來形成，但並非僅限於此：將導電材料(未示出)沈積至形成於經圖案化光致抗蝕劑層PR1中的開口O1中以形成金屬化層330a。

在一個實施例中，金屬化層330a可由藉由鍍覆製程(例如，電鍍或無電鍍覆)形成的導電材料製成，所述導電材料可例如為藉由鍍覆製程來形成的銅、銅合金、鋁、鋁合金、其組合或任何適合的材料等。在一些實施例中，金屬化層330a可為經圖案化銅層或其他適合的經圖案化金屬層。導電溝渠330t可獨立地具有約10微米至約20微米的厚度T330t(如在方向Z上量測)，然而作為另外一種選擇，亦可利用其他適合的厚度。導電溝渠330t可獨 立地具有約10微米至約20微米的線寬(如在方向X或方向Y上量測)，然而作為另外一種選擇，亦可利用其他適合的線寬。導電溝渠330t可獨立地具有約20微米至約40微米的間距(如在方向X或方向Y上量測)，然而作為另外一種選擇，亦可利用其他適合的間距。

參照圖6及圖7，在一些實施例中，移除經圖案化光致抗蝕劑層PR1，且然後在金屬化層330a之上形成經圖案化光致抗蝕劑層PR2。經圖案化光致抗蝕劑層PR1可藉由例如蝕刻、灰化或其他適合的移除製程來移除及/或剝除。本揭露並非僅限於此。在一些實施例中，如圖7中所示，在經圖案化光致抗蝕劑層PR2中形成多個開口O2，其中金屬化層330a的導電溝渠330t藉由開口O2而局部地暴露出。經圖案化光致抗蝕劑層PR2的形成及材料相似於或實質上等於圖6中所述的經圖案化光致抗蝕劑層PR1的形成及材料，且因此為了簡潔起見，本文中不再對其予以贅述。

在一些實施例中，導通孔330v形成於開口O2中。舉例而言，導通孔330v被視作沿著垂直方向(例如，方向Z)延伸的垂直電性結構。導通孔330v可藉由以下方式來形成，但並非僅限於此：藉由鍍覆製程將導電材料(未示出)沈積至形成於經圖案化光致抗蝕劑層PR2中的開口O2中以形成導通孔330v，其中金屬化層330a的導電溝渠330t的被暴露出的部分在所述鍍覆製程期間用作晶種層。導通孔330v可由藉由鍍覆製程(例如，電鍍或無電鍍覆)形成的導電材料製成，所述導電材料可例如為藉由鍍覆製 程來形成的銅、銅合金、鋁、鋁合金、其組合或任何適合的材料等。導通孔330v可獨立地具有約20微米至約40微米的厚度(如在方向Z上量測)，然而作為另外一種選擇，亦可利用其他適合的厚度。導通孔330v可獨立地具有約30微米至約50微米的線寬(如在方向X或方向Y上量測)，然而作為另外一種選擇，亦可利用其他適合的線寬。導通孔330v可獨立地具有約15微米至約30微米的間距(如在方向X或方向Y上量測)，然而作為另外一種選擇，亦可利用其他適合的間距。

在形成導通孔330v之後，舉例而言，移除經圖案化光致抗蝕劑層PR2。經圖案化光致抗蝕劑層PR2可藉由例如蝕刻、灰化或其他適合的移除製程來移除及/或剝除。本揭露並非僅限於此。在包括附加的晶種層材料332m的實施例中，移除附加的晶種層材料332m的未由導通孔330v及導電溝渠330t覆蓋的部分，以得到附加的晶種層332a。舉例而言，移除製程可包括乾式蝕刻製程、濕式蝕刻製程或其組合；本揭露並非僅限於此。換言之，舉例而言，在絕緣包封體200上的垂直投影(例如，在載體102上沿著方向Z的垂直投影)中，導電溝渠330t與附加的晶種層332a完全交疊。在提供附加的晶種層332a的實施例中，金屬化層330a藉由對附加的晶種層332a與金屬化層320c的導電溝渠320t進行實體連接而電性耦合至金屬化層330c。在所述情形中，金屬化層330a與對應的附加的晶種層332a可一起稱為重佈線電路結構300A的重佈線層、重佈線配線、佈線層或佈線配線。舉例而言，附加的晶 種層332a包括鈦層及位於所述鈦層之上的銅層，其中鈦層具有約500埃的厚度(如在方向Z上量測)，且銅層具有約3000埃的厚度(如在方向Z上量測)，然而作為另外一種選擇，亦可利用其他適合的厚度。

在省略附加的晶種層332a的實施例中，金屬化層330a藉由對金屬化層330a的導通孔320v與金屬化層320c的導電溝渠320t進行實體連接而電性連接至金屬化層320c。在所述情形中，金屬化層330a自身可稱為重佈線電路結構300A的重佈線層、重佈線配線、佈線層或佈線配線；本揭露並不具體限於此。

參照圖8，在一些實施例中，在介電層310d之上形成介電層340a，以在側向上覆蓋導通孔330v。如圖8中所示，舉例而言，介電層340a的表面S340a與導通孔330v的表面S2實質上齊平。在一些實施例中，介電層340a的表面S340a與導通孔330v的表面S2實質上共面。如圖8中所示，舉例而言，介電層340a的表面S340a提供高度的共面性及平度(flatness)。由於介電層340a的表面S340a中的高度的共面性及平度，隨後形成的層及/或元件的形成是有益的，例如，半導體晶粒的拾取及放置製程的製程窗口(process window)擴大。

介電層340a可藉由以下方式來形成，但並非僅限於此：在導通孔330v之上形成介電材料毯覆物，並對所述介電材料毯覆物進行平坦化以形成暴露出導通孔330v的介電層340a。舉例而言，介電材料毯覆物是可藉由疊層而形成於導通孔330v上的預形 成式介電材料毯覆層。在一些實施例中，介電材料毯覆物的材料(例如，介電材料)包括模製化合物或聚合物系樹脂。模製化合物例如包括環氧樹脂、硬化劑樹脂、適合的樹脂或類似材料。聚合物系樹脂例如包括PI、丙烯酸酯聚合物、環氧樹脂聚合物、適合的聚合物或類似材料。在一些實施例中，介電材料毯覆物可更包含填料。所述填料例如包括SiO₂、Al₂O₃、AlN、金剛石、BN、適合的無機填料或其組合。

在一些實施例中，介電材料毯覆物是藉由機械磨製製程、CMP製程、蝕刻製程或其組合而平坦化。蝕刻製程可包括乾式蝕刻、濕式蝕刻或其組合。在介電材料毯覆物的平坦化製程期間，導通孔330v的部分亦可被稍微平坦化。在平坦化製程之後，可以可選地實行清潔製程，以例如清潔及移除自平坦化製程產生的殘留物。然而，本揭露並非僅限於此，且可藉由任何其他適合的方法來實行平坦化製程。

參照圖9，在一些實施例中，在介電層340a之上依序形成金屬化層330b的導電溝渠330t、金屬化層330c的導通孔330v、介電層340b、金屬化層330c的導電溝渠330t、以及介電層350。舉例而言，金屬化層330b電性耦合至藉由形成於介電層340a中的多個開口OP5而暴露出的金屬化層330a，金屬化層330c電性耦合至藉由形成於介電層340b中的多個開口OP6而暴露出的金屬化層330b，且金屬化層330c藉由形成於介電層350中的多個開口OP7而暴露出以用於進一步電性連接。介電層350可具有約15 微米至約30微米的厚度T350(如在方向Z上量測)，然而作為另外一種選擇，亦可利用其他適合的厚度。開口OP7的寬度W0可獨立地具有約200微米至約350微米的臨界尺寸CD(如在方向X或方向Y上量測)，然而作為另外一種選擇，亦可利用其他適合的臨界尺寸。圖6及圖7中已闡述導通孔330v、導電溝渠330t及介電層340b中的每一者的形成及材料，介電層340b的形成及材料相似於或實質上相同於圖8中所述的介電層340a的形成及材料，介電層350的形成及材料相似於或實質上相同於圖4中所述的介電層310a的形成及材料，且因此本文中不再對其予以贅述。

相似地，在介電層340a與金屬化層330b的導電溝渠330t之間夾置附加的晶種層332b，且在介電層340b與金屬化層330c之間夾置附加的晶種層332c。附加的晶種層332a、332b、332c中的每一者的形成及材料實質上相同於或相似於先前在圖4中闡述的晶種層322a，且因此不再對其予以贅述。在提供附加的晶種層332b、332c的實施例中，金屬化層330b的導通孔330v藉由附加的晶種層332b電性耦合至金屬化層330b的導電溝渠330t，且金屬化層330c的導通孔330v藉由附加的晶種層332c電性耦合至金屬化層330c的導電溝渠330t。在所述情形中，金屬化層330b與對應的附加的晶種層332b可一起稱為重佈線電路結構300A的重佈線層、重佈線配線、佈線層或佈線配線，且金屬化層330c與對應的附加的晶種層332c可一起稱為重佈線電路結構300A的重佈線層、重佈線配線、佈線層或佈線配線。舉例而言，附加的晶種層 332b及附加的晶種層332c獨立地包括鈦層及位於所述鈦層之上的銅層，其中鈦層具有約1000埃的厚度(如在方向Z上量測)，且銅層具有約5000埃的厚度(如在方向Z上量測)，然而作為另外一種選擇，亦可利用其他適合的厚度。

在省略附加的晶種層332b、332c的實施例中，金屬化層330b的導通孔330v與金屬化層330b的導電溝渠330t藉由其之間的實體接觸而電性耦合，且金屬化層330c的導通孔330v與金屬化層330c的導電溝渠330t藉由其之間的實體接觸而電性耦合。在所述情形中，金屬化層330b及330c中的每一者自身可稱為重佈線電路結構300A的重佈線層、重佈線配線、佈線層或佈線配線；本揭露並不具體限於此。

至此，製造出了重佈線電路結構300A，其中導通孔320v、導電溝渠320t以及環繞導通孔320v、導電溝渠320t的介電結構(例如，包括介電層310a至310d)一起構成重佈線電路結構300A的精細特徵部分(fine-featured portion)300F，且導通孔330v、導電溝渠330t以及環繞導通孔330v、導電溝渠330t的介電結構(例如，包括介電層340a至340b以及介電層350)一起構成重佈線電路結構300A的粗糙特徵部分(coarse-featured portion)300C。

參照圖10，在一些實施例中，在重佈線電路結構300A之上形成晶種層材料410m。在一些實施例中，晶種層材料410m形成於介電層350上且延伸至形成於介電層350中的開口OP7中，以實體接觸金屬化層330c的藉由開口OP7而暴露出的導電溝渠 330t。換言之，晶種層材料410m穿透過介電層350，且開口OP7的側壁及底部完全由晶種層材料410m覆蓋。在一些實施例中，晶種層材料410m以由金屬或金屬合金材料製成的毯覆層的方式形成於介電層350之上，本揭露並非僅限於此。在一些實施例中，晶種層材料410m被稱為金屬層，其可為單一層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層材料410m包括鈦、銅、鉬、鎢、氮化鈦、鈦鎢、其組合或類似材料。晶種層材料410m可使用例如濺鍍、PVD或類似製程來形成。在一些實施例中，晶種層材料410m可藉由濺鍍共形地形成於介電層350上，且與介電層350以及金屬化層330c的藉由開口OP7而暴露出的導電溝渠330t接觸。

舉例而言，晶種層材料410m包括第一子層(未示出)及設置於第一子層上的第二子層(未示出)，其中第一子層設置於介電層350與第二子層之間。在一些實施例中，第一子層包括鈦層，其中第一子層具有約500埃至約1500埃的厚度(如在方向Z上量測)，然而作為另外一種選擇，亦可利用其他適合的厚度。在一些實施例中，第二子層包括銅層，其中第二子層具有約2000埃至約7000埃的厚度(如在方向Z上量測)，然而作為另外一種選擇，亦可利用其他適合的厚度。

在形成晶種層材料410m之後，舉例而言，然後在晶種層材料410m之上形成經圖案化光致抗蝕劑層PR3。在一些實施例中，如圖10中所示，在經圖案化光致抗蝕劑層PR3中形成多個開 口O3，其中晶種層材料410m的部分藉由開口O3而局部地暴露出。經圖案化光致抗蝕劑層PR3的形成及材料相似於或實質上等於圖6中所述的經圖案化光致抗蝕劑層PR1的形成及材料，且因此為了簡潔起見，本文中不再對其予以贅述。舉例而言，如圖10中所示，形成於經圖案化光致抗蝕劑層PR3中的開口O3的定位位置分別對應於形成於介電層350中的開口OP7的定位位置(例如，與開口OP7的定位位置交疊)。

參照圖11，在一些實施例中，在形成於經圖案化光致抗蝕劑層PR3中的開口O3中依序形成多個UBM 420及頂蓋材料430m。舉例而言，UBM 420設置於晶種層材料410m上(例如，與晶種層材料410m實體接觸)，且進一步延伸至形成於介電層350中的開口OP7中，其中如圖11中所示，形成於介電層350中的開口OP7填充有UBM 420，且UBM 420中的每一者包括凹陷部R1。亦即，舉例而言，UBM 420的所示頂表面不平坦。舉例而言，如圖11中所示，包括於UBM 420中的凹陷部R1的定位位置分別對應於形成於介電層350中的開口OP7的定位位置(例如，與開口OP7的定位位置交疊)。在所述情形中，頂蓋材料430m共形地設置於UBM 420上且與UBM 420實體接觸，且進一步延伸至形成於UBM 420中的凹陷部R1中，其中形成於UBM 420中的凹陷部R1局部地填充有頂蓋材料430m。

UBM 420各自可為金屬層，所述金屬層可為單一層或包括由不同材料形成的多個子層的複合層。在一些實施例中，UBM 420的材料包括銅、鎳、鈦、鉬、鎢、氮化鈦、鈦鎢或其合金或者類似材料，且可藉由例如電鍍製程來形成。UBM 420各自可包括鈦層及位於所述鈦層之上的銅層。在一些實施例中，UBM 420是使用例如濺鍍、PVD或類似製程來形成。UBM 420的形狀及數目在本揭露中不受限制。舉例而言，UBM 420由Cu製成。

頂蓋材料430m可為由例如Sn-Ag、Sn-Cu、Sn-Ag-Cu或類似材料等可藉由鍍覆或任何適合的形成技術來形成的無鉛(lead-free，LF)材料製成的單一層。舉例而言，頂蓋材料430m由Sn-Ag製成，其中Sn-Ag中所包含的Ag的重量百分數(重量%)為約0.5重量%至約3重量%，且Sn-Ag中所包含的Sn的重量百分數為約97重量%至約99.5重量%。如圖11及圖13中所示，舉例而言，UBM 420的形貌(topography)被頂蓋材料430m採用，其中頂蓋材料430m的所示頂表面S430mt不平坦。

在形成頂蓋材料430m之後，舉例而言，移除經圖案化光致抗蝕劑層PR3。經圖案化光致抗蝕劑層PR3可藉由例如蝕刻、灰化或其他適合的移除製程來移除及/或剝除。本揭露並非僅限於此。

參照圖12，在一些實施例中，對晶種層材料410m進行圖案化以形成晶種層410。在一些實施例中，使用UBM 420及頂蓋材料430m作為蝕刻罩幕對晶種層材料410m進行圖案化，以形成晶種層410。舉例而言，蝕刻製程可為乾式蝕刻製程、濕式蝕刻製程或其組合；本揭露並非僅限於此。舉例而言，在絕緣包封體 200上的垂直投影(例如，沿著方向Z在載體102上的垂直投影)中，UBM 420及頂蓋材料430m與晶種層410完全交疊。此後，實行回焊製程，舉例而言，在所述回焊製程中，對頂蓋材料430m進行回焊且然後將其轉化成如圖12及圖14中所示填充形成於UBM 420中的凹陷部R1的頂蓋層(或結構)430。在一些實施例中，為了形成每一端子400A，在回焊製程(例如，加熱製程)期間，頂蓋材料430m的位於頂蓋材料430m的周邊區處的部分是朝向頂蓋材料430m的中心區流動以填滿凹陷部R1，且因此獲得所得結構，即具有實質上平坦的頂表面的頂蓋層430。在一些實施例中，頂蓋層430藉由UBM 420電性耦合至晶種層410，且頂蓋層430藉由晶種層410及UBM 420電性耦合至重佈線電路結構300A。晶種層410、UBM 420及頂蓋層430一起稱為半導體結構10的端子(或導電端子)400A。端子400A可獨立地具有約400微米至約600微米的寬度W400(如在方向X或方向Y上量測)，然而作為另外一種選擇，亦可利用其他適合的寬度。至此，製造出了半導體結構10。在一些實施例中，至少一些端子400A藉由重佈線電路結構300A電性耦合至半導體晶粒100A。在一個實施例中，端子400A與虛設晶粒100B電性隔離。在替代性實施例中，端子400A藉由重佈線電路結構300A電性耦合至虛設晶粒100B，其中虛設晶粒100B與半導體晶粒100A電性隔離。亦即，虛設晶粒100B可電性接地或電性浮置。

參照圖12及圖14，在一些實施例中，開口OP7各自具 有約15微米至約30微米的厚度T1(或高度，如沿著方向Z量測)，然而作為另外一種選擇，亦可利用其他適合的厚度。舉例而言，一個開口OP7的側壁與金屬化層330c的導電溝渠330t的由介電層350覆蓋的所示頂表面(未標記)之間的角度θ1的範圍近似介於60度至90度。在一些實施例中，UBM 420中的每一者具有設置於相應一個開口OP7中的第一通孔部分(未標記)及設置於介電層350之上的第一線部分(未標記)，其中所述第一通孔部分具有第一底部開口及第一頂部開口，所述第一底部開口具有約200微米至約350微米的寬度W1(如在方向X或方向Y上量測)，所述第一頂部開口具有約215微米至約365微米的寬度W2(如在方向X或方向Y上量測)，且所述第一線部分具有約10微米至約20微米的厚度T2(如在方向Z上量測)，然而作為另外一種選擇，亦可利用其他適合的厚度。如圖14中所示，舉例而言，寬度W1小於寬度W2。舉例而言，相應一個凹陷部R1(示於圖11及圖13中)的側壁與平行於介電層350的所示頂表面S350的平面之間的角度θ2的範圍近似介於60度至90度。舉例而言，相應一個UBM 420的側壁與平行於介電層350的所示頂表面S350(未由所述相應一個UBM 420覆蓋)的平面之間的角度θ3的範圍近似介於60度至90度。在一些實施例中，頂蓋層430中的每一者具有設置於相應的凹陷部R1中的第二通孔部分(未標記)及設置於所述第二通孔部分之上的第二線部分(未標記)，其中所述第二通孔部分具有第二底部開口及第二頂部開口，所述第二底部開口具有約175微 米至約340微米的寬度W3(如在方向X或方向Y上量測)，所述第二頂部開口具有約190微米至約355微米的寬度W4(如在方向X或方向Y上量測)，所述第二通孔部分具有約15微米至約30微米的厚度T430v(如在方向Z上量測)，且所述第二線部分具有約0.3微米至約3微米的厚度T430t(如在方向Z上量測)，然而作為另外一種選擇，亦可利用其他適合的厚度。如圖14中所示，舉例而言，寬度W3小於寬度W4。如圖12及圖14中所示，在一些實施例中，端子400A的所示頂表面(例如，圖14中的S430t)包括實質上平坦的表面。由於端子400A的配置(例如，平坦的頂表面S430t)，可在對半導體結構10與附加半導體封裝或結構進行接合之後極大地抑制或消除接頭的空隙(例如，空氣空隙)，藉此改善與附加半導體封裝或結構接合的半導體結構10的效能。因此，與附加半導體封裝或結構接合的半導體結構10的可靠性增強。

在包括端子400A的半導體結構10的實施例中，UBM 420的側壁SW420與頂蓋層430的側壁SW430彼此對準，其中UBM 420的側壁SW420不與頂蓋層430接觸，參見圖12及圖14。然而，本揭露並非僅限於此；作為另外一種選擇，端子400A可由圖15中所繪示的端子400B取代。與上述元件相似或實質上相同的元件將使用相同的參考編號，且本文中將不再對相同的元件(例如，形成及材料)及其關係(例如，相對定位配置及電性連接)的特定細節或說明予以贅述。在一些實施例中，對於端子400B，UBM 420的側壁SW420與頂蓋層430的側壁SW430彼此對準，且UBM 420的側壁SW420由延伸部分432至少局部地覆蓋。舉例而言，由於頂蓋材料430m中所包含的無鉛材料的一部分進一步延伸至UBM 420的側壁SW420上，因此在用於形成頂蓋層430的回焊製程期間，延伸部分432與頂蓋層430同時形成。在一些實施例中，延伸部分432被視為頂蓋層430的一部分。在一些實施例中，延伸部分432各自具有約0.1微米至約0.5微米的寬度W6(如在方向X或方向Y上量測)，然而作為另外一種選擇，亦可利用其他適合的寬度。

在包括端子400A的半導體結構10的實施例中，UBM 420的側壁SW420是連續垂直且平坦的側壁，其中晶種層410的側壁、相應一個UBM 420的側壁及相應一個頂蓋層430的側壁彼此對準。然而，本揭露並非僅限於此；作為另外一種選擇，端子400A可由圖16中所繪示的端子400C取代，其中在端子400C中，採用UBM 420’來取代UBM 420，其中UBM 420’各自具有非連續垂直且平坦的側壁。與上述元件相似或實質上相同的元件將使用相同的參考編號，且本文中將不再對相同的元件(例如，形成及材料)及其關係(例如，相對定位配置及電性連接)的特定細節或說明予以贅述。在一些實施例中，端子400C中所包括的UBM 420’的每一側壁SW420’具有垂直側壁SW1及連接至垂直側壁SW1的傾斜側壁SW2，其中垂直側壁SW1對傾斜側壁SW2與所述相應一個頂蓋層430的側壁SW430進行連接，且傾斜側壁SW2對垂直側壁SW1與所述相應一個晶種層410的側壁SW410進行連接。 在一些實施例中，垂直側壁SW1與所述相應一個晶種層410的側壁SW410之間的距離W5a(如在方向X或方向Y上量測)為約1微米至約10微米，然而作為另外一種選擇，亦可利用其他適合的距離。

相似地，UBM 420’的側壁SW420’可進一步由頂蓋層430(例如延伸部分432)覆蓋，參見如圖17中所示的端子400D。在圖15中已闡述延伸部分432的細節，且因此為了簡潔起見，本文中不再對其予以贅述。

圖18是根據本揭露一些實施例的半導體結構20的示意性剖視圖。圖19至圖22是分別示出根據本揭露替代性實施例的半導體結構中所包括的端子的各種實施例的示意性剖視圖，其中圖19至圖22所示放大示意性剖視圖以圖18中所示虛線框U勾勒。與上述元件相似或實質上相同的元件將使用相同的參考編號，且本文中將不再對相同的元件(例如，形成及材料)及其關係(例如，相對定位配置及電性連接)的特定細節或說明予以贅述。一起參照圖12及圖18，圖12中所繪示的半導體結構10與圖18中所繪示的半導體結構20相似；不同之處在於半導體結構20包括多個端子400E而非端子400A。在半導體結構20的此種實施例中，對於端子400E中的每一者，在頂蓋層430上設置圓頂部分(dome portion)434，其中頂蓋層430夾置於圓頂部分434與UBM 420之間。如圖18及圖19中所示，在一些實施例中，圓頂部分434各自具有彎曲的頂表面S434，例如相對於介電層350的所示頂表面 S350而言的凸表面。舉例而言，由於頂蓋材料430m中所包含的無鉛材料的一部分因其內聚力(cohesive force)而形成為圓頂部分434，因此在用於形成頂蓋層430的回焊製程期間，圓頂部分434與頂蓋層430同時形成。在一些實施例中，圓頂部分434被視為頂蓋層430的一部分。在所述情形中，為了形成每一端子400E，在回焊製程(例如，加熱製程)期間，頂蓋材料430m的位於頂蓋材料430m的周邊區處的部分是朝向頂蓋材料430m的中心區流動而不僅填滿凹陷部R1，且亦在中心區處具有過量的頂蓋材料430m，且因此獲得所得結構，即具有凸的頂表面(例如，圓頂部分434)的頂蓋層430。在一些實施例中，圓頂部分434各自具有大於0微米且小於或實質上等於約10微米的厚度T434(如在方向Z上量測)，然而作為另外一種選擇，亦可利用其他適合的厚度。由於端子400E的配置(例如，具有擁有小於或實質上等於約10微米的厚度的圓頂部分434)，可在對半導體結構20與附加半導體封裝或結構進行接合之後極大地抑制或消除接頭的空隙(例如，空氣空隙)，藉此改善與附加半導體封裝或結構接合的半導體結構20的效能。因此，與附加半導體封裝或結構接合的半導體結構20的可靠性增強。

然而，本揭露並非僅限於此；作為另外一種選擇，UBM 420的側壁SW420可由延伸部分432局部地覆蓋，參見如圖20中所示的端子400F。或者作為另外一種選擇，UBM 420可由UBM 420’取代，參見如圖21中所示的端子400G。或者作為另外一種選 擇，UBM 420可由UBM 420’取代，且UBM 420’的側壁SW420’可由延伸部分432局部地覆蓋，參見如圖22中所示的端子400H。在圖15及圖16中已分別闡述延伸部分432的細節及UBM 420’的細節，且因此為了簡潔起見，本文中不再對其予以贅述。

圖23是根據本揭露一些實施例的半導體結構30的示意性剖視圖。圖24至圖27是分別示出根據本揭露替代性實施例的半導體結構中所包括的端子的各種實施例的示意性剖視圖，其中圖24至圖27所示放大示意性剖視圖以如圖23中所示虛線框T勾勒。與上述元件相似或實質上相同的元件將使用相同的參考編號，且本文中將不再對相同的元件(例如，形成及材料)及其關係(例如，相對定位配置及電性連接)的特定細節或說明予以贅述。一起參照圖12及圖23，圖12中所繪示的半導體結構10與圖23中所繪示的半導體結構30相似；不同之處在於半導體結構30包括多個端子400I而非端子400A。在半導體結構30的此種實施例中，對於端子400I中的每一者，包括具有凹陷部R2的頂蓋層430’而非頂蓋層430。舉例而言，如圖23及圖24中所示，頂蓋層430’各自具有設置於所示頂表面S430’t處的相應一個凹陷部R2。舉例而言，在用於形成頂蓋層430’的回焊製程期間，凹陷部R2與頂蓋層430’同時形成。在所述情形中，為了形成每一端子400I，在回焊製程(例如，加熱製程)期間，頂蓋材料430m的位於頂蓋材料430m的周邊區處的部分朝向頂蓋材料430m的中心區流動以填滿凹陷部R1，但中心區處的頂蓋材料430m具有較周邊區處的頂蓋材料 430m的頂表面低的頂表面，且因此獲得所得結構，即具有凹的頂表面(例如，凹陷部R2)的頂蓋層430’。在一些實施例中，凹陷部R2各自具有大於0微米且小於或實質上等於約10微米的厚度TR2(如在方向Z上量測)，然而作為另外一種選擇，亦可利用其他適合的厚度。由於端子400I的配置(例如，具有擁有小於或實質上等於約10微米的厚度/深度的凹陷部R2)，可在對半導體結構30與附加半導體封裝或結構進行接合之後極大地抑制或消除接頭的空隙(例如，空氣空隙)，藉此改善與附加半導體封裝或結構接合的半導體結構30的效能。因此，與附加半導體封裝或結構接合的半導體結構30的可靠性增強。

然而，本揭露並非僅限於此；作為另外一種選擇，UBM 420的側壁SW420可由延伸部分432局部地覆蓋，參見如圖25中所示的端子400J。或者作為另外一種選擇，UBM 420可由UBM 420’取代，參見如圖26中所示的端子400K。或者作為另外一種選擇，UBM 420可由UBM 420’取代，且UBM 420’的側壁SW420’可由延伸部分432局部地覆蓋，參見如圖27中所示的端子400L。在圖15及圖16中已分別闡述延伸部分432的細節及UBM 420’的細節，且因此為了簡潔起見，本文中不再對其予以贅述。

圖28是根據本揭露一些實施例的半導體結構40的示意性剖視圖。圖29至圖32是分別示出根據本揭露替代性實施例的半導體結構中所包括的端子的各種實施例的示意性剖視圖，其中圖29至圖32所示放大示意性剖視圖以如圖28中所示虛線框S勾 勒。與上述元件相似或實質上相同的元件將使用相同的參考編號，且本文中將不再對相同的元件(例如，形成及材料)及其關係(例如，相對定位配置及電性連接)的特定細節或說明予以贅述。一起參照圖12及圖28，圖12中所繪示的半導體結構10與圖28中所繪示的半導體結構40相似；不同之處在於半導體結構40利用重佈線電路結構300B取代重佈線電路結構300A。

在一些實施例中，重佈線電路結構300B包括至少一個介電層310(例如，介電層310a、介電層310b、介電層310c及介電層310d)、至少一個金屬化層320(例如，金屬化層320a、金屬化層320b及金屬化層320c)、至少一個金屬化層330(例如，金屬化層330a、金屬化層330b及金屬化層330c)、至少一個介電層340(例如，介電層340a及介電層340b)、介電層350及介電層360。然而，在本揭露中，介電層310、金屬化層320、金屬化層330及介電層340的層數不限於圖28中所繪示的層數，其中介電層310、金屬化層320、金屬化層330及介電層340的層數可為一個或多於一個，只要重佈線電路結構300B可向半導體晶粒100A提供足夠的佈線功能即可。另外，重佈線電路結構300B中可更包括多個晶種層(例如，322(包括322a、322b及/或322c)及/或332(包括332a、332b及/或332c))。導通孔320v、導電溝渠320t以及環繞導通孔320v、導電溝渠320t的介電結構(例如，包括介電層310a至310d)一起構成重佈線電路結構300B的精細特徵部分300F，且導通孔330v、導電溝渠330t以及環繞導通孔330v、導電 溝渠330t的介電結構(例如，包括介電層340a至340b、介電層350以及介電層360)一起構成重佈線電路結構300B的粗糙特徵部分300C。先前已在圖4至圖9中闡述介電層310、金屬化層320、金屬化層330、介電層340及介電層350中的每一者的細節，且因此為了簡單起見，本文中不再對其予以贅述。

在一些實施例中，如圖28中所示，介電層360設置於介電層350上且包括多個開口OP8，其中形成於介電層360中的開口OP8的定位位置分別對應於形成於介電層350中的開口OP7的定位位置(例如，與開口OP7的定位位置交疊)。介電層360可具有約15微米至約30微米的厚度T360(如在方向Z上量測)，然而作為另外一種選擇，亦可利用其他適合的厚度。開口OP8的寬度W9可獨立地具有約350微米至約500微米的臨界尺寸CD(如在方向X或方向Y上量測)，然而作為另外一種選擇，亦可利用其他適合的臨界尺寸。介電層360的形成及材料相似於或實質上相同於圖9中所述的介電層350的形成及材料，且因此本文中不再對其予以贅述。

繼續參照圖28，在一些實施例中，多個端子500A設置於重佈線電路結構300B上，且電性耦合至重佈線電路結構300B。在一些實施例中，至少一些端子500A藉由重佈線電路結構300B電性耦合至半導體晶粒100A。舉例而言，如圖28及圖29中所示，端子500A中的每一者包括晶種層510、UBM 520及頂蓋層530，其中UBM 520夾置於位於UBM 520之下的晶種層510與上覆於 UBM 520之上的頂蓋層530之間且對晶種層510與頂蓋層530進行電性連接。在所述情形中，晶種層510對形成於介電層350中的開口OP7的側壁及底部以及形成於介電層360中的開口OP8的側壁進行襯墊，且進一步延伸至介電層360的所示頂表面S360上，其中UBM 520對晶種層510的內表面進行襯墊，且頂蓋層530設置於UBM 520的所示頂表面(未標記)上。

參照圖28及圖29，在一些實施例中，開口OP7各自具有約15微米至約30微米的厚度T1(或高度，如沿著方向Z量測)，然而作為另外一種選擇，亦可利用其他適合的厚度。舉例而言，一個開口OP7的側壁與金屬化層330c的導電溝渠330t的由介電層350覆蓋的所示頂表面(未標記)之間的角度θ1的範圍近似介於60度至90度。在一些實施例中，UBM 520中的每一者具有設置於相應一個開口OP7中(例如，填滿所述相應一個開口OP7)的第一通孔部分(未標記)、設置於介電層350之上的第一線部分(未標記)及設置於介電層360之上的第三線部分(未標記)，其中所述第一通孔部分具有第一底部開口及第一頂部開口，所述第一底部開口具有約200微米至約350微米的寬度W1(如在方向X或方向Y上量測)，所述第一頂部開口具有約215微米至約365微米的寬度W2(如在方向X或方向Y上量測)，所述第一線部分具有約15微米至約30微米的厚度T3(如在方向Z上量測)，且第三線部分具有約10微米至約30微米的厚度T4(如在方向Z上量測)，然而作為另外一種選擇，亦可利用其他適合的厚度。如圖28 及圖29中所示，舉例而言，寬度W1小於寬度W2。

舉例而言，第一線部分的內側壁與平行於介電層350的所示頂表面S350的平面之間的角度θ4的範圍近似介於60度至90度。舉例而言，第一線部分的外側壁與平行於介電層350的所示頂表面S350(未由所述相應一個UBM 520覆蓋)的平面之間的角度θ5的範圍近似介於60度至90度。舉例而言，第二線部分的內側壁與平行於介電層360的所示頂表面S360的平面之間的角度θ6的範圍近似介於60度至90度。舉例而言，第二線部分的外側壁與平行於介電層360的所示頂表面S360(未由所述相應一個UBM 520覆蓋)的平面之間的角度θ7的範圍近似介於60度至90度。

在一些實施例中，頂蓋層530中的每一者具有由相應一個UBM 520的第一線部分在側向上覆蓋的第三通孔部分(未標記)、由所述相應一個UBM 520的第二線部分在側向上覆蓋的第四通孔部分(未標記)及設置於第四通孔部分之上的第三線部分(未標記)，其中第四通孔部分夾置於第三通孔部分與第三線部分之間且連接至第三通孔部分及第三線部分。在所述情形中，第三通孔部分具有第三底部開口及第三頂部開口，所述第三底部開口具有約175微米至約340微米的寬度W5(如在方向X或方向Y上量測)，所述第三頂部開口具有約190微米至約355微米的寬度W6(如在方向X或方向Y上量測)，且第三通孔部分具有約15微米至約30微米的厚度T530v1(如在方向Z上量測)。第四通孔部分具有第 四底部開口及第四頂部開口，所述第四底部開口具有約335微米至約475微米的寬度W7(如在方向X或方向Y上量測)，所述第四頂部開口具有約350微米至約500微米的寬度W8(如在方向X或方向Y上量測)，且第四通孔部分具有約15微米至約30微米的厚度T530v2(如在方向Z上量測)。線部分具有約0.3微米至約3微米的厚度T530t(如在方向Z上量測)，然而作為另外一種選擇，亦可利用其他適合的厚度。如圖29中所示，舉例而言，寬度W5小於寬度W6，且寬度W7小於寬度W8。如圖28及圖29中所示，在一些實施例中，端子500A的所示頂表面(例如，圖29中的S530t)包括實質上平坦的表面。由於端子500A的配置(例如，平坦的頂表面S530t)，可在對半導體結構40與附加半導體封裝或結構進行接合之後極大地抑制或消除接頭的空隙(例如，空氣空隙)，藉此改善與附加半導體封裝或結構接合的半導體結構40的效能。因此，與附加半導體封裝或結構接合的半導體結構40的可靠性增強。

然而，本揭露並非僅限於此；作為另外一種選擇，UBM 520的側壁SW520可由延伸部分532局部地覆蓋，參見如圖30中所示的端子500B。或者作為另外一種選擇，UBM 520可由UBM 520’取代，參見如圖31中所示的端子500C。或者作為另外一種選擇，UBM 520可由UBM 520’取代，且UBM 520’的側壁SW520’可由延伸部分532局部地覆蓋，參見如圖32中所示的端子500D。延伸部分532的細節及UBM 520’的細節相似於或實質上相同於先前在圖15中闡述的延伸部分432的細節及先前在圖16中闡述的 UBM 420’的細節，且因此為了簡潔起見，本文中不再對其予以贅述。

在替代性實施例中，端子500A各自可被修改成包括上覆於頂蓋層530之上的圓頂部分，所述圓頂部分相似於先前在圖18至圖22中闡述的圓頂部分434。在進一步的替代性實施例中，端子500A各自可被修改成在頂蓋層530中包括凹陷部，所述凹陷部相似於先前在圖23至圖27中闡述的凹陷部R2。本揭露並非僅限於此。

半導體結構10至40可進一步安裝有附加半導體封裝(或結構)以形成具有堆疊結構的半導體結構。圖33至圖36是根據本揭露一些實施例的半導體結構1000的製造方法中的各種階段的示意性剖視圖。與上述元件相似或實質上相同的元件將使用相同的參考編號，且本文中將不再對相同的元件(例如，形成及材料)及其關係(例如，相對定位配置及電性連接)的特定細節或說明予以贅述。

參照圖33，在一些實施例中，提供半導體結構10，且在半導體結構10的端子400A上形成多個預焊料(pre-solder)600。圖1至圖17中已闡述半導體結構10的細節，且因此為了簡潔起見本文中不再對其予以贅述。在一些實施例中，舉例而言，預焊料600是預焊料膏(pre-solder paste)。在替代性實施例中，預焊料600可為預焊料塊(pre-solder block)。在一些實施例中，預焊料600的材料可包括具有或不具有附加雜質(例如Ni、Bi、Sb、Ag、Cu、 Au或類似材料)的無鉛焊料材料(例如Sn系材料)。本揭露並非僅限於此。舉例而言，預焊料600由SnBi製成。由於端子400A的頂蓋層430，可防止預焊料600與端子400A之間的空氣空隙。

參照圖34，在一些實施例中，在半導體結構10之上提供附加半導體封裝(或結構)700。舉例而言，附加半導體封裝700包括多個端子(或導電端子)720，所述多個端子(或導電端子)720設置於附加半導體封裝700上且電性耦合至附加半導體封裝700中所包括的多個裝置(未示出)。所述裝置可包括記憶體結構(例如，記憶體晶粒或晶片)、處理結構(例如，邏輯晶粒或晶片)、I/O結構(例如，I/O晶粒或晶片)或類似結構。所述裝置的類型、形狀及/或尺寸可相同。作為另外一種選擇，所述裝置的類型、形狀及/或尺寸可部分地相同或者可全部相同。所述裝置的數目及類型可基於需求及設計要求來選擇及設計，本揭露並非僅限於此。在一些實施例中，端子720為或包括微凸塊、金屬柱、無電鍍鎳鈀浸金(ENEPIG)形成的凸塊、受控塌陷晶片連接(C4)凸塊(例如，其可具有但不限於約80微米的尺寸)、球柵陣列(BGA)凸塊或球(例如，其可具有但不限於約400微米的尺寸)、焊料球或類似形式。本揭露並非僅限於此。導電端子720可稱為附加半導體封裝700的導電輸入/輸出端子。

在一些實施例中，附加半導體封裝700呈晶圓上系統(system-on-wafer，SoW)形式。舉例而言，附加半導體封裝700呈晶圓或面板形式。附加半導體封裝700可呈具有約4英吋或大 於4英吋的直徑的晶圓尺寸形式。附加半導體封裝700可呈具有約6英吋或大於6英吋的直徑的晶圓尺寸形式。附加半導體封裝700可呈具有約8英吋或大於8英吋的直徑的晶圓尺寸形式。或者作為另外一種選擇，附加半導體封裝700可呈具有約12英吋或大於12英吋的直徑的晶圓尺寸形式。另一方面，附加半導體封裝700可呈具有約4英吋或大於4英吋、約6英吋或大於6英吋、約8英吋或大於8英吋、約12英吋或大於12英吋或者任何其他適合的尺寸的長軸的面板尺寸形式。本揭露並非僅限於此。

參照圖34及圖35，在一些實施例中，藉由經由倒裝晶片接合製程對端子720與預焊料600進行連接而將附加半導體封裝700安裝至半導體結構10。在一些實施例中，接合製程可包括回焊製程。在一些實施例中，在接合製程期間，藉由將附加半導體封裝700的端子720、預焊料600以及半導體結構10的端子400A的頂蓋層430加熱至適合的接合溫度來實行回焊製程。舉例而言，在回焊製程期間，溫度逐漸升高，直至所述溫度達到端子720、預焊料600以及端子400A的頂蓋層430的熔化溫度為止。在其中端子720、預焊料600以及端子400A的頂蓋層430為含焊料層的實施例中，可將端子720、預焊料600以及端子400A的頂蓋層430加熱至為端子720、預焊料600以及端子400A的頂蓋層430的熔點的溫度或大於所述熔點的溫度。舉例而言，溫度升高成高於端子720、預焊料600以及端子400A的頂蓋層430的熔化溫度約20℃。應注意，回焊溫度可端視含焊料層的組成物含量而變化。在其 中包含SnBi焊料的實施例中，可將端子720、預焊料600以及端子400A的頂蓋層430加熱至較低的溫度(例如，大於約130℃)。在其中包含SAC焊料的實施例中，可將端子720、預焊料600以及端子400A的頂蓋層430加熱至較高的溫度(例如，大於約200℃)。在回焊製程之後，溫度可逐漸降低，且端子720、預焊料600以及端子400A的頂蓋層430接合於一起且被容許進行冷卻及固化。至此，製造出了具有堆疊結構的半導體結構1000。

另外，在回焊製程期間，舉例而言，進一步在端子400A的頂蓋層430與UBM 420之間形成金屬間化合物(intermetallic compound，IMC)區800(圖36)。在所述情形中，端子720、預焊料600、端子400A的頂蓋層430以及IMC區800可一起稱為半導體結構1000的焊料接頭。圖35中的虛線框Q被放大並更詳細地示出於圖36中。在圖36中，根據一些實施例，示出一個焊料接頭的一部分的特寫(參見圖35所示虛線框Q)。IMC區800的材料可包括Cu₃Sn及/或Cu₆Sn₅，其中IMC區800的Cu原子來自UBM 420，且IMC區800的Sn原子來自頂蓋層430。由於頂蓋層430用作障壁層來防止預焊料600的Sn原子朝下擴散而遭遇來自UBM 420的Cu原子從而形成IMC區，此使得焊料接頭內部不再形成脆性富Bi區(或相)(brittle Bi-rich region(or phase))，藉此改善半導體結構1000的焊料接頭的機械強度及可靠性。另外，由於端子400A的頂蓋層430，會防止預焊料600與端子400A之間的空氣空隙。因此，在接合之後，焊料接頭中可能不會有被空氣 空隙陷獲的空氣，藉此改善半導體結構1000的效能。半導體結構1000的可靠性得以確保。

本揭露並非僅限於此。在一些實施例中，半導體結構1000中所包括的半導體結構10可利用半導體結構20、30、40來替換，或者可利用半導體結構10、20、30、40的修改形式來替換。本揭露並非僅限於此。

根據一些實施例，一種半導體結構包括半導體晶粒、重佈線電路結構及端子。重佈線電路結構設置於半導體晶粒上且電性耦合至半導體晶粒。端子設置於重佈線電路結構上且電性耦合至重佈線電路結構，其中重佈線電路結構設置於半導體晶粒與所述端子之間，且所述端子包括凸塊下金屬(UBM)及頂蓋層。UBM設置於重佈線電路結構上且電性耦合至重佈線電路結構，其中UBM包括凹陷部。頂蓋層設置於UBM上且電性耦合至UBM，其中UBM位於頂蓋層與重佈線電路結構之間，且頂蓋層填充UBM的凹陷部。

在一個實施例中，在所述的半導體結構中，其中所述頂蓋層包括設置於所述凸塊下金屬的所述凹陷部中的通孔部分及連接至所述通孔部分且設置於所述凸塊下金屬上的線部分，其中所述線部分具有第一表面及與所述第一表面相對的第二表面，且所述第二表面較所述第一表面更靠近所述凸塊下金屬，其中所述第一表面為平坦表面。在一個實施例中，在所述的半導體結構中，其中所述頂蓋層包括設置於所述凸塊下金屬的所述凹陷部中的通孔 部分、連接至所述通孔部分且設置於所述凸塊下金屬上的線部分、以及連接至所述線部分的圓頂部分，其中所述線部分設置於所述通孔部分與所述圓頂部分之間，且所述圓頂部分具有頂表面及與所述頂表面相對的底表面，且所述底表面與所述線部分接觸，其中所述頂表面為彎曲表面，且所述圓頂部分的厚度大於0微米且小於或實質上等於10微米。在一個實施例中，在所述的半導體結構中，其中所述頂表面相對於所述線部分而言為凸表面。在一個實施例中，在所述的半導體結構中，其中所述頂蓋層包括設置於所述凸塊下金屬的所述凹陷部中的通孔部分及連接至所述通孔部分且設置於所述凸塊下金屬上的線部分，其中所述線部分具有第一表面及與所述第一表面相對的第二表面，且所述第二表面較所述第一表面更靠近所述凸塊下金屬，其中所述線部分包括設置於所述第一表面處的附加凹陷部，且所述附加凹陷部的深度大於0微米且小於或實質上等於10微米。在一個實施例中，在所述的半導體結構中，其中所述凸塊下金屬的側壁與所述頂蓋層的側壁對準，所述凸塊下金屬的設置於所述重佈線電路結構之上的部分具有沿著自所述重佈線電路結構朝向所述頂蓋層的方向恆定的寬度。在一個實施例中，在所述的半導體結構中，其中所述凸塊下金屬的側壁進一步由所述頂蓋層覆蓋。在一個實施例中，在所述的半導體結構中，其中所述凸塊下金屬的側壁包括非平坦側壁，且所述凸塊下金屬的設置於所述重佈線電路結構之上的部分具有沿著自所述重佈線電路結構朝向所述頂蓋層的方向逐漸增大的寬度。在一個實施 例中，在所述的半導體結構中，其中所述凸塊下金屬的所述側壁進一步由所述頂蓋層覆蓋。在一個實施例中，在所述的半導體結構中，其中所述端子更包括：晶種層，設置於所述凸塊下金屬與所述重佈線電路結構的導電特徵之間，且電性連接至所述凸塊下金屬以及所述重佈線電路結構的所述導電特徵。

根據一些實施例，一種堆疊結構包括半導體結構，所述半導體結構包括至少一個半導體晶粒及至少一個虛設晶粒、絕緣包封體、重佈線電路結構及多個端子。所述至少一個半導體晶粒及所述至少一個虛設晶粒由絕緣包封體包封。重佈線電路結構設置於絕緣包封體上且電性耦合至所述至少一個半導體晶粒。所述多個端子設置於重佈線電路結構上且電性耦合至重佈線電路結構，其中所述多個端子各自包括含Cu層及頂蓋層。含Cu層設置於重佈線電路結構之上，其中含Cu層中包括凹陷部。頂蓋層設置於含Cu層上，其中頂蓋層填充含Cu層的凹陷部，且含Cu層設置於重佈線電路結構與頂蓋層之間。

在一個實施例中，在所述的堆疊結構中，其中所述頂蓋層的材料包括Sn-Ag，且所述頂蓋層的所述材料中所包括的Ag的重量百分數為約0.5重量%至約3重量%，且所述頂蓋層的所述材料中所包括的Sn的重量百分數為約97重量%至約99.5重量%。在一個實施例中，在所述的堆疊結構中，其中所述多個端子各自更包括：晶種層，設置於所述重佈線電路結構上，其中所述晶種層進一步對所述重佈線電路結構中所包括的多個開口中的相應一個開 口進行襯墊，且連接至所述重佈線電路結構的藉由所述相應一個開口而暴露出的導電特徵，且所述含Cu層填充所述相應一個開口，其中所述晶種層位於所述含Cu層與所述重佈線電路結構的所述導電特徵之間，且所述含Cu層位於所述頂蓋層與所述晶種層之間，且其中：所述多個開口中的每一者包括底表面及連接至所述底表面的連續平坦側壁，或者所述多個開口中的每一者包括底表面及連接至所述底表面的台階式側壁。在一個實施例中，所述的堆疊結構更包括：半導體封裝，包括晶粒；以及多個焊料接頭，設置於所述半導體結構與所述半導體封裝之間且對所述半導體結構與所述半導體封裝進行電性連接，其中所述多個焊料接頭各自包括所述半導體結構中所包括的所述多個端子中的一個端子、所述半導體封裝中所包括的多個導電端子中的相應一個導電端子、以及夾置於所述一個端子與所述相應一個導電端子之間的預焊料。在一個實施例中，在所述的堆疊結構中，其中所述多個焊料接頭各自更包括：金屬間化合物區，設置於所述含Cu層與所述頂蓋層之間且電性連接至所述含Cu層及所述頂蓋層，其中所述金屬間化合物區的材料包括Cu₃Sn及/或Cu₆Sn₅。

根據一些實施例，一種製造半導體結構的方法包括以下步驟：在半導體晶粒之上設置重佈線電路結構，所述重佈線電路結構電性耦合至所述半導體晶粒；以及在重佈線電路結構之上形成端子，所述端子電性耦合至所述重佈線電路結構，其中形成端子包括：在重佈線電路結構之上形成凸塊下金屬(UBM)，並將凸塊下 金屬(UBM)電性耦合至重佈線電路結構，其中UBM包括凹陷部；以及在UBM之上形成頂蓋材料，所述頂蓋材料進一步延伸至UBM的凹陷部中；以及對頂蓋材料實行回焊製程以形成頂蓋層，其中頂蓋層填充UBM的凹陷部。

在一個實施例中，所述的製造半導體結構的方法更包括：在所述半導體晶粒之上設置所述重佈線電路結構之前，將所述半導體晶粒在側向上包封於絕緣包封體中。在一個實施例中，在所述的製造半導體結構的方法中，其中對所述頂蓋材料實行所述回焊製程以形成所述頂蓋層包括加熱所述頂蓋材料，以使得所述頂蓋材料的位於所述頂蓋材料的周邊區處的部分朝向所述頂蓋材料的中心區流動以填滿所述凸塊下金屬的所述凹陷部，其中所述頂蓋層包括設置於所述凸塊下金屬的所述凹陷部中的通孔部分及連接至所述通孔部分且設置於所述凸塊下金屬上的線部分，其中所述線部分具有第一表面及與所述第一表面相對的第二表面，且所述第二表面較所述第一表面更靠近所述凸塊下金屬，其中所述第一表面為平坦表面。在一個實施例中，在所述的製造半導體結構的方法中，其中對所述頂蓋材料實行所述回焊製程以形成所述頂蓋層包括加熱所述頂蓋材料，以使得所述頂蓋材料的位於所述頂蓋材料的周邊區處的部分朝向所述頂蓋材料的中心區流動以填滿所述凸塊下金屬的所述凹陷部，其中所述頂蓋層包括設置於所述凸塊下金屬的所述凹陷部中的通孔部分、連接至所述通孔部分且設置於所述凸塊下金屬上的線部分、以及連接至所述線部分的圓頂部 分，其中所述線部分設置於所述通孔部分與所述圓頂部分之間，且所述圓頂部分具有頂表面及與所述頂表面相對的底表面，且所述底表面與所述線部分接觸，其中所述頂表面為彎曲表面，且所述圓頂部分的厚度大於0微米且小於或實質上等於10微米。在一個實施例中，在所述的製造半導體結構的方法中，其中對所述頂蓋材料實行所述回焊製程以形成所述頂蓋層包括加熱所述頂蓋材料，以使得所述頂蓋材料的位於所述頂蓋材料的周邊區處的部分朝向所述頂蓋材料的中心區流動以填滿所述凸塊下金屬的所述凹陷部，其中所述頂蓋層包括設置於所述凸塊下金屬的所述凹陷部中的通孔部分及連接至所述通孔部分且設置於所述凸塊下金屬上的線部分，其中所述線部分具有第一表面及與所述第一表面相對的第二表面，且所述第二表面較所述第一表面更靠近所述凸塊下金屬，其中所述線部分包括設置於所述第一表面處的附加凹陷部，且所述附加凹陷部的深度大於0微米且小於或實質上等於10微米。

前述內容概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。

10:半導體結構

100:半導體晶粒

100A:半導體晶粒/第一組(多個)半導體晶粒

100B:虛設晶粒/半導體晶粒/第二組(多個)半導體晶粒

102:載體

104:剝離層

110:半導體基底

120:裝置層

130:內連線結構

132、310a、310b、310c、310d、340a、340b、350:介電層

134、320a、320b、320c、330a、330b、330c:金屬化層

140:連接接墊

150:連接通孔

160:保護層

200:絕緣包封體

300A:重佈線電路結構

300C:粗糙特徵部分

300F:精細特徵部分

320t、330t:導電溝渠

320v、330v:導通孔

322a、322b、322c、332a、332b、332c、410:晶種層

400A:端子

420:UBM

430:頂蓋層

BS:底表面

FS:前表面

OP1、OP2、OP3、OP4、OP5、OP6、OP7:開口

S150、S160、S200t:表面

W:虛線框

W400:寬度

X、Y:方向

Z:方向/堆疊方向

Claims (10)

1. 一種半導體結構，包括：半導體晶粒；重佈線電路結構，設置於所述半導體晶粒上且電性耦合至所述半導體晶粒；以及端子，設置於所述重佈線電路結構上且電性耦合至所述重佈線電路結構，其中所述重佈線電路結構設置於所述半導體晶粒與所述端子之間，且所述端子包括：凸塊下金屬，設置於所述重佈線電路結構上且電性耦合至所述重佈線電路結構，其中所述凸塊下金屬包括凹陷部；以及頂蓋層，設置於所述凸塊下金屬上且電性耦合至所述凸塊下金屬，其中所述凸塊下金屬位於所述頂蓋層與所述重佈線電路結構之間，且所述頂蓋層填充所述凸塊下金屬的所述凹陷部。
2. 如請求項1所述的半導體結構，其中所述頂蓋層包括設置於所述凸塊下金屬的所述凹陷部中的通孔部分及連接至所述通孔部分且設置於所述凸塊下金屬上的線部分，其中所述線部分具有第一表面及與所述第一表面相對的第二表面，且所述第二表面較所述第一表面更靠近所述凸塊下金屬，其中所述第一表面為平坦表面。
3. 如請求項1所述的半導體結構，其中所述頂蓋層包括設置於所述凸塊下金屬的所述凹陷部中的通孔部分、連接至所述通孔部分且設置於所述凸塊下金屬上的線部分、以及連接至所述 線部分的圓頂部分，其中所述線部分設置於所述通孔部分與所述圓頂部分之間，且所述圓頂部分具有頂表面及與所述頂表面相對的底表面，且所述底表面與所述線部分接觸，其中所述頂表面為彎曲表面，且所述圓頂部分的厚度大於0微米且小於或實質上等於10微米。
4. 如請求項1所述的半導體結構，其中所述頂蓋層包括設置於所述凸塊下金屬的所述凹陷部中的通孔部分及連接至所述通孔部分且設置於所述凸塊下金屬上的線部分，其中所述線部分具有第一表面及與所述第一表面相對的第二表面，且所述第二表面較所述第一表面更靠近所述凸塊下金屬，其中所述線部分包括設置於所述第一表面處的附加凹陷部，且所述附加凹陷部的深度大於0微米且小於或實質上等於10微米。
5. 如請求項1所述的半導體結構，其中所述凸塊下金屬的側壁與所述頂蓋層的側壁對準，所述凸塊下金屬的設置於所述重佈線電路結構之上的部分具有沿著自所述重佈線電路結構朝向所述頂蓋層的方向恆定的寬度。
6. 如請求項1所述的半導體結構，其中所述凸塊下金屬的側壁進一步由所述頂蓋層覆蓋。
7. 如請求項1所述的半導體結構，其中所述凸塊下金屬的側壁包括垂直側壁及與所述垂直側壁相接的傾斜側壁，且所述凸塊下金屬的設置於所述重佈線電路結構之上的部分具有沿著自 所述重佈線電路結構朝向所述頂蓋層的方向逐漸增大的寬度。
8. 一種堆疊結構，包括：半導體結構，包括：至少一個半導體晶粒及至少一個虛設晶粒，由絕緣包封體包封；重佈線電路結構，設置於所述絕緣包封體上且電性耦合至所述至少一個半導體晶粒；以及多個端子，設置於所述重佈線電路結構上且電性耦合至所述重佈線電路結構，其中所述多個端子各自包括：含Cu層，設置於所述重佈線電路結構之上，其中所述含Cu層中包括凹陷部；以及頂蓋層，設置於所述含Cu層上，其中所述頂蓋層填充所述含Cu層的所述凹陷部，且所述含Cu層設置於所述重佈線電路結構與所述頂蓋層之間。
9. 如請求項8所述的堆疊結構，更包括：半導體封裝，包括晶粒；以及多個焊料接頭，設置於所述半導體結構與所述半導體封裝之間且對所述半導體結構與所述半導體封裝進行電性連接，其中所述多個焊料接頭各自包括所述半導體結構中所包括的所述多個端子中的一個端子、所述半導體封裝中所包括的多個導電端子中的相應一個導電端子、以及夾置於所述一個端子與所述相應一個導電端子之間的預焊料。
10. 一種製造半導體結構的方法，包括：在半導體晶粒之上設置重佈線電路結構，所述重佈線電路結構電性耦合至所述半導體晶粒；以及在所述重佈線電路結構之上形成端子，所述端子電性耦合至所述重佈線電路結構，其中形成所述端子包括：在所述重佈線電路結構之上形成凸塊下金屬，並將所述凸塊下金屬電性耦合至所述重佈線電路結構，其中所述凸塊下金屬包括凹陷部；以及在所述凸塊下金屬之上形成頂蓋材料，所述頂蓋材料進一步延伸至所述凸塊下金屬的所述凹陷部中；以及對所述頂蓋材料實行回焊製程以形成頂蓋層，其中所述頂蓋層填充所述凸塊下金屬的所述凹陷部。

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