TWI858512B

TWI858512B - 裝置晶粒、半導體封裝結構及其製作方法

Info

Publication number: TWI858512B
Application number: TW112101902A
Authority: TW
Inventors: 蔡昇翰; 邱元升; 許周叡; 林宗澍
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2022-05-26
Filing date: 2023-01-17
Publication date: 2024-10-11
Also published as: TW202347664A; DE102023105422A1; KR102873489B1; US20250343072A1; US20230386908A1; US12476140B2; KR20230165133A

Abstract

一種方法包括下列步驟。在半導體基板上方形成多個介電層。在多個介電層中形成多個金屬線及通孔。形成延伸到多個介電層中的所述內部密封環的下部和外部密封環的下部。在多個金屬線和通孔上方沉積第一介電層。蝕刻第一介電層以形成貫穿第一介電層的開口。在蝕刻後，內密封環的下部的上表面被暴露，並且外密封環的下部的整個最上表面與第一介電層的下表面接觸。形成內密封環的上部以延伸到開口中並與內密封環的下部結合。沉積第二介電層以覆蓋內密封環的上部。

Description

裝置晶粒、半導體封裝結構及其製作方法

本揭露是有關於一種裝置晶粒、半導體封裝結構及其製作方法。

積體電路的封裝越來越複雜，在同一個封裝中整合了更多的裝置晶粒以實現更多的功能。例如，單晶片系統(SoIC)已被開發為在同一封裝中包括多個裝置晶粒，例如處理器及記憶體立方體(memory cubes)。SoIC可以包括使用不同技術形成的裝置晶粒，並將不同的功能綁定到同一個裝置晶粒上，從而形成一個系統。這可以節省製造成本並實現優化的裝置性能。

本揭露的一種方法包括：形成第一封裝元件其中形成第一封裝元件包括在半導體基板的上方形成多個介電層；在多個介電層中形成多個金屬線及通孔；形成內密封環的下部及延伸到多個介電層中的外密封環的下部；在多個金屬線及通孔上沉積第一介電層；蝕刻第一介電層以形成貫穿第一介電層的開口，其中，在蝕刻之後，內密封環的下部的上表面露出，外密封環的下部的整個上表面與第一介電層的下表面接觸；形成內密封環的上部以延伸到開口中並接合內密封環的下部；及沉積第二介電層以覆蓋內密封環的上部。

本揭露的一種結構包括裝置晶粒，其包括半導體基板、多個介電層在所述半導體基板上方、內密封環、外密封環以及第一介電層。內密封環包括在所述多個介電層中的第一下部及在所述第一下部之上並與所述第一下部結合的上部。外密封環環繞所述內密封環，其中所述外密封環包括在所述多個介電層中的第二下部，且其中所述內密封環的第一最上表面高於所述外密封環的第二最上表面。第一介電層在所述內密封環的所述上部上方並與所述內密封環的所述上部接觸。

本揭露的一種結構包括裝置晶粒以及封裝元件，其中裝置晶粒包括第一密封環及第二密封環。第一密封環包括第一下部及上部。所述第一下部包括第一鑲嵌結構，並且包括銅。上部在所述第一下部之上並與所述第一下部結合，其中所述第一下部以及所述上部包括不同的金屬。第二密封環比所述第一密封環更靠近所述裝置晶粒的邊緣，其中所述第二密封環包括包含第二鑲嵌結構的第二下部，並且包括銅，其中所述第一密封環的第一最上表面高於所述第二密封環的第二最上表面。封裝元件在所述裝置晶粒上方並接合至所述裝置晶粒。

2:封裝元件、載體、晶圓

4:晶片、裝置晶粒

4':載體

20:半導體基板

22:積體電路裝置

24:層間介電、ILD

28:接觸插塞

30:互連結構

32、32A、38、40、42、52、66、132、160、161:介電層

34A:金屬線/接墊

34、134:金屬線

36、44、136、70:通孔

46、164:接合墊

50:蝕刻停止層

54:間隙填充區

62:介電隔離層

64:重分配線路、RDL

72:金屬接墊

78、82:聚合物層

80:後鈍化互連、PPI

84:UBM

88:裝置晶粒

90:重構的晶圓

90’:封裝

92、94:角落區

95:線路淨空區

97:中心

100:晶圓

104、104’:裝置晶粒、封裝元件

104E:邊緣

104C:角落、角落部

120、120’:半導體基板

126、126’:矽穿孔、TSV

122:積體電路裝置

124:ILD

128:接觸插塞

130:互連結構

150、68、76、152:鈍化層

154U:鋁上密封環部

154:內密封環、密封環

154L:下密封環部

154E、156E:邊緣部分/區段

156:外密封環、密封環

156L:上密封環部

158、154U、156U:金屬特徵

158:鋁墊

158’:虛設導電特徵

200:製作流程

202、204、206、208、210、212、214、216、218:步驟

AlAP1:第一鋁原子百分比

AlAP2:第二鋁原子百分比

L1~L6:長度

W1~W6:寬度

當結合附圖閱讀時，從以下詳細描述最好地理解本揭露的各方面。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，為了論述清楚起見，可以任意地增大或減小各種特徵的尺寸。

圖1-8示出了根據一些實施例的封裝形成中的中間階段的截面圖。

圖9示出了根據一些實施例的包括結合到另一個裝置晶粒的多個晶粒的封裝的截面圖。

圖10示出了根據一些實施例的包括結合到載體的多個晶粒的封裝的截面圖。

圖11-13示出了根據一些實施例的包括階梯式密封環的裝置晶粒形成中的中間階段的截面圖。

圖14-16示出了根據一些實施例的示例裝置晶粒的俯視圖。

圖17及18示出了根據一些實施例的一些裝置晶粒的角落部的放大視圖。

圖19示出了根據一些實施例的用於形成封裝的製程流程。

以下揭露內容提供用於實施所提供主題的不同特徵的多個不同實施例或實例。下文描述元件及佈置的特定實例來簡化本揭露。當然，這些元件及佈置僅為實例且並不意圖為限制性的。舉例來說，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且更可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露揭露可在各種實例中重複附圖標記及/或字母。這種重複是出於簡化及清楚的目的，且本身並不指示所論述的各種實施例及/或配置之間的關係。

此外，為了易於描述，可在本文中使用例如「在......下」、「下方」、「下部」、「上方」、「上部」等的空間相關術語，以描述如圖中所示出的一個元件或特徵與另一元件或特徵的關係。除圖式中所描繪的定向以外，空間相關術語意圖涵蓋裝置在使用或操作中的不同定向。裝置可以其它方式定向(旋轉90度或處於其它定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解釋。

根據各種實施例提供了一種封裝及其形成方法。封裝可包括裝置晶粒，其可包括內密封環及環繞內密封環的外密封環。內密封環可以包括下部及上部。下部可以包括銅，而上部可以包括鋁。外密封環可以沒有鋁上部，或者可以包括比內密封環的鋁上部窄的窄鋁上部。由於外密封環沒有鋁環或窄鋁環，當裝置晶粒與另一個封裝元件(例如另一個裝置晶粒或載體)結合時，裝置晶粒角落處的開裂及/或非接合問題減少。根據一些實施例說明形成封裝的中間階段。討論了一些實施例的一些變化。在各個視圖及說明性實施例中，相同的附圖標記用於表示相同的元件。應當理解，雖然以封裝的形成為例來解釋本揭露的實施例的概念，但是本揭露的實施例很容易應用於金屬接墊及通孔彼此接合的其它接合方法及結構。

圖1至圖8示出了根據本揭露的一些實施例的封裝形成中的中間階段的截面圖。圖1至8所示的製程也示意性地反映在圖19所示的製作流程200。

圖1示出了根據一些實施例的形成封裝元件2的截面圖。相應的製程示例於如圖19所示的製作流程200中的步驟202。根據一些實施例，封裝元件2是裝置晶圓，包括諸如電晶體及/或二極體的主動裝置22以及可能諸如電容器、電感器、電阻器等的被動裝置。封裝元件2可以在其中包括多個晶片4，其中示出了晶片4的其中之一。晶片4在下文中也被稱為(裝置晶粒)。

根據一些實施例，裝置晶粒4是邏輯晶粒，其可以是中央處理單元(Central Processing Unit,CPU)晶粒、微控制單元(Micro Control Unit,MCU)晶粒、輸入輸出(input-output,IO)晶粒、基帶(Base Band,BB)晶粒、應用處理器(Application processor,AP)晶粒等。裝置晶粒4也可以是記憶體晶粒，例如動態隨機存取記憶體(DRAM)晶粒或靜態隨機存取記憶體(SRAM)晶粒。

根據本揭露的替代實施例，封裝元件2是載體，其可以由諸如矽的同質材料形成。根據一些實施例，載體2包括基板20，其可以是矽基板。載體2沒有主動裝置及被動裝置，也沒有路由金屬線。基板20上可能有多個介電層，其中介電層用於接合到上覆的裝置晶粒104，如圖2所示。根據又一替代實施例，封裝元件2是或包括中介晶圓(interposer wafer)。在隨後的討論中，將裝置晶圓作為封裝元件2的示例進行討論。本揭露的實施例還可以應用於其他類型的封裝元件，例如中介晶圓。

根據一些實施例，晶圓2包括半導體基板20及形成在半導體基板20的上表面處的特徵。半導體基板20可以由結晶矽、結晶鍺、結晶矽鍺等形成。半導體基板20也可以是塊體矽基板或絕緣體上矽(Silicon-On-Insulator,SOI)基板。可以在半導體基板20中形成淺溝槽隔離(Shallow Trench Isolation,STI)區(未顯示)以隔離半導體基板20中的主動區。儘管未示出，但是貫孔可以(或可以不)形成為延伸到半導體基板20中，並且貫孔用於電耦合晶圓2的相對側上的特徵。

根據一些實施例，晶圓2包括積體電路裝置22，其形成在半導體基板20的上表面上。示例積體電路裝置22可以包括互補金屬氧化物半導體(CMOS)電晶體、電阻器、電容器、二極體等。積體電路裝置22的細節在此未示出。根據替代實施例，晶圓2用於形成沒有主動裝置及被動裝置的中介板(interposers)。

層間介電(Inter-Layer Dielectric,ILD)24形成在半導體基板20上方，並填充積體電路裝置22中電晶體(未示出)的閘堆疊(gate stacks)之間的空間。根據一些實施例，ILD 24由磷矽酸鹽玻璃(Phospho Silicate Glass,PSG)、硼矽酸鹽玻璃(Boro Silicate Glass,BSG)、摻硼磷矽酸鹽玻璃(Boron-Doped Phospho Silicate Glass,BPSG)、摻氟矽酸鹽玻璃(Fluorine-Doped Silicate Glass,FSG)、氧化矽等形成。ILD24可以使用旋塗、可流動化學氣相沉積(Flowable Chemical Vapor Deposition,FCVD)、化學氣相沉積(Chemical Vapor Deposition,CVD)、等離子體增強化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition,PECVD)、低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition,LPCVD)等形成。

接觸插塞28形成在ILD 24中，並且用於將積體電路裝置22電連接到上覆的金屬線34及通孔36。根據一些實施例，接觸插塞28由選自鎢、鋁、銅、鈦、鉭、氮化鈦、氮化鉭、它們的合金及/或它們的多層的導電材料形成。接觸插塞28的形成可以包括在ILD 24中形成接觸開口，將導電材料填充到接觸開口中，以及執行平坦化(例如化學機械拋光(CMP)製程)以平整化接觸插塞28的上表面與ILD 24的上表面。

互連結構30形成在ILD 24及接觸插塞28之上。互連結構30包括介電層32、形成在介電層32中的金屬線34及通孔36。在下文中，介電層32中的替代地稱為金屬間介電(Inter-Metal Dielectric IMD)層32。根據一些實施例，至少介電層32中較低的那些由具有低於約3.5或約3.0的介電常數(k值)的低k介電材料形成。介電層32可以由含碳的低k介電材料、氫矽酮矽氧烷(HSQ)、甲基矽酮矽氧烷(MSQ)等形成。根據本揭露的替代實施例，介電層32中的一些或全部由諸如氧化矽、碳化矽(SiC)、碳氮化矽(SiCN)、氧碳氮化矽等非低k介電材料形成(SiOCN)等。由碳化矽、氮化矽、氧化鋁、氮化鋁等或其多層所形成的蝕刻停止層(未示出)形成在IMD層32之間，並且為簡單起見未示出。

金屬線34及通孔36形成於介電層32內。以下將同一層的金屬線34統稱為金屬層。根據一些實施例，互連結構30包括通過通孔36互連的多個金屬層。金屬線34及通孔36通過單鑲嵌及/或雙鑲嵌製程形成。金屬線34及通孔36可以包括擴散阻障層及在相應擴散阻障層上方的含銅金屬材料。擴散阻障層可以包括鈦、氮化鈦、鉭、氮化鉭等。

金屬線34包括金屬線/接墊34A，有時稱為頂部金屬線。頂部金屬線/接墊34A也統稱為頂部金屬層。相應的介電層32A可以由諸如未摻雜的矽酸鹽玻璃(USG)、氧化矽、氮化矽等的非低k介電材料形成。介電層32A還可以由低k介電材料形成，此材料可以選自下方的IMD層32的類似候選材料。

根據一些實施例，介電層38、40及42形成在頂部金屬層的上方。介電層38及42可以由氧化矽、氮氧化矽、碳氧化矽等形成，介電層40由與介電層42的介電質材料不同的介電質材料形成，並且可以由氮化矽、氮化鋁、氧化鋁形成或類似物所組成。根據一些實施例，介電層42是使用高密度等離子體化學氣相沉積(High Density Plasma Chemical Vapor Deposition,HDPCVD)、等離子體增強化學氣相沉積(Plasma-Enhanced Chemical Vapor Deposition,PECVD)、原子層沉積(Atomic Layer Deposition,ALD)等而形成。

如圖1所示，形成了通孔44及接合墊46。根據一些實施例，通孔44及接合墊46的形成製程包括蝕刻介電層42、40及38以形成溝槽及通孔開口，用保形阻障(conformal barrier)層及金屬材料填充溝槽及通孔開口，並執行平坦化製程，例如化學機械拋光(CMP)製程或機械研磨製程，以去除阻障層及金屬材料的多餘部分。阻障層及金屬材料的剩餘部分是通孔44及接合墊46。根據一些實施例，阻障層包括鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等。金屬材料可以包括銅。

圖11至13示出了根據一些實施例的晶圓100形成的中間階段。在圖11中，已形成密封環的下部。相應的過程示例在如圖19所示的製作流程200中的步驟204。晶圓100中包含多個裝置晶粒104，其將與晶圓2接合。根據一些實施例，裝置晶粒104是邏輯晶粒，其可以是CPU晶粒、MCU晶粒、IO晶粒、BB晶粒或AP晶粒。裝置晶粒104也可以是記憶體晶粒、封裝、中介板等。

晶圓100包括半導體基板120，其可以是矽基板。矽穿孔(TSV)126，有時稱為半導體穿孔或貫孔，經形成以從半導體基板120的上表面延伸到半導體基板120的上表面與下表面之間的中間水平(intermediate level)。TSV 126用以將形成在半導體基板120的前側(圖示的上表面)上的裝置及金屬線連接到最終封裝中的背側。

根據一些實施例，包括諸如電晶體、二極體等電路裝置的積體電路裝置122形成在半導體基板120的表面處。ILD 124形成在基板120上方。接觸插塞128形成以貫穿ILD 124，並且可以電連接到積體電路裝置122。互連結構130可以包括介電層132、金屬線134及通孔136。晶圓100中的特徵的材料、結構及形成製程可以與互連結構30(圖1)中的對應特徵相同。因此，細節在此不再贅述。根據一些實施例，金屬線134及通孔136可以通過鑲嵌製程形成，並且可以包括保形阻障層(例如TiN阻障層)及在阻障層上的填充金屬。填充金屬可以由例如銅原子百分比大於約99%的銅形成或包含銅。此外，金屬線134及通孔136可以不含鋁。介電層132可以包括低k介電材料，例如含碳介電材料。

接著，參考圖12，在互連結構130上方形成鈍化層150(有時稱為passivation-1或pass-1)。根據一些實施例，鈍化層150由非低k及緻密(dense)介電材料形成，此介電材料具有等於或大於氧化矽的介電常數的介電常數。鈍化層150可以由無機介電材料形成或包括無機介電材料，其可以包括選自(但不限於)氮化矽(SiN)、氧化矽(SiO₂)、氮氧化矽(SiON)、碳氧化矽(SiOC)、或類似物、其組合及/或其多層。

如圖12進一步所示，形成金屬特徵158及154U，並且包括在鈍化層150上方的一些線/接墊部分以及延伸到鈍化層150中的一些通孔部分，其用以以連接到諸如金屬線/接墊134等的下方特徵。金屬特徵156U也被示為虛線，這表明金屬特徵156U可以形成或可以不形成。金屬特徵154U及156U是密封環的上部。相應的製程示例於如圖19所示的製作流程200中的步驟206。

根據一些實施例，金屬特徵158及154U(以及156U，如果形成的話)由不同於金屬線/接墊134及通孔136的材料的材料而形成。金屬特徵158及154U的材料也可以不同於上覆的接合墊164的材料(圖13)。因此，金屬特徵158及154U(以及156U，如果形成的話)的熱膨脹係數(Coefficient of Thermal Expansion,CTE)不同於下方的金屬線/接墊134及通孔136的CTE以及上覆的接合墊164的CTE。

根據一些實施例，金屬特徵158及154U可以包括鋁，並且可以由鋁銅或其中沒有銅的鋁而形成。假設金屬線/接墊134及接合墊164具有第一鋁原子百分比AlAP1，其可以是零或很小的值，例如小於約1%，金屬特徵158及154U可以具有大於第一鋁原子百分比AlAP1的第二鋁原子百分比AlAP2。根據一些實施例，金屬特徵158及154U中的第二鋁原子百分比AlAP2可以大於約30%，並且可以介於約30%及約90%之間的範圍內。此外，差異 (AlAP2-AlAP1)可能大於約20%、80%或更多。在整個描述中，金屬特徵158及154U被替代地稱為鋁墊158及鋁上密封環部154U。

金屬特徵158及154U(以及156U，如果形成的話)在常見的製作流程中形成，其可以包括蝕刻鈍化層150以形成通孔開口(被金屬特徵158、154U及156U的通孔部分佔據)。下方的金屬線/接墊134的上表面因而通過鈍化層150中的通孔開口暴露出來。

根據一些實施例，金屬特徵158、154U及156U通過沉積例如鋁或鋁銅等毯覆式(blanket)金屬材料(其包括延伸到通孔開口中的部分)而形成，隨後通過微影製程以蝕刻不需要的部分，留下金屬特徵158、154U及156U。

根據替代實施例，金屬特徵158、154U及156U的製作流程包括，在形成通孔開口之後，沉積延伸到鈍化層150中的開口中的金屬種子層(未示出)，形成圖案化電鍍掩模(未示出)，以及將金屬材料(如上所述，並且可以包括鋁)電鍍到圖案化電鍍掩模中的開口中。然後可以去除圖案化電鍍掩模，隨後蝕刻之前被圖案化電鍍掩模所覆蓋的金屬種子層的暴露部分。電鍍金屬材料及金屬種子層的剩餘部分因而共同形成金屬特徵158、154U及156U。

因此，裝置晶粒104中的每一個都包括內密封環154及環繞內密封環154的外密封環156。內密封環154及外密封環156可以電性浮動、電性接地或可以電性連接到基板120。儘管未顯示，但可能有(或可能沒有)被內密封環154包圍的額外內密封環。此外，如果存在多於一個的附加密封環，則附加密封環內的每個外密封環圍繞附加密封環內的相應內密封環。在內密封環154的內側上的每個附加密封環也將包括與金屬特徵158及154U同時形成的上部。

內密封環154的密封環包括下密封環部154L及上密封環部154U。外密封環156的密封環部分包括下密封環部156L。根據一些實施例，當形成金屬特徵158及154U時，沒有直接形成在下密封環部156L上方的密封環部分。因此，外密封環156的最頂端低於內密封環154的最頂端。外密封環156的最上表面可以與鈍化層150的下表面接觸。因為根據這些實施例內密封環154高於外密封環156，所以密封環154及156在整個描述中被稱為階梯式密封環。

根據替代實施例，金屬特徵156U也在用於形成金屬特徵158及154U的相同製程中形成為密封環156的頂部。因此，外密封環156的最頂端與內密封環154的最頂端處於同一水平。外密封環156的最上表面因此可以與隨後形成的介電層(例如介電層160或鈍化層152(圖13))的下表面接觸。根據這些實施例，上密封環部156U可以設計成比內密封環154窄及/或可以具有一些未形成的角落部(如圖16所示)，如將在隨後詳細討論的段落。

再次參考圖12，密封環154及156中的每一個包括接觸塞128、金屬線134及通孔136的對應部分。密封環中的各個接觸塞128、金屬線134及通孔136與用於電連接的各個接觸塞128、金屬線134及通孔136同時形成，並且共享相同的製作流程。密封環154及156中的每個接觸塞128、金屬線134及通孔136可以與這些特徵中的上覆及下方的特徵物理連接以形成整合的密封環。當從頂部看時，密封環154及156中的每個接觸塞128、金屬線134及通孔136可以在其中形成完整的環而不會斷裂。

根據一些實施例，密封環154及156中的接觸塞128電連接到半導體基板120。在對應的接觸插塞128及半導體基板120之間可能存在(或可能不存在)矽化物區域，且其並且物理結合對應的接觸插塞128及半導體基板120。根據替代實施例，密封環154及156中的接觸插塞128與半導體基板120物理接觸。根據又一替代實施例，密封環154及156中的接觸插塞128以例如接觸蝕刻停止層(在ILD 124下方，未示出)、ILD 124及/或類似物等的介電層與半導體基板120間隔開。

接下來，參考圖13，在鈍化層150上方形成鈍化層152。根據一些實施例，如圖13所示，鈍化層152具有與金屬特徵158、154U及156U的上表面共平面的上表面。根據替代實施例，鈍化層152形成為在金屬特徵158及密封環154及156的側壁上並覆蓋其頂表面的保形(conformal)層。根據一些實施例，鈍化層152由無機介電材料形成或包括無機介電材料，其可以包括但不限於氮化矽、氧化矽、氧氮化矽、氧碳化矽等、組合其，及/或其多層。鈍化層152的材料可以與鈍化層150的材料相同或不同。沉積製程可以通過諸如ALD、CVD等的保形沉積製程來執行。

介電層160及161可接著形成。介電層161可以是接合層，並且可以由含矽介電材料形成或包括含矽介電材料，該介電材料可以由氧化矽、氧氮化矽、碳化矽、碳氧化矽、氮化矽等形成或包含上述材料。根據一些實施例，介電層160由不同於介電層161的介電材料的介電材料形成，並且可以作為介電層161的蝕刻中的蝕刻停止層。介電層160也可以由氮化矽、氧氮化矽、碳化矽、氧化鋁、氮化鋁等或其多層而形成或包括上述材料。根據一些實施例，內密封環154的最上表面低於介電層160的下表面，並且可以與介電層160的下表面物理接觸。根據替代實施例，內密封環154的最上表面可以與保形覆蓋內密封環154的鈍化層152的下表面物理接觸。

根據要執行混合接合的一些實施例，接合墊164形成在介電層161及介電層160中。相應的製程示例於圖19所示的製作流程200中的步驟208。根據其中要執行熔融結合的替代實施例，不形成接合墊164。接合墊164的形成包括蝕刻介電層160及161以形成開口，金屬特徵158通過開口暴露，用導電材料填充開口，並執行平坦化製程以去除高於介電層161上表面的導電材料的多餘部分。

每個接合墊164也可包括保形導電阻障層(由Ti、TiN、Ta、TaN等形成)以及在導電阻障層上方的金屬填充材料。

根據一些實施例，金屬填充材料可以由銅形成或包括銅，並且可以不含或實質上不含鋁。例如，金屬填充材料中的銅原子百分比可高於約99%。接合墊164的金屬填充材料也可以與金屬線/接墊134的金屬填充材料相同。

在隨後的製程中，晶圓100被分割，例如，沿著切割線166鋸切以形成離散的封裝元件104或104'，其可以是裝置晶粒。相應的製程示例於在如圖19所示的製作流程200中的步驟210。當接合墊164形成時，對應的封裝元件標記為封裝元件104，如圖2所示。當沒有形成接合墊164時，相應的封裝元件標記為封裝元件104’，如圖2所示。在整個描述中，封裝元件104及104'被稱為封裝元件104/104'以表明它們可以是封裝元件104或104'。在隨後的討論中，根據一些示例實施例，封裝元件104/104'也被稱為裝置晶粒104/104'，而封裝元件104/104'也可以是中介板、封裝基板、封裝等。

回到圖2，裝置晶粒104通過混合接合而被接合到裝置晶粒4。相應的製程示例於如圖19所示的製作流程200中的步驟212。接合墊46通過金屬對金屬接合而被接合到接合墊164，接合墊46及164中的金屬(例如銅)相互擴散以將它們接合在一起。介電層42通過熔融接合(並生成Si-O-Si鍵)而與介電層161接合。

根據一些實施例，裝置晶粒104’也接合到裝置晶粒4。裝置晶粒104’可以具有與裝置晶粒104相似的結構，只是在相應的介電層161中沒有形成接合墊。因此，採用熔融接合將介電層42與介電層161結合。裝置晶粒104’可能具有與裝置晶粒104相同、相似或不同的電路。半導體基板及裝置晶粒104’中的TSV分別被標記為半導體基板120’及TSV 126’。

參考圖3，根據一些實施例，在接合製程之後，可以執行背面研磨製程以將裝置晶粒104及104'變薄，例如，至約15μm及約30μm之間的厚度。通過減薄裝置晶粒104及104'，減小裝置晶粒104及104'之間的間隙的縱橫比以進行間隙填充。否則，由於間隙的高縱橫比，間隙填充可能很困難。在背面研磨之後，可以露出裝置晶粒104的TSV 126及裝置晶粒104’的TSV 126'。替代地，此時不露出TSV 126及TSV 126'，當仍有薄層的基板覆蓋TSV 126及TSV 126'時停止背面研磨。根據這些實施例，如圖5所示，當間隙填充層被平坦化時，TSV 126及TSV 126'可以顯露出來。根據間隙的縱橫比不太高的其他實施例，背面研磨可以省略。

圖4說明間隙填充層的沉積，它包括介電層52及下方的蝕刻停止層50。相應的製程示例於如圖19所示的製作流程200中的步驟214。蝕刻停止層50由介電材料形成，此介電材料對裝置晶粒104及104'的側壁以及介電層42的上表面具有良好的黏附性。根據一些實施例，蝕刻停止層50由諸如氮化矽的含氮化物材料形成。蝕刻停止層50可以形成為保形層。沉積可以包括保形沉積方法，例如ALD或化學氣相沉積(CVD)。

介電層52由與蝕刻停止層50的材料不同的材料形成。根據一些實施例，介電層52由氧化矽形成，而其他介電材料例如碳化矽、氧氮化矽、氧碳氮化矽、PSG、BSG、BPSG等也可以使用。介電層52可以使用CVD、高密度電漿輔助化學氣相沉積(High-Density Plasma Chemical Vapor Deposition,HDPCVD)、流動式化學氣相沉積(Flowable CVD)、旋塗(spin-on coating)等而形成。

接著，執行例如CMP製程或機械研磨製程等平坦化製程以去除間隙填充介電層52及蝕刻停止層50的多餘部分，從而暴露裝置晶粒104及104'。此外，TSV 126及TSV 126'被暴露。介電層52及蝕刻停止層50的剩餘部分統稱為(間隙填充)隔離區54。生成的結構如圖5所示。

接下來，分別在裝置晶粒104及104'的半導體基板120及120'的背面上形成介電隔離層62。形成製程可以包括減薄(recessed)半導體基板120及120'，使得TSV 126及126'的上表面部分別突出高於凹陷的半導體基板120及120'。然後可以將諸如氧化矽的介電材料填充到凹槽中，隨後進行平坦化製程以去除介電材料的多餘部分，因此形成介電層62，並且通過介電層62露出TSV126及126'。

圖5到8進一步說明重分配線路(RDL)、通孔、金屬接墊、後鈍化互連(Post Passivation Interconnection,PPI)、凸塊下金屬(UBM)及電連接器的形成。相應的製程示例於如圖19所示的製作流程200中的步驟216。進一步參考圖5，形成重分配線路(RDL)64及介電層66。根據一些實施例，介電層66由諸如氧化矽的氧化物、諸如氮化矽的氮化物等形成。RDL 64可以使用鑲嵌製程形成。

根據一些實施例，更多的裝置晶粒被接合在裝置晶粒104及104'之上，如示意性地示例於圖9。根據替代實施例，不再有晶粒結合在裝置晶粒104及104'之上。圖6說明裝置晶粒104及104'上的電連接結構的形成，其可以包括鈍化層、金屬接墊及上覆的介電層。鈍化層68(有時稱為passivation-1)形成在介電層66上方，並且通孔70形成在鈍化層68中以電連接到RDL 64。金屬接墊72形成在鈍化層68上方，並電耦合到RDL 64至通孔70。金屬接墊72可以是鋁墊或鋁銅墊，也可以使用其他金屬材料。

也如圖6所示，鈍化層76(有時稱為passivation-2)形成在鈍化層68上方。每個鈍化層68及76可以是單層或複合層，並且可以由無孔材料形成。根據一些實施例，每個鈍化層68及76可以包括氧化矽層(未單獨示出)及在氧化矽層上方的氮化矽層(未單獨示出)的複合層。鈍化層68及76也可以由其他無孔介電材料形成，例如未摻雜的矽酸鹽玻璃(USG)、氮氧化矽等。

接著，對鈍化層76進行圖案化，使得金屬接墊72的一些部分通過鈍化層76中的開口而暴露。鈍化層76的一些剩餘部分覆蓋金屬接墊72的邊緣部分。之後形成聚合物層(polymer layer)78，然後圖案化以暴露金屬接墊72。聚合物層78可以由聚醯亞胺、聚苯並噁唑(PBO)等形成。

參考圖7，形成後鈍化互連(PPI)80。形成製程可以包括在形成金屬種子層以及在金屬種子層上方的圖案化掩模層(未示出)，以及在圖案化掩模層中電鍍PPI 80。然後在蝕刻製程中去除圖案化掩模層及與圖案化掩模層重疊的金屬種子層部分。之後形成聚合物層82，其可以由PBO、聚醯亞胺等形成。

參考圖8，形成UBM 84。UBM 84延伸到聚合物層82中以連接到PPI 80。也形成電連接器86，並且可以包括焊接區、金屬柱等。這樣就形成了重構的晶圓90。重構的晶圓90可以在鋸切過程中被分割以形成離散封裝90'。相應的製程示例於如圖19所示的製作流程200中的步驟218。

圖9示例了替代實施例的封裝90'。這些實施例類似於圖8中所示的實施例，除了更多層的裝置晶粒88被接合在裝置晶粒104、104'之上並且位於電連接結構之下。參考圖10所示的裝置晶粒104/104'可以找到裝置晶粒88的細節(在圖9中示意性地表示)。

圖10示例了替代實施例的封裝90'。這些實施例類似於圖9中所示的實施例，除了第一層(tier)裝置104’接合到載體4'上，而不是接合到裝置晶粒(或裝置晶圓)上。

接合結構在方框89中。根據一些實施例，載體4'包括由均質材料形成的矽基板20’，在載體4'中沒有形成諸如主動裝置及被動裝置的裝置。介電層42’形成於載體4'的上表面，用於與裝置晶粒104’中的介電層161結合。裝置晶粒104’在其下表面沒有接合墊，裝置晶粒104’接合到載體4'是通過熔融接合。裝置晶粒104’的上方可能有一層(tier)或更多層裝置晶粒104及/或104'被接合。電連接(未示出)可以形成在裝置晶粒104/104'的頂層(top tier)之上。

圖14、15及16示出了根據一些實施例的裝置晶粒104(或104')的俯視圖。每個裝置晶粒104/104'可以包括內密封環154以及環繞內密封環154的外密封環156。內密封環154及外密封環156中的每一個都形成為包括四個部分的完整環(其中沒有中斷)，每個部分接近並平行於裝置晶粒104/104'的相應邊緣之一。在下面的討論中，可能會討論裝置晶粒104，而討論也適用於裝置晶粒104’。

根據一些實施例，裝置晶粒104具有邊緣104E及角落104C，如圖14所示。為了在視覺上區分上密封環部154U及156U與下密封環部154L及156L，上密封環部154U及156U被繪製成比相應的下密封環部154L及156L窄，而在實際結構中，下密封環部156L的寬度W1(圖14)可以小於、等於或大於相應的上密封環部156U的寬度W2。每個密封環154及156可包括平行於最近的邊緣104E的四個邊緣部分(portions)/區段(sections)154E及156E。密封環154及156更可分別包括角落部154C及156C，其互連相鄰的邊緣部分154C及156E。角落部154C及156C的部分也稱為倒角部分，其可以與相應的邊緣部分/區段154E及156E形成120度夾角。

根據一些實施例，如上所述，可以存在由內密封環154所環繞的附加密封環。當形成附加密封環時，每個附加密封環也將具有延伸到與下部154L相同的介電層中的下部以及延伸到與上密封環部154U相同的介電層中的上部。

根據一些實施例，上密封環部156U的寬度W2可以在大約0μm及大約25μm之間的範圍內，其中0μm意味著沒有形成上部156U。下密封環部156L的寬度W1可以在大約0.1μm及大約25μm之間的範圍內。下密封環部154L的寬度W3及上密封環部154U的寬度W4可以在大約0.2μm及大約25μm之間的範圍內。寬度W3可以小於寬度W1。根據一些實施例，比率W3/W1可以小於約0.5。

如圖14所示，內密封環154包括下部154L及上密封環部154U兩者，每個都是完整的環。外密封環156具有下部156L，不具有上部156U。上密封環部154U、156U由與下密封環部154L、156L不同的材料形成，上密封環部154U、156U的熱膨脹係數(CTE)與下密封環部154L及156L的CTE不同。因此，在涉及熱製程的裝置晶粒104及104'的接合中，在密封環的上部及下部之間的界面附近產生應力。在靠近相應裝置晶粒104(及104')的角落104C的密封環的角落部處的應力特別高。應力可能導致角落區92(圖8)中的間隙填充區54(圖8)的未黏合問題及開裂。此外，外密封環156比內密封環154更容易導致未黏合及開裂問題。因此，通過不形成用於外密封環156的上密封環部156U，能夠降低應力。由於內密封環154距離裝置晶粒104/104'的邊緣及角落較遠，對應力的影響較小，因此內密封環154可以形成上密封環部154U。

圖15示出了根據替代實施例的裝置晶粒104/104'的俯視圖。這些實施例類似於圖14中所示的實施例，除了外密封環156 還包括下密封環部156L及上密封環部156U兩者，每個都是完整的環。此外，比率W4/W2可以小於大約0.5，並且可以介在0及大約0.5之間的範圍內或介在0及大約0.25之間的範圍內。這意味著上密封環部156U至少比上密封環部154U的一半窄，或者可以不形成。減小上密封環部156U的寬度可以減小由於上密封環部156U及下密封環部156L之間的CTE失配而產生的應力。

圖16示出了根據替代實施例的裝置晶粒104/104'的俯視圖。這些實施例類似於圖15中所示的實施例，不同之處在於外密封環156包括邊緣部分，並且不包括角落部。因此，上密封環部156U具有斷口，成為部分的環。由於應力在裝置晶粒104/104'的角落處最高，而在裝置晶粒104/104'的邊緣處較低，去除上密封環部156U的角落部可以有效降低應力，而上密封環的邊緣部分156U仍可起到阻止大部分水分滲透的作用。

進一步參考圖14、15及16，裝置晶粒104/104'具有角落區域，其中一個在圖14中被標記為角落區94作為示例。角落區94包括線路淨空區95。線路淨空區95沒有形成積體電路裝置，也可以沒有佈線金屬線。然而，在線路淨空區95周圍，有內密封環154及鋁墊158。這會導致鋁接墊/特徵的密度存在顯著差異，因此這些區域的應力很高，可能會出現不黏合及開裂的問題。因此，如圖17及18所示，一些虛設(dummy)導電特徵158'被添加到線路淨空區95中以減輕密度差異並降低應力。

圖17及18顯示了圖14、15及16中區域94的放大圖，其中顯示了一些細節，而這些細節未在圖14、15及16中顯示。參考圖17，多個虛設導電特徵158'形成在電路淨空區域95中。虛設導電特徵158'與導電特徵158及上密封環部154U及156U(如果形成)的形成同時形成。根據一些實施例，虛設導電特徵158'具有在大約3μm及大約20μm之間的範圍內的長度L5及寬度W5。長度L5及寬度W5也可以小於導電特徵158(其可以是鋁接墊)的側向尺寸。

根據一些實施例，在電路淨空區域95中可以形成單行及/或單列的虛設導電特徵158'。根據替代實施例，可以在電路淨空區域95中形成更多列及/或行的虛設導電特徵158'。例如，虛線正方形經繪製以表示附加的行/列的虛擬導電特徵158'。根據一些實施例，附加的行及/或列的虛設導電特徵158'具有與第一行/列的虛設導電特徵158'相同的尺寸。根據替代實施例，較靠近電路淨空區域95的中心97的虛設導電特徵158'可以小於較靠近導電特徵158及密封環154的虛設導電特徵158'。例如，一些虛設導電特徵158'可以具有小於長度L5及W5的長度L6及寬度W6。比率L6/L5及W6/W5可以介在約0.1及約1之間的範圍內。根據一些實施例，長度L6及寬度W6可以介在約2μm及約3μm之間的範圍內。

圖18說明一個有多個行及列的虛設導電特徵158'的實施例。類似地，較靠近線路淨空區95的中心97的虛設導電特徵158'可以具有相同的尺寸，或者可以小於較遠離中心97的虛設導電特徵158'。

本揭露的實施例具有一些有利特徵。通過消除(或減小尺寸)外密封環的上部(例如鋁)，可以減小裝置晶粒的角落及邊緣處的應力。不黏合及開裂的問題因而可獲得解決。實施例可以應用於混合接合及熔融接合兩者。

根據一些實施例，一種方法包括：形成第一封裝元件其中形成第一封裝元件包括在半導體基板的上方形成多個介電層；在多個介電層中形成多個金屬線及通孔；形成內密封環的下部及延伸到多個介電層中的外密封環的下部；在多個金屬線及通孔上沉積第一介電層；蝕刻第一介電層以形成貫穿第一介電層的開口，其中，在蝕刻之後，內密封環的下部的上表面露出，外密封環的下部的整個上表面與第一介電層的下表面接觸；形成內密封環的上部以延伸到開口中並接合內密封環的下部；及沉積第二介電層以覆蓋內密封環的上部。

在一個實施例中，該方法更包括將第二封裝元件接合於所述第一封裝元件的上方，其中在執行所述接合時，所述內密封環的第一最上表面高於所述外密封環的第二最上表面。

在一個實施例中，所述第二封裝元件經由熔融接合與所述第一封裝元件接合。

在一個實施例中，所述第二封裝元件經由混合接合與所述第一封裝元件結合。

在一個實施例中，當所述內密封環的所述下部的所述上表面通過所述開口露出時，所述外密封環的所述下部的所述整個最上表面不露出。

在一個實施例中，所述內密封環的所述下部具有第一鋁原子百分比，所述內密封環的所述上部具有高於所述第一的鋁原子百分比的第二鋁原子百分比。

在一個實施例中，所述內密封環包括角落部，線路淨空區緊鄰所述角落部，並且其中所述方法更包括：當形成所述內密封環的所述上部時，在所述線路淨空區中形成多個虛設金屬墊。

在一個實施例中，所述多個虛設金屬墊包括更靠近所述線路淨空區的中心的第一行以及較所述第一行更遠離所述中心的第二行，並且其中所述第一行中的所述虛設金屬墊小於所述第二行中的所述虛設金屬墊。

根據一些實施例，結構包括裝置晶粒，其包括半導體基板、多個介電層在所述半導體基板上方、內密封環、外密封環以及第一介電層。內密封環包括在所述多個介電層中的第一下部及在所述第一下部之上並與所述第一下部結合的上部。外密封環環繞所述內密封環，其中所述外密封環包括在所述多個介電層中的第二下部，且其中所述內密封環的第一最上表面高於所述外密封環的第二最上表面。第一介電層在所述內密封環的所述上部上方並與所述內密封環的所述上部接觸。

在一個實施例中，該結構更包括在所述第一介電層上方的第二介電層及延伸到第二介電層中的接合墊。

在一個實施例中，所述外密封環的所述第二下部的整個最上表面與介電材料接觸。

在一個實施例中，所述內密封環的所述第一下部具有第一鋁原子百分比，所述內密封環的所述上部具有高於所述第一鋁原子百分比的第二鋁原子百分比。

在一個實施例中，所述外密封環的所述上部沒有延伸到與所述內密封環的所述上部相同的介電層內。

在一個實施例中，所述內密封環包括角落部，線路淨空區緊鄰所述角落部，並且其中所述結構更包括在所述線路淨空區中的多個虛設金屬墊，其中所述多個虛設金屬墊延伸到與所述內密封環的所述上部相同的介電層中。

在一個實施例中，所述多個虛設金屬墊包括更靠近所述線路淨空區的中心的第一行以及較遠離所述中心的第二行，並且其中所述第一行中的所述虛設金屬墊小於所述第二行中的所述虛設金屬墊。

根據一些實施例，結構包括裝置晶粒以及封裝元件，其中裝置晶粒包括第一密封環及第二密封環。第一密封環包括第一下部及上部。所述第一下部包括第一鑲嵌結構，並且包括銅。上部在所述第一下部之上並與所述第一下部結合，其中所述第一下部以及所述上部包括不同的金屬。第二密封環比所述第一密封環更靠近所述裝置晶粒的邊緣，其中所述第二密封環包括包含第二鑲嵌結構的第二下部，並且包括銅，其中所述第一密封環的第一最上表面高於所述第二密封環的第二最上表面。封裝元件在所述裝置晶粒上方並接合至所述裝置晶粒。

在一個實施例中，整個所述第二最上表面與介電層的下表面接觸。

在一個實施例中，所述第一下部不包含鋁，並且所述上部包含鋁。

在一個實施例中，所述裝置晶粒以及所述封裝元件通過混合接合或熔融結合而彼此接合。

前文概述若干實施例的特徵，使得本領域的技術人員可更好地理解本揭露的各方面。本領域的技術人員應瞭解，其可容易地使用本揭露作為設計或修改用於進行本文中所引入的實施例的相同目的及/或達成相同優勢的其它製程及結構的基礎。本領域的技術人員更應認識到，這些等效構造並不脫離本揭露的精神及範圍，且可在不脫離本揭露的精神及範圍的情況下在本文中進行各種改變、替代以及更改。