TWI855320B

TWI855320B - 半導體記憶體元件之製備方法

Info

Publication number: TWI855320B
Application number: TW111115028A
Authority: TW
Inventors: 羅浩展; 吳星漢; 王治權; 賴振益; 吳俊亨
Original assignee: 南亞科技股份有限公司
Priority date: 2021-12-09
Filing date: 2022-04-20
Publication date: 2024-09-11
Also published as: TW202324695A; CN116259646A; TW202324714A; CN116261325A; TWI799237B

Abstract

本揭露提供一種半導體記憶體元件之製備方法。該製備方法包括接收一基底，該基底具有一單元區以及一周圍區；形成一第一位元線結構在該單元區的一表面上；沉積一著陸墊在該阻障層上以及在該第一位元線結構的該上表面上；移除該著陸墊的一上角落以形成一傾斜表面，該傾斜表面將該著陸墊的一上表面連接到該著陸墊的一側壁；從該上開口蝕刻該第一位元線結構的該氮化物層以及該間隙子氮化物層以便形成一凹面；從該凹面蝕刻該間隙子氧化物層以形成一氣隙；以及沉積一氮化矽層以密封該氣隙。

Description

半導體記憶體元件之製備方法

本申請案主張美國第17/546,657號及第17/546,310號專利申請案之優先權(即優先權日為「2021年12月9日」)，其內容以全文引用之方式併入本文中。

本揭露係關於一種記憶體元件之製備方法。特別是有關於一種具有一位元線結構夾置在一對氣隙之間的記憶體元件的製備方法。

半導體元件廣泛地使用在電子產業。半導體元件可具有相對較小的尺寸、多功能特性以及相對較低的製造成本。半導體元件包括用於儲存邏輯資料的半導體記憶體元件、用於處理邏輯資料的半導體邏輯元件(例如，隨機存取記憶體(RAM)以及唯讀記憶體(ROM))，以及執行半導體記憶體元件以及半導體邏輯元件之功能的混合半導體元件。

在動態隨機存取記憶體(DRAM)元件中，存在與漏電流相關的嚴重問題。一元件之一層間隔離層中的氧化矽與該元件之一半導體基底與該層間隔離層之間的一界面附近的矽之間的接合，或是一閘極介電層與該元件之一半導體基底與該閘極介電層之間的界面附近的矽之間的接合，導致一界面能階的存在，而界面能階導致一漏電流從一擴散層流向該半導體基底。這種漏電流降低了DRAM的性能特性。

通常，半導體記憶體元件包括一單元區以及一周圍區。圖1到圖6是例示的3D透視示意圖以及剖視示意圖，其提供依據習知技術之一傳統方法所製造之具有多個氣隙的半導體記憶體元件10的一單元區。如圖1所示，半導體記憶體元件10包括一位元線結構101，而位元線結構101包括一位元線鎢101a以及一位元線氮化物101b，其中位元線結構101設置在半導體記憶體元件10的一基底上，並從半導體記憶體元件10的該基底突伸。位元線結構101還包括側壁SW1與SW2以及一向上傾斜上部ATP1，其中向上傾斜上部ATP1連接到位元線結構101的側壁SW2。半導體記憶體元件10還包括一著陸墊103，設置在位元線結構101的向上傾斜上部ATP1以及側壁SW1與SW2上，其中著陸墊103具有一傾斜表面IS1，對應位元線結構101的向上傾斜上部ATP1。位元線結構101夾置在一對間隙子105a與105b之間。使用一化學蝕刻劑(例如HF(氟化氫)蒸氣)執行一蝕刻步驟之後，一對氣隙AG1與AG2分別形成在間隙子105b與105a內(參考圖2)。間隙子氧化物107確定HF蒸氣蝕刻製程的一穩定性。

如文中所使用，術語「開放區(open area)」是指在被稍微蝕刻之後所形成之一層壓結構的一頂部上的區域。請參考圖2及圖3。在間隙子氧化物107中之一較小的開口區109導致一較長的HF蒸氣蝕刻時間以及一不足的氣隙深度H1。較長的HF蒸氣蝕刻時間導致來自單元區中之間隙子105a與105b以及位元線氮化物101b的氮化物損失以及來自在周圍區域中之氮化物膜的一顯著的氮化物損失。

請參考圖1及圖4。一較大的間隙子氧化物開口區111需要用於著陸墊103之鎢的一較長的乾蝕刻時間，其造成一較大的蝕刻深度 DP1。單元區與周圍區之氮化物膜中的一顯著氮化物損失導致在這兩個區域中的一密封氮化物形貌。

請參考圖1、圖5及圖6。間隙子氧化物107之一較大的高度H2將導致間隙子氧化物107之一較大的開口區以及HF蒸氣蝕刻時間的減少。然而，間隙子氧化物107之較大的高度H2亦會造成形成在一較高之位置的多個氣隙，其將導致在一電容器與一氣隙之間的距離更短，並且由於需要執行一乾蝕刻步驟以蝕刻穿過該等氣隙，所以影響該電容器的一製程範圍(process window)。因此，用於該電容器的金屬氮化物沉積在該等氣隙中，並在該等位元線之間發生一漏電流。此外，一較大的氣隙深度造成氮化物的較大損失，其導致在單元區與周圍區域兩者中的一密封的氮化物形貌。因此，這些問題需要一額外的圖案化製程來形成單獨的單元與周圍區。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露之一實施例提供一種半導體記憶體元件的製備方法。該製備方法包括接收一基底，該基底具有一單元區以及一周圍區；形成一第一位元線結構在該單元區的一表面上，其中該第一位元線結構依序包括一位元線接觸點、一鎢層以及一氮化物層，該位元線接觸點設置在該單元區的該表面上，該鎢層設置在該位元線接觸點上，該氮化物層設置在該鎢層上，該第一位元線結構具有一上表面以及二側壁，該上表面遠離該基底，該二側壁將該上表面連接到該基底，該第一位元線結構夾置在一對間隙子之間，其中每一個間隙子包括一間隙子氧化物層夾置在在二間隙子氮化物層之間，其中一阻障層共形地覆蓋鄰近該第一位元線結構之該等側壁以及該單元區的該等間隙子；沉積一著陸墊在該阻障層上以及在該第一位元線結構的該上表面上；移除該著陸墊的一上角落以形成一傾斜表面，該傾斜表面將該著陸墊的一上表面連接到該著陸墊的一側壁，其中該間隙子的一上開口形成在該傾斜表面中；使用氟化氫蒸氣(hydrogen fluoride vapor)以產生(NH₄)₂SiF_6(s)，從該上開口蝕刻該第一位元線結構的該氮化物層以及該間隙子氮化物層以便形成一凹面；使用氟化氫蒸氣而藉由控制(NH₄)₂SiF_6(s)的汽化率，從該凹面蝕刻該間隙子氧化物層以形成一氣隙；以及沉積一氮化矽層以密封該氣隙。

本揭露之另一實施例提供一種半導體記憶體元件的製備方法。該製備方法包括接收一矽基底，該矽基底具有一單元區以及一周圍區；形成一第一位元線結構在該單元區的一表面上，其中該第一位元線結構依序包括一位元線接觸點、一鎢層以及一氮化物層，該位元線接觸點設置在該單元區的該表面上，該鎢層設置在該位元線接觸點上，該氮化物層設置在該鎢層上，該第一位元線結構包括一上表面以及二側壁，該上表面遠離該基底，該二側壁將該上表面連接到該基底，該第一位元線結構夾置在一對間隙子之間，其中每一個間隙子包括一間隙子氧化物層，其夾置在二間隙子氮化物層之間，其中一阻障層共形地覆蓋鄰近該第一位元線結構的該等側壁以及該單元區的該等間隙子；執行一原子層沉積(ALD)以沉積一著陸墊在該阻障層上以及在該第一位元線結構的該上表面上；執行一方向性蝕刻以移除該著陸墊的一上角落，以形成一凹面，該凹面具有該間隙子的一上開口，該上開口形成在該凹面中；使用氟化氫蒸氣(hydrogen fluoride vapor)以產生(NH₄)₂SiF_6(s)，執行一非等向性乾蝕刻製程以從該開口蝕刻該第一位元線結構的該氮化物層以及該間隙子氮化物層，以便形成一凹面；使用氟化氫蒸氣而藉由控制(NH₄)₂SiF_6(s)的汽化率，從該凹面蝕刻該間隙子氧化物層以形成一氣隙；以及沉積一氮化矽層以密封該氣隙。

本揭露之再另一實施例提供一種半導體記憶體元件。該半導底記憶體元件包括一基底，具有一單元區以及一周圍區；一第一位元線結構，設置在該單元區的一表面上並從該單元區的該表面突伸，其中該第一位元線結構依序包括一位元線接觸點、一鎢層以及一氮化物層，該位元線接觸點設置在該單元區的該表面上，該鎢層設置在該位元線接觸點上，該氮化物層設置在該鎢層上，其中該第一位元線結構具有一側壁以及一向上傾斜上部，該第一位元線結構的該側壁將該第一位元線結構的該向上傾斜上部連接到該單元區的該表面，且該向上傾斜上部具有一凹面，其面對該第一位元線的該氮化物層，其中該第一位元線結構夾設在一對氣隙之間；一阻障層，共形地覆蓋鄰近該第一位元線結構之該等側壁與該單元區的該等氣隙；以及一著陸墊，設置在該向上傾斜上部以及該第一位元線結構的該等側壁上，其中該著陸墊具有一傾斜表面，其對應該第一位元線結構的該向上傾斜上部。

由於本揭露之該製備方法的設計，所以(NH₄)₂SiF_6(s)沉積在一間隙子的一上開口上。此化學物質開始分解並包圍該第一位元線結構的該氮化物層以及一間隙子氮化物層，以便提高蝕刻速率。藉由在隨後蝕刻間隙子氧化物層的步驟中控制(NH₄)₂SiF_6(s)的一汽化率，可以獲得一氣隙的一期望輪廓。因此，本揭露的製備方法解決了習知技術中所遇到的問題，例如與一間隙子氧化物之一開口區的一大小尺寸相關聯、與HF蒸氣蝕刻時間相關聯、與漏電流相關聯以及其他問題相關聯的困難。此外，對於本揭露的製備方法，不需要使用一額外的圖案化製程來形成單獨的單元與周圍區。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

10:半導體記憶體元件

101:位元線結構

101a:位元線鎢

101b:位元線氮化物

103:著陸墊

105a:間隙子

105b:間隙子

107:間隙子氧化物

109:開口區

111:間隙子氧化物開口區

700:製備方法

800:半導體記憶體元件

801:基底

801a:單元區

801b:周圍區

803:第一位元線結構

803a:位元線接觸點

803b:鎢層

803c:氮化物層

805:間隙子

807:間隙子

809:間隙子氧化物層

811:間隙子氮化物層

813:間隙子氮化物層

815:阻障層

817:著陸墊

819:凹面

821:氮化矽層

AG1:氣隙

AG2:氣隙

AG3:氣隙

AG4:氣隙

ATP1:向上傾斜上部

DP1:蝕刻深度

H1:深度

H2:深度

IS1:傾斜表面

IS2:傾斜表面

O1:上開口

S1:表面

S101:步驟

S103:步驟

S105:步驟

S107:步驟

S109:步驟

S111:步驟

S113:步驟

SW1:側壁

SW2:側壁

SW3:側壁

SW4:側壁

SW5:側壁

TC1:上角落

TS1:上表面

TS2:上表面

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。

圖1是剖視示意圖，例示製備一氣隙之前的習知技術之一半導體記憶體元件的一部分。

圖2是剖視示意圖，例示製備一氣隙之後的習知技術之一半導體記憶體元件的一部分。

圖3是3D示意圖，例示習知技術之一半導體記憶體元件，其具有一相對小的間隙子氧化物開放區。

圖4是3D示意圖，例示習知技術之一半導體記憶體元件，其具有一相對大的間隙子氧化物開放區。

圖5是剖視示意圖，例示習知技術之一半導體記憶體元件的一部分，其在製備一氣隙之前包括具有一相對大之高度H2的一間隙子氧化物。

圖6是剖視示意圖，例示習知技術之一半導體記憶體元件的一部分，其在製備一氣隙之後包括具有一相對大之高度H2的一間隙子氧化物。

圖7是代表性的流程示意圖，例示本揭露一實施例之半導體記憶體元件800的製備方法700。

圖8是立體示意圖，例示本揭露一實施例在執行圖7中的步驟S101之後之半導體記憶體元件的一部分。

圖9是剖視示意圖，例示本揭露一實施例在執行圖7中的步驟S103之後之半導體記憶體元件的一部分。

圖10是剖視示意圖，例示本揭露一實施例在執行圖7中的步驟S105之後之半導體記憶體元件的一部分。

圖11是剖視示意圖，例示本揭露一實施例在執行圖7中的步驟S107之後之半導體記憶體元件的一部分。

圖12是剖視示意圖，例示本揭露一實施例在執行圖7中的步驟S103的中間階段期間之半導體記憶體元件的一部分。

圖13是剖視示意圖，例示本揭露一實施例在執行圖7中的步驟S109之後之半導體記憶體元件的一部分。

圖14是剖視示意圖，例示本揭露一實施例在執行圖7中的步驟S111之後之半導體記憶體元件的一部分。

圖15是剖視示意圖，例示本揭露一實施例在執行圖7中的步驟S113之後之半導體記憶體元件的一部分。

圖16是SEM影像圖，例示本揭露一實施例在執行圖7中的步驟S113之後之半導體記憶體元件的一部分。

此處所示細節僅作為示例，僅用於對本發明的較佳實施例進行說明性討論，並且為了提供被認為是對各種實施例的原理與概念方面之最有用以及易於理解的描述的目的而呈現。在這方面，並未試圖更詳細地顯示本發明的結構細節，而不是必需對本發明的基本理解，並且結合圖式及/或例子所進行的描述應該使所屬技術領域中具有通常知識者清楚本發明的數種形式如何可以在實踐中體現。因此，在描述所揭露的製程以及元件之前，應當理解，在文中所描述的各方面並不限於特定實施例、設備或配置，因此當然可以進行變化。還應理解，文中所使用的術語僅出於描述特定方面的目的，並且除非文中所具體定義，否則不旨在進行限制。

現在使用特定語言描述附圖中所示之本揭露的實施例或例子。應當理解，本揭露的範圍無意由此受到限制。所描述之實施例的任何修改或改良，以及本文件中描述之原理的任何進一步應用，所屬技術領域中具有通常知識者都認為是通常會發生的。元件編號可以在整個實施例中重複，但這並不一定意味著一個實施例的特徵適用於另一實施例，即使它們共享相同的元件編號。

應當理解，雖然用語「第一(first)」、「第二(second)」、「第三(third)」等可用於本文中以描述不同的元件、部件、區域、層及/或部分，但是這些元件、部件、區域、層及/或部分不應受這些用語所限制。這些用語僅用於從另一元件、部件、區域、層或部分中區分一個元件、部件、區域、層或部分。因此，以下所討論的「第一裝置(first element)」、「部件(component)」、「區域(region)」、「層(layer)」或「部分(section)」可以被稱為第二裝置、部件、區域、層或部分，而不背離本文所教示。

本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。

文中所揭露之本發明的替代元件或實施例的分組不應被解釋為限制。一個群組的每個部分可單獨或與該群組的其他部分或在文中所發現的其他元素以任何組合的方式提及與要求保護。出於方便及/或可專利性的原因，可以預期一個群組的一個或多個部分可能被包括在一個群組中或從群組中刪除。

此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。

如文中所用，術語「正在圖案化(patterning)」與「圖案化(patterned)」在本揭露中用於描述在一表面上形成一預定圖案的一步驟。該圖案化步驟包括各種步驟以及製程並且根據不同的實施例而變化。在一些實施例中，採用一圖案化製程以對一現存之薄膜或層進行圖案化。圖案化製程包括在在該現存薄膜或層上形成一遮罩，並以一蝕刻或其他移除製程而移除未遮罩的薄膜或層。該遮罩可為一光阻或一硬遮罩。在一些實施例中，採用一圖案化製程以直接形成一圖案化層在一表面上。圖案化製程包括形成一光阻膜在該表面上、進行一微影製程以及執行一顯影製程。保留餘留的光阻膜並整合到該半導體元件中。

本揭露將參考具有元件編號的圖式以進行詳細描述。應當理解，圖式是大大簡化的形式，且並未按比例繪製。再者，為了提供對本發明的一清晰說明與理解，已經誇大圖式的尺寸。

圖1到圖6是3D及剖視示意圖，例示習知技術製造具有多個氣隙之一半導體記憶體元件10的一單元區。圖7是代表性的流程示意圖，例示本揭露一實施例之半導體記憶體元件800的製備方法700。圖8到圖16是剖視示意圖與SEM影像圖，例示本揭露一些實施例在執行製備方法的一中間階段期間或是執行多個步驟之後的半導體記憶體元件的一部分。

請參考圖8，在步驟S101中，提供一基底801，基底801具有一單元區801a以及一周圍區801b。在本揭露中，術語「基底(substrate)」意指及包括在其上所形成材料的一基礎材料或是結構。應當理解，基底可包括一個單一材料、不同材料的複數層、具有不同材料區域或其中不同結構的一層或多層，或其他類似配置。這些材料可包括半導體、絕緣體、導體或是其組合。舉例來說，基底801可為一半導體基底、在一支撐結構上的一基礎半導體基底、一金屬電極或是在其上形成之具有一或多層、結構或是區域的一半導體基底。基底801可為一半導體晶圓，例如一矽晶圓。替代地或是附加地，基底801可包括元素半導體材料、化合物半導體材料及/或合金半導體材料。元素半導體的例子可包括結晶矽、多晶矽、非晶矽、鍺及/或鑽石，但並不以此為限。化合物半導體的例子可包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦，但並不以此為限。合金半導體的例子可包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP，但並不以此為限。在一些實施例中，基底801可為一矽基底、一砷化鎵基底、一矽鍺基底、一陶瓷基底、一石英基底、一玻璃基底、一絕緣體上覆矽(SOI)基底或類似物。在一些實施例中，基底801為一多層結構，包括依序堆疊在基底801上的一多晶矽層以及一金屬層。在一些實施例中，基底801包括一金屬層。

請參考圖9，在步驟S103中，一第一位元線結構803形成在單元區801a的一表面S1上，其中第一位元線結構803依序包括一位元線接觸點803a、一鎢層803b以及一氮化物層803c，位元線接觸點803a設置在單元區801a的表面S1上，鎢層803b設置在位元線接觸點803a上，氮化物層803c設置在鎢層803b上，第一位元線結構803具有一上表面TS1以及二側壁SW3與SW4，上表面TS1背向基底801，側壁SW3與SW4將第一位元結構803的上表面TS1連接到基底801，且第一位元線結構803夾置在一對間隙子805與807之間，其中每一個間隙子805或807包括一間隙子氧化物層809夾置在二間隙子氮化物層811與813之間，其中一阻障層815共形地覆蓋鄰近第一位元線結構803的該等側壁SW3與SW4以及單元區801a的該等間隙子805與807。在一些實施例中，第一位元線結構803為具有一圓形頂部的一柱狀體。在一些實施例中，第一位元線結構803包括一側壁、一向上傾斜上部、一上部以及一向下傾斜部。在一些實施例中，該向上傾斜上部、該上部以及該向下傾斜部一起形成該圓形頂部。

在一些實施例中，半導體結構800還包括一黏著層(圖未示)，設置在相鄰對的位元線結構803之間的基底801上。該黏著層的目的是增加一著陸墊817(將在後面的一處理步驟中所形成)與阻障層815之間的黏性，以防止著陸墊817剝離。

在步驟S103中，舉例來說，阻障層815可包含氧化矽、氮氧化矽、氧化氮化矽、氮化矽或類似物。應當理解，在本揭露中，氮氧化矽表示一物質，該物質包含矽、氮以及氧，其中氧的一含量大於氮的一含量。氮化矽表示一物質，該物質包含矽、氧以及氮，其中氮的一含量大於氧的一含量。選擇地，可選擇地執行使用一還原劑的一清洗製程，以從基底801移除多個缺陷。還原劑可為四氯化鈦(titanium tetrachloride)、四氯化鉭(tantalum tetrachloride)，或其組合。

請參考圖10，在步驟S105中，一著陸墊817沉積在阻障層815上以及在第一位元線結構803的上表面TS1上。在步驟S105中，例如原子層沉積(ALD)、原子層磊晶(ALE)、原子層化學氣相沉積(ALCVD)、旋轉塗佈、噴濺或類似製程的一製程，可用於將著陸墊817塗敷在阻障層815上方以及在第一位元線結構的上表面TS1上。依據本揭露的一較佳實施例，使用ALD執行將著陸墊817沉積在阻障層815上方以及在第一位元線結構803的上表面TS1上。選擇地，在步驟S105之後可執行例如化學機械研磨的一平坦化製程。

請參考圖11，在步驟S107中，移除著陸墊817的一上角落TC1以形成一傾斜表面IS2，而傾斜表面IS2將一上表面TS2連接到著陸墊817的一側壁SW5。間隙子805或807的一上開口O1形成在傾斜表面IS2中。在本揭露的一些實施例，傾斜表面IS2為一凸面。在步驟S107中，可執行例如一非等向性乾蝕刻製程或是一後反應性離子蝕刻(RIE)製程的一蝕刻製程，以移除著陸墊817的上角落TC1，且傾斜表面IS2為一凸面。在本揭露的一些實施例中，執行一方向性蝕刻以移除在圖11中之著陸墊817的上角落TC1。在一些實施例中，執行多個蝕刻步驟以達到一期望配置或是著陸墊817之傾斜表面IS2的一組合配置。在一些實施例中，執行一特定角度乾蝕刻(tilt dry-etching)以移除著陸墊817的上角落TC1。

請參考圖12及圖13，在步驟S109中，使用一氟化氫蒸氣而在第一位元結構803的氮化物層803c上以及從上開口O1的間隙子氮化物層811或813執行一蝕刻製程，以形成一凹面819。接下來的反應發生在步驟S109的開頭，以產生(NH₄)₂SiF_6(s)：

1. SiO_2(s)+4HF_(g)→SiF_4(g)+2H_2(g)

2. SiF_4(g)+2HF_(g)+2NH_3(g)→(NH₄)₂SiF_6(s)

3. (NH₄)₂SiF_6(s)→SiF_4(g)+2HF_(g)+2NH_3(g)

如圖12所示，反應2的最後部分處，(NH₄)₂SiF_6(s)產生在間隙子805或807的上開口O1上。此化學物質開始分解或圍繞第一位元線結構803的氮化物層803c以及間隙子氮化物層811或813，以便提升一蝕刻率。如圖13所示，在執行步驟S109之後，形成一凹面819。

請參考圖14，在步驟S111中，使用一氟化氫蒸氣而從凹面819以在間隙子氮化物層809上執行一蝕刻製程。在步驟S111中執行例如一非等向性乾蝕刻製程或一後反應性離子蝕刻(RIE)製程的一蝕刻製程。藉由控制在步驟S111中之(NH₄)₂SiF_6(s)的汽化率(vaporization rate)，即獲得一氣隙AG3的一預期輪廓。在本揭露中，術語氣隙(air gap)用於表示一腔室，其可填滿空氣、具有不同於空氣的一氣體或特別是一惰性氣體，例如氬，或是其可為真空。

請參考圖15，在步驟S113中，一氮化矽層821沉積在半導體記憶體元件800上，以密封氣隙AG4。例如ALD、ALE、ALCVD、旋轉塗佈、噴濺或類似製程的一製程可用於將氮化矽層821塗敷在半導體記憶體元件800，以密封氣隙AG3。依據本揭露的一較佳實施例，使用ALD執行沉積氮化矽層821在半導體記憶體元件800上的步驟。選擇地，在步驟S113之後可執行例如化學機械研磨的一平坦化製程。

圖16是SEM影像圖，例示本揭露一實施例在執行圖7中的步驟S113之後之半導體記憶體元件的一部分。一凹面形成在第一位元線結構的該氮化物層以及間隙子氮化物層上。

由於本揭露之該製備方法的設計，所以(NH₄)₂SiF_6(s)形成在一間隙子的一上開口上。此化學物質開始分解並包圍該第一位元線結構的該氮化物層以及一間隙子氮化物層，以便提高蝕刻速率。藉由在隨後蝕刻間隙子氧化物層的步驟中控制(NH₄)₂SiF_6(s)的一汽化率，可以獲得一氣隙的一期望輪廓。因此，本揭露的製備方法解決了習知技術中所遇到的問題，例如與一間隙子氧化物之一開口區的一大小尺寸相關聯、與HF蒸氣蝕刻時間相關聯、與漏電流相關聯以及其他問題相關聯的困難。此外，對於本揭露的製備方法，不需要使用一額外的圖案化製程來形成單獨的單元與周圍區。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。