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TWI854641B - 訊號品質優化方法及訊號品質優化系統 - Google Patents

訊號品質優化方法及訊號品質優化系統 Download PDF

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TWI854641B
TWI854641B TW112117079A TW112117079A TWI854641B TW I854641 B TWI854641 B TW I854641B TW 112117079 A TW112117079 A TW 112117079A TW 112117079 A TW112117079 A TW 112117079A TW I854641 B TWI854641 B TW I854641B
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circuit
resistance
pull
ocd
odt
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彭明盛
吳亭瑩
王世宏
陳威志
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瑞昱半導體股份有限公司
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Abstract

本發明公開一種訊號品質優化方法及訊號品質優化系統。訊號品質優化方法適用於彼此電性連接的第一電路及第二電路且包括：對晶片外驅動器(Off-Chip Driver，OCD)電路及晶片上終端（On-Die Termination，ODT）電路執行ZQ校準程序，以得到多個校準電阻數量；配置處理裝置執行波型測試程序，包括：設定預定時間規範以決定操作成功條件，依據目標ODT阻值對應的校準電阻數量調整OCD電路，同時傳輸一組測試訊號，並取得對應的訊號眼圖，經反覆調整及測試獲得電阻可調整比例；配置處理裝置取出具有最高的電阻可調整比例的OCD阻值，以得到較佳ODT-OCD阻值組合，測試該些較佳ODT-OCD阻值組合，以依據測試結果取得經優化ODT-OCD阻值組合。

Description

訊號品質優化方法及訊號品質優化系統
本發明涉及一種優化方法及優化系統，特別是涉及一種訊號品質優化方法及訊號品質優化系統。
對於開放式NAND快取記憶體介面(Open NAND Flash Interface，ONFI)標準中規範的訊號而言，是由外部輸入固定的參考電壓，並不像DDR4等規範中可以使用模式暫存器(Mode Register)調整校正用的參考電壓VREFDQ。因此，在沒有從外部輸入可變電壓位準的情況下，無法得知訊號在眼圖中的真實情況。
晶片上終端(On-Die Termination，ODT)是一種用於在傳輸線上對DRAM的輸出阻抗及系統的終端阻抗進行阻抗匹配之技術。ODT值的選擇對於DRAM的工作效能和訊號穩定性非常重要。在ZQ校準中，DRAM會在特定的模式下發送校準訊號，通過讀取ODT阻值並根據ODT阻值進行調整，以確保輸出訊號的穩定性和可靠性。
晶片外驅動器(Off-Chip Driver，OCD)是一種輸出驅動器校準技術，用於調整輸出驅動器的強度和電壓。在ZQ校準中，DRAM會發送一個特定的校準訊號，然後通過測量這個訊號的反饋，調整輸出驅動器的強度和電壓，從而確保輸出訊號的穩定性和可靠性。
對於現有的OCD電路而言，在選擇採用ZQ校準後的阻值時，常因為只能經過測試得知固定的參考電壓VREFDQ下的眼寬，又因為NAND Flash的顆粒數量多所以反射訊號較不易消除，導致選擇到一組眼寬夠寬但是眼高不夠高的不安全阻值。
本發明所要解決的技術問題在於，針對現有技術的不足提供一種訊號品質優化方法及訊號品質優化系統，以在不能改動外部輸入的參考電壓的情況下改善ZQ校準的阻值設定，來預測可能的眼寬及眼高以優化訊號品質。
為了解決上述的技術問題，本發明所採用的其中一技術方案是提供一種訊號品質優化方法，適用於彼此電性連接的一第一電路及一第二電路，所述的訊號品質優化方法包括：通過一ZQ校準電路對該第一電路的OCD電路及該第二電路的一ODT電路執行一ZQ校準程序，以得到對應多個OCD阻值的多個校準電阻數量及校正後的多個ODT阻值，其中，多個ODT-OCD阻值組合定義了該些ODT阻值及該些OCD阻值的對應關係；配置一處理裝置，以針對該些ODT-OCD阻值組合中的每一個執行一波型測試程序，包括：設定一預定時間規範以決定該第一電路及該第二電路之間的一操作成功條件；及依據一目標ODT阻值對應的該校準電阻數量調整該OCD電路，同時於該第二電路及該第一電路之間傳輸一組測試訊號，並取得該組測試訊號對應的一訊號眼圖，經反覆調整及測試後，獲得該目標ODT阻值對應的一電阻可調整比例；配置該處理裝置針對不同的該些ODT阻值取出具有最高的該電阻可調整比例的該OCD阻值，以得到多個較佳ODT-OCD阻值組合；及配置該處理裝置依據該些較佳ODT-OCD阻值組合配置該ODT電路及該OCD電路，並對該第一電路及該第二電路進行多次操作測試程序，以依據該些操作測試程序的測試結果 取得一經優化ODT-OCD阻值組合。
為了解決上述的技術問題，本發明所採用的另外一技術方案是提供一種訊號品質優化系統，包括第一電路、第二電路、ZQ校準電路及處理裝置。第一電路包括OCD電路。第二電路包括ODT電路。ZQ校準電路，電性連接於該OCD電路及該ODT電路，經配置以對該OCD電路及該ODT電路執行一ZQ校準程序，以得到對應多個OCD阻值的多個校準電阻數量及校正後的多個ODT阻值，其中，多個ODT-OCD阻值組合定義了該些ODT阻值及該些OCD阻值的對應關係。處理裝置經配置以針對該些ODT-OCD阻值組合中的每一個執行一波型測試程序，包括：設定一預定時間規範以決定該第一電路及該第二電路之間的一操作成功條件；及依據一目標ODT阻值對應的該校準電阻數量調整該OCD電路，同時於該第二電路及該第一電路之間傳輸一組測試訊號，並取得該組測試訊號對應的一訊號眼圖，經反覆調整及測試後，獲得該目標ODT阻值對應的一電阻可調整比例。處理裝置還經配置以：針對不同的該些ODT阻值取出具有最高的該電阻可調整比例的該OCD阻值，以得到多個較佳ODT-OCD阻值組合；及配置該處理裝置依據該些較佳ODT-OCD阻值組合配置該ODT電路及該OCD電路，並對該第一電路及該第二電路進行多次操作測試程序，以依據該些操作測試程序的測試結果取得一經優化ODT-OCD阻值組合。
本發明的其中一有益效果在於，本發明所提供的訊號品質優化方法及訊號品質優化系統，其能通過透過調整OCD電阻根數，去統計上拉電阻(或下拉電阻)在可以滿足自行定義的時間規範下的最大值以及最小值，並計算每個OCD阻值有多少可用範圍，進而可自動找出最佳的一組OCD-ODT阻值組合，在該最佳組合下，確保對應的眼圖能呈現一定的訊號品質。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有 關本發明的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本發明加以限制。
100:訊號品質優化系統
1:第一電路
10:OCD電路
VDD:電源電壓
102:上拉電阻電路
RU:上拉電阻
SW1:第一控制開關
104:下拉電阻電路
RD:下拉電阻
SW2:第二控制開關
GND:接地端
106:控制電路
2:第二電路
20:ODT電路
Rt1、Rt2:參考電阻
3:ZQ校準電路
Pzq:ZQ引腳
Rref:參考電阻
4:處理裝置
IO:輸入輸出端
DQ:資料接腳
圖1為本發明實施例的訊號品質優化系統的示意圖。
圖2為本發明實施例的OCD電路的電路示意圖。
圖3為本發明實施例的訊號品質優化方法的流程圖。
圖4為本發明實施例的波型測試程序的流程圖。
圖5為增加上拉電阻的導通數量以及減少下拉電阻的導通數量，影響資料接腳DQ的訊號的波型示意圖。
圖6為本發明實施例的步驟S125的細部流程圖。
以下是通過特定的具體實施例來說明本發明所公開有關“訊號品質優化方法及訊號品質優化系統”的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不背離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所公開的內容並非用以限制本發明的保護範圍。另外，本文中所使用的術語“或”，應視實際情況可能包括相關聯的列出項目中的任一個或者多個的組合。
圖1為本發明實施例的訊號品質優化系統的示意圖。參閱圖1所示，本發明實施例提供一種訊號品質優化系統100，包括第一電路1、第二電 路2、ZQ校準電路3及處理裝置4。
第一電路1包括OCD電路10，可例如為記憶體控制器電路，且可例如適用於雙倍資料率同步動態隨機存取記憶體(Double Data Rate Synchronous Dynamic Random Access Memory，DDR SDRAM)。特別是，可例如適用於第二代及第三代的DDR SDRAM(DDR2及DDR3)，也可適用於第四代的DDR SDRAM(DDR4)。記憶體控制器通常包含記憶體控制器核心、控制器物理層、控制訊號產生器、記憶體介面及記憶體控制器介面。記憶體控制器核心是控制DDR2或DDR3記憶體的處理器，負責處理來自CPU的指令，以及控制記憶體操作的時序和順序。控制器物理層可將數位訊號轉換成類比訊號，以及將類比訊號轉換成數位訊號，並負責處理記憶體時序和順序，以確保數據能夠準確地傳輸，OCD電路10可用於調整控制器物理層的訊號，OCD電路10通常會監控控制器物理層的訊號，並對其進行微小的調整，以確保訊號的完整性和可靠性。
控制訊號產生器可用於產生並傳輸記憶體控制器所需的各種控制訊號，記憶體介面可將控制器發送的訊號轉換成記憶體所需的訊號，以及將記憶體發送的信號轉換成控制器所需的信號的模組。記憶體控制器介面則是負責將記憶體控制器與其他系統組件(例如CPU、南橋、北橋等)連接起來的模組。
可進一步參考圖2，圖2為本發明實施例的OCD電路的電路示意圖。如圖2所示，OCD電路10包括上拉電阻電路102及下拉電阻電路104。上拉電阻電路102包括多個上拉電阻RU及多個第一控制開關SW1，各上拉電阻RU及其對應的第一控制開關SW1串聯連接於電源電壓VDD及一輸入輸出端IO之間。下拉電阻電路104包括多個下拉電阻RD及分別對應該些下拉電阻RD的多個第二控制開關SW2，各下拉電阻RD及其對應第二控制開關SW2串聯連接於 輸入輸出端IO及接地端GND之間。
OCD電路10還包括控制電路106，用於控制第一控制開關SW1及第二控制開關SW2，以調整上拉電阻數量及下拉電阻數量。
另一方面，第二電路2可例如為記憶體電路，例如為DDR SDRAM。特別是，可例如為第二代及第三代的DDR SDRAM(DDR2及DDR3)，也可以是第四代的DDR SDRAM(DDR4)。第二電路2可包括ODT電路20，而ODT電路20可包括多個電性連接於輸入輸出端IO的參考電阻Rt1、Rt2，且ODT電路20不以圖1的電路架構為限。
ZQ校準電路3電性(直接或間接)連接於OCD電路10及ODT電路20，經配置以對OCD電路10及ODT電路20執行ZQ校準程序。在ZQ校準程序中，記憶體電路(第二電路2)會在特定的模式下發送校準訊號，通過讀取ODT阻值並根據ODT阻值進行調整，以確保輸出訊號的穩定性和可靠性。ODT匹配技術可在記憶體電路(第二電路2)的每一資料接腳DQ(例如，輸入輸出端IO)上執行。在此情況下，ODT電路20中對應於每一資料接腳之電阻皆應具有正確的電阻值。
ZQ校準電路3可提供第二電路2一個ZQ引腳Pzq，其上接有一個240歐姆的低公差參考電阻Rref。這個引腳可通過命令集及片上校準引擎(On-Die Calibration Engine，ODCE)來自動校驗輸出驅動器的導通電阻與ODT的終結電阻值。
此外，在ZQ校準程序中，記憶體電路(第二電路2)會向記憶體控制器電路(第一電路1)發送一個特定的校準訊號，然後通過測量這個訊號的反饋，調整輸出驅動器的強度和電壓，從而確保輸出訊號的穩定性和可靠性。
因資料接腳(即輸入輸出端IO)係透過接墊耦接於記憶體控制 器電路(第一電路1)，OCD電路10上的電阻校正可藉由記憶體電路(第二電路2)中相對應資料接腳上的正確電阻值來實現，其中，資料接腳上的電阻Rt1、Rt2可視為參考電阻，用來提供相對應OCD電路10之校正所需參考電阻值。
需要說明的是，在本發明提供的訊號品質優化系統100中，用於OCD、ODT、ZQ校準的OCD電路10、ODT電路20及ZQ校準電路3不限於圖1的配置，記憶體電路(第二電路2)及記憶體控制器電路(第一電路1)可均配置有OCD電路10、ODT電路20及ZQ校準電路3，以各自進行OCD、ODT及ZQ校準。
如圖1所示，處理裝置4可電性(直接或間接)連接於第一電路1及第二電路2。需說明的，處理裝置4可例如是主機端，而記憶體控制器電路(第一電路1)通常是作為主機端系統中的一個IP核(Intellectual Property core)來實現，用於控制主機端對記憶體電路(例如DDR SDRAM)進行存取。主機端(處理裝置4)可以是許多不同的數位處理系統，例如嵌入式系統、個人電腦、手機等。記憶體電路可以通過外部匯流排與其他IP核連接，以實現與處理裝置4其他部分的數據交換及控制。此外，處理裝置4可包括處理器，例如中央處理器(CPU)，記憶體控制器電路(第一電路1)通常與CPU通過北橋晶片連接，通過CPU介面來控制記憶體電路的存取。
請參考圖3，圖3為本發明實施例的訊號品質優化方法的流程圖。如圖所示，本發明的訊號品質優化方法可適用於前述的訊號品質優化系統100，且可包括下列步驟：
步驟S10：通過ZQ校準電路對OCD電路及ODT電路執行ZQ校準程序，以得到對應多個OCD阻值的多個校準電阻數量及校正後的多個ODT阻值。
詳細而言，可基於下列步驟執行ZQ校準程序：由比較器比對參考訊號與記憶體控制器電路(第一電路1)及記憶體電路(第二電路2)之間傳輸的校準訊號；由ZQ校準電路3中的ZQ校準控制器依據比對結果調整參考電阻Rt1及Rt2的電阻值(即上拉/下拉電阻校準)，以調整校準訊號，直至校準訊號的電壓等於或幾乎等於參考電壓為止。在ODT電路20校準完畢得到校正後的多個ODT阻值後，記憶體電路(第二電路2)會向進一步記憶體控制器電路(第一電路1)發送一個特定的校準訊號，然後通過測量這個訊號的反饋，調整OCD電路10的阻值，從而在確保輸出訊號的穩定性和可靠性的前提下，得到對應特定阻值的校準電阻數量，此校準電阻數量可包括校準上拉電阻數量及校準下拉電阻數量。校準上拉電阻數量是在特定阻值下，上拉電阻電路102中導通的第一開關SW1的數量，校準下拉電阻數量則是在特定阻值下，下拉電阻電路104中導通的第二開關SW2的數量。
此外，在ZQ校準程序完成後，可得到對應多個OCD阻值的多個校準電阻數量及校正後的多個ODT阻值。並且，多個ODT-OCD阻值組合定義了該些ODT阻值及該些OCD阻值的對應關係。舉例而言，多個ODT阻值可包括150、100、75及50歐姆四個阻值，而多個OCD阻值可包括50、35、25、18歐姆四個阻值，而依據以上描述，多個ODT-OCD阻值組合總數為16個，且每一個ODT-OCD阻值組合皆對應一個校準電阻數量(即是對應一個校準上拉電阻數量及一個校準下拉電阻數量)。
舉例而言，在ZQ校準程序後，OCD阻值為50歐姆的結果為校準上拉電阻數量：32/校準下拉電阻數量：28；OCD阻值為35歐姆的結果為校準上拉電阻數量：48/校準下拉電阻數量：40；OCD阻值為25歐姆的結果為校準上拉電阻數量：64/校準下拉電阻數量：58；OCD阻值為18歐姆的結果為校準上拉電阻數量：95/校準下拉電阻數量：82。
然而，在無法改變從外部輸入電壓位準的特定架構下(例如，DDR2、DDR3)，無法得知訊號在眼圖中的真實情況，且在選擇採用ZQ校準後的阻值時，常因為只能經過測試得知固定的參考電壓VREFDQ下的眼寬，而無法得知對應的眼圖是否具有足夠的眼高。也就是說，經過校準後的校準上拉電阻數量及校準下拉電阻數量僅能確保有足夠的眼寬。因此，需要進一步採用統計的方式來確認最佳的ODT-OCD組合，以確保訊號具有足夠的眼寬及眼高。
訊號品質優化方法接續執行下列步驟：
步驟S12：配置處理裝置以針對該些ODT-OCD阻值組合中的每一個執行波型測試程序，以獲得對應該些ODT-OCD阻值組合的電阻可調整比例。
請參考圖4，其為本發明實施例的波型測試程序的流程圖。如圖所示，波型測試程序包括：
步驟S120：設定預定時間規範以決定第一電路及第二電路之間的操作成功條件。例如，在一預定測試頻率下(例如，先固定測試頻率為533MHz)，配置記憶體控制器電路(第一電路1)對記憶體電路(第二電路2)執行寫操作，操作成功條件為寫成功條件，其對應的預定時間規範可設定為13個PI(時間單位)。
步驟S121：依據目標ODT阻值對應的校準電阻數量調整OCD電路，同時於第二電路及第一電路之間傳輸一組測試訊號。詳細而言，調整OCD電路10的方式可通過逐步增加上拉電阻數量並同時減少下拉電阻數量，或是逐步減少上拉電阻數量並同時增加下拉電阻數量。
舉例而言，將ODT阻值為150歐姆作為目標ODT阻值，當OCD阻值為35歐姆時，其校準上拉電阻數量以及校準下拉電阻數量在ZQ校準程序 後已經可以得知。欲測試眼圖上拉還有多少的可用範圍時，就以OCD阻值於35歐姆時的校準上拉電阻數量為基礎，將導通的上拉電阻RU的數量逐一增加，同時將導通的下拉電阻RD的數量逐一減少，而此方式類似直接降低外部參考電壓的位準。可參考圖5，其為增加上拉電阻的導通數量以及減少下拉電阻的導通數量，影響資料接腳DQ的訊號的波型示意圖。
反之，欲測試眼圖的下拉還有多少可用範圍時，就以OCD阻值於35歐姆時的校準下拉電阻數量為基礎，將導通的下拉電阻RD的數量逐一增加，同時將導通的上拉電阻RU的數量逐一減少，而此方式類似直接升高外部參考電壓的位準。透過上述方法，可模擬參考電壓的電壓位準變動時，眼圖在電壓方向上(即二維方向)呈現的訊號品質。
步驟S122：取得該組測試訊號對應的訊號眼圖。
步驟S123：判斷訊號眼圖是否滿足操作成功條件。
在此步驟中，主要是判斷訊號眼圖的眼寬是否大於預定時間規範。若是則回到步驟S121，若否，則進入步驟S124。
於反覆調整及測試後，於判斷訊號眼圖並未滿足操作成功條件時，進入步驟S124：取得無法滿足操作成功條件前的最大可調整電阻數量。而最大可調整電阻數量包括最大上調電阻數量及最大下調電阻數量，最大上調電阻數量包括一上調上拉電阻調整數及一上調下拉電阻調整數，最大下調電阻數量包括一下調上拉電阻調整數及一下調下拉電阻調整數。
例如，當上拉電阻數量增加6，同時下拉電阻數量也減少6，眼圖所呈現的眼寬大於13個PI，眼寬仍可以滿足預定時間規範，而當上拉電阻數量增加7且下拉電阻減少7時，眼寬小於13個PI，無法滿足預定時間規範，故將無法滿足預定時間規範前的上拉電阻數量增加6及下拉電阻數量也減少6分別視為最大上調電阻數量包括的上調上拉電阻調整數及上調下拉電阻調整 數。基於類似方式，以校準下拉電阻數量為基準向下調整，則可得到上拉電阻數量減少2，同時下拉電阻數量也增加2分別為無法滿足預定時間規範前的最大下調電阻數量所包括的包括下調上拉電阻調整數及下調下拉電阻調整數。
步驟S125：獲得目標ODT阻值對應的電阻可調整比例。
舉例而言，此步驟是依據最大可調整電阻數量、校準上拉電阻數量及校準下拉電阻數量計算平均電阻可調整比例，以作為電阻可調整比例。
請參考圖6，其為本發明實施例的步驟S125的細部流程圖。如圖6所示，步驟S125可包括下列步驟：
步驟S1250：將上調上拉電阻調整數除以校準上拉電阻數量，以計算得到第一波型上調可用百分比。
步驟S1251：將上調下拉電阻調整數除以校準下拉電阻數量，以計算得到第二波型上調可用百分比。例如，OCD阻值為50歐姆時的上調上拉電阻調整數為6，而上調下拉電阻調整數為6，因此第一波型上調可用百分比為6/32=18.8%，第二波型上調可用百分比為6/28=21.4%。
步驟S1252：將下調上拉電阻調整數以校準上拉電阻數量，以計算得到第一波型下調可用百分比。
步驟S1253：將下調下拉電阻調整數除以校準下拉電阻數量，以計算得到第二波型下調可用百分比。例如，OCD阻值為50歐姆時的下調上拉電阻調整數為2，而下調下拉電阻調整數為2，因此第一波型下調可用百分比為2/32=6.3%，第二波型下調可用百分比為2/28=7.1%。
步驟S1254：將第一波型上調可用百分比加上第一波型下調可用百分比以得到第一可上下調百分比。例如，第一波型上調可用百分比為18.8%，第一波型下調可用百分比為6.3%，第一可上下調百分比則是 18.8%+6.3%=25.1%。
步驟S1255：將第二波型上調可用百分比加上第二波型下調可用百分比以得到第二可上下調百分比。例如，第二波型上調可用百分比為21.4%，第二波型下調可用百分比為7.1%，第二可上下調百分比則是21.4%+7.1%=28.5%。
步驟S1256：將第一可上下調百分比與第二可上下調百分比取平均，以得到平均電阻可調整比例。因此，平均電阻可調整比例也就是等於(25.1+28.5)/2=26.8%
因此，針對前述的16個ODT-OCD阻值組合，可計算得到對應於每一個ODT-OCD阻值組合的平均電阻可調整比例，如下表一所示。
Figure 112117079-A0305-02-0015-1
如上表一所示，雖然同樣OCD阻值之下，ODT阻值愈小所計算出的百分比愈大，然而，在本發明實施例中，為了驗證不同參考電壓實際上可調整的範圍，進一步針對電路進行修改以得到不同參考電壓對應的實驗結果，如下表二所示：
Figure 112117079-A0305-02-0015-2
Figure 112117079-A0305-02-0016-3
如表二所示，事實上並不是ODT阻值為50歐姆時的眼高比其他ODT阻值(150、100、75)更好，由於不同ODT阻值會影響波型的震幅大小，也會影響訊號的可調範圍，因此需要進一步將不同ODT阻值納入考量來評估最佳的ODT-OCD阻值組合。
因此，本發明的訊號品質優化方法進入步驟S14：配置處理裝置針對不同的該些ODT阻值取出具有最高的電阻可調整比例的OCD阻值，以得到多個較佳ODT-OCD阻值組合。
在步驟S14中，可先選出了OCD阻值為25歐姆，而ODT阻值為50/75/100/150歐姆等四種組合，作為較佳ODT-OCD阻值組合。
步驟S16：配置處理裝置依據較佳ODT-OCD阻值組合配置ODT電路及OCD電路，並對第一電路及第二電路進行多次操作測試程序，以依據該些操作測試程序的測試結果取得經優化ODT-OCD阻值組合。
在此步驟中測試各種OCD-ODT阻值組合的方式是，以校準電阻數量為基礎，在不增減任何OCD電路10中的導通的電阻數量以及不變更參考電壓位準時，讀寫可以成功的結果。測試結果如下表三所示：
Figure 112117079-A0305-02-0016-4
如表三所示，可從其中取出讀寫成功時具有最大時間單位的 OCD阻值25歐姆-ODT阻值150歐姆這個組合。而此結果可參考表二，藉由真正更改參考電壓的眼高結果進行驗證，可證明通過本發明提供的訊號品質優化方法及訊號品質優化系統，能夠篩選出一組可確保其訊號眼圖具有適當眼高OCD-ODT阻值組合。
[實施例的有益效果]
本發明的其中一有益效果在於，本發明所提供的訊號品質優化方法及訊號品質優化系統，其能通過透過調整OCD電阻根數，去統計上拉電阻(或下拉電阻)在可以滿足自行定義的時間規範下的最大值以及最小值，並計算每個OCD阻值有多少可用範圍，進而可自動找出最佳的一組OCD-ODT阻值組合，在該最佳組合下，確保對應的眼圖能呈現一定的訊號品質。
以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的申請專利範圍內。
代表圖為流程圖，故無符號簡單說明。

Claims (10)

  1. 一種訊號品質優化方法，適用於彼此電性連接的一第一電路及一第二電路，所述的訊號品質優化方法包括：通過一ZQ校準電路對該第一電路的OCD電路及該第二電路的一ODT電路執行一ZQ校準程序，以得到對應多個OCD阻值的多個校準電阻數量及校正後的多個ODT阻值，其中，多個ODT-OCD阻值組合定義了該些ODT阻值及該些OCD阻值的對應關係；配置一處理裝置，以針對該些ODT-OCD阻值組合中的每一個執行一波型測試程序，包括：設定一預定時間規範以決定該第一電路及該第二電路之間的一操作成功條件；及依據一目標ODT阻值對應的該校準電阻數量調整該OCD電路，同時於該第二電路及該第一電路之間傳輸一組測試訊號，並取得該組測試訊號對應的一訊號眼圖，經反覆調整及測試後，獲得該目標ODT阻值對應的一電阻可調整比例；配置該處理裝置針對不同的該些ODT阻值取出具有最高的該電阻可調整比例的該OCD阻值，以得到多個較佳ODT-OCD阻值組合；及配置該處理裝置依據該些較佳ODT-OCD阻值組合配置該ODT電路及該OCD電路，並對該第一電路及該第二電路進行多次操作測試程序，以依據該些操作測試程序的測試結果取得一經優化ODT-OCD阻值組合。
  2. 如請求項1所述的訊號品質優化方法，其中，該些校準電阻數量各包括一校準上拉電阻數量及一校準下拉電阻數量，且依據該目標ODT阻值對應的該校準電阻數量調整該OCD電 路，同時於該第二電路及該第一電路之間傳輸該組測試訊號，並取得該組測試訊號對應的該訊號眼圖的步驟包括：以該校準上拉電阻數量及該校準下拉電阻數量為基礎，調整該OCD電路的一上拉電阻數量及一下拉電阻數量，同時傳輸該組測試訊號，以取得對應該組測試訊號的該訊號眼圖。
  3. 如請求項2所述的訊號品質優化方法，其中，獲得該目標ODT阻值對應的該電阻可調整比例的步驟包括：取得該訊號眼圖後，判斷該訊號眼圖是否滿足該操作成功條件，並取得滿足該操作成功條件的一最大可調整電阻數量；依據該最大可調整電阻數量、該校準上拉電阻數量及該校準下拉電阻數量計算一平均電阻可調整比例作為該電阻可調整比例。
  4. 如請求項3所述的訊號品質優化方法，其中，調整該OCD電路的該上拉電阻數量及該下拉電阻數量的步驟包括：逐步增加該上拉電阻數量並同時減少該下拉電阻數量；以及逐步減少該上拉電阻數量並同時增加該下拉電阻數量。
  5. 如請求項3所述的訊號品質優化方法，其中，判斷該訊號眼圖是否滿足該操作成功條件，並取得滿足該操作成功條件的該最大可調整電阻數量的步驟包括：判斷該訊號眼圖的眼寬是否大於該預定時間規範，並於反覆調整及測試後，取得無法滿足該操作成功條件前的一最大上調電阻數量及一最大下調電阻數量。
  6. 如請求項5所述的訊號品質優化方法，其中，該最大上調電阻數量包括一上調上拉電阻調整數及一上調下拉電阻調整數，該最大下調電阻數量包括一下調上拉電阻調整數及一下調下拉電阻調整數，且依據該最大可調整電阻數量、該校準上拉電阻數量及該校準下拉電阻數量計算該平均電阻可調整比例 的步驟包括：將該上調上拉電阻調整數除以該校準上拉電阻數量，以計算得到一第一波型上調可用百分比；將該上調下拉電阻調整數除以該校準下拉電阻數量，以計算得到一第二波型上調可用百分比；將該下調上拉電阻調整數除以該校準上拉電阻數量，以計算得到一第一波型下調可用百分比；將該下調下拉電阻調整數除以該校準下拉電阻數量，以計算得到一第二波型下調可用百分比；將該第一波型上調可用百分比加上該第一波型下調可用百分比以得到一第一可上下調百分比；將該第二波型上調可用百分比加上該第二波型下調可用百分比以得到一第二可上下調百分比；以及將該第一可上下調百分比與該第二可上下調百分比取平均，以得到該平均電阻可調整比例。
  7. 如請求項1所述的訊號品質優化方法，其中，該第一電路為一記憶體控制器電路，該第二電路為一記憶體電路，該操作成功條件為一讀操作成功條件或一寫操作成功條件，該操作測試程序為一讀操作測試或一寫操作測試。
  8. 如請求項7所述的訊號品質優化方法，其中，於該第二電路及該第一電路之間傳輸該組測試訊號以取得對應該組測試訊號的該訊號眼圖的步驟中，係在一預定測試頻率下，通過配置該第一電路對該第二電路執行一寫操作。
  9. 如請求項1所述的訊號品質優化方法，其中，該OCD電路包括：一上拉電阻電路，包括多個上拉電阻及多個第一控制開關，各該上拉電阻及其對應的該第一控制開關串聯連接於一電源 電壓及一輸入輸出端之間；一下拉電阻電路，包括多個下拉電阻及分別對應該些下拉電阻的多個第二控制開關，各該下拉電阻及其對應該第二控制開關串聯連接於該輸入輸出端及一接地端之間一控制電路，經配置以控制該些第一控制開關及該些第二控制開關，以調整該上拉電阻數量及該下拉電阻數量。
  10. 一種訊號品質優化系統，包括：一第一電路，包括一OCD電路；一第二電路，包括一ODT電路；一ZQ校準電路，電性連接於該OCD電路及該ODT電路，經配置以對該OCD電路及該ODT電路執行一ZQ校準程序，以得到對應多個OCD阻值的多個校準電阻數量及校正後的多個ODT阻值，其中，多個ODT-OCD阻值組合定義了該些ODT阻值及該些OCD阻值的對應關係；以及一處理裝置，經配置以針對該些ODT-OCD阻值組合中的每一個執行一波型測試程序，包括：設定一預定時間規範以決定該第一電路及該第二電路之間的一操作成功條件；及依據一目標ODT阻值對應的該校準電阻數量調整該OCD電路，同時於該第二電路及該第一電路之間傳輸一組測試訊號，並取得該組測試訊號對應的一訊號眼圖，經反覆調整及測試後，獲得該目標ODT阻值對應的一電阻可調整比例；其中，該處理裝置還經配置以：針對不同的該些ODT阻值取出具有最高的該電阻可調整比例的該OCD阻值，以得到多個較佳ODT-OCD阻值組合；及 配置該處理裝置依據該些較佳ODT-OCD阻值組合配置該ODT電路及該OCD電路，並對該第一電路及該第二電路進行多次操作測試程序，以依據該些操作測試程序的測試結果取得一經優化ODT-OCD阻值組合。
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