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CN111128270A - 片内终结电阻精度调整电路及存储器 - Google Patents

片内终结电阻精度调整电路及存储器 Download PDF

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CN111128270A
CN111128270A CN201811290045.1A CN201811290045A CN111128270A CN 111128270 A CN111128270 A CN 111128270A CN 201811290045 A CN201811290045 A CN 201811290045A CN 111128270 A CN111128270 A CN 111128270A
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CN
China
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resistance
circuit
resistor
pull
die termination
Prior art date
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Application number
CN201811290045.1A
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English (en)
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李敏娜
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Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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Abstract

本公开涉及一种片内终结电阻精度调整电路及存储器，本公开实施例提供的片内终结电阻精度调整电路主要包括：上拉单元、下拉单元和控制单元；其中，所述上拉单元包括第一电阻调节电路、第一固定电阻以及第一电阻选择电路，所述下拉单元包括第二电阻调节电路、第二固定电阻以及第二电阻选择电路，所述控制单元用于向所述上拉单元和所述下拉单元发送控制信号。在本公开示例性实施方式提供的片内终结电阻精度调整电路中，通过控制第一电阻选择电路和第二电阻选择电路的选通状态，可以优化对片内终结电阻精度调整电路电阻值的可控调节，尤其是可以提高阻值调节的线性度和准确度，进而提高片内终结电阻的阻值匹配效果。

Description

片内终结电阻精度调整电路及存储器
技术领域
本公开涉及集成电路技术领域，具体涉及一种片内终结电阻精度调整电路及存储器。
背景技术
随着半导体工艺的快速发展，信号的上升时间越来越短，导致信号的完整性问题日益突出，在高速信号的传播过程中，为了更好的提高数据线的信号完整性，DDR2可以根据自己的特点内建合适的终结电阻以保证传输信号的完整性，但在DDR3和DDR4设计中，单独增加了片内终结(On Die Termination，简称ODT)电阻，即用ODT电阻对传输线进行阻抗匹配的方式，减小了信号在传输过程中的能量损耗和反射，从而保证了接收端接收到的信号的正确性和完整性。
ODT电阻的精确度是提升信号正确性和完整性的重要参数，由于受到芯片生产、测试以及封装技术的影响，ODT电阻的实际阻值往往存在一定误差。而且由于误差以及调节精度等方面的原因，相关技术中ODT电阻的调节线性度较差，因此无法准确获得要求的标准设计阻值，与传输线电阻的匹配度也较差。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种片内终结电阻精度调整电路及存储器，进而至少在一定程度上克服由于相关技术的限制而导致的ODT电阻存在误差、调节线性度差等技术问题。
根据本公开的一个方面，提供一种片内终结电阻精度调整电路，其特殊之处在于，包括：上拉单元、下拉单元和控制单元；
其中，所述上拉单元包括：
第一电阻调节电路，所述第一电阻调节电路的第一端与数据节点相连，所述第一电阻调节电路的第二端与第一电压端相连；
第一固定电阻，所述第一固定电阻的第一端与所述数据节点相连；
第一电阻选择电路，所述第一电阻选择电路的第一端与所述第一固定电阻的第二端相连，所述第一电阻选择电路的第二端与所述第一电压端相连；
所述下拉单元包括：
第二电阻调节电路，所述第二电阻调节电路的第一端与所述数据节点相连，所述第二电阻调节电路的第二端与第二电压端相连；
第二固定电阻，所述第二固定电阻的第一端与所述数据节点相连；
第二电阻选择电路，所述第二电阻选择电路的第一端与所述第二固定电阻的第二端相连，所述第二电阻选择电路的第二端与所述第二电压端相连；
所述控制单元用于向所述上拉单元和所述下拉单元发送控制信号。
在本公开的一种示例性实施方式中，所述第一电阻选择电路包括多个第一可选电路，所述第一可选电路的第一端与所述第一固定电阻的第二端相连，所述第一可选电路的第二端与所述第一电压端相连；
所述第二电阻选择电路包括多个第二可选电路，所述第二可选电路的第一端与所述第二固定电阻的第二端相连，所述第二可选电路的第二端与所述第二电压端相连。
在本公开的一种示例性实施方式中，所述第一可选电路包括：
第一导通电阻，所述第一导通电阻具有固定电阻值，所述第一导通电阻的第一端与所述第一电压端相连；
上拉开关元件，所述上拉开关元件的第一端与所述第一导通电阻的第二端相连，所述上拉开关元件的第二端与所述第一固定电阻的第二端相连。
在本公开的一种示例性实施方式中，所述第一导通电阻为PMOS晶体管的等效电阻。
在本公开的一种示例性实施方式中，所述上拉开关元件为PMOS晶体管。
在本公开的一种示例性实施方式中，所述第二可选电路包括：
第二导通电阻，所述第二导通电阻具有固定电阻值，所述第二导通电阻的第一端与所述第二电压端相连；
下拉开关元件，所述下拉开关元件的第一端与所述第二导通电阻的第二端相连，所述下拉开关元件的第二端与所述第二固定电阻的第二端相连。
在本公开的一种示例性实施方式中，所述第二导通电阻为NMOS晶体管的等效电阻。
在本公开的一种示例性实施方式中，所述下拉开关元件为NMOS晶体管。
在本公开的一种示例性实施方式中，各个所述第一可选电路具有不同的等效电阻值，各个所述第二可选电路具有不同的等效电阻值。
在本公开的一种示例性实施方式中，所述第一电阻调节电路包括：
第三固定电阻，所述第三固定电阻的第一端与所述数据节点相连；
多个第一调节电路，所述第一调节电路的第一端与所述第三固定电阻的第二端相连，所述第一调节电路的第二端与所述第一电压端相连。
在本公开的一种示例性实施方式中，所述第一调节电路包括：
第一调节电阻，所述第一调节电阻的第一端与所述第一电压端相连；
第一开关元件，所述第一开关元件的第一端与所述第一调节电阻的第二端相连，所述第一开关元件的第二端与所述第三固定电阻的第二端相连。
在本公开的一种示例性实施方式中，所述第一调节电阻为PMOS晶体管的等效电阻。
在本公开的一种示例性实施方式中，所述第一开关元件为PMOS晶体管。
在本公开的一种示例性实施方式中，所述第二电阻调节电路包括：
第四固定电阻，所述第四固定电阻的第一端与所述数据节点相连；
多个第二调节电路，所述第二调节电路的第一端与所述第四固定电阻的第二端相连，所述第二调节电路的第二端与所述第二电压端相连。
在本公开的一种示例性实施方式中，所述第二调节电路包括：
第二调节电阻，所述第二调节电阻的第一端与所述第二电压端相连；
第二开关元件，所述第二开关元件的第一端与所述第二调节电阻的第二端相连，所述第二开关元件的第二端与所述第四固定电阻的第二端相连。
在本公开的一种示例性实施方式中，所述第二调节电阻为NMOS晶体管的等效电阻。
在本公开的一种示例性实施方式中，所述第二开关元件为NMOS晶体管。
根据本公开的一个方面，提供一种存储器，其特殊之处在于，包括如以上任意示例性实施方式中的片内终结电阻精度调整电路。
在本公开示例性实施方式提供的片内终结电阻精度调整电路中，通过控制第一电阻选择电路和第二电阻选择电路的选通状态，可以优化对片内终结电阻精度调整电路电阻值的可控调节，尤其是可以提高阻值调节的线性度和准确度，进而提高片内终结电阻的阻值匹配效果。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一种示例性实施方式中片内终结电阻精度调整电路的电路结构示意图。
图2为本公开另一示例性实施方式中片内终结电阻精度调整电路的电路结构示意图。
图3为本公开另一示例性实施方式中片内终结电阻精度调整电路的电路结构示意图。
附图标记说明如下：
110-上拉单元；
120-下拉单元；
130-数据节点；
140-第一电压端；
150-第二电压端；
111-第一电阻调节电路；
112-第一固定电阻；
113-第一电阻选择电路；
121-第二电阻调节电路；
122-第二固定电阻；
123-第二电阻选择电路；
210-第一可选电路；
220-第二可选电路；
211-第一导通电阻；
212-上拉开关元件；
221-第二导通电阻；
222-下拉开关元件；
310-第三固定电阻；
320-第一调节电路；
321-第一调节电阻；
322-第一开关元件；
330-第四固定电阻；
340-第二调节电路；
341-第二调节电阻；
342-第二开关元件。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。
在本公开的一种示例性实施方式中，首先提供一种片内终结电阻精度调整电路，该片内终结电阻精度调整电路可以应用于存储器中，例如可以应用于存储器的输出管脚驱动电路中，其中存储器可以包括动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)。
如图1所示，本示例性实施方式提供的片内终结电阻精度调整电路主要可以包括上拉单元110、下拉单元120和控制单元(图中未示出)。
其中，上拉单元110连接于数据节点130和第一电压端140之间，数据节点130可以连接输出管脚驱动电路中的I/O管脚DQ，而第一电压端可以是电源电压VDDQ。
上拉单元110的电路结构具体可以包括：第一电阻调节电路111、第一固定电阻112以及第一电阻选择电路113。
第一电阻调节电路111的第一端与数据节点130相连，第一电阻调节电路111的第二端与第一电压端140相连，第一电阻调节电路111可以等效为一个阻值能够在一定取值范围内进行可控调节的电阻。
第一固定电阻112的第一端与数据节点130相连，第一固定电阻112的第二端与第一电阻选择电路113的第一端相连，第一电阻选择电路113的第二端与第一电压端140相连。第一固定电阻112具有固定阻值，而通过控制第一电阻选择电路113，可以改变第一固定电阻112与第一电阻选择电路113串联后的等效电阻的阻值。
下拉单元120连接于数据节点130和第二电压端150之间，第二电压端150可以是接地电压VSSQ。
下拉单元120的电路结构具体可以包括：第二电阻调节电路121、第二固定电阻122以及第二电阻选择电路123。
第二电阻调节电路121的第一端与数据节点130相连，第二电阻调节电路121的第二端与第二电压端150相连，第二电阻调节电路121可以等效为一个阻值能够在一定取值范围内进行可控调节的电阻。
第二固定电阻122的第一端与数据节点130相连，第二固定电阻122的第二端与第二电阻选择电路123的第一端相连，第二电阻选择电路123的第二端与第二电压端150相连。第二固定电阻122具有固定阻值，而通过控制第二电阻选择电路123，可以改变第二固定电阻122与第二电阻选择电路123串联后的等效电阻的阻值。
控制单元用于向上拉单元110和下拉单元120发送控制信号。
在本示例性实施方式提供的片内终结电阻精度调整电路中，通过控制第一电阻选择电路113和第二电阻选择电路123，可以优化对片内终结电阻精度调整电路等效电阻值的可控调节，尤其是可以提高阻值调节的线性度和准确度，进而提高片内终结电阻精度调整电路的阻值匹配效果。
如图2所示，在本公开的另一示例性实施方式中，第一电阻选择电路113包括多个第一可选电路210，第一可选电路210的第一端与第一固定电阻112的第二端相连，第一可选电路210的第二端与第一电压端140相连。
第二电阻选择电路123包括多个第二可选电路220，第二可选电路的第一端与第二固定电阻122的第二端相连，第二可选电路220的第二端与第二电压端150相连。
其中，第一可选电路210包括第一导通电阻211和上拉开关元件212。第一导通电阻211具有固定电阻值，第一导通电阻211的第一端与第一电压端140相连，第一导通电阻211的第二端与上拉开关元件212的第一端相连，上拉开关元件212的第二端与第一固定电阻112的第二端相连。在本示例性实施方式中，第一导通电阻211可以是PMOS晶体管的等效电阻，而上拉开关元件212可以是PMOS晶体管。
第二可选电路220包括第二导通电阻221和下拉开关元件222。第二导通电阻221具有固定电阻值，第二导通电阻221的第一端与第二电压端150相连，第二导通电阻221的第二端与下拉开关元件222的第一端相连，下拉开关元件222的第二端与第二固定电阻122的第二端相连。在本示例性实施方式中，第二导通电阻221可以是NMOS晶体管的等效电阻，下拉开关元件222可以是NMOS晶体管。
继续参考图2，在本示例性实施方式中，第一可选电路210的数量可以为三个，作为第一导通电阻211的三个PMOS晶体管可以分别由各自的栅极接入同一控制信号Main_P[3]，而作为上拉开关元件212的三个PMOS晶体管可以分别由各自的栅极接入三路控制信号TMP00、TMP01和TMP10。其中，TMP00、TMP01和TMP10三路控制信号是利用控制单元发出的两路测试信号Test0和Test1进行编码得到的。利用三路控制信号TMP00、TMP01和TMP10可以调整各个第一可选电路210的导通或截止状态，而且各个第一可选电路210在导通状态下具有不同的等效电阻值。例如，利用TMP00选通一路第一可选电路210时，该通路上的等效电阻与第一固定电阻112的串联阻值为360*0.95欧姆，即342欧姆；利用TMP01选通第二路第一可选电路210时，该通路上的等效电阻与第一固定电阻112的串联阻值为360*1.05欧姆，即378欧姆；利用TMP10选通第三路第一可选电路210时，该通路上的等效电阻与第一固定电阻112的串联阻值为360欧姆。
举例而言，片内终结电阻精度调整电路需要匹配的目标电阻值为240欧姆，而第一电阻调节电路111的等效电阻值为720欧姆，那么在理想状态下，可以利用控制信号TMP10选通串联阻值为360欧姆的第一可选电路210。但是，由于误差等原因的存在，第一电阻调节电路111的等效电阻值可能偏离720欧姆，而当前导通的第一可选电路210与第一固定电阻112的串联阻值也可能偏离360欧姆。因此，可以首先对三个第一可选电路210进行测试，以使得片内终结电阻精度调整电路可以更加准确地匹配目标电阻。在正常工作模式下，便可以根据测试结果选通能够准确匹配目标电阻的第一可选电路210。
在本示例性实施方式中，第二可选电路220的数量也可以为三个，作为第二导通电阻221的三个NMOS晶体管可以分别由各自的栅极接入控制信号Main_N[3]，而作为下拉开关元件222的三个NMOS晶体管可以分别由各自的栅极接入控制信号TMN00、TMN01和TMN10。其中，TMN00、TMN01和TMN10三路控制信号是利用控制单元发出的两路测试信号Test2和Test3进行编码得到的。利用三路控制信号TMN00、TMN01和TMN10可以调整各个第二可选电路220的导通或截止状态，而且各个第二可选电路220在导通状态下具有不同的等效电阻值。例如，利用TMN00选通一路第二可选电路220时，该通路上的等效电阻与第二固定电阻122的串联阻值为360*0.95欧姆，即342欧姆；利用TMN01选通第二路第二可选电路220时，该通路上的等效电阻与第二固定电阻122的串联阻值为360*1.05欧姆，即378欧姆；利用TMN10选通第三路第二可选电路220时，该通路上的等效电阻与第二固定电阻122的串联阻值为360欧姆。下拉单元中的三路第二可选电路220的控制和电阻匹配方式与上拉单元相似，此处不再赘述。
如图3所示，在以上示例性实施方式的基础上，第一电阻调节电路111主要可以包括第三固定电阻310和多个第一调节电路320。
其中，第三固定电阻310的第一端与数据节点130相连，第三固定电阻310具有固定阻值。
各个第一调节电路320的第一端与第三固定电阻310的第二端相连，第一调节电路320的第二端与第一电压端140相连。
第一调节电路320包括第一调节电阻321和第一开关元件322。第一调节电阻321的第一端与第一电压端140相连，第一调节电阻321的第二端与第一开关元件322第一端相连，第一开关元件322的第二端与第三固定电阻310的第二端相连。在本示例性实施方式中，第一调节电阻321可以是PMOS晶体管的等效电阻，第一开关元件322可以是PMOS晶体管。
第二电阻调节电路121包括第四固定电阻330和多个第二调节电路340。
其中，第四固定电阻330的第一端与数据节点130相连，第四固定电阻330具有固定阻值。
各个第二调节电路340的第一端与第四固定电阻330的第二端相连，第二调节电路340的第二端与第二电压端150相连。
第二调节电路340包括第二调节电阻341和第二开关元件342。第二调节电阻341的第一端与第二电压端150相连，第二调节电阻341的第二端与第二开关元件342的第一端相连，第二开关元件342的第二端与第四固定电阻330的第二端相连。在本示例性实施方式中，第二调节电阻341可以是NMOS晶体管的等效电阻，第二开关元件342可以是NMOS晶体管。
继续参考图3，在本示例性实施方式中，第一调节电路320的数量可以为五个，作为第一调节电阻321的五个PMOS晶体管可以分别由各自的栅极接入五路不同的控制信号ZQ_P[0]、ZQ_P[1]、ZQ_P[2]、ZQ_P[3]和ZQ_P[4]，而作为第一开关元件322的五个PMOS晶体管可以分别由各自的栅极接入使能信号EN。
在本示例性实施方式中，第二调节电路340的数量也可以为五个，作为第二调节电阻341的五个NMOS晶体管可以分别由各自的栅极接入五路不同的控制信号ZQ_N[0]、ZQ_N[1]、ZQ_N[2]、ZQ_N[3]和ZQ_N[4]，而作为第二开关元件342的五个NMOS晶体管可以分别由各自的栅极接入使能信号EN。
在本公开的一种示例性实施方式中，还提供一种存储器，该存储器包括如以上任意示例性实施方式中所描述的片内终结电阻精度调整电路。该存储器的片内终结电阻精度调整电路部分已在以上示例性实施方式中做出详细说明，因此此处不再赘述。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (18)

1.一种片内终结电阻精度调整电路，其特征在于，包括：上拉单元、下拉单元和控制单元；
其中，所述上拉单元包括：
第一电阻调节电路，所述第一电阻调节电路的第一端与数据节点相连，所述第一电阻调节电路的第二端与第一电压端相连；
第一固定电阻，所述第一固定电阻的第一端与所述数据节点相连；
第一电阻选择电路，所述第一电阻选择电路的第一端与所述第一固定电阻的第二端相连，所述第一电阻选择电路的第二端与所述第一电压端相连；
所述下拉单元包括：
第二电阻调节电路，所述第二电阻调节电路的第一端与所述数据节点相连，所述第二电阻调节电路的第二端与第二电压端相连；
第二固定电阻，所述第二固定电阻的第一端与所述数据节点相连；
第二电阻选择电路，所述第二电阻选择电路的第一端与所述第二固定电阻的第二端相连，所述第二电阻选择电路的第二端与所述第二电压端相连；
所述控制单元用于向所述上拉单元和所述下拉单元发送控制信号。
2.根据权利要求1所述的片内终结电阻精度调整电路，其特征在于，所述第一电阻选择电路包括多个第一可选电路，所述第一可选电路的第一端与所述第一固定电阻的第二端相连，所述第一可选电路的第二端与所述第一电压端相连；
所述第二电阻选择电路包括多个第二可选电路，所述第二可选电路的第一端与所述第二固定电阻的第二端相连，所述第二可选电路的第二端与所述第二电压端相连。
3.根据权利要求2所述的片内终结电阻精度调整电路，其特征在于，所述第一可选电路包括：
第一导通电阻，所述第一导通电阻具有固定电阻值，所述第一导通电阻的第一端与所述第一电压端相连；
上拉开关元件，所述上拉开关元件的第一端与所述第一导通电阻的第二端相连，所述上拉开关元件的第二端与所述第一固定电阻的第二端相连。
4.根据权利要求3所述的片内终结电阻精度调整电路，其特征在于，所述第一导通电阻为PMOS晶体管的等效电阻。
5.根据权利要求3所述的片内终结电阻精度调整电路，其特征在于，所述上拉开关元件为PMOS晶体管。
6.根据权利要求2所述的片内终结电阻精度调整电路，其特征在于，所述第二可选电路包括：
第二导通电阻，所述第二导通电阻具有固定电阻值，所述第二导通电阻的第一端与所述第二电压端相连；
下拉开关元件，所述下拉开关元件的第一端与所述第二导通电阻的第二端相连，所述下拉开关元件的第二端与所述第二固定电阻的第二端相连。
7.根据权利要求6所述的片内终结电阻精度调整电路，其特征在于，所述第二导通电阻为NMOS晶体管的等效电阻。
8.根据权利要求6所述的片内终结电阻精度调整电路，其特征在于，所述下拉开关元件为NMOS晶体管。
9.根据权利要求2所述的片内终结电阻精度调整电路，其特征在于，各个所述第一可选电路具有不同的等效电阻值，各个所述第二可选电路具有不同的等效电阻值。
10.根据权利要求1-9中任意一项所述的片内终结电阻精度调整电路，其特征在于，所述第一电阻调节电路包括：
第三固定电阻，所述第三固定电阻的第一端与所述数据节点相连；
多个第一调节电路，所述第一调节电路的第一端与所述第三固定电阻的第二端相连，所述第一调节电路的第二端与所述第一电压端相连。
11.根据权利要求10所述的片内终结电阻精度调整电路，其特征在于，所述第一调节电路包括：
第一调节电阻，所述第一调节电阻的第一端与所述第一电压端相连；
第一开关元件，所述第一开关元件的第一端与所述第一调节电阻的第二端相连，所述第一开关元件的第二端与所述第三固定电阻的第二端相连。
12.根据权利要求11所述的片内终结电阻精度调整电路，其特征在于，所述第一调节电阻为PMOS晶体管的等效电阻。
13.根据权利要求11所述的片内终结电阻精度调整电路，其特征在于，所述第一开关元件为PMOS晶体管。
14.根据权利要求1-9中任意一项所述的片内终结电阻精度调整电路，其特征在于，所述第二电阻调节电路包括：
第四固定电阻，所述第四固定电阻的第一端与所述数据节点相连；
多个第二调节电路，所述第二调节电路的第一端与所述第四固定电阻的第二端相连，所述第二调节电路的第二端与所述第二电压端相连。
15.根据权利要求14所述的片内终结电阻精度调整电路，其特征在于，所述第二调节电路包括：
第二调节电阻，所述第二调节电阻的第一端与所述第二电压端相连；
第二开关元件，所述第二开关元件的第一端与所述第二调节电阻的第二端相连，所述第二开关元件的第二端与所述第四固定电阻的第二端相连。
16.根据权利要求14所述的片内终结电阻精度调整电路，其特征在于，所述第二调节电阻为NMOS晶体管的等效电阻。
17.根据权利要求14所述的片内终结电阻精度调整电路，其特征在于，所述第二开关元件为NMOS晶体管。
18.一种存储器，其特征在于，包括如权利要求1-17中任意一项所述的片内终结电阻精度调整电路。
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