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TWI854271B - 半導體元件結構的形成方法 - Google Patents

半導體元件結構的形成方法 Download PDF

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TWI854271B
TWI854271B TW111129410A TW111129410A TWI854271B TW I854271 B TWI854271 B TW I854271B TW 111129410 A TW111129410 A TW 111129410A TW 111129410 A TW111129410 A TW 111129410A TW I854271 B TWI854271 B TW I854271B
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何彩蓉
李資良
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台灣積體電路製造股份有限公司
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Abstract

描述了一種半導體元件結構及其形成方法。在一個實施例中，提供了一種用於形成半導體元件結構的方法。該方法包括在半導體鰭片的一部分上方形成犧牲閘極結構；在犧牲閘極結構的相對側上形成閘極間隔物；在未由犧牲閘極結構及閘極間隔物覆蓋的半導體鰭片中形成非晶化區，其中非晶化區具有第一粗糙度的非晶-結晶介面；在非晶化區上方形成應力源層，其中應力源層之形成將非晶-結晶介面自第一粗糙度再結晶為小於第一粗糙度的第二粗糙度；及使非晶化區經受退火製程以將非晶化區再結晶為包含錯位的結晶區。

Description

半導體元件結構的形成方法
本揭露係關於一種半導體元件結構的形成方法。
近年來，應變工程已成為改善電晶體元件性能的一種廣泛使用之方法。應變工程引起施加於電晶體元件的通道區及/或源極及汲極區上之應力。應力拉伸區域(多個)的晶格，使原子間的距離超過其正常的原子間距離。藉由拉伸晶格，應變工程提高了電荷載流子移動率，從而改善了元件性能。儘管現有應變工程方法通常足以滿足其預期目的，但並非在所有方面都完全令人滿意。
於一些實施方式中，半導體元件結構的形成方法包含：在半導體鰭片的一部分上方形成犧牲閘極結構；在犧牲閘極結構的相對側上形成閘極間隔物；在未由犧牲閘極結構及閘極間隔物覆蓋的半導體鰭片中形成非晶化區，其中非晶化區具有第一粗糙度的非晶-結晶介面；在非晶化區上方形成應力源層，其中應力源層之形成將非晶-結晶介面自第一粗糙度再結晶為小於第一粗糙度的第二粗糙度；使非晶化區經受退火製程，以將非晶化區再結晶為結晶區，且結晶區包含第一錯位。
於一些實施方式中，半導體元件結構的形成方法包含：自具有第一區域及第二區域的基材形成半導體鰭片；分別在第一區域及第二區域處半導體鰭片的一部分上方形成第一犧牲閘極結構及第二犧牲閘極結構；在半導體鰭片中第一犧牲閘極結構的相對側上形成多個非晶化區，其中非晶化區具有基本圓形輪廓；在第一犧牲閘極結構及第二犧牲閘極結構以及非晶化區上方形成應力源層，其中應力源層藉由一基於原子層沉積的製程形成，製程持續一段時間，使得非晶化區自基本圓形輪廓轉換成一基本方形輪廓；退火基材，使得非晶化區再結晶，以形成具有第一錯位的多個結晶區；在結晶區中形成凹槽；在凹槽中形成源極/汲極磊晶特徵，其中源極/汲極磊晶特徵形成有自第一錯位延伸的第二錯位。
於一些實施方式中，半導體元件結構的形成方法包含：在半導體鰭片的一部分上方形成犧牲閘極結構；在犧牲閘極結構的相對側上形成閘極間隔物；在未由犧牲閘極結構及閘極間隔物覆蓋的半導體鰭片中形成非晶化區，其中非晶化區具有第一粗糙度的非晶-結晶介面；在犧牲閘極結構及非晶化區上形成氧化層；藉由使氧化層經受沉積循環，在反應室中氧化層上形成應力源層，沉積循環包含將氧化層曝光於含矽前驅物以形成矽單層，自反應室移除含矽前驅物，將矽單層曝光於多個氮自由基，及自反應室移除氮自由基，其中沉積循環將非晶-結晶介面自第一粗糙度再結晶為小於第一粗糙度的第二粗糙度；使非晶化區經受 退火製程，以將非晶化區再結晶為結晶區，且結晶區包含一錯位。
100:半導體元件結構
101A:區域
101B:區域
102:基材
108a:鰭片
108b:鰭片
112:絕緣材料
120:STI區
121:區域
123:區域
128:犧牲閘極堆疊
130:犧牲閘極介電層
131:隔離區
132:犧牲閘電極層
134:遮罩結構
135:經圖案化遮罩層
137:經圖案化遮罩層
139:PAI製程
140:閘極間隔物
141:非晶化區
143:中心線
145:氧化層
147:應力源層
149:退火製程
151:結晶區
152:S/D磊晶特徵
153a:錯位
153a':錯位
153b:錯位
153b':錯位
154:S/D磊晶特徵
155:夾止點
157:溝槽
158h:水平緩衝區
158v:垂直緩衝區
159:經圖案化遮罩層
160:CESL
162:ILD層
166:閘極介電層
168:閘電極層
172:導電特徵
170:矽化物層
174:互連結構
177:替換閘極結構
179:SAC層
A-A:線
D1:距離
D2:非晶化深度
D3:深度
D4:距離
X,Y:方向
本揭露的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。
第1圖至第3圖係根據一些實施例的製造半導體元件結構的中間階段之透視圖。
第4圖至第17圖係根據一些實施例的沿A-A線截取的第3圖的製造半導體元件結構的各個階段之橫截面側視圖。
以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在……下面」、「在……之下」、「下部」、 「在……之上」、「在……上方」、「在……上」、「頂部」、「上部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一(多個)元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的元件在使用或操作時的不同定向。元件可另外定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述符可類似地加以相應解釋。
第1圖至第17圖示出了根據本揭露的各種實施例的製造半導體元件結構100的各個階段。當然對於該方法的額外實施例，可在第1圖至第17圖中所示的製程之前、期間、及之後提供額外操作，且可替換或消除下面描述的一些操作。操作/製程的次序可互換。
第1圖至第3圖係根據一些實施例的製造半導體元件結構100的中間階段的透視圖。在第1圖中，提供了半導體基材102。基材102可係或可包括體半導體基材、絕緣體上半導體(semiconductor-on-insulator，SOI)基材、或類似者，其可經摻雜(使用p型或n型摻雜劑)或無摻雜。基材102可包括矽或諸如鍺的另一基本半導體材料。在一些實施例中，基材102包括化合物半導體。化合物半導體可包括砷化鎵、碳化矽、砷化銦、磷化銦、另一適合的半導體材料、或其組合。
基材102包括區域101A中的第一部分及區域101B中的第二部分。第一及第二部分屬連續基材102。區域101A與區域101B可藉由具有距離D1的區域彼此 分離開，距離D1可為任何適合的距離，具體取決於應用。諸如隔離區131(第4圖至第17圖)的隔離區(未顯示)可形成於區域101A與區域101B之間的區域中。雖然區域101A顯示為沿X方向相鄰於區域101B，但區域101A可沿Y方向位於基材102的不同區域。區域101A與區域101B可係不同類型的，並根據其中形成之元件類型來參考。在一些實施例中，區域101A係用於在其中形成邏輯電晶體的邏輯元件區域。邏輯元件區域可不包括其中的任何記憶體陣列，且可在或不在SRAM陣列的周邊區域中。在一些實施例中，區域101B為靜態隨機存取記憶體(Static Random Access Memory，SRAM)區域，其中形成SRAM單元及電晶體。區域101A及101B可包括其中的p型金屬氧化物半導體(p-type metal-oxide-semiconductor，PMOS)元件及n型金屬氧化物半導體(n-type metal-oxide-semiconductor，NMOS)元件兩者。在一些實施例中，區域101A包括NMOS元件且區域101B包括PMOS元件。在一些實施例中，區域101A可為多鰭片FinFET區域且區域101B可為單鰭片FinFET區域，或反之亦然。在一些實施例中，區域101A及101B可為包括平面電晶體的平面元件區域。雖然本揭露中描述的實施例係在FinFET的上下文中描述的，但本揭露的一些態樣之實施可用於其他製程及/或其他元件中，諸如平面FET、奈米結構通道FET、水平全環繞閘極(Horizontal Gate All Around，HGAA)FET、垂直全環繞閘極(Vertical Gate All Around，VGAA)FET、及其他適合的元件。
複數個鰭片108a、108b由基材102形成。鰭片108a、108b可藉由使用一或多個光學微影術製程(包括雙重圖案化或多重圖案化製程)來圖案化形成於鰭片108a、108b頂部上的硬遮罩層(未顯示)來形成。通常，雙重圖案化或多重圖案化製程結合了光學微影術及自對準製程，允許產生具有例如比使用單一、直接光學微影術製程可獲得的圖案的節距更小的圖案。舉例而言，在一個實施例中，在基材上方形成犧牲層(未顯示)，且使用光學微影術製程來圖案化。使用自對準製程沿經圖案化犧牲層形成間隔物(未顯示)。接著移除犧牲層，且剩餘的間隔物接著可用於圖案化基材並形成鰭片。鰭片108a、108b的部分可分別用作區域101A、101B中後續形成之NMOS、PMOS元件中之通道。雖然未顯示，但硬遮罩層可形成於鰭片108a、108b的頂部上。
在第2圖中，在相鄰鰭片108a、108b之間形成絕緣材料112。可首先在相鄰鰭片108a、108b之間及鰭片108a、108b上方形成絕緣材料112，從而鰭片108a、108b嵌入絕緣材料112中。可執行諸如化學機械研磨(chemical-mechanical polishing，CMP)製程的平坦化製程，以曝光鰭片108a、108b的頂部。在一些實施例中，平坦化製程曝光安置於鰭片108a、108b上之硬遮罩層(未顯示)的頂部。接著絕緣材料112經凹陷，使得 絕緣材料112的頂表面低於鰭片108a、108b的頂表面，從而形成淺溝隔離(shallow trench isolation，STI)區120。絕緣材料112可藉由任何適合的移除製程來凹陷，諸如乾式蝕刻或濕式蝕刻，其選擇性地移除絕緣材料112但不實質上影響鰭片108a、108b。絕緣材料112可包括含氧材料，諸如氧化矽、碳或氮摻雜氧化物、或氟矽酸鹽玻璃(FSG)；含氮材料，諸如氮化矽、氧氮化矽(SiON)、SiOCN、SiCN；低K介電材料(例如，K值低於二氧化矽之K值的材料)；或任何適合的介電材料。絕緣材料112可藉由任何適合的方法形成，諸如低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)、電漿增強CVD(plasma enhanced CVD，PECVD)或可流動CVD(flowable CVD，FCVD)。
在第3圖中，一或多個犧牲閘極堆疊128形成於鰭片108a、108b的一部分上。各個犧牲閘極堆疊128可包括犧牲閘極介電層130、犧牲閘電極層132、及遮罩結構134。犧牲閘極介電層130可包括一或多個介電材料層，諸如SiO2、SiN、高K介電材料、及/或其他適合的介電材料。在一些實施例中，犧牲閘極介電層130包括不同於絕緣材料112的材料。犧牲閘極介電層130可藉由CVD製程、次大氣壓CVD(sub-atmospheric CVD，SACVD)製程、FCVD製程、原子層沉積(Atomic Layer Deposition；ALD)製程、PVD製程、或其他適合製程來沉積。犧牲閘電極層132可包括多晶矽(聚矽)。遮罩 結構134可包括含氧層及含氮層。在一些實施例中，犧牲閘電極層132及遮罩結構134藉由諸如層沉積的各種製程形成，舉例而言，CVD(包括LPCVD及PECVD)、PVD、ALD、熱氧化、電子束蒸發、或其他適合的沉積技術、或其組合。
犧牲閘極堆疊128可藉由首先沉積犧牲閘極介電層130、犧牲閘電極層132、及遮罩結構134的毯覆層、接著進行圖案化及蝕刻製程來形成。舉例而言，圖案化製程包括微影術製程(例如，光學微影術或電子束微影術)，其可進一步包括光阻劑塗佈層(例如，旋裝塗佈)、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻劑顯影、沖洗、乾燥(例如，旋轉乾燥及/或硬烘烤)、其他適合的微影術技術、及/或其組合。在一些實施例中，蝕刻製程可包括乾式蝕刻(例如，RIE)、濕式蝕刻、其他蝕刻方法、及/或其組合。藉由圖案化犧牲閘極堆疊128，鰭片108a、108b部分曝光於犧牲閘極堆疊128的相對側上。雖然第3圖中顯示了兩個犧牲閘極堆疊128，但應理解，它們僅用於說明性目的，且可形成任意數目的犧牲閘極堆疊128。
第4圖至第17圖係根據一些實施例的沿線A-A截取的第3圖的製造半導體元件結構100的各個階段的橫截面側視圖。在各種實施例中，在區域101A與區域101B之間的區域中形成一或多個隔離區131(僅顯示一個)。隔離區131可自鰭片108a、108b的頂表面延伸至鰭片108a、108b中。在一些實施例中，隔離區131為STI 區，其可藉由在鰭片108a、108b的形成期間蝕刻基材102以沿X方向形成鰭片108a、108b及鰭片108a、108b中之溝槽、且用介電材料(例如，絕緣材料112)填充溝槽來形成隔離區131。
在第4圖中，在形成犧牲閘結構128之後，在犧牲閘極結構128、鰭片108a、108b的經曝光部分、隔離區131、及絕緣材料112上共形地形成閘極間隔物140。閘極間隔物140可藉由ALD或任何適合的製程形成。閘極間隔物140可由介電材料製成，諸如二氧化矽(SiO2)、氮化矽(Si3N4)、碳化矽(SiC)、氮化矽(SiN)、碳氮化矽(SiCN)、氧碳化矽(SiOC)、碳氮氧化矽(SiOCN)、氣隙、或其任何組合物。閘極間隔物140可為雙層或三層結構，包括本文討論的多層介電材料。閘極間隔物140可具有約2nm至約20nm的總厚度，例如約4nm至約10nm。
在第5圖中，移除區域101B處的閘極間隔物140的部分。可首先在區域101A處的犧牲閘極堆疊128及鰭片108a、108b上形成經圖案化遮罩層135，且可曝光區域101B處的犧牲閘極堆疊128及鰭片108a、108b。經圖案化遮罩層135可為光阻劑或類似者。可在區域101B處的經曝光閘極間隔物140上執行移除製程，諸如各向異性蝕刻製程。在各向異性蝕刻製程期間，大部分閘極間隔物140自多個水平表面(諸如區域101B處的犧牲閘極堆疊128的頂部、鰭片108a、108b的頂部、及隔離區131 的頂部)移除，將閘極間隔物140留在垂直表面上，諸如犧牲閘極堆疊128的相對側壁上。預期本文討論的製程之次序係說明性的。根據應用，可首先在區域101B處形成經圖案化遮罩層135(即，PMOS區域經覆蓋)，且在區域101A處的經曝光閘極間隔層140上執行移除製程。
在第6圖中，區域101B處鰭片108a、108b未由犧牲閘極堆疊128及閘極間隔物140覆蓋的部分經凹陷。鰭片108a、108b的部分之凹槽可藉由蝕刻製程(各向同性或各向異性蝕刻製程)來完成。蝕刻製程基本上不影響區域101A處的遮罩層及犧牲閘極堆疊128。蝕刻製程可係乾式蝕刻，諸如RIE、NBE、或類似者、或濕式蝕刻，諸如使用四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)、或任何適合的蝕刻劑。鰭片108a、108b經凹陷，使得鰭片108a、108b的頂部處於絕緣材料112的頂表面之下的位準處。由於鰭片108a、108b的部分之凹槽，在鰭片108a、108b中形成溝槽。
接下來，在溝槽中形成源極/汲極(source/drain，S/D)磊晶特徵152。在區域101B係PMOS區域的情況下，各個S/D磊晶特徵152可包括一或多層的Si、SiGe、SiGeB、Ge、或III-V族材料(InSb、GaSb、InGaSb)。在一些實施例中，區域101B中S/D磊晶特徵152為Si。在一些實施例中，區域101B中S/D磊晶特徵152為SiGe。各個S/D磊晶特徵152可包括P型摻雜劑，諸如硼(B)或其他適合的P型摻雜劑。S/D磊晶特徵152可藉由任何 適合的方法形成，諸如CVD、CVD磊晶、MBE、或其他適合的方法。S/D磊晶特徵152可垂直及水平生長以形成小平面，其可對應於用於基材102的材料的晶面。S/D磊晶特徵152可各具有處於高於鰭片108a、108b的頂部的位準處的頂表面。
在第7圖中，在區域101B處的犧牲閘極堆疊128、S/D磊晶特徵152、及鰭片108a、108b上形成經圖案化遮罩層137，諸如光阻劑或類似者，且區域101A處的犧牲閘極堆疊128及鰭片108a、108b經曝光。經圖案化遮罩層137用於界定後續非晶化區141(第8圖)形成之位置，且保護區域101B免受佈植損傷。接著在區域101A處的經曝光閘極間隔物140上執行移除製程，諸如各向異性蝕刻製程。在各向異性蝕刻製程期間，大部分閘極間隔物140自水平表面移除，諸如區域101A處的犧牲閘極堆疊128的頂部、鰭片108a、108b的頂部、及隔離區131的頂部，將閘極間隔物140留在垂直表面上，諸如在犧牲閘極堆疊128的相對側壁上。
在第8圖中，在區域101A處未由犧牲閘極堆疊128及閘極間隔物140覆蓋的經曝光鰭片108a、108b上執行預非晶佈植(pre-amorphous implantation，PAI)製程139。PAI製程139用離子物種佈植鰭片108a、108b，這將損壞鰭片108a、108b的晶格結構且形成非晶化區141。非晶化區141位於對應於電晶體元件的源極及汲極區的位置。在一些實施例中，佈植之離子物種可分 散於鰭片108a、108b中。佈植之離子物種導致側向非晶化，這導致非晶化區141延伸至由閘極間隔物140遮蔽的區域。非晶化區141形成於源極及汲極區(即，區域101A處犧牲閘極堆疊128的相對側上的區域)，且不延伸超過犧牲閘極堆疊128的中心線143。非晶化區141具有自鰭片108a、108b的頂表面至非晶化區141的底部量測的非晶化深度D2。非晶化深度D2根據設計規範形成，且可藉由控制佈植能量、佈植劑量、及佈植物種等來調整。非晶化深度D2亦可由閘極間隔物140的厚度控制。這係因為閘極間隔物140用於將PAI製程139佈植能量遠離犧牲閘極堆疊128的中心線143集中，從而允許更深的非晶化深度D2。在各種實施例中，深度D2在約10nm至約100nm的範圍內，例如約15nm至約35nm。
在一些實施例中，PAI製程139用矽(Si)或鍺(Ge)佈植經曝光鰭片108a、108b。亦可使用比矽重的其他佈植離子。舉例而言，在一些實施例中，PAI製程139利用諸如Ar、Xe、BF2、As、In、或類似物、或其組合物的佈植物種。PAI製程139可在約10KeV至約60KeV(諸如約20KeV至約45KeV)範圍內的動能下佈植離子物種，且以約1E1014原子/cm2至約2E1015原子/cm2範圍內的佈植劑量佈植離子物種，這可根據佈植溫度而變化。較低的佈植溫度提高了佈植非晶化效率。在一些實施例中，佈植溫度在約10攝氏度至約85攝氏度的範圍內。在一個例示性實施例中，執行PAI製程139以在約 30KeV的動能下及約60攝氏度的佈植溫度下佈植Ge離子物種。
在第9圖中，在形成非晶化區141之後，移除經圖案化遮罩層137。經圖案化遮罩層137可使用諸如灰化或蝕刻製程的任何適當製程來移除。氧化層145共形地形成於半導體元件結構100的經曝光表面上。氧化層145沉積於區域101B處鰭片108a、108b、S/D磊晶特徵152、及犧牲閘極堆疊128、及隔離區131、以及區域101A處非晶化區141及犧牲閘極堆疊128的經曝光表面上。氧化層145用於提供關於後續應力源層147的蝕刻選擇性，使得在應力源層147的移除期間不會損壞下伏層(例如，犧牲閘極堆疊128及S/D磊晶特徵152)。氧化層145可包括或可由氧化矽、氧氮化矽、或類似物製成，且可藉由CVD、PECVD、ALD、或任何適合的沉積技術形成。氧化層145可具有約1埃至約20埃(例如約10埃)的厚度。
接下來，在氧化層145上形成應力源層147。應力源層147用於在非晶化區141中提供應力。應力源層147可包括或由氮化矽、氧化矽、碳化矽、氧氮化矽、氧氮化物、氧化物、氮化鈦、矽鍺、碳化硼、及/或其任何組合物。在一個實施例中，應力源層147為氮化矽，其可含有或不含碳。在另一實施例中，應力源層147為碳化矽。在又一實施例中，應力源層147為碳化硼。在一些實施例中，應力源層147為包含氮化矽及碳化矽的雙層堆疊。在 一些實施例中，應力源層147為包含碳化矽及碳化硼的雙層堆疊。在一些實施例中，應力源層147為包含氮化矽及碳化硼的雙層堆疊。應力源層147由固有拉伸應力形成。拉伸應力影響後續再結晶製程。如下文將更詳細地討論的，應力源層147的拉伸應力在後續退火製程期間在非晶化區141中給予應力，使得不同晶面上的再生長速度基本相同。因此，諸如錯位的結晶缺陷可在源極及汲極區對稱且均勻地形成。均勻錯位對區域101A處後續形成的S/D磊晶特徵的晶格產生應變。結果，獲得了均勻的通道應力，且提高了NMOS元件的載流子移動率。
應力源層147係藉由熱ALD、PEALD、CVD、PVD、HDPCVD、電鍍、或任何適合的沉積技術形成的高度共形層(例如，總厚度變化小於約5%)。應力源層147具有約80埃至約400埃範圍的厚度，舉例而言，約100埃至約200埃。在一些實施例中，氧化層145具有厚度T1，且應力源層147具有厚度T2，並且厚度T1與T2的比率約為1：8至約1：20，例如約1：13。在一個實施例中，經沉積應力源層147為具有藉由電漿增強原子層沉積製程形成的Si-N鍵的介電膜。用於形成氮化矽的例示性電漿增強原子層沉積製程可包括以下操作：(a)在反應室中提供半導體元件結構100；(b)將含矽前驅物引入反應室中，使得矽或含矽物質之單層吸附於氧化層145的表面上；(c)自反應室中移除多餘的含矽前驅物及反應副產物；(d)將含氮前驅物引入反應室中；(e)自含氮前驅物產生反應物質， 且將經吸附矽或含矽物質曝光於反應物質中，以將經吸附矽或含矽物質轉化成氮化矽；(f)自反應室中移除氮原子、電漿、或自由基以及反應副產物。沉積循環可包括操作(b)至(f)，且可經重複，直到形成具有預定厚度的氮化矽層。載氣(例如，氦或類似物)流量可與含矽前驅物一起提供。移除前驅物及反應副產物可藉由停止前驅物流動、同時允許載氣或淨化氣體(例如，氮或氬)繼續流動來執行。在一些實施例中，可藉由在整個沉積循環中流動的惰性氣體(例如，氮)來淨化多餘的前驅物。預期含矽前驅物及含氮前驅物的次序可改變，且沉積循環可自任何前驅物開始。此外，含矽前驅物及含氮前驅物可重疊或組合。舉例而言，可在部分或完全重疊的時脈中同時提供含矽前驅物及含氮前驅物。術語「時脈」可理解為包括將反應物引入反應室的預定時間量，因此可係任意時間長度。
用於含矽前驅物的適合氣體可包括但不限於矽烷(SiH4)、二氯矽烷(SiH2Cl2，DCS)、三氯氫矽(SiHCl3，TCS)、四氯矽烷(SiCl4，STC)、六氯矽烷(Si2Cl6)、或其組合物。亦可使用在其分子中包含Si、N、H及可選地C的其他氣體。在一些實施例中，將含氮前驅物以激發態引入反應室中。在一些實施例中，含氮前驅物可為或可包括氮自由基、氮原子及/或氮電漿。用於含氮前驅物的適合氣體可包括但不限於氮(N2)、氨(NH3)、聯氨(N2H4)、一氧化二氮(N2O)、或類似物、或其組合物。在一些實施例中，含氮前驅物可在整個沉積製程中繼續流動，且僅間 歇性活化。反應物質可由稀有氣體(例如，Ar或He)在反應室中原位或在反應室上游(例如，自遠端電漿產生器)中產生。在一些實施例中，反應物質為或包括氫電漿、氫自由基、或原子氫。
在各種實施例中，含矽前驅物的流量與含氮前驅物的流量可處於約1：1至約1：20的比率，諸如約1：2至約1：4，例如約1：3。含氮前驅物的流量與淨化氣體(或惰性氣體)的流量的比率可處於約1：20至約1：400，諸如約1：40至約1：200，例如約1：50。含矽前驅物的流量可在約0.5~5標準公升/分鐘(standard liter per minute，SLM)的範圍內。含氮前驅物的流量可在約2~10SLM的範圍內。淨化氣體的流量可在約100~400SLM的範圍內。在沉積製程期間，基材的溫度可保持在約350~550攝氏度範圍內。反應室的壓力可保持在1~20托下。各個沉積循環的持續時間可為約60秒至約120秒，例如約90秒。淨化時間可為約5秒至約15秒，例如約10秒。含矽前驅物的供應時間可為約15秒至約40秒，例如約30秒。含氮前驅物的供應時間可為約10秒至約30秒，例如約20秒。在沉積製程期間施加RF功率的情況下，RF功率可為約50W至約300W，在13.56MHz的頻率下操作。經沉積應力源層147具有約10原子%或更少的氫含量，諸如約5%或更少，例如約1%至約4%。
在一些實施例中，應力源層147藉由基於ALD的製程(例如，PEALD)形成，該製程在約550攝氏度 或之下的溫度下執行，例如約450攝氏度或之下的溫度，諸如約350攝氏度至約400攝氏度。較低的溫度可防止應力源層147中的氫損失，否則將影響後續退火製程期間待施加至結晶區151(第10圖)的拉伸應力。具體地，整個基於ALD的製程執行至少3小時或更長時間，例如至少約4小時或更長時間。在一個實施例中，應力源層147藉由電漿增強原子層沉積製程在約400攝氏度的溫度下用約4.5小時形成。已觀察到，在PAI製程139之後，非晶化區141可具有粗糙的、基本圓形輪廓，且由於由PAI製程139引起的損傷，非晶-結晶介面係不規則的。在第8圖中所示的一個實例中，諸如區域121處介面的非晶-結晶介面在PAI製程139之後具有第一粗糙度。PAI引起之粗糙度在後續再結晶製程期間可導致不均勻的錯位。與基於CVD的製程(例如，PECVD或CVD)相比，使用基於ALD的製程用4小時或更長的持續時間形成應力源層147係有利的，因為使用基於CVD的沉積製程沉積的應力源層具有更快的沉積速度，從而經沉積應力源層可在不穩定的薄膜應力下形成，且非晶-結晶介面可不具有足夠的時間來恢復至平滑輪廓，導致以不均勻的方式自粗糙及不均勻之非晶-結晶介面再生長出非所需矽。因此，結晶缺陷(例如，錯位)形成有不均勻深度，在有些情況下甚至缺失。相比之下，基於ALD的製程的低溫、長處理時間確保在應力源層147形成期間，非晶化區141的粗糙且不均勻的非晶-結晶介面經再結晶或由熱能恢復。因此，在後續再結晶製 程之前，可獲得光滑的非晶-結晶介面。在一些實施例中，在應力源層147形成之後，非晶化區141被轉換成具有基本方形輪廓。在第9圖中所示的一個實例中，非晶-結晶介面(諸如區域123處的介面)具有小於第一粗糙度的第二粗糙度。在一些實施例中，第二粗糙度與第一粗糙度處於約1：8至約1：50的比率，諸如約1：10至約1：30，例如約1：20。本文討論的術語「粗糙度」係指輪廓高度偏離中心線的絕對值的算術平均數，記錄於評估長度內。光滑的非晶-結晶介面改善了形成於非晶化區141中的錯位的均勻性。
實例
在一個例示性實施例中，應力源層147係使用上述電漿增強原子層沉積製程在反應室內氧化層145上形成的。製程條件之實例如下所示。
Figure 111129410-A0305-02-0020-1
在第10圖中，在氧化層145上形成應力源層147之後，在半導體元件結構100上執行退火製程149。退火製程149導致非晶化區141再結晶。退火製程149可係任何適合的熱製程，諸如快速熱退火(rapid thermal annealing，RTA)製程、毫秒熱退火(millisecond thermal annealing，MSA)製程、微秒熱退火(microsecond thermal annealing，μSA)製程、雷射退火製程、或其他退火製程。在一些實施例中，使用尖峰RTA執行退火製程149，尖峰RTA將半導體元件結構100加熱至約900攝氏度至約1100攝氏度之間的退火溫度，持續約1秒至約10秒。退火製程149可包括預熱階段，其在約400攝氏度至約620攝氏度範圍內的溫度下加熱半導體元件結構100約20秒至約80秒的持續時間。在退火製程149之後，冷卻半導體元件結構100。作為退火製程151的結果，非晶化區141再結晶以形成具有自應力源層147獲得的記憶應力的結晶區151。具有(100)平面的表面上的生長速度通常高於具有(110)平面的表面上的生長速度。在再結晶期間，來自應力源層147的穩定薄膜應力延緩了具有(100)平面的非晶化區的再生長速度，允許非晶化區141在不同晶面上的均勻再生長速度(即，(100)平面及(110)平面上的生長速度基本相同)。
在退火製程149期間，隨著非晶化區141再結晶，在結晶區151中形成錯位153a、153b。再結晶開始於非晶化區141與矽基材102之間的介面處。當非晶化區141的再結晶底部部分(具有晶面(100))與非晶化區141的再結晶側部分(具有晶面(110))合併時，形成錯位153a、153b。因此，錯位153a、153b沿以相反方向傾斜的錯位面延伸。錯位153a、153b基本對稱，且錯位平面之間 的角度可在約20度至約65度的範圍內，例如約40度至約50度。在一些實施例中，錯位153a、153b在夾止點155處開始形成，夾止點155在結晶區151中自鰭片108a、108b的頂表面量測的深度D3處。深度D3可在約5nm至約80nm的範圍內，例如約20nm至約30nm。深度D3越深，待產生於通道區的應力越低。在一些實施例中，錯位153a、153b在區域101A處所有元件中以一致的深度D3形成。錯位153a、153b與緊鄰的犧牲閘極堆疊128之間的距離D4亦影響通道應力。距離D4越大，待產生於通道區中的應力越低。在一些實施例中，距離D4小於約10nm，諸如約7nm或之下，例如約-2nm至約5nm。
夾止點155根據設計規範形成，且係退火製程149的功能。在一些實施例中，退火製程149經執行(例如，藉由控制預熱階段的溫度)使得夾止點155不形成於通道區(例如，犧牲閘極堆疊128之下的鰭片108a、108b)內。在一些實施例中，夾止點155具有約1nm至約10nm(例如約2nm至約5nm)的水平緩衝區158h，及約1nm至約20nm(例如約3nm至約10nm)的垂直緩衝區158v。在隔離區131與結晶區151的一部分過於接近或與之接觸的一些情況下，可在與隔離區131接觸的結晶區151中形成單個錯位(例如，153a)，如第10圖中所示。
在第11圖中，應力源層147及氧化層145經移 除。應力源層147及氧化層145可藉由一或多個蝕刻製程移除，蝕刻製程可係乾式蝕刻、濕式蝕刻、或其組合。由於結晶區151記住了由應力源層147引起的應力，因此當應力源層147經移除時，結晶區151保持其應力晶格組態。
在第12圖中，移除結晶區151的部分以形成溝槽157。諸如經圖案化遮罩層137的經圖案化遮罩層159可沉積於區域101B處犧牲閘極堆疊128、S/D磊晶特徵152、及鰭片108a、108b上，同時區域101A處犧牲閘極堆疊128及結晶區151經曝光。結晶區151的部分的移除可藉由蝕刻製程來執行，蝕刻製程可為乾式蝕刻、濕式蝕刻、或其組合。蝕刻製程選擇性地移除結晶區151中再結晶矽的部分，但不移除犧牲閘極堆疊128及閘極間隔物140。溝槽157可具有小於深度D2(第8圖)的深度D5。在一些實施例中，深度D5在約2nm至約60nm的範圍內，例如約5nm至約20nm。蝕刻製程可移除錯位153a、153b的部分。在一些實施例中，結晶區151的部分之移除經執行，使得錯位153a、153b的一部分保留在結晶區151中。剩餘錯位153a、153b作為種晶，用於在後續待形成於溝槽157中的S/D磊晶特徵(第13圖中之S/D磊晶特徵154)中形成錯位。
在第13圖中，移除經圖案化遮罩層159，且在溝槽157(第12圖)中形成源極/汲極(source/drain，S/D)磊晶特徵154。或者，可在移除經圖案化遮罩層159之前， 在溝槽157中形成S/D磊晶特徵154。可使用諸如灰化或蝕刻製程的任何適合製程移除經圖案化遮罩層159。在區域101A為NMOS區域的情況下，各個S/D磊晶特徵154可包括一或多層的Si、SiP、SiC、SiCP、SiAs、或III-V族材料(InP、GaAs、AlAs、InAs、InAlAs、InGaAs)。在一些實施例中，各個S/D磊晶特徵152包括兩層或兩層以上的Si、SiP、SiC、SiCP、或III-V族材料，且各個層可具有不同的矽濃度。各個S/D磊晶特徵152可包括N型摻雜劑，諸如磷(P)、砷(As)、或其他適合的N型摻雜劑。S/D磊晶特徵152可藉由任何適合的方法形成，諸如CVD、CVD磊晶、MBE、或其他適合的方法。S/D磊晶特徵154可各具有高於鰭片108a、108b的頂部的一位準處的頂表面。在一些實施例中，S/D磊晶特徵154可形成有錯位153a'、153b'，錯位153a'、153b'自結晶區151中錯位153a、153b'發展而來，且延伸至S/D磊晶特徵154中。錯位153a'、153b'在S/D磊晶特徵152中施加拉伸應力，其提高了通道區中的載流子移動率，從而提高了區域101A處NMOS元件的元件性能。
在第14圖中，在半導體元件結構100的經曝光表面上共形地形成接觸蝕刻終止層(contact etch stop layer，CESL)160。CESL 160覆蓋犧牲閘極堆疊128的側壁、絕緣材料112、S/D磊晶特徵152、154及隔離區131。在一些實施例中，CESL 160亦與結晶區151 的一部分接觸。CESL 160可包括含氧材料或含氮材料，諸如氮化矽、碳氮化矽、氧氮化矽、氮化碳、氧化矽、碳氧化矽或類似物、或其組合物，且可藉由CVD、PECVD、ALD、或任何適合的沉積技術形成。接下來，在CESL 160上形成第一層間介電質(interlayer dielectric，ILD)162。用於ILD層162的材料可包括包含Si、O、C、及/或H的化合物，諸如正矽酸乙酯(TEOS)氧化物、無摻雜矽酸鹽玻璃、氧化矽、或摻雜氧化矽，諸如硼磷矽玻璃(BPSG)、熔融石英玻璃(FSG)、磷矽玻璃(PSG)、硼矽玻璃(BSG)、及/或其他適合的介電材料。ILD層162可藉由PECVD製程或其他適合的沉積技術沉積。在一些實施例中，在形成ILD層162之後，半導體元件結構100可經受熱處理以退火ILD層162。
在第15圖中，在形成ILD 162之後，執行諸如CMP製程的平坦化製程，以曝光犧牲閘電極層132(第14圖)。平坦化製程移除安置於犧牲閘極堆疊128上的ILD層162及CESL 160的部分。平坦化製程亦可移除遮罩結構134。接下來，遮罩結構134(若在CMP製程期間未移除)、犧牲閘電極層132(第14圖)、及犧牲閘極介電層130(第14圖)經移除。犧牲閘電極層132及犧牲閘極介電層130可藉由一或多個蝕刻製程(諸如乾式蝕刻製程、濕式蝕刻製程、或其組合)移除。一或多個蝕刻製程選擇性地移除犧牲閘電極層132及犧牲閘極介電層130，而不會實質性地影響閘極間隔物140、CESL 160、 及ILD層162。犧牲閘電極層132及犧牲閘極介電層130的移除曝光了通道區中的鰭片108a、108b的頂部部分。
在第16圖中，形成了替換閘極結構177。替換閘極結構177可包括形成於閘極介電層166上的閘極介電層166及閘電極層168。閘極介電層166經形成且與經曝光鰭片108a、108b及閘極間隔物140接觸，閘極介電層166可包括一或多個介電層，且可包括與犧牲閘極介電層130相同的材料(多種)。在一些實施例中，閘極介電層166可藉由一或多個ALD製程或其他適合製程沉積。閘電極層168可包括一或多層的導電材料，諸如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、AlTi、AlTiO、AltiC、AlTiN、TaCN、TaC、TaSiN、金屬合金、其他適合材料、及/或其組合。對於區域101A中NMOS元件，閘電極層168可為AlTiO、AlTiC、或其組合物。對於區域101B中PMOS元件，閘電極層168可為AlTiO、AlTiC、AlTiN、或其組合物。閘電極層168可藉由PVD、CVD、ALD、電鍍、或其他適合的方法形成。
可選地，執行金屬閘極回蝕(metal gate etching back，MGEB)製程以移除閘極介電層166及閘電極層168的部分。MGEB製程可係採用一或多種蝕刻劑的電漿蝕刻製程，諸如含氯氣體、含溴氣體、及/或含氟氣體。在MGEB製程之後，閘電極層168的頂表面可低於閘極介電層166的頂表面。在一些實施例中，回蝕閘極 間隔物140的部分，使得閘極間隔物140的頂表面高於閘極介電層166及閘電極層168的頂表面。接著，由於MGEB製程而形成於閘極介電層166及閘電極層168之上的溝槽填充有自對準接觸(self-aligned contact，SAC)層179。SAC層179可由具有不同於CESL 160的蝕刻選擇性的任何介電材料形成，且在後續金屬觸點的溝槽及通孔圖案化期間用作蝕刻終止層。接著執行CMP製程以移除SAC層179的多餘沉積，直到ILD層162的頂表面經曝光。
在第17圖中，移除安置於替換閘極結構177兩側上的ILD層162及CESL 160的部分。ILD層162及CESL 160的部分之移除形成分別曝光S/D磊晶特徵152、154的接觸開口。在一些實施例中，移除經曝光S/D磊晶特徵152、154的上部部分。導電特徵172(即，S/D觸點)接著形成於S/D磊晶特徵152、154上方的觸點開口中。導電特徵172可包括導電材料，諸如Ru、Mo、Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN中之一或多者。導電特徵172可藉由任何適合的製程形成，諸如PVD、CVD、ALD、電鍍、或其他適合的方法。矽化物層170可形成於各個S/D磊晶特徵152、154與導電特徵172之間，如第14A圖至第14D圖中所示。矽化物層170將S/D磊晶特徵152、154導電耦合至導電特徵172。矽化物層170係金屬或金屬合金矽化物，且金屬包括貴金屬、難熔金屬、稀土金屬、其合金、或其組合物。對於n通道 FET，矽化物層170可包括TiSi、CrSi、TaSi、MoSi、ZrSi、HfSi、ScSi、Ysi、HoSi、TbSi、GdSi、LuSi、DySi、ErSi、YbSi、或其組合物中之一或多者。對於p通道FET，矽化物層170可包括NiSi、CoSi、MnSi、Wsi、FeSi、RhSi、PdSi、RuSi、PtSi、IrSi、OsSi、或其組合物中之一或多者。一旦形成導電特徵172，則在半導體元件結構100上執行諸如CMP的平坦化製程，直到SAC層179(若使用)的頂表面曝光。
互連結構174形成於半導體元件結構100上方。互連結構174可包括一或多個層間介電質及形成於各個層間介電質中的複數個互連特徵(未顯示，諸如導電通孔及接線)。互連特徵可包括W、Ru、Co、Cu、Ti、TiN、Ta、TaN、Mo、Ni、或其組合物或由其形成。層間介電質可由與ILD層162的相同材料形成。電源軌(未顯示)可經由S/D觸點(例如，導電特徵172)及互連特徵與S/D磊晶特徵152、154電連接。根據區域101A、101B中元件的應用及/或導電型，可饋送正電壓(VDD)或負電壓(VSS)(即接地或零電壓)至電源軌。
本揭露的實施例提供了在FinFET元件的閘極結構之間的源極及汲極區中形成錯位的機制，以提高載流子的移動率。錯位係藉由首先非晶化源極及汲極區、在非晶化源極及汲極區上方形成應力源層、且接著再結晶源極及汲極區而形成的。具體地，藉由基於ALD的製程形成應力源層，製程持續時間足以平滑非晶化源極及汲極區的粗糙 及不均勻之非晶/結晶介面。光滑的非晶/結晶介面改善了在後續退火製程期間待形成於非晶化源極及汲極區141中的錯位的均勻性。均勻錯位在源極及汲極區(及待在其中形成的S/D磊晶特性)中施加拉伸應力，這提高了通道區中的載流子移動率，從而提高了元件性能。
在一個實施例中，提供了一種半導體元件結構的形成方法。方法包括在半導體鰭片的一部分上方形成犧牲閘極結構；在犧牲閘極結構的相對側上形成閘極間隔物；在未由犧牲閘極結構及閘極間隔物覆蓋的半導體鰭片中形成非晶化區，其中非晶化區具有第一粗糙度的非晶-結晶介面；在非晶化區上方形成應力源層，其中應力源層的形成將非晶-結晶介面自第一粗糙度再結晶為小於第一粗糙度的第二粗糙度；及使非晶化區經受退火製程以將非晶化區再結晶為結晶區，且結晶區包含錯位。於一些實施方式中，第二粗糙度與第一粗糙度處於約1：10至1：30的一比率。於一些實施方式中，應力源層藉由一電漿增強原子層沉積製程來形成。於一些實施方式中，電漿增強原子層沉積製程在約400攝氏度的一溫度下執行至少4個小時。於一些實施方式中，方法，進一步包含在犧牲閘極結構與應力源層之間形成一氧化層。於一些實施方式中，退火製程包括一預熱階段，將非晶化區加熱至約400攝氏度至約620攝氏度的一溫度。於一些實施方式中，退火製程係將非晶化區加熱至約900攝氏度與約1100攝氏度之間的一溫度的一尖峰退火。於一些實施方式中，半導體元件結構的形成方 法進一步包含在使非晶化區經受一退火製程之後，移除第一錯位及結晶區的多個部分以形成一溝槽；以及在溝槽中磊晶形成一源極/汲極磊晶特徵，源極/汲極磊晶特徵形成有自第一錯位延伸的一第二錯位。
在另一實施例中，提供了一種半導體元件結構的形成方法。方法包括自具有第一區域及第二區域的基材形成半導體鰭片；分別在第一區域及第二區域的半導體鰭片的一部分上方形成第一犧牲閘極結構及第二犧牲閘極結構；在第一犧牲閘極結構的相對側上的半導體鰭片中形成非晶化區，其中非晶化區具有基本圓形的輪廓；在第一犧牲閘極結構及第二犧牲閘極結構以及非晶化區上方形成應力源層，其中應力源層藉由基於ALD的製程形成，製程持續一段時間，使得非晶化區自基本圓形輪廓轉換成基本方形輪廓；對基材進行退火，使得非晶化區再結晶，以形成具有第一錯位的結晶區；在結晶區中形成凹槽，且在凹槽中形成源極/汲極磊晶特徵，其中源極/汲極磊晶特徵形成有自第一錯位延伸的第二錯位。於一些實施方式中，基於原子層沉積製程係一電漿增強原子層沉積製程。於一些實施方式中，電漿增強原子層沉積製程在約350攝氏度至約400攝氏度之一溫度範圍內執行至少4個小時或更長時間。於一些實施方式中，半導體元件結構的形成方法進一步包含在結晶區中形成一凹槽之前，移除應力源層。於一些實施方式中，半導體元件結構的形成方法進一步包含在凹槽中形成一源極/汲極磊晶特徵之後，在源極/汲極磊晶特徵上 形成一接觸蝕刻終止層，其中接觸蝕刻終止層與結晶區之一部分接觸。於一些實施方式中，半導體元件結構的形成方法進一步包含在犧牲閘極結構與應力源層之間形成一氧化層。於一些實施方式中，氧化層具有一第一厚度且應力源層具有一第二厚度，且第一厚度與第二厚度處於約1：8至約1：20的一比率。於一些實施方式中，應力源層的材質為碳化矽。於一些實施方式中，應力源層的材質為碳化硼。
在又另一實施例中，提供了一種半導體元件結構的形成方法。方法包括在半導體鰭片的一部分上方形成犧牲閘極結構；在犧牲閘極結構的相對側上形成閘極間隔物；在未由犧牲閘極結構及閘極間隔物覆蓋的半導體鰭片中形成非晶化區，其中非晶化區具有第一粗糙度的非晶-結晶介面；在犧牲閘極結構及非晶化區上形成氧化層；藉由使氧化層經受沉積循環，在反應室中氧化層上形成應力源層，沉積循環包含將氧化層曝光於含矽前驅物以形成矽單層，自反應室移除含矽前驅物，將矽單層曝光於氮自由基，及自反應室中移除氮自由基，其中沉積循環將非晶-結晶介面自第一粗糙度再結晶為小於第一粗糙度的第二粗糙度；以及使非晶化區經受退火製程以將非晶化區再結晶為結晶區，且結晶區包含錯位。於一些實施方式中，第二粗糙度與第一粗糙度處於約1：10至約1：30的一比率。於一些實施方式中，沉積循環在約400攝氏度的一溫度下執行至少4小時或更長時間。
前述內容概述若干實施例的特徵，使得熟習此項技 術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭露的精神及範疇。
100:半導體元件結構
101A:區域
101B:區域
102:基材
108a:鰭片
108b:鰭片
112:絕緣材料
120:STI區
128:犧牲閘極堆疊
130:犧牲閘極介電層
132:犧牲閘電極層
134:遮罩結構
A-A:線

Claims (10)

  1. 一種半導體元件結構的形成方法，包含：在一半導體鰭片的一部分上方形成一犧牲閘極結構；在該犧牲閘極結構的相對側上形成一閘極間隔物；在未由該犧牲閘極結構及該閘極間隔物覆蓋的該半導體鰭片中形成一非晶化區，其中該非晶化區具有一第一粗糙度的一非晶-結晶介面；在該非晶化區上方形成一應力源層，其中該應力源層之該形成將該非晶-結晶介面自該第一粗糙度再結晶為小於該第一粗糙度的一第二粗糙度；以及使該非晶化區經受一退火製程，以將該非晶化區再結晶為一結晶區，且該結晶區包含一第一錯位。
  2. 如請求項1所述之方法，其中該第二粗糙度與該第一粗糙度處於約1：10至1：30的一比率。
  3. 如請求項1所述之方法，進一步包含：在使該非晶化區經受一退火製程之後，移除該第一錯位及該結晶區的多個部分以形成一溝槽；以及在該溝槽中磊晶形成一源極/汲極磊晶特徵，該源極/汲極磊晶特徵形成有自該第一錯位延伸的一第二錯位。
  4. 一種半導體元件結構的形成方法，包含：自具有一第一區域及一第二區域的一基材形成一半導體 鰭片；分別在該第一區域及該第二區域處該半導體鰭片的一部分上方形成一第一犧牲閘極結構及一第二犧牲閘極結構；在該半導體鰭片中該第一犧牲閘極結構的相對側上形成多個非晶化區，其中該些非晶化區具有一基本圓形輪廓；在該第一犧牲閘極結構及該第二犧牲閘極結構以及該非晶化區上方形成一應力源層，其中該應力源層藉由一基於原子層沉積的製程形成，該製程持續一段時間，使得該非晶化區自該基本圓形輪廓轉換成一基本方形輪廓；退火該基材，使得該非晶化區再結晶，以形成具有一第一錯位的多個結晶區；在該些結晶區中形成一凹槽；以及在該凹槽中形成一源極/汲極磊晶特徵，其中該源極/汲極磊晶特徵形成有自該第一錯位延伸的一第二錯位。
  5. 如請求項4所述之方法，其中該基於原子層沉積製程係一電漿增強原子層沉積製程。
  6. 如請求項4所述之方法，進一步包含：在該些結晶區中形成一凹槽之前，移除該應力源層。
  7. 如請求項6所述之方法，進一步包含：在該凹槽中形成一源極/汲極磊晶特徵之後，在該源極/汲極磊晶特徵上形成一接觸蝕刻終止層，其中該接觸蝕刻 終止層與該些結晶區之一部分接觸。
  8. 如請求項4所述之方法，進一步包含：在該犧牲閘極結構與該應力源層之間形成一氧化層。
  9. 一種半導體元件結構的形成方法，包含：在一半導體鰭片的一部分上方形成一犧牲閘極結構；在該犧牲閘極結構的相對側上形成一閘極間隔物；在未由該犧牲閘極結構及該閘極間隔物覆蓋的該半導體鰭片中形成一非晶化區，其中該非晶化區具有一第一粗糙度的一非晶-結晶介面；在該犧牲閘極結構及該非晶化區上形成一氧化層；藉由使該氧化層經受一沉積循環，在一反應室中該氧化層上形成一應力源層，該沉積循環包含將該氧化層曝光於一含矽前驅物以形成一矽單層，自該反應室移除該含矽前驅物，將該矽單層曝光於多個氮自由基，及自該反應室移除該些氮自由基，其中該沉積循環將該非晶-結晶介面自該第一粗糙度再結晶為小於該第一粗糙度的一第二粗糙度；以及使該非晶化區經受一退火製程，以將該非晶化區再結晶為一結晶區，且該結晶區包含一錯位。
  10. 如請求項9所述之方法，其中該沉積循環在約400攝氏度的一溫度下執行至少4小時或更長時間。
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