TWI853571B - 正反器以及製作正反器的方法 - Google Patents

Abstract

本揭露提供一種正反器以及製作正反器的方法。正反器 包括：第一類型的第一組電晶體，位於第一列中；以及第二類型的第二組電晶體，位於第二列中。第二類型不同於第一類型。第一組電晶體及第二組電晶體包括第一主鎖存電路及第二主鎖存電路。第一主鎖存電路與第二主鎖存電路在第一方向上彼此分開第一距離。第一主鎖存電路及第二主鎖存電路的第一輸出訊號是第一主鎖存電路及第二主鎖存電路的第一輸入訊號。第一主鎖存電路及第二主鎖存電路的第二輸出訊號是第一主鎖存電路及第二主鎖存電路的第二輸入訊號。

Description

正反器以及製作正反器的方法

本揭露是有關於一種正反器以及製作正反器的方法。

積體電路(integrated circuit，IC)微型化的近期趨勢已使得出現消耗較少電力但以更高速度提供更多功能性的較小的裝置。微型化過程亦已使得出現更嚴格的設計及製造規範以及可靠性挑戰。各種電子設計自動化(electronic design automation，EDA)工具產生積體電路的標準胞元佈局設計並對所述標準胞元佈局設計進行最佳化及驗證，同時確保滿足標準胞元佈局設計及製造規範。

在本揭露的一些實施例中，正反器包括第一類型的第一組電晶體以及第二類型的第二組電晶體。第一類型的第一組電晶體位於第一列中。第一列在第一方向上延伸。第二類型的第二組電晶體位於第二列中。第二列在第一方向上延伸並且在不同於第 一方向的第二方向上與第一列分開。第二類型不同於第一類型。第一組電晶體及第二組電晶體包括第一主鎖存電路及第二主鎖存電路。第一主鎖存電路與第二主鎖存電路在第一方向上彼此分開第一距離。第一主鎖存電路及第二主鎖存電路的第一輸出訊號是第一主鎖存電路及第二主鎖存電路的第一輸入訊號。第一主鎖存電路及第二主鎖存電路的第二輸出訊號是第一主鎖存電路及第二主鎖存電路的第二輸入訊號。

在本揭露的一些實施例中，正反器包括第一類型的第一組電晶體、第二類型的第二組電晶體、第二類型的第三組電晶體以及第一類型的第四組電晶體。第一類型的第一組電晶體位於第一列中。第一列在第一方向上延伸。第二類型的第二組電晶體位於第二列中。第二列在第一方向上延伸並且在不同於第一方向的第二方向上與第一列分開。第二類型不同於第一類型。第三組電晶體位於第三列中。第三列在第一方向上延伸並且在第二方向上與第一列及第二列分開。第四組電晶體位於第四列中。第四列在第一方向上延伸並且在第二方向上與第一列、第二列及第三列分開。第一組電晶體及第二組電晶體包括第一主鎖存電路及第一從鎖存電路，並且第一主鎖存電路與第一從鎖存電路在第一方向上彼此分開至少第一距離。第三組電晶體及第四組電晶體包括第二從鎖存電路及第二主鎖存電路，並且第二從鎖存電路與第二主鎖存電路在第一方向上彼此分開至少第二距離。第一主鎖存電路與第一從鎖存電路耦接在一起，並且第二主鎖存電路與第二從鎖存 電路耦接在一起。

在本揭露的一些實施例中，製作正反器的方法包括：在第一列中形成第一類型的第一組電晶體，第一列在第一方向上延伸；在第二列中形成第二類型的第二組電晶體，第二列在第一方向上延伸並且在不同於第一方向的第二方向上與第一列分開，第二類型不同於第一類型，其中第一組電晶體及第二組電晶體包括第一主鎖存電路及第二主鎖存電路，並且第一主鎖存電路與第二主鎖存電路在第一方向上彼此分開第一距離；在第三列中形成第二類型的第三組電晶體，第三列在第一方向上延伸；在第四列中形成第一類型的第四組電晶體，第四列在第一方向上延伸並且在第二方向上與第三列分開，其中第三組電晶體及第四組電晶體包括第一從鎖存電路及第二從鎖存電路，並且第一從鎖存電路與第二從鎖存電路在第一方向上彼此分開第二距離；將第一主鎖存電路與第二主鎖存電路電性耦接在一起；以及將第一從鎖存電路與第二從鎖存電路電性耦接在一起。

100、300、400、500:積體電路

100A、100B、200B、200C、200D、200E、300A、300B、300C、300D、300E、400B、400C、400D、400E、500B、500C、500D、500E:部分

102:時脈緩衝器

102a、102b、104a、104b:反相器

106:反相器/掃描電路

108:多工器

110:掃描電路

111、111-L、111_R、114、114a、114b:堆疊閘極電路

112、116:鎖存電路

118:輸出電路

200:積體電路/佈局設計/佈局

200A、400A、500A:平面佈局圖

201:胞元

201a、201b、201c、201d、301、301a、301b、301c、301d:胞元邊界

201e、301e:線

202:主動區佈局圖案/主動區圖案

202a、202b、202c、202d:主動區佈局圖案/主動區圖案/主動區

203a、203b:虛設閘極圖案/閘極圖案

204、204a、204b~204q、204r:閘極圖案

205、205a、205b~205n、205o:複晶矽切割特徵圖案

206、206a、206b~206r、206s:接觸圖案

209、209a、209b~209e、210、210a、210b~210e:接觸切割特徵圖案

212、212a、214、214a、216、216a、218、218a:通孔圖案

220、220a、222、222a:導電特徵圖案

302、302a、302b、302c、302d、502、502a、502b、502c、502d:主動區

303:虛設閘極/閘極

303a、303b:虛設閘極

304、304a、304a1、304a2、304b、304b1、304b2、304b3、304b4、304c、304c1、304c2、304d、304d1、304d2、304e、304e1、304e2、304e3、304e4、304f、304f1、304f2、304g、304g1、304g2、304h、304h1、304h2、304i、304i1、304i2、304i3、304i4、304j、304j1、304j2、304k、304k1、304k2、304k3、304l、304l1、304l2、304m、304m1、304m2、304n、304n1、304n2、304n3、304n4、304o、304o1、304o2、304p、304p1、304p2、304q、304q1、304q2、304q3、304q4、304r、304r1、304r2、504、504a、504b~504w、504x:閘極

305、305a:閘極結構

306、306a1、306a2、306b1、306b2、306b3、306c1、306c2、306c3、306c4、306d1、306d2、306e1、306e2、306e3、306e4、306f1、306f2、306f3、306g1、306g2、306g3、306g4、306h1、306h2、306h3、306i1、306i2、306i3、306j1、306j2、306j3、306k1、306k2、306k3、306k4、306l1、306l2、306m1、306m2、306m3、306m4、306n1、306n2、306n3、306o1、306o2、306o3、306o4、306p1、306p2、306q1、306q2、306q3、306q4、306r1、306r2、306r3、306s1、306s2、 309、309a、309b、309c、309d、309e、310、310a、310b、310c、310d、310e、506、506a、506b~506x、506y:接觸件

312、312a、314、314a、316、316a、318、318a:通孔

320、320a、322、322a:導體

390:基板

600A、600B、700、800:方法

602、604、606、608、610、612、614、632、634、636、638、640、702、704、802、804、806、808、810:操作

900:系統

902:硬體處理器/處理器

904:非暫時性電腦可讀取儲存媒體/電腦可讀取儲存媒體/儲存媒體/記憶體

906:電腦程式碼/可執行指令

908:匯流排

910:輸入/輸出(I/O)介面

912:網路介面

914:網路

916:佈局設計

918:使用者介面

920:製作工具

1000:積體電路(IC)製造系統/製造系統/系統

1020:設計機構/設計團隊

1022:IC設計佈局/設計佈局/IC設計

1030:罩幕機構

1032:罩幕資料準備/資料準備

1034:罩幕製作

1040:IC製作廠/IC製造商/製作商

1042:半導體晶圓/晶圓

1045:罩幕(光罩或罩版)/基板

1052:晶圓製作工具/製作工具

1060:IC裝置

A-A’:平面

CLK_L、CLK_R、DATA PATH、ML_L、ML_R、SL_L、SL_R:區

clkb1、clkb2、clkbb1、clkbb2:節點/時脈訊號

clkb1’、clkb2’、clkbb1’、clkbb2’:時脈訊號/訊號

CP、D、ml1_a、ml1_bx、ml2_a、ml2_bx、mx1、Q、se、seb、si、sl1_ax、sl1_b、sl2_ax、sl2_b:節點

cp、cp’:時脈訊號

D’:資料訊號

D1a、D2a、D3a、D4a:距離

ml1_a’、ml2_a’、mx1’、sl1_ax’、sl2_ax’:訊號

NF1a、NF1b、NF2b:鰭

NS1a、NS1b、NS2b:奈米片

P1:第一時脈區

P1a、P1b、P2a、P2b:時脈區

P2:第二時脈區

P3:第一主鎖存區

P4:第二主鎖存區

P5:第一從鎖存區

P6:第二從鎖存區

P7、P7a、P7b、P7c、P7d:資料輸入/掃描邏輯區

Q’:輸出訊號

ROW1:第一列/列

ROW2:第二列/列

se’:掃描致能訊號

T1、T2、T3、T4、T5、T6、T7、T8、T9a、T9b、T10a、T10b、T11a、T11b、T12a、T12b、T13、T14、T15、T16、T17a、T17b、T18a、T18b、T19a、T19b、T20a、T20b、T21a、T21b、T22a、T22b、T23a、T23b、T24a、T24b、T25、T26、T27a、T27b、T28a、T28b、T29a、T29b、T30a、T30b、T31、T32、T33、T34、T35a、T35b、T36a、T36b、T37a、T37b、T38a、T38b、T39、T40、T41、T42:電晶體

VDD:電壓供應器/供應電壓

VSS:參考電壓供應器/參考供應電壓

W1a、W1b、W2b:寬度

X:第一方向

Y:第二方向

Z:方向軸

結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1A是根據一些實施例的積體電路的方塊圖。

圖1B是根據一些實施例的積體電路的電路圖。

圖1C是根據一些實施例的積體電路的電路圖。

圖2A是根據一些實施例的積體電路的平面佈局圖的圖式。

圖2B至圖2E是根據一些實施例的積體電路的佈局設計的圖式。

圖3A至圖3F是根據一些實施例的積體電路的圖式。

圖4A是根據一些實施例的積體電路的平面佈局圖的圖式。

圖4B至圖4E是根據一些實施例的積體電路的圖式。

圖5A是根據一些實施例的積體電路的平面佈局圖的圖式。

圖5B至圖5E是根據一些實施例的積體電路的圖式。

圖6A至圖6B是根據一些實施例的形成或製造積體電路的方法的流程圖。

圖7是根據一些實施例的製造IC裝置的方法的流程圖。

圖8是根據一些實施例的產生積體電路的佈局設計的方法的流程圖。

圖9是根據一些實施例的用於設計IC佈局設計及製造IC電路的系統的示意圖。

圖10是根據本揭露的至少一個實施例的IC製造系統以及與其相關聯的IC製造流程的方塊圖。

以下揭露內容提供用於實施所提供標的物的特徵的不同 實施例或實例。以下闡述組件、材料、值、步驟、佈置或類似要素的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。預期存在其他組件、材料、值、步驟、佈置或類似要素。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

根據一些實施例，正反器包括位於第一列中的第一類型的第一組電晶體。在一些實施例中，第一列在第一方向上延伸。

在一些實施例中，正反器更包括位於第二列中的第二類型的第二組電晶體。在一些實施例中，第二列在第一方向上延伸，並且在不同於第一方向的第二方向上與第一列分開。在一些實施 例中，第二類型不同於第一類型。

在一些實施例中，第一組電晶體及第二組電晶體包括第一主鎖存電路及第二主鎖存電路。在一些實施例中，第一主鎖存電路及第二主鎖存電路的第一輸出訊號是第一主鎖存電路及第二主鎖存電路的第一輸入訊號。在一些實施例中，第一主鎖存電路及第二主鎖存電路的第二輸出訊號是第一主鎖存電路及第二主鎖存電路的第二輸入訊號。

在一些實施例中，第一主鎖存電路與第二主鎖存電路在第一方向上彼此分開第一距離。

在一些實施例中，將第一主鎖存電路與第二主鎖存電路在第一方向上彼此分開第一距離藉此降低了正反器對由一或多個電離粒子(電子、離子、光子等)撞擊正反器內的一或多個敏感節點而引起的單事件翻轉(single-event upset，SEU)或單事件錯誤(single-event error，SEE)的敏感度，因此相較於其他方法提高了正反器的可靠性及準確性。

圖1A至圖1C是根據一些實施例的積體電路100的圖式。在一些實施例中，積體電路100是正反器電路。在一些實施例中，積體電路100是多位元正反器(multi-bit flip-flop，MBFF)電路。

圖1A是根據一些實施例的積體電路100的方塊圖。圖1B是根據一些實施例的積體電路100的電路圖的部分100A。圖1C是積體電路100的電路圖的部分100B，為便於說明而對所述部 分100B進行了簡化。

部分100A與部分100B中的每一者包括彼此相同的元件，但為便於說明，在部分100A或部分100B中標記的一些元件在對應的部分100B或部分100A中未予標記。

積體電路100是正反器電路。積體電路100被配置成至少接收資料訊號D’或掃描傳入訊號(scan in signal)si’，並被配置成輸出輸出訊號Q’。在一些實施例中，資料訊號D’是資料輸入訊號。在一些實施例中，掃描傳入訊號si’是掃描輸入訊號。在一些實施例中，輸出訊號Q’是至少資料訊號D’或掃描傳入訊號si’的儲存狀態。使用正反器電路進行說明，但其他類型的電路亦在本揭露的範圍內。

積體電路100包括時脈緩衝器102、反相器106、掃描電路110、鎖存電路112、堆疊閘極電路114、鎖存電路116及輸出電路118。

在一些實施例中，具有相同名稱的節點耦接在一起，但為便於說明未予示出。

時脈緩衝器102的輸入端子被配置成在節點cp上接收時脈訊號cp’。在本揭露中，對應節點的訊號利用與所述對應節點相同的符號來表示，只是訊號更包括單引號(例如，’)符號。舉例而言，時脈訊號cp’對應於節點cp的訊號。

時脈緩衝器102的輸出端子被配置成輸出時脈訊號clkb1’、時脈訊號clkbb1’、時脈訊號clkb2’及時脈訊號clkbb2’。 在一些實施例中，時脈訊號clkb1’是自時脈訊號cp’進行反相，反之亦然。在一些實施例中，時脈訊號clkbb1’是自時脈訊號clkb1’進行反相，反之亦然。在一些實施例中，時脈訊號clkb2’是自時脈訊號cp’進行反相，反之亦然。在一些實施例中，時脈訊號clkbb2’是自時脈訊號clkb2’進行反相，反之亦然。

時脈緩衝器102包括耦接至反相器104a的反相器102a。時脈緩衝器102更包括連接至反相器104b的反相器102b。

反相器102a的輸入端子被配置成在節點cp上接收時脈訊號cp’。在一些實施例中，節點cp至少對應於反相器102a的輸入端子。

反相器102a的輸出端子被配置成至少向反相器104a的輸入端子來輸出時脈訊號clkb1’。

反相器104a的輸入端子耦接至至少反相器102a的輸出端子，並被配置成接收時脈訊號clkb1’。在一些實施例中，節點clkb1與以下中的至少一者對應：反相器102a的輸出端子、反相器104a的輸入端子、掃描電路106的第一時脈輸入端子、鎖存電路112的第一時脈輸入端子、堆疊閘極電路114的第一時脈輸入端子、或鎖存電路116的第一時脈輸入端子。

反相器104a的輸出端子被配置成輸出時脈訊號clkbb1。在一些實施例中，節點clkbb1與以下中的至少一者對應：反相器104a的輸出端子、掃描電路106的第二時脈輸入端子、鎖存電路112的第二時脈輸入端子、堆疊閘極電路114的第二時脈輸入端 子、或鎖存電路116的第二時脈輸入端子。

反相器102b的輸入端子被配置成在節點cp上接收時脈訊號cp’。在一些實施例中，節點cp至少對應於反相器102b的輸入端子。

反相器102b的輸出端子被配置成至少向反相器104b的輸入端子來輸出時脈訊號clkb2’。

反相器104b的輸入端子耦接至至少反相器102b的輸出端子，並被配置成接收時脈訊號clkb2’。在一些實施例中，節點clkb2與以下中的至少一者對應：反相器102b的輸出端子、反相器104b的輸入端子、掃描電路106的第三時脈輸入端子、鎖存電路112的第三時脈輸入端子、堆疊閘極電路114的第三時脈輸入端子、或鎖存電路116的第三時脈輸入端子。

反相器104b的輸出端子被配置成輸出時脈訊號clkbb2。在一些實施例中，節點clkbb2與以下中的至少一者對應：反相器104b的輸出端子、掃描電路106的第四時脈輸入端子、鎖存電路112的第四時脈輸入端子、堆疊閘極電路114的第四時脈輸入端子、或鎖存電路116的第四時脈輸入端子。

反相器106的輸入端子被配置成接收掃描致能訊號se’。在一些實施例中，反相器106的輸入端子耦接至多工器108的第三輸入端子(在下文中進行闡述)。反相器106的輸出端子被配置成輸出經反相的掃描致能訊號seb’。在一些實施例中，反相器106的輸出端子耦接至多工器108的第四輸入端子。

在一些實施例中，節點seb與反相器106的輸出端子以及多工器108的第四輸入端子中的至少一者對應。

在一些實施例中，節點se與反相器106的輸入端子以及多工器108的第三輸入端子中的至少一者對應。

掃描電路110包括耦接至堆疊閘極電路111的多工器108。多工器108包括被配置成接收資料訊號D’的第一輸入端子(例如，節點D)、被配置成接收掃描傳入訊號si’的第二輸入端子(例如，節點si)、被配置成接收掃描致能訊號se’的第三輸入端子(例如，節點se)以及被配置成接收經反相的掃描致能訊號seb’的第四輸入端子(例如，節點seb)。多工器108包括電晶體T1至T8(在下文中進行闡述)。

在一些實施例中，節點D至少對應於多工器108的第一輸入端子，且節點si至少對應於多工器108的第二輸入端子。

在一些實施例中，掃描致能訊號se’是多工器108的選擇訊號，且經反相的掃描致能訊號seb’是多工器108的經反相的選擇訊號。多工器108的輸出端子耦接至堆疊閘極電路111的輸入端子。多工器108被配置成在對應的節點mx1上向堆疊閘極電路111輸出訊號mx1’。在一些實施例中，多工器108耦接至反相器106，並且被配置成接收經反相的掃描致能訊號seb’。

堆疊閘極電路111耦接至時脈緩衝器102、多工器108、鎖存電路112及堆疊閘極電路114。

堆疊閘極電路111的第一輸入端子在節點mx1上耦接至 多工器108，並被配置成自多工器108接收訊號mx1’。

堆疊閘極電路111的第一輸出端子藉由節點ml1_a而耦接至鎖存電路112的第一輸入端子以及堆疊閘極電路114的第一輸入端子。堆疊閘極電路111的第一輸出端子被配置成藉由節點ml1_a而向鎖存電路112的第一輸入端子以及堆疊閘極電路114的第一輸入端子輸出訊號ml1_a’。

堆疊閘極電路111的第二輸出端子藉由節點ml2_a而耦接至鎖存電路112的第二輸入端子以及堆疊閘極電路114的第二輸入端子。堆疊閘極電路111的第二輸出端子被配置成藉由節點ml2_a而向鎖存電路112的第二輸入端子以及堆疊閘極電路114的第二輸入端子輸出訊號ml2_a’。

在一些實施例中，節點ml1_a與堆疊閘極電路111的第一輸出端子、鎖存電路112的第一輸入端子、或堆疊閘極電路114的第一輸入端子中的至少一者對應。

在一些實施例中，節點ml2_a與堆疊閘極電路111的第二輸出端子、鎖存電路112的第二輸入端子、或堆疊閘極電路114的第二輸入端子中的至少一者對應。

鎖存電路112耦接至時脈緩衝器102及堆疊閘極電路111。

鎖存電路112的第一輸入端子在節點ml1_a上耦接至堆疊閘極電路111，並被配置成自堆疊閘極電路111接收訊號ml1_a’。

鎖存電路112的第二輸入端子在節點ml2_a上耦接至堆 疊閘極電路111，並被配置成自堆疊閘極電路111接收訊號ml2_a’。

堆疊閘極電路114耦接至時脈緩衝器102、堆疊閘極電路111、鎖存電路116及輸出電路118。在一些實施例中，堆疊閘極電路114更耦接至鎖存電路112。

堆疊閘極電路114包括堆疊閘極電路114a及114b。

堆疊閘極電路114的第一輸入端子在節點ml1_a上耦接至堆疊閘極電路111，並被配置成自堆疊閘極電路111接收訊號ml1_a’。

堆疊閘極電路114的第二輸入端子在節點ml2_a上耦接至堆疊閘極電路111，並被配置成自堆疊閘極電路111接收訊號ml2_a’。

堆疊閘極電路114的第一輸出端子藉由節點sl1_ax而耦接至鎖存電路116的第一輸入端子以及輸出電路118的第一輸入端子。堆疊閘極電路114的第一輸出端子被配置成藉由節點sl1_ax而向鎖存電路116的第一輸入端子以及輸出電路118的第一輸入端子輸出訊號sl1_ax’。

堆疊閘極電路114的第二輸出端子藉由節點sl2_ax而耦接至鎖存電路116的第二輸入端子以及輸出電路118的第二輸入端子。堆疊閘極電路114的第二輸出端子被配置成藉由節點sl2_ax而向鎖存電路116的第二輸入端子以及輸出電路118的第二輸入端子輸出訊號sl2_ax’。

在一些實施例中，節點sl1_ax與堆疊閘極電路114的第 一輸出端子、鎖存電路116的第一輸入端子、或輸出電路118的第一輸入端子中的至少一者對應。

在一些實施例中，節點sl2_ax與堆疊閘極電路114的第二輸出端子、鎖存電路116的第二輸入端子、以及輸出電路118的第二輸入端子中的至少一者對應。

鎖存電路116耦接至時脈緩衝器102及堆疊閘極電路114。

鎖存電路116的第一輸入端子在節點sl1_ax上耦接至堆疊閘極電路111，並被配置成自堆疊閘極電路111接收訊號sl1_ax’。

鎖存電路116的第二輸入端子在節點sl2_ax上耦接至堆疊閘極電路111，並被配置成自堆疊閘極電路111接收訊號sl2_ax’。

輸出電路118耦接至時脈緩衝器102及堆疊閘極電路114。

輸出電路118的第一輸入端子在節點sl1_ax上耦接至堆疊閘極電路111，並被配置成自堆疊閘極電路111接收訊號sl1_ax’。

輸出電路118的第二輸入端子在節點sl2_ax上耦接至堆疊閘極電路111，並被配置成自堆疊閘極電路111接收訊號sl2_ax’。

輸出電路118的輸出端子被配置成在節點Q上輸出輸出 訊號Q’。

多工器108包括電晶體T1至T8。在一些實施例中，電晶體T1、T2、T3及T4中的每一者皆為p型金屬氧化物半導體(p-type metal oxide semiconductor，PMOS)電晶體。在一些實施例中，電晶體T5、T6、T7及T8中的每一者皆為n型金屬氧化物半導體(n-type metal oxide semiconductor，NMOS)電晶體。

電晶體T1的閘極端子被配置成接收掃描傳入訊號si’。電晶體T6的閘極端子被配置成接收掃描傳入訊號si’。在一些實施例中，電晶體T1的閘極端子耦接至電晶體T6的閘極端子。

電晶體T2的閘極端子被配置成接收經反相的掃描致能訊號seb’。電晶體T1的源極端子耦接至電壓供應器VDD。電晶體T1的汲極端子耦接至電晶體T2的源極端子。

電晶體T3的閘極端子被配置成接收掃描致能訊號se’。電晶體T3的源極端子耦接至電壓供應器VDD。電晶體T3的汲極端子耦接至電晶體T4的源極端子。

電晶體T4的閘極端子被配置成接收資料訊號D’。電晶體T7的閘極端子被配置成接收資料訊號D’。在一些實施例中，電晶體T4的閘極端子耦接至電晶體T7的閘極端子。

電晶體T6的源極端子耦接至參考電壓供應器VSS。電晶體T6的汲極端子耦接至電晶體T5的源極端子。電晶體T5的閘極端子被配置成接收掃描致能訊號se’。在一些實施例中，電晶體T5的閘極端子耦接至電晶體T3的閘極端子。

電晶體T8的源極端子耦接至參考電壓供應器VSS。電晶體T8的汲極端子耦接至電晶體T7的源極端子。電晶體T8的閘極端子被配置成接收經反相的掃描致能訊號seb’。在一些實施例中，電晶體T8的閘極端子耦接至電晶體T2的閘極端子。

電晶體T9a的閘極端子、電晶體T12a的閘極端子、電晶體T9b的閘極端子、電晶體T12b的閘極端子、電晶體T2的汲極端子、電晶體T4的汲極端子、電晶體T5的汲極端子、以及電晶體T7的汲極端子中的每一者在節點mx1處耦接在一起。訊號mx1’是電晶體T2的汲極端子、電晶體T4的汲極端子、電晶體T5的汲極端子、或電晶體T7的汲極端子中的至少一者的訊號。

堆疊閘極電路111包括電晶體T9a、T10a、T11a、T12a、T9b、T10b、T11b及T12b。在一些實施例中，電晶體T9a、T10a、T9b及T10b中的每一者皆為PMOS電晶體。在一些實施例中，電晶體T11a、T12a、T11b及T12b中的每一者皆為NMOS電晶體。

電晶體T9a、T10a、T11a及T12a被配置為被配置成輸出訊號ml1_a’的堆疊閘極電路。

電晶體T9b、T10b、T11b及T12b被配置為被配置成輸出訊號ml2_a’的堆疊閘極電路。

電晶體T9a的閘極端子、電晶體T12a的閘極端子、電晶體T9b的閘極端子、以及電晶體T12b的閘極端子中的每一者被配置成在節點mx1處接收訊號mx1’。

電晶體T10a的閘極端子被配置成在節點clkbb1處接收時 脈訊號clkbb1’。電晶體T10a的閘極端子在節點clkbb1處耦接至電晶體T29a的汲極端子以及電晶體T30a的汲極端子。

電晶體T11a的閘極端子被配置成在節點clkb1處接收時脈訊號clkb1’。電晶體T11a的閘極端子在節點clkb1處耦接至電晶體T27a的汲極端子以及電晶體T28a的汲極端子。

電晶體T9a的源極端子耦接至電壓供應器VDD。電晶體T9a的汲極端子耦接至電晶體T10a的源極端子。

電晶體T10a的汲極端子、電晶體T11a的汲極端子、電晶體T13的閘極端子、電晶體T16的閘極端子、電晶體T18a的汲極端子、電晶體T19a的汲極端子、電晶體T21a的閘極端子、以及電晶體T24a的閘極端子中的每一者在節點ml1_a處耦接在一起。

訊號ml1_a’是電晶體T10a的汲極端子、電晶體T11a的汲極端子、電晶體T13的閘極端子、電晶體T16的閘極端子、電晶體T18a的汲極端子、電晶體T19a的汲極端子、電晶體T21a的閘極端子、以及電晶體T24a的閘極端子中的至少一者的訊號。

電晶體T11a的源極端子耦接至電晶體T12a的汲極端子。電晶體T12a的源極端子耦接至參考電壓供應器VSS。

電晶體T10b的閘極端子被配置成在節點clkbb2處接收時脈訊號clkbb2’。電晶體T10b的閘極端子在節點clkbb2處耦接至電晶體T29b的汲極端子以及電晶體T30b的汲極端子。

電晶體T11b的閘極端子被配置成在節點clkb2處接收時 脈訊號clkb2’。電晶體T11b的閘極端子在節點clkb2處耦接至電晶體T27b的汲極端子以及電晶體T28b的汲極端子。

電晶體T9b的源極端子耦接至電壓供應器VDD。電晶體T9b的汲極端子耦接至電晶體T10b的源極端子。

電晶體T10b的汲極端子、電晶體T11b的汲極端子、電晶體T14的閘極端子、電晶體T15的閘極端子、電晶體T18b的汲極端子、電晶體T19b的汲極端子、電晶體T21b的閘極端子、以及電晶體T24b的閘極端子中的每一者在節點ml2_a處耦接在一起。

訊號ml2_a’是電晶體T10b的汲極端子、電晶體T11b的汲極端子、電晶體T14的閘極端子、電晶體T15的閘極端子、電晶體T18b的汲極端子、電晶體T19b的汲極端子、電晶體T21b的閘極端子、以及電晶體T24b的閘極端子中的至少一者的訊號。

電晶體T11b的源極端子耦接至電晶體T12b的汲極端子。電晶體T12b的源極端子耦接至參考電壓供應器VSS。

鎖存電路112包括電晶體T13、T14、T15、T16、T17a、T18a、T19a、T20a、T17b、T18b、T19b及T20b。在一些實施例中，電晶體T13、T15、T17a、T18a、T17b及T18b中的每一者皆為PMOS電晶體。在一些實施例中，電晶體T14、T16、T19a、T20a、T19b及T20b中的每一者皆為NMOS電晶體。

電晶體T17a、T18a、T19a及T20a被配置為被配置成輸出訊號ml1_a’的堆疊閘極電路。

電晶體T17b、T18b、T19b及T20b被配置為被配置成輸出訊號ml2_a’的堆疊閘極電路。

電晶體T13的閘極端子以及電晶體T16的閘極端子中的每一者被配置成在節點ml1_a處接收訊號ml1_a’。

電晶體T14的閘極端子以及電晶體T15的閘極端子中的每一者被配置成在節點ml2_a處接收訊號ml2_a’。

電晶體T13的源極端子耦接至電壓供應器VDD。電晶體T14的源極端子耦接至參考電壓供應器VSS。

電晶體T13的汲極端子及電晶體T14的汲極端子被配置成在節點ml1_bx處輸出訊號ml1_bx’。電晶體T13的汲極端子、電晶體T14的汲極端子、電晶體T19a的閘極端子、電晶體T18b的閘極端子中的每一者在節點ml1_bx處耦接在一起。

電晶體T19a的閘極端子以及電晶體T18b的閘極端子被配置成在節點ml1_bx處接收訊號ml1_bx’。

電晶體T15的源極端子耦接至電壓供應器VDD。電晶體T16的源極端子耦接至參考電壓供應器VSS。

電晶體T15的汲極端子以及電晶體T16的汲極端子被配置成在節點ml2_bx處輸出訊號ml2_bx’。電晶體T15的汲極端子、電晶體T16的汲極端子、電晶體T19b的閘極端子、電晶體T18a的閘極端子中的每一者在節點ml2_bx處耦接在一起。

電晶體T19b的閘極端子以及電晶體T18a的閘極端子被配置成在節點ml2_bx處接收訊號ml2_bx’。

電晶體T17a的閘極端子被配置成在節點clkb1處接收時脈訊號clkb1’。電晶體T17a的閘極端子在節點clkb1處耦接至電晶體T27a的汲極端子以及電晶體T28a的汲極端子。

電晶體T20a的閘極端子被配置成在節點clkbb1處接收時脈訊號clkbb1。電晶體T20a的閘極端子在節點clkbb1處耦接至電晶體T29a的汲極端子以及電晶體T30a的汲極端子。

電晶體T17a的源極端子耦接至電壓供應器VDD。

電晶體T17a的汲極端子耦接至電晶體T18a的源極端子。

電晶體T19a的源極端子耦接至電晶體T20a的汲極端子。

電晶體T20a的源極端子耦接至參考電壓供應器VSS。

電晶體T17b的閘極端子被配置成在節點clkb2處接收時脈訊號clkb2’。電晶體T17b的閘極端子在節點clkb2處耦接至電晶體T27b的汲極端子以及電晶體T28b的汲極端子。

電晶體T20b的閘極端子被配置成在節點clkbb2處接收時脈訊號clkbb2。電晶體T20b的閘極端子在節點clkbb2處耦接至電晶體T29b的汲極端子以及電晶體T30b的汲極端子。

電晶體T17b的源極端子耦接至電壓供應器VDD。

電晶體T17b的汲極端子耦接至電晶體T18b的源極端子。

電晶體T19b的源極端子耦接至電晶體T20b的汲極端子。

電晶體T20b的源極端子耦接至參考電壓供應器VSS。

堆疊閘極電路114包括堆疊閘極電路114a及堆疊閘極電路114b。

堆疊閘極電路114包括電晶體T21a、T22a、T23a、T24a、T21b、T22b、T23b及T24b。在一些實施例中，電晶體T21a、T22a、T21b及T22b中的每一者皆為PMOS電晶體。在一些實施例中，電晶體T23a、T24a、T23b及T24b中的每一者皆為NMOS電晶體。

電晶體T21a、T22a、T23a及T24a被配置為被配置成輸出訊號sl1_ax’的堆疊閘極電路114a。

電晶體T21b、T22b、T23b及T24b被配置為被配置成輸出訊號sl2_ax’的堆疊閘極電路114b。

電晶體T21a的閘極端子以及電晶體T24a的閘極端子中的每一者被配置成在節點ml1_a處接收訊號ml1_a’。

電晶體T21b的閘極端子以及電晶體T24b的閘極端子中的每一者被配置成在節點ml2_a處接收訊號ml2_a’。

電晶體T22a的閘極端子被配置成在節點clkb1處接收時脈訊號clkb1’。電晶體T22a的閘極端子在節點clkb1處耦接至電晶體T27a的汲極端子以及電晶體T28a的汲極端子。

電晶體T23a的閘極端子被配置成在節點clkbb1處接收時脈訊號clkbb1’。電晶體T23a的閘極端子在節點clkbb1處耦接至電晶體T29a的汲極端子以及電晶體T30a的汲極端子。

電晶體T21a的源極端子耦接至電壓供應器VDD。電晶體T21a的汲極端子耦接至電晶體T22a的源極端子。

電晶體T22a的汲極端子、電晶體T23a的汲極端子、電晶體T31的閘極端子、電晶體T34的閘極端子、電晶體T36a的汲 極端子、電晶體T37a的汲極端子、電晶體T40的閘極端子、以及電晶體T41的閘極端子中的每一者在節點sl1_ax處耦接在一起。

訊號sl1_ax’是至少電晶體T22a的汲極端子、電晶體T23a的汲極端子、電晶體T31的閘極端子、電晶體T34的閘極端子、電晶體T36a的汲極端子、電晶體T37a的汲極端子、電晶體T40的閘極端子、以及電晶體T41的閘極端子的訊號。

電晶體T23a的源極端子耦接至電晶體T24a的汲極端子。電晶體T24a的源極端子耦接至參考電壓供應器VSS。

電晶體T22b的閘極端子被配置成在節點clkb2處接收時脈訊號clkb2’。電晶體T22b的閘極端子在節點clkb2處耦接至電晶體T27b的汲極端子以及電晶體T28b的汲極端子。

電晶體T23b的閘極端子被配置成在節點clkbb2處接收時脈訊號clkbb2’。電晶體T23b的閘極端子在節點clkbb2處耦接至電晶體T29b的汲極端子以及電晶體T30b的汲極端子。

電晶體T21b的源極端子耦接至電壓供應器VDD。電晶體T21b的汲極端子耦接至電晶體T22b的源極端子。

電晶體T22b的汲極端子、電晶體T23b的汲極端子、電晶體T32的閘極端子、電晶體T33的閘極端子、電晶體T36b的汲極端子、電晶體T37b的汲極端子、電晶體T39的閘極端子、以及電晶體T42的閘極端子中的每一者在節點sl2_ax處耦接在一起。

訊號sl2_ax’是至少電晶體T22b的汲極端子、電晶體T23b的汲極端子、電晶體T32的閘極端子、電晶體T33的閘極端子、 電晶體T36b的汲極端子、電晶體T37b的汲極端子、電晶體T39的閘極端子以及電晶體T42的閘極端子的訊號。

電晶體T23b的源極端子耦接至電晶體T24b的汲極端子。電晶體T24b的源極端子耦接至參考電壓供應器VSS。

鎖存電路116包括電晶體T31、T32、T33、T34、T35a、T36a、T37a、T38a、T35b、T36b、T37b及T38b。在一些實施例中，電晶體T31、T33、T35a、T36a、T35b及T36b中的每一者皆為PMOS電晶體。在一些實施例中，電晶體T32、T34、T37a、T38a、T37b及T38b中的每一者皆為NMOS電晶體。

電晶體T35a、T36a、T37a及T38a被配置為被配置成輸出訊號sl1_ax’的堆疊閘極電路。

電晶體T35b、T36b、T37b及T38b被配置為被配置成輸出訊號sl2_ax’的堆疊閘極電路。

電晶體T31的閘極端子以及電晶體T34的閘極端子中的每一者被配置成在節點sl1_ax處接收訊號sl1_ax’。

電晶體T32的閘極端子以及電晶體T33的閘極端子中的每一者被配置成在節點sl2_ax處接收訊號sl2_ax’。

電晶體T31的源極端子耦接至電壓供應器VDD。電晶體T32的源極端子耦接至參考電壓供應器VSS。

電晶體T31的汲極端子以及電晶體T32的汲極端子被配置成在節點sl1_b處輸出訊號sl1_b’。電晶體T31的汲極端子、電晶體T32的汲極端子、電晶體T37a的閘極端子、電晶體T36b的 閘極端子中的每一者在節點sl1_b處耦接在一起。

電晶體T37a的閘極端子以及電晶體T36b的閘極端子被配置成在節點sl1_b處接收訊號sl1_b’。

電晶體T33的源極端子耦接至電壓供應器VDD。電晶體T34的源極端子耦接至參考電壓供應器VSS。

電晶體T33的汲極端子以及電晶體T34的汲極端子被配置成在節點sl2_b處輸出訊號sl2_b’。電晶體T33的汲極端子、電晶體T34的汲極端子、電晶體T37b的閘極端子、電晶體T36a的閘極端子中的每一者在節點sl2_b處耦接在一起。

電晶體T37b的閘極端子以及電晶體T36a的閘極端子被配置成在節點sl2_b處接收訊號sl2_b’。

電晶體T35a的閘極端子被配置成在節點clkbb1處接收時脈訊號clkbb1’。電晶體T35a的閘極端子在節點clkbb1處耦接至電晶體T29a的汲極端子以及電晶體T30a的汲極端子。

電晶體T38a的閘極端子被配置成在節點clkb1處接收時脈訊號clkb1。電晶體T38a的閘極端子在節點clkb1處耦接至電晶體T27a的汲極端子以及電晶體T28a的汲極端子。

電晶體T35a的源極端子耦接至電壓供應器VDD。

電晶體T35a的汲極端子耦接至電晶體T36a的源極端子。

電晶體T37a的源極端子耦接至電晶體T38a的汲極端子。

電晶體T38a的源極端子耦接至參考電壓供應器VSS。

電晶體T35b的閘極端子被配置成在節點clkbb2處接收時 脈訊號clkbb2’。電晶體T35b的閘極端子在節點clkbb2處耦接至電晶體T29b的汲極端子以及電晶體T30b的汲極端子。

電晶體T38b的閘極端子被配置成在節點clkb2處接收時脈訊號clkb2。電晶體T38b的閘極端子在節點clkb2處耦接至電晶體T27b的汲極端子以及電晶體T28b的汲極端子。

電晶體T35b的源極端子耦接至電壓供應器VDD。

電晶體T35b的汲極端子耦接至電晶體T36b的源極端子。

電晶體T37b的源極端子耦接至電晶體T38b的汲極端子。

電晶體T38b的源極端子耦接至參考電壓供應器VSS。

輸出電路118包括電晶體T39、T40、T41及T42。在一些實施例中，電晶體T39及T40中的每一者皆為PMOS電晶體。 在一些實施例中，電晶體T41及T42中的每一者皆為NMOS電晶體。

電晶體T39的閘極端子以及電晶體T42的閘極端子中的每一者被配置成在節點sl2_ax處接收訊號sl2_ax’。電晶體T39的閘極端子與電晶體T42的閘極端子在節點sl2_ax處耦接在一起。

電晶體T40的閘極端子以及電晶體T41的閘極端子中的每一者被配置成在節點sl1_ax處接收訊號sl1_ax’。電晶體T40的閘極端子與電晶體T41的閘極端子在節點sl1_ax處耦接在一起。

電晶體T39的源極端子耦接至電壓供應器VDD。電晶體T39的汲極端子耦接至電晶體T40的源極端子。

電晶體T40的汲極端子以及電晶體T41的汲極端子中的 每一者在輸出節點Q處耦接在一起並且被配置成輸出輸出訊號Q’。

輸出訊號Q’是至少電晶體T40的汲極端子以及電晶體T41的汲極端子的訊號。輸出訊號Q’是至少輸出節點Q的訊號。

電晶體T41的源極端子耦接至電晶體T42的汲極端子。電晶體T42的源極端子耦接至參考電壓供應器VSS。

時脈緩衝器102包括電晶體T27a、T27b、T28a、T28b、T29a、T29b、T30a及T30b。在一些實施例中，電晶體T27a、T27b、T29a及T29b中的每一者皆為PMOS電晶體。在一些實施例中，電晶體T28a、T28b、T30a及T30b中的每一者皆為NMOS電晶體。

電晶體T27a及T28a被配置為反相器102a，反相器102a被配置成輸出訊號clkb1’。電晶體T29a及T30a被配置為反相器104a，反相器104a被配置成輸出訊號clkbb1’。

電晶體T27b及T28b被配置為反相器102b，反相器102b被配置成輸出訊號clkb2’。電晶體T29b及T30b被配置為反相器104b，反相器104b被配置成輸出訊號clkbb2’。

電晶體T27a的閘極端子以及電晶體T28a的閘極端子被配置成在節點cp處接收時脈訊號cp’。電晶體T27a的閘極端子、電晶體T28a的閘極端子、電晶體T27b的閘極端子、以及電晶體T28b的閘極端子中的每一者耦接在一起。電晶體T27a的源極端子耦接至電壓供應器VDD。電晶體T27a的汲極端子與電晶體T28a的汲極端子耦接在一起，並且被配置成輸出時脈訊號clkb1’。電 晶體T28a的源極端子耦接至參考電壓供應器VSS。

電晶體T27a的汲極端子、電晶體T28a的汲極端子、電晶體T29a的閘極端子、以及電晶體T30a的閘極端子中的每一者在節點clkb1處耦接在一起。電晶體T29a的閘極端子以及電晶體T30a的閘極端子被配置成接收時脈訊號clkb1’。電晶體T29a的源極端子耦接至電壓供應器VDD。電晶體T29a的汲極端子與電晶體T30a的汲極端子在節點clkbb1處耦接在一起，並且被配置成輸出時脈訊號clkbb1’。電晶體T30a的源極端子耦接至參考電壓供應器VSS。

電晶體T27b的閘極端子以及電晶體T28b的閘極端子被配置成在節點cp處接收時脈訊號cp’。電晶體T27b的源極端子耦接至電壓供應器VDD。電晶體T27b的汲極端子與電晶體T28b的汲極端子耦接在一起，並且被配置成輸出時脈訊號clkb2’。電晶體T28b的源極端子耦接至參考電壓供應器VSS。

電晶體T27b的汲極端子、電晶體T28b的汲極端子、電晶體T29b的閘極端子、以及電晶體T30b的閘極端子中的每一者在節點clkb2處耦接在一起。電晶體T29b的閘極端子以及電晶體T30b的閘極端子被配置成接收時脈訊號clkb2’。電晶體T29b的源極端子耦接至電壓供應器VDD。電晶體T29b的汲極端子與電晶體T30b的汲極端子在節點clkbb2處耦接在一起，並且被配置成輸出時脈訊號clkbb2’。電晶體T30b的源極端子耦接至參考電壓供應器VSS。

反相器106包括電晶體T25至T26。在一些實施例中，電晶體T25是PMOS電晶體。在一些實施例中，電晶體T26是NMOS電晶體。

電晶體T25的閘極端子以及電晶體T26的閘極端子被配置成接收掃描致能訊號se’。電晶體T25的閘極端子與電晶體T26的閘極端子在節點se處耦接在一起。電晶體T25的源極端子耦接至電壓供應器VDD。電晶體T25的汲極端子與電晶體T26的汲極端子在節點seb處耦接在一起，並且被配置成輸出經反相的掃描致能訊號seb’。電晶體T26的源極端子耦接至參考電壓供應器VSS。

積體電路100的部分100A中的其他配置、佈置或其他電路亦在本揭露的範圍內。

圖1C是積體電路100的電路圖的部分100B，為便於說明而對所述部分100B進行了簡化。

部分100A與部分100B中的每一者包括彼此相同的元件，但為便於說明，在部分100A或100B中標記的一些元件在對應的部分100B或100A中未予標記。

如圖1C所示，積體電路100的部分100B被劃分或分組為：區DATA PATH(資料路徑)、區CLK_L、區CLK_R、區ML_L、區ML_R、區SL_L、區SL_R。

區DATA PATH包括反相器106、掃描電路110、堆疊閘極電路114及輸出電路118。

區CLK_L包括反相器102a及反相器104a。

區CLK_R包括反相器102b及反相器104b。

區ML_L包括鎖存電路112的第一部分。鎖存電路112的第一部分包括電晶體T13、T16、T17a、T18a、T19a及T20a。

區ML_R包括鎖存電路112的第二部分。鎖存電路112的第二部分包括電晶體T14、T15、T17b、T18b、T19b及T20b。

區SL_L包括鎖存電路116的第一部分。鎖存電路116的第一部分包括電晶體T31、T34、T35a、T36a、T37a及T38a。

區SL_R包括鎖存電路116的第二部分。鎖存電路116的第二部分包括電晶體T32、T33、T35b、T36b、T37b及T38b。

在一些實施例中，如圖1C所示，至少基於電路功能及對由一或多個電離粒子(電子、離子、光子等)撞擊對應區內的一或多個敏感節點而引起的單事件翻轉(SEU)或單事件錯誤(SEE)的敏感度而將積體電路100分組為區DATA PATH、區CLK_L、區CLK_R、區ML_L、區ML_R、區SL_L或區SL_R。

藉由將積體電路100分組為區DATA PATH、區CLK_L、區CLK_R、區ML_L、區ML_R、區SL_L、區SL_R，對由一或多個電離粒子(電子、離子、光子等)撞擊一或多個敏感節點而引起的單事件翻轉(SEU)或單事件錯誤(SEE)敏感的區可彼此分開距離(D1a、D1b、D2a、D2b、D3a、D3b等，如圖2A至圖5D所示)，因此相較於其他方式降低了在兩個區同時出現SEU或SEE的可能性，並提高了可靠性及準確性。

舉例而言，在一些實施例中，區ML_L或SL_L中的至少一者以及區ML_R或SL_R中的至少一者被確定為包括易受SEU或SEE影響的敏感節點，且因此區ML_L或SL_L中的至少一者與區ML_R或SL_R中的至少一者彼此分開至少距離D1a或D1b(如圖2A至圖5D所示)，因此相較於其他方式降低了在兩個區同時出現SEU或SEE的可能性，並提高了可靠性及準確性。

舉例而言，在一些實施例中，區CLK_L及區CLK_R被確定為包括易受SEU或SEE影響的敏感節點，且因此區CLK_L與區CLK_R彼此分開至少距離D2a或D2b(如圖2A至圖5D所示)，因此相較於其他方式降低了在區CLK_L與CLK_R兩者中同時出現SEU或SEE的可能性，並提高了可靠性及準確性。

在一些實施例中，積體電路100被配置成藉由具有彼此互鎖的左路徑(例如，區CLK_L、ML_L及SL_L)與右路徑(例如，區CLK_R、ML_R及SL_R)、並且藉由將敏感節點彼此分開對應的距離D1a、D1b、D2a或D2b而提供優於其他方式的可靠性。

舉例而言，在一些實施例中，區ML_L與區ML_R互為複本(duplicate)，使得在區ML_L或區ML_R中的一者中導致至少一個翻轉的資料位元的SEU或SEE不會影響區ML_L或區ML_R中的另一者的對應資料，且因此區ML_L或區ML_R中的所述另一者可對所述翻轉的資料位元進行校正並提供冗餘。

舉例而言，在一些實施例中，區SL_L與區SL_R互為複本，使得在區SL_L或區SL_R中的一者中導致至少一個翻轉的資 料位元的SEU或SEE不會影響區SL_L或區SL_R中的另一者的對應資料，且因此區SL_L或區SL_R中的所述另一者可對所述翻轉的資料位元進行校正並提供冗餘。

舉例而言，在一些實施例中，區CLK_L與區CLK_R互為複本，使得在區CLK_L或區CLK_R中的一者中導致至少一個翻轉的資料位元的SEU或SEE不會影響區CLK_L或區CLK_R中的另一者的對應資料，且因此區CLK_L或區CLK_R中的所述另一者可對所述翻轉的資料位元進行校正並提供冗餘。

在一些實施例中，將一或多個NMOS電晶體改變為一或多個PMOS電晶體，反之亦然。在一些實施例中，將汲極或源極中的一或多個與另一者進行翻轉。

積體電路100的部分100B中的其他分組、配置、佈置或其他電路亦在本揭露的範圍內。

積體電路100中的其他配置、佈置或其他電路亦在本揭露的範圍內。

圖2A是根據一些實施例的積體電路的平面佈局圖200A的圖式。

在一些實施例中，平面佈局圖200A是圖1B的積體電路100的部分100A、或者圖1C的積體電路100的部分100B的平面佈局圖。在一些實施例中，平面佈局圖200A是圖3A至圖3E的積體電路300的平面佈局圖。在一些實施例中，平面佈局圖200A對應於圖2B至圖2E中所示的佈局200。

平面佈局圖200A包括第一時脈區P1、第二時脈區P2、第一主鎖存區P3、第二主鎖存區P4、第一從鎖存區P5、第二從鎖存區P6及資料輸入/掃描邏輯區P7。

在一些實施例中，第一時脈區P1與區CLK_L或反相器102a及反相器104a對應，第二時脈區P2與區CLK_R或反相器102b及反相器104b對應，第一主鎖存區P3與區ML_L、或鎖存電路112的第一部分對應，第二主鎖存區P4與區ML_R、或鎖存電路112的第二部分對應，第一從鎖存區P5與區SL_L、或鎖存電路116的第一部分對應，第二從鎖存區P6與區SL_R、或鎖存電路116的第二部分對應，並且資料輸入/掃描邏輯區P7與區DATA PATH或反相器106、掃描電路110、堆疊閘極電路114及輸出電路118對應，且因此對其不再予以贅述。

平面佈局圖200A具有在第一方向X上延伸並且在第二方向Y上彼此分開的二個列。在一些實施例中，第二方向Y不同於第一方向X。

第一從鎖存區P5及第二從鎖存區P6中的每一者位於第一列(例如，ROW1)中。第一主鎖存區P3及第二主鎖存區P4中的每一者位於第二列(例如，ROW2)中。第一時脈區P1、第二時脈區P2及資料輸入/掃描邏輯區P7中的每一者位於第一列(例如，ROW1)及第二列(例如，ROW2)中。

在一些實施例中，藉由將第一從鎖存區P5定位於平面佈局圖200A的第一列(例如，ROW1)中並且將第二從鎖存區P6 定位於平面佈局圖200A的第一列(例如，ROW1)中，使得積體電路200具有更佳的佈線效率，藉此相較於其他方式提高了積體電路200的速度。

在一些實施例中，藉由將第一主鎖存區P3定位於平面佈局圖200A的第二列(例如，ROW2)中並且將第二主鎖存區P4定位於平面佈局圖200A的第二列(例如，ROW2)中，使得積體電路200具有更佳的佈線效率，藉此相較於其他方式提高了積體電路200的速度。

第一主鎖存區P3位於第一時脈區P1與資料輸入/掃描邏輯區P7之間。第二主鎖存區P4位於第二時脈區P2與資料輸入/掃描邏輯區P7之間。

第一從鎖存區P5位於第一時脈區P1與資料輸入/掃描邏輯區P7之間。第二從鎖存區P6位於第二時脈區P2與資料輸入/掃描邏輯區P7之間。

第一主鎖存區P3及第一從鎖存區P5與第一時脈區P1及資料輸入/掃描邏輯區P7中的每一者相鄰。在一些實施例中，相鄰元件彼此直接緊鄰。

第二主鎖存區P4及第二從鎖存區P6與第二時脈區P2及資料輸入/掃描邏輯區P7中的每一者相鄰。

在一些實施例中，第一主鎖存區P3或第一從鎖存區P5中的至少一者與第二主鎖存區P4或第二從鎖存區P6中的至少一者分開至少距離D1a。

在一些實施例中，距離D1a或D1b(如圖3A至圖3B所示)中的至少一者大於或等於第一範圍。在一些實施例中，第一範圍為400奈米(nm)或大於400奈米。第一範圍的其他範圍或值亦在本揭露的範圍內。

在一些實施例中，若距離D1a或D1b中的至少一者大於或等於第一範圍，則第一主鎖存區P3或第一從鎖存區P5中的至少一者與第二主鎖存區P4或第二從鎖存區P6中的至少一者彼此充分分開，藉此降低了在兩個區(例如，第一主鎖存區P3或第一從鎖存區P5中的至少一者與第二主鎖存區P4或第二從鎖存區P6中的至少一者)同時出現SEU或SEE的可能性，因此相較於其他方式提高了平面佈局圖200A、佈局設計200或積體電路300的可靠性及準確性。

在一些實施例中，若距離D1a或D1b中的至少一者小於第一範圍，則第一主鎖存區P3或第一從鎖存區P5中的至少一者與第二主鎖存區P4或第二從鎖存區P6中的至少一者彼此未充分分開，藉此增加了在兩個區(例如，第一主鎖存區P3或第一從鎖存區P5中的至少一者與第二主鎖存區P4或第二從鎖存區P6中的至少一者)同時出現SEU或SEE的可能性，因此相較於其他方式降低了平面佈局圖200A、佈局設計200或積體電路300的可靠性及準確性。

第一時脈區P1與第二時脈區P2位於平面佈局圖200A的彼此相對的兩端上。在一些實施例中，第一時脈區P1與第二時脈 區P2彼此分開至少距離D2a，因此相較於其他方式降低了在第一時脈區P1及第二時脈區P2兩者處同時出現SEU或SEE的可能性，並提高了可靠性。

在一些實施例中，距離D2a或D2b(如圖3A至圖3B所示)中的至少一者大於或等於第二範圍。在一些實施例中，第二範圍為1000奈米(nm)或大於1000奈米。第二範圍的其他範圍或值亦在本揭露的範圍內。

在一些實施例中，若距離D2a或D2b中的至少一者大於或等於第二範圍，則第一時脈區P1與第二時脈區P2彼此充分分開，藉此降低了在兩個區(例如，第一時脈區P1與第二時脈區P2)同時出現SEU或SEE的可能性，因此相較於其他方式提高了平面佈局圖200A、佈局設計200或積體電路300的可靠性及準確性。

在一些實施例中，若距離D2a或D2b中的至少一者小於第二範圍，則第一時脈區P1與第二時脈區P2未彼此充分分開，藉此增加了在兩個區(例如，第一時脈區P1與第二時脈區P2)同時出現SEU或SEE的可能性，因此相較於其他方式降低了平面佈局圖200A、佈局設計200或積體電路300的可靠性及準確性。

圖2B至圖2E是根據一些實施例的積體電路的佈局設計200的圖式。佈局設計200是至少圖1B的積體電路100的部分100A、圖1C的積體電路100的部分100B、或圖3A至圖3F的積體電路300的佈局圖。

圖2B是被劃分成平面佈局圖200A的各區的佈局設計200的部分200B的圖式，為便於說明而對所述部分200B進行了簡化。

圖2C是佈局設計200的對應部分200C的圖式，為便於說明而對所述對應部分200C進行了簡化。

圖2D是佈局設計200的對應部分200D的圖式，為便於說明而對所述對應部分200D進行了簡化。

圖2E是佈局設計200的對應部分200E的圖式，為便於說明而對所述對應部分200E進行了簡化。

為便於說明，圖2A至圖2E、圖3A至圖3F、圖4A至圖4E、圖5A至圖5E及圖6至圖10中的一或多者的一些被標記出的元件在圖2A至圖2E、圖3A至圖3F、圖4A至圖4E、圖5A至圖5E及圖6至圖10中的一或多者中未予標記。在一些實施例中，佈局設計200包括在圖2A至圖2E中未示出的附加元件。

部分200B包括在佈局設計200的氧化物擴散(oxide diffusion，OD)層級或主動層級、閘極(複晶矽(POLY))層級、擴散邊緣之上連續複晶矽(continuous poly over diffusion edge，CPODE)層級、切割複晶矽(cut-poly，CPO)層級、擴散之上金屬(metal over diffusion，MD)層級及切割MD(cut-MD，CMD)層級上的佈局設計200的一或多個特徵。

部分200C包括佈局設計200的OD層級、POLY層級、CPODE層級、CPO層級、MD層級及CMD層級的一或多個特徵。 部分200C類似於部分200B及部分200D，且因此對其不再予以贅述。舉例而言，相較於部分200B及部分200D，部分200C的POLY層級、CPO層級及CMD層級的元件在圖2C中進行了標記，但為便於說明在部分200B及部分200D中未予標記。

部分200D包括佈局設計200的OD層級、POLY層級、CPODE層級、CPO層級、MD層級及CMD層級的一或多個特徵。部分200D類似於部分200B及部分200C，且因此對其不再予以贅述。舉例而言，相較於部分200B及部分200C，部分200C中的MD層級的元件在圖2D中進行了標記，但為便於說明在部分200C及部分200D中未予標記。

部分200E包括在佈局設計200的OD層級、POLY層級、CPODE層級、CPO層級、MD層級及CMD層級、閘極之上通孔(via over gate，VG)層級、擴散之上通孔(via over diffusion，VD)層級及金屬0(M0)層級上的佈局設計200的一或多個特徵。

在一些實施例中，佈局設計200包括為便於說明在圖2A至圖2E中未示出的附加元件。在一些實施例中，積體電路300、400或500中的至少一者包括為便於說明在圖2A至圖2E中未示出的附加元件。

佈局設計200可用於製造圖1B至圖1C的積體電路100。佈局設計200可用於製造圖3A至圖3F的積體電路300。

佈局設計200對應於胞元201。胞元201包括在第一方向X上延伸的胞元邊界201a及胞元邊界201b。胞元201更包括在第 二方向Y上延伸的胞元邊界201c及胞元邊界201d。在一些實施例中，第二方向Y不同於第一方向X。胞元201被劃分成列1(row 1)及列2(row 2)。線201e將胞元201的列1與列2彼此分開。線201e在第一方向X上延伸。

胞元201與圖1B的積體電路100的部分100A、或圖1C的積體電路100的部分100B的標準胞元對應。在一些實施例中，胞元201是正反器的標準胞元。在一些實施例中，佈局設計200沿著胞元邊界201a及201b並沿著在第二方向Y上延伸的胞元邊界201c及201d而鄰接其他胞元佈局設計(圖中未示出)。在一些實施例中，佈局設計200是雙高度標準胞元(double height standard cell)。

在一些實施例中，佈局200是圖1B的積體電路100或圖1C的積體電路100的佈局。

在一些實施例中，在圖2A至圖2E、圖3A至圖3F、圖4A至圖4E及圖5A至圖5E中所示的佈局設計200的圖案或積體電路300至500的圖案利用與圖1B至圖1C所示者相同的對應節點標記(例如，D、seb、se、si、mx1、ml1_a、ml2_a、ml1_bx、ml2_bx、sl1_ax、sl2_ax、sl1_b、sl2_b、CP、clkb1、clkbb1、clkb2、clkbb2、Q、VDD、VSS等)進行示出。

佈局設計200包括在第一方向X上延伸的一或多個主動區佈局圖案202a、202b、202c或202d(統稱為「一組主動區圖案202」)。

本揭露的實施例使用用語「佈局圖案(layout pattern)」，為了簡潔起見，以下在本揭露的其餘部分中亦將所述用語稱為「圖案」。

所述一組主動區圖案202的主動區圖案202a、202b、202c或202d在第二方向Y上彼此分開。

所述一組主動區圖案202可用於製造積體電路300、400或500的對應一組主動區302。在一些實施例中，所述一組主動區302位於積體電路300、400或500的正面上。在一些實施例中，所述一組主動區302與一或多個平面電晶體、鰭式場效電晶體(fin field-effect transistor，finFET)電晶體、奈米片電晶體或奈米線電晶體的源極區及汲極區對應。其他電晶體類型亦在本揭露的範圍內。

在一些實施例中，主動區圖案202a、202b、202c、202d可用於製造積體電路300、400或500的所述一組主動區302的對應主動區302a、302b、302c、302d。

在一些實施例中，所述一組主動區圖案202被稱為氧化物擴散(OD)區，所述OD區界定至少積體電路300、400或500或佈局設計200的源極擴散區或汲極擴散區。

如圖2A所示，主動區圖案202b及202c對應於供應電壓VDD，且因此主動區圖案202b及202c對應於PMOS電晶體。如圖2A所示，主動區圖案202a及202d對應於參考供應電壓VSS，且因此主動區圖案202a及202d對應於NMOS電晶體。

在一些實施例中，主動區圖案202b及202c可用於製造積體電路300、400或500的PMOS電晶體的源極區及汲極區，且主動區圖案202a及202d可用於製造積體電路300、400或500的NMOS電晶體的源極區及汲極區。

在一些實施例中，圖2A、圖2D中的主動區圖案202a、202b、202c及202d利用對應的節點標記(例如，D、seb、se、si、mx1、ml1_a、ml2_a、ml1_bx、ml2_bx、sl1_ax、sl2_ax、sl1_b、sl2_b、CP、clkb1、clkbb1、clkb2、clkbb2、Q、VDD、VSS等)進行示出，所述對應的節點標記對圖1B至圖1C所示耦接至對應節點的對應電晶體的對應汲極區或源極區進行辨識。舉例而言，主動區圖案202b的電晶體T1的源極耦接至供應電壓VDD，並且在圖2B至圖2E中利用「VDD」進行標記。類似地，主動區圖案202a的電晶體T8的源極及電晶體T6的源極耦接至參考供應電壓VSS，並且在圖2B至圖2E中利用「VSS」進行標記。

在一些實施例中，主動區圖案202a及202d可用於製造積體電路300、400或500的PMOS電晶體的源極區及汲極區，且主動區圖案202b及202c可用於製造積體電路300、400或500的NMOS電晶體的源極區及汲極區。

主動區圖案202a、202b、202c或202d中的至少一者在第二方向Y上具有寬度W1a。在一些實施例中，主動區圖案202a、202b、202c或202d中的至少一者在第二方向Y上具有與主動區圖案202a、202b、202c或202d中的另一者的寬度不同的寬度。

在一些實施例中，主動區圖案202a、202b、202c或202d的寬度W1a與藉由對應的主動區圖案202a、202b、202c或202d所製造的導電裝置(例如，電晶體)的數目、以及對應的主動區302a、302b、302c或302d中的導電裝置(例如，電晶體)的對應速度及驅動強度相關。

在一些實施例中，至少主動區圖案202a、202b、202c或202d的寬度W1a與可用於在主動區302a、302b、302c或302d中製造對應的鰭的鰭NF1a的數目直接相關。舉例而言，在一些實施例中，主動區圖案202a、202b、202c或202d的寬度W1a的增加使得由一組主動區佈局圖案202製造的鰭NF1a的數目及導電裝置(例如，電晶體)的數目增加，並且導電裝置(例如，電晶體)的對應速度及驅動強度增加，同時消耗的面積及功率增加。舉例而言，在一些實施例中，主動區圖案202a、202b、202c或202d的寬度W1a的減小使得由一組主動區佈局圖案202製造的鰭NF1a的數目及導電裝置(例如，電晶體)的數目減小，並且導電裝置(例如，電晶體)的對應速度及驅動強度減小，同時消耗的面積及功率減小。

在一些實施例中，主動區圖案202a、202b、202c或202d具有多個奈米片NS1a，所述多個奈米片NS1a可用於在主動區302a、302b、302c或302d中製造對應的奈米片。

在一些實施例中，所述一組主動區圖案202位於第一佈局層級上。在一些實施例中，第一佈局層級與佈局設計200或積 體電路300、400或500中的一或多者的主動層級或OD層級對應。

所述一組主動區圖案202在其他佈局層級上的其他配置、佈置、或其中的其他圖案數量亦在本揭露的範圍內。

佈局設計200更包括在第二方向Y上延伸的一或多個閘極圖案203a或203b(統稱為「一組虛設閘極圖案203」)或一或多個閘極圖案204a、204b、...、204q或204r(統稱為「一組閘極圖案204」)。

所述一組虛設閘極圖案203可用於製造積體電路300、400或500的對應一組虛設閘極303。

在一些實施例中，虛設閘極圖案203a、203b可用於製造積體電路300、400或500的所述一組虛設閘極303的對應虛設閘極303a、303b。

所述一組虛設閘極圖案203與胞元邊界201c及201d交疊。在一些實施例中，虛設閘極圖案亦被稱為CPODE圖案。

所述一組閘極圖案204可用於製造積體電路300、400或500的對應一組閘極304。

在一些實施例中，閘極圖案204a、204b、...、204q或204r可用於製造積體電路300、400或500的所述一組閘極304的對應閘極304a、304b、...、304q或304r。

在一些實施例中，所述一組閘極圖案204中的閘極圖案中的每一者在圖2B至圖2E中利用標記「T1至T42」示出，所述標記「T1至T42」對由圖2B至圖2E中的對應閘極圖案所製造的 圖1B至圖1C的對應電晶體進行辨識，並且為了簡潔起見對其不再予以贅述。

在一些實施例中，未利用節點標記進行示出的一或多個圖案對應於可用於製造虛設閘極的一或多個虛設閘極圖案。舉例而言，閘極圖案204g在圖2B至圖2E中未利用節點標記進行示出，並且閘極圖案204g是可用於製造虛設閘極304g的虛設閘極圖案。

所述一組閘極圖案204位於所述一組主動區圖案202上方。所述一組閘極圖案204定位於不同於第一佈局層級的第二佈局層級上。在一些實施例中，第二佈局層級不同於第一佈局層級。在一些實施例中，第二佈局層級與佈局設計200或積體電路300、400或500中的一或多者的POLY層級或CPODE層級對應。在一些實施例中，POLY層級或CPODE層級位於OD層級上方。

所述一組閘極圖案204在其他佈局層級上的其他配置、佈置、或其中的其他圖案數量亦在本揭露的範圍內。

佈局設計200更包括一組複晶矽切割特徵圖案(a set of poly cut feature patterns)205。所述一組複晶矽切割特徵圖案205至少包括複晶矽切割特徵圖案205a、205b、...、205n或205o。

一組複晶矽切割特徵圖案205在第一方向X上延伸。複晶矽切割特徵圖案205b與一組閘極圖案204交疊。

在一些實施例中，複晶矽切割特徵圖案205a沿著胞元邊界201a與一組閘極圖案204交疊。在一些實施例中，複晶矽切割 特徵圖案205d沿著胞元邊界201b與一組閘極圖案204交疊。在一些實施例中，複晶矽切割特徵圖案205a及205d經由佈局設計200的胞元邊界201a或201b連續地延伸至其他鄰近胞元。

在一些實施例中，所述一組複晶矽切割特徵圖案205的至少一個切割特徵圖案在第二方向Y上與所述一組複晶矽切割特徵圖案205的另一切割特徵圖案分開。在一些實施例中，所述一組複晶矽切割特徵圖案205的至少一個切割特徵圖案在第一方向X上與所述一組複晶矽切割特徵圖案205的另一切割特徵圖案分開。

所述一組複晶矽切割特徵圖案205的每一複晶矽切割特徵圖案在第二方向Y上具有對應的閘極圖案寬度(圖中未標記)，並且在第一方向X上具有對應的閘極圖案長度(圖中未標記)。在一些實施例中，複晶矽切割特徵圖案205a可用於對積體電路300的對應閘極結構305a的在方法700(圖7)期間被移除的移除部分的對應位置進行辨識。

在一些實施例中，所述一組閘極圖案204或所述一組複晶矽切割特徵圖案205中的至少一者位於第二佈局層級或POLY層級或CPO層級上。

複晶矽切割特徵圖案205中的其他配置或圖案數量亦在本揭露的範圍內。

佈局設計200更包括在第二方向Y上延伸的一或多個接觸圖案206a、206b、...、206r或206s(統稱為「一組接觸圖案206」)。

所述一組接觸圖案206中的每一接觸圖案至少在第一方向X或第二方向Y上與所述一組接觸圖案206中的相鄰接觸圖案分開。為便於說明，未對所述一組接觸圖案206的一或多個接觸圖案進行標記。

所述一組接觸圖案206可用於製造積體電路300、400或500的對應一組接觸件306。

在一些實施例中，所述一組接觸圖案206中的接觸圖案206a、206b、...、206r或206s可用於製造所述一組接觸件306的對應接觸件306a、306b、...、306r或306s。

在一些實施例中，所述一組接觸圖案206亦被稱為一組擴散之上金屬(MD)圖案。

在一些實施例中，所述一組接觸圖案206中的接觸圖案206a、206b、...、206r或206s中的至少一者可用於製造積體電路100、300、400或500的NMOS電晶體或PMOS電晶體中的一者的源極端子或汲極端子。

所述一組接觸圖案206與所述一組主動區圖案202交疊。

所述一組接觸圖案位於第三佈局層級上。在一些實施例中，第三佈局層級不同於第一佈局層級。在一些實施例中，第三佈局層級與佈局設計200或積體電路300、400或500中的一或多者的接觸層級或MD層級對應。在一些實施例中，MD層級位於OD層級上方。

所述一組接觸圖案206在其他佈局層級上的其他配置、 佈置、或其中的其他圖案數量亦在本揭露的範圍內。

佈局設計200更包括一組接觸切割特徵圖案209。所述一組接觸切割特徵圖案209至少包括接觸切割特徵圖案209a、209b、...、209p或209q。

一組接觸切割特徵圖案209在第一方向X上延伸。所述一組接觸切割特徵圖案209與所述一組接觸圖案206及207交疊。在一些實施例中，所述一組接觸切割特徵圖案209位於佈局設計200的第二列ROW2中。

在一些實施例中，所述一組接觸切割特徵圖案209中的至少一個切割特徵圖案在第二方向Y上與所述一組接觸切割特徵圖案209中的另一切割特徵圖案分開。在一些實施例中，所述一組接觸切割特徵圖案209中的至少一個切割特徵圖案在第一方向X上與所述一組接觸切割特徵圖案209中的另一切割特徵圖案分開。

所述一組接觸切割特徵圖案209中的每一接觸切割特徵圖案在第二方向Y上具有對應的切割圖案寬度(圖中未標記)，並且在第一方向X上具有對應的切割圖案長度(圖中未標記)。在一些實施例中，接觸切割特徵圖案209a可用於對積體電路300的對應接觸件309a的在方法700(圖7)期間被移除的移除部分的對應位置進行辨識。

佈局設計200更包括一組接觸切割特徵圖案210。所述一組接觸切割特徵圖案210至少包括接觸切割特徵圖案210a、 210b、...、210p或210q。

一組接觸切割特徵圖案210在第一方向X上延伸。所述一組接觸切割特徵圖案210與所述一組接觸圖案207及208交疊。

在一些實施例中，所述一組接觸切割特徵圖案210位於佈局設計200的第一列ROW1中。

在一些實施例中，所述一組接觸切割特徵圖案210中的至少一個切割特徵圖案在第二方向Y上與所述一組接觸切割特徵圖案210中的另一切割特徵圖案分開。在一些實施例中，所述一組接觸切割特徵圖案210中的至少一個切割特徵圖案在第一方向X上與所述一組接觸切割特徵圖案210中的另一切割特徵圖案分開。

所述一組接觸切割特徵圖案210的每一接觸切割特徵圖案在第二方向Y上具有對應的切割圖案寬度(圖中未標記)，並且在第一方向X上具有對應的切割圖案長度(圖中未標記)。在一些實施例中，接觸切割特徵圖案210a可用於對積體電路300的對應接觸件310a的在方法700(圖7)期間被移除的移除部分的對應位置進行辨識。

在一些實施例中，所述一組接觸切割特徵圖案209或所述一組接觸切割特徵圖案210中的至少一者位於第三佈局層級或MD層級或CMD層級上。

佈局設計200更包括一或多個通孔圖案212a、212b、...、212x(統稱為「一組通孔圖案212」)或一或多個通孔圖案214a、 214b、...、214r(統稱為「一組通孔圖案214」)。

所述一組通孔圖案212可用於製造積體電路300、400或500的對應一組通孔312。所述一組通孔圖案214可用於製造積體電路300、400或500的對應一組通孔314。

在一些實施例中，所述一組通孔圖案212中的通孔圖案212a、212b、...、212x可用於製造積體電路300、400或500的所述一組通孔312中的對應通孔312a、312b、...、312x。在一些實施例中，所述一組通孔圖案214中的通孔圖案214a、214b、...、214r可用於製造積體電路300、400或500的所述一組通孔314中的對應通孔314a、314b、...、314r。

在一些實施例中，所述一組通孔圖案212位於所述一組主動區圖案202與所述一組接觸圖案206之間。在一些實施例中，所述一組通孔圖案214位於所述一組主動區圖案202與所述一組接觸圖案206之間。

所述一組通孔圖案212或214定位於佈局設計200或積體電路300、400或500中的一或多者的擴散之上通孔(VD)層級上。在一些實施例中，VD層級位於MD層級及OD層級上方。在一些實施例中，VD層級位於MD層級與M0層級之間。在一些實施例中，VD層級位於第一佈局層級與第三佈局層級之間。其他佈局層級亦在本揭露的範圍內。

至少一組通孔圖案212或214在其他佈局層級上的其他配置、佈置、或其中的其他圖案數量亦在本揭露的範圍內。

佈局設計200更包括一或多個通孔圖案216a、216b、...、216t(統稱為「一組通孔圖案216」)或一或多個通孔圖案218a、218b、...、218s(統稱為「一組通孔圖案218」)。

所述一組通孔圖案216可用於製造積體電路300、400或500的對應一組通孔316。所述一組通孔圖案218可用於製造積體電路300、400或500的對應一組通孔318。

在一些實施例中，所述一組通孔圖案216中的通孔圖案216a、216b、...、216t可用於製造積體電路300、400或500的所述一組通孔316中的對應通孔316a、316b、...、316t。在一些實施例中，所述一組通孔圖案218中的通孔圖案218a、218b、...、218s可用於製造積體電路300、400或500的所述一組通孔318中的對應通孔318a、318b、...、318s。

在一些實施例中，所述一組通孔圖案216位於所述一組閘極圖案204與所述一組導電特徵圖案220之間。在一些實施例中，所述一組通孔圖案218位於所述一組閘極圖案206與所述一組導電特徵圖案222之間。

所述一組通孔圖案216或218位於佈局設計200或積體電路300、400或500中的一或多者的閘極之上通孔(VG)層級上。在一些實施例中，VG層級位於OD層級、MD層級及POLY層級上方。在一些實施例中，VG層級位於POLY層級與M0層級之間。在一些實施例中，VG層級位於第二佈局層級與第三佈局層級之間。其他佈局層級亦在本揭露的範圍內。

至少一組通孔圖案216或218在其他佈局層級上的其他配置、佈置、或其中的其他圖案數量亦在本揭露的範圍內。

佈局設計200更包括在第一方向X上延伸的一或多個導電特徵圖案220a、220b、...、220e(統稱為「一組導電特徵圖案220」)或一或多個導電特徵圖案222a、222b、...、222e(統稱為「一組導電特徵圖案222」)。

所述一組導電特徵圖案220可用於製造積體電路300、400或500的對應一組導體320。所述一組導電特徵圖案222可用於製造積體電路300、400或500的對應一組導體322。

導電特徵圖案220a、220b、...、220e可用於製造積體電路300、400或500的對應導體320a、320b、...、320e。導電特徵圖案222a、222b、...、222e可用於製造積體電路300、400或500的對應導體322a、322b、...、322l。在一些實施例中，所述一組導電特徵圖案220的一或多個導電特徵圖案220a、220b、...、220e被劃分成不連續的部分(圖中未標記)。在一些實施例中，所述一組導電特徵圖案222的一或多個導電特徵圖案222a、222b、...、222e被劃分成不連續的部分(圖中未標記)。

在一些實施例中，所述一組導電特徵圖案220或所述一組導電特徵圖案222位於第四佈局層級上。在一些實施例中，第四佈局層級不同於第一佈局層級、第二佈局層級及第三佈局層級。在一些實施例中，第四佈局層級與佈局設計200或積體電路300、400或500中的一或多者的M0層級對應。在一些實施例中， M0層級位於OD層級、MD層級及POLY層級上方。

在一些實施例中，所述一組導電特徵圖案220對應於5個M0佈線軌跡(routing track)，且所述一組導電特徵圖案222對應於5個M0佈線軌跡。其他數目的M0佈線軌跡亦在本揭露的範圍內。

所述一組導電特徵圖案220或222在其他佈局層級上的其他配置、佈置、或其中的其他圖案數量亦在本揭露的範圍內。

所述一組接觸切割特徵圖案209或210中的其他配置、或圖案數量亦在本揭露的範圍內。

佈局設計200在其他佈局層級上的其他配置、佈置、或其中的其他圖案數量亦在本揭露的範圍內。

圖3A至圖3F是根據一些實施例的積體電路300的圖式。

圖3A至圖3E是積體電路300的對應部分300A至300E的對應圖式，為便於說明而對所述對應部分300A至300E進行了簡化。

部分300A包括積體電路300的OD層級、POLY層級、CPODE層級、CPO層級、MD層級及CMD層級的一或多個特徵。部分300A由部分200B製造而成。

部分300B包括積體電路300的OD層級、POLY層級、CPODE層級、CPO層級、MD層級及CMD層級的一或多個特徵。部分300B由部分200C製造而成。部分300B類似於部分300D及部分300E，且因此對其不再予以贅述。舉例而言，相較於部分300D 及部分300E，部分300B的POLY層級、CPO層級及CMD層級的元件在圖3B中進行了標記，但為便於說明在部分300D及部分300E中未予標記。

部分300C包括積體電路300的OD層級、POLY層級、CPODE層級、CPO層級、MD層級及CMD層級的一或多個特徵。部分300C由部分200C製造而成。部分300C類似於部分300D及部分300E，且因此對其不再予以贅述。舉例而言，相較於部分300D及部分300E，部分300C的POLY層級、CPO層級及CMD層級的元件在圖3B中進行了標記，但為便於說明在部分300D及部分300E中未予標記。

部分300D包括積體電路300的OD層級、POLY層級、CPODE層級、CPO層級、MD層級及CMD層級的一或多個特徵。部分300D由部分200D製造而成。部分300D類似於部分300B及部分300C，且因此對其不再予以贅述。舉例而言，相較於部分300B及部分300C，部分300D中的MD層級的元件在圖3D中進行了標記，但為便於說明在部分300B及部分300C中未予標記。

部分300E包括積體電路300的OD層級、POLY層級、CPODE層級、CPO層級、MD層級、CMD層級、VG層級、VD層級及M0層級的一或多個特徵。

圖3F是根據一些實施例的積體電路300的對應剖視圖。圖3E是根據一些實施例的積體電路300的部分300C由平面A-A’貫穿的剖視圖。

與圖1B至圖1C、2A至圖2E、圖3A至圖3F、圖4A至圖4E、圖5A至圖5E及圖6至圖10中的一或多者中的組件相同或類似的組件被賦予相同的參考編號，且因此對其不再予以贅述。

積體電路300是圖2A至圖2E的積體電路200的俯視圖。積體電路300是圖1B的積體電路100的至少部分100A或圖1C的積體電路100的部分100B的圖式的俯視圖。

積體電路300根據佈局設計200製造而成。積體電路300的結構關係(包括對準、長度及寬度)以及配置及層類似於圖2A至圖2E的佈局設計200的結構關係以及配置及層，且為了簡潔起見，至少在圖3A至圖3F中將不再對其予以贅述。舉例而言，在一些實施例中，佈局設計200的至少一或多個寬度、長度或間距類似於積體電路300的對應寬度、長度或間距，並且為了簡潔起見，對其不再予以贅述。舉例而言，在一些實施例中，佈局設計200的至少胞元邊界201a、201b、201c、201d或線201e類似於積體電路300的至少對應的胞元邊界301a、301b、301c、301d或線301e，並且為了簡潔起見，對其不再予以贅述。

積體電路300至少包括所述一組主動區302、所述一組虛設閘極303、所述一組閘極304、所述一組接觸件306、基板390、絕緣區392、所述一組通孔312、所述一組通孔314、所述一組通孔316、所述一組通孔318、所述一組導體320及所述一組導體322。

所述一組主動區302嵌入於基板390中。基板390具有正面及與正面相對的背面。在一些實施例中，至少所述一組主動 區302、所述一組閘極304或所述一組接觸件306形成於基板390的正面中。

在一些實施例中，所述一組主動區302對應於平面電晶體的平面結構(圖中未示出)。在一些實施例中，所述一組主動區302對應於鰭式場效電晶體的鰭結構(圖中未示出)。

在一些實施例中，所述一組主動區302對應於奈米片電晶體的奈米片結構(圖中未標記)。在一些實施例中，所述一組主動區302包括藉由磊晶生長製程而生長的汲極區及源極區。在一些實施例中，所述一組主動區302包括在對應的汲極區及源極區處利用磊晶材料而生長的汲極區及源極區。

其他電晶體類型亦在本揭露的範圍內。舉例而言，在一些實施例中，所述一組主動區302對應於奈米線電晶體的奈米線結構(圖中未示出)。

如圖3A所示，主動區302b及302c對應於供應電壓VDD，且因此主動區302b及302c對應於PMOS電晶體。如圖3A所示，主動區302a及302d對應於參考供應電壓VSS，且因此主動區302a及302d對應於NMOS電晶體。

在一些實施例中，主動區302a及302d為積體電路300、400或500的NMOS電晶體的源極區及汲極區，且主動區302b及302c為積體電路300、400或500的PMOS電晶體的源極區及汲極區。

在一些實施例中，主動區302a及302d為積體電路300、 400或500的PMOS電晶體的源極區及汲極區，且主動區302b及302c為積體電路300、400或500的NMOS電晶體的源極區及汲極區。

在一些實施例中，圖3A至圖3F、圖4A至圖4E、圖5A至圖5B、圖6至圖7、圖8A至圖8B、圖9A至圖9B及圖10中的主動區302a、302b、302c及302d利用對應的節點標記(例如，D、seb、se、si、mx1、ml1_a、ml2_a、ml1_bx、ml2_bx、sl1_ax、sl2_ax、sl1_b、sl2_b、CP、clkb1、clkbb1、clkb2、clkbb2、Q、VDD、VSS等)進行示出，所述對應的節點標記對圖1B至圖1C所示耦接至對應節點的對應電晶體的對應汲極區或源極區進行辨識。舉例而言，主動區302b的電晶體T1的源極耦接至供應電壓VDD，並且在圖3B至圖3E中利用「VDD」進行標記。類似地，主動區302a的電晶體T8的源極及電晶體T6的源極耦接至參考供應電壓VSS，並且在圖3B至圖3E中利用「VSS」進行標記。

主動區302a、302b、302c或302d中的至少一者在第二方向Y上具有寬度W1b。

在一些實施例中，主動區302a、302b、302c或302d的寬度W1b與積體電路300的導電裝置(例如，電晶體)的數目、以及對應的主動區302a、302b、302c或302d中的導電裝置(例如，電晶體)的對應速度、驅動強度及功率相關。

在一些實施例中，至少主動區302a、302b、302c或302d的寬度W1b與對應的主動區302a、302b、302c或302d中的鰭NF1b 的數目直接相關。

在一些實施例中，主動區302a、302b、302c或302d在對應的主動區302a、302b、302c或302d中具有多個奈米片NS1b。

所述一組主動區302在其他佈局層級上的其他配置、佈置或其中的其他結構數量亦在本揭露的範圍內。

絕緣區392被配置成使以下中的一或多個元件彼此電性隔離：所述一組主動區302、所述一組虛設閘極303、所述一組閘極304、所述一組接觸件306、M0層級中的一組導體、VG層級中的一組通孔、或VD層級中的一組通孔。在一些實施例中，絕緣區392包括在方法600A至600B(圖6A至圖6B)期間在彼此不同的時間沈積的多個絕緣區。在一些實施例中，絕緣區是介電材料。在一些實施例中，介電材料包含二氧化矽、氮氧化矽等。

絕緣區392在其他佈局層級上的其他配置、佈置、或其中的其他部分數目亦在本揭露的範圍內。

所述一組閘極304與積體電路100、300、400或500中的至少一者的電晶體T1至T42的一或多個閘極對應。在一些實施例中，所述一組閘極304中的每一閘極在圖3A至圖3F中利用標記「T1至T32」進行示出，所述標記「T1至T32」對具有圖3A至圖3F中的對應閘極的圖1B至圖1C的對應電晶體進行辨識，並且為簡潔起見對所述每一閘極未予贅述。

所述一組閘極304至少包括閘極304a、304b、...、304q或304r。

閘極304a至少包括閘極304a1或304a2。

閘極304b至少包括閘極304b1、304b2、304b3或304b4。

閘極304c至少包括閘極304c1或304c2。

閘極304d至少包括閘極304d1或304d2。

閘極304e至少包括閘極304e1、304e2、304e3或304e4。

閘極304f至少包括閘極304f1或304f2。

閘極304g至少包括閘極304g1或304g2。

閘極304h至少包括閘極304h1或304h2。

閘極304i至少包括閘極304i1、304i2、304i3或304i4。

閘極304j至少包括閘極304j1或304j2。

閘極304k至少包括閘極304k1、304k2或304k3。

閘極304l至少包括閘極304l1或304l2。

閘極304m至少包括閘極304m1或304m2。

閘極304n至少包括閘極304n1、304n2、304n3或304n4。

閘極304o至少包括閘極304o1或304o2。

閘極304p至少包括閘極304p1或304p2。

閘極304q至少包括閘極304q1、304q2、304q3或304q4。

閘極304r至少包括閘極304r1或304r2。

在一些實施例中，至少閘極304g是虛設閘極。在一些實施例中，虛設閘極是非功能電晶體的閘極。被配置為虛設閘極的其他閘極亦在本揭露的範圍內。

所述一組虛設閘極303及所述一組閘極304在其他佈局 層級上的其他配置、佈置或其中的其他閘極數量亦在本揭露的範圍內。

所述一組接觸件306中的每一接觸件與積體電路100、300、400或500中的至少一者的電晶體T1至T42的一或多個汲極端子或源極端子對應。

在一些實施例中，所述一組接觸件306的一或多個接觸件與所述一組主動區302的一對主動區交疊，藉此對所述一組主動區302的所述一對主動區與對應電晶體的源極或汲極進行電性耦接。

所述一組接觸件306至少包括接觸件306a、306b、...、306r或306s。

接觸件306a至少包括接觸件306a1或306a2。

接觸件306b至少包括接觸件306b1、306b2或306b3。

接觸件306c至少包括接觸件306c1、306c2、306c3或306c4。

接觸件306d至少包括接觸件306d1或306d2。

接觸件306e至少包括接觸件306e1、306e2、306e3或306e4。

接觸件306f至少包括接觸件306f1、306f2或306f3。

接觸件306g至少包括接觸件306g1、306g2、306g3或306g4。

接觸件306h至少包括接觸件306h1、306h2或306h3。

接觸件306i至少包括接觸件306i1、306i2或306i3。

接觸件306j至少包括接觸件306j1、306j2或306j3。

接觸件306k至少包括接觸件306k1、306k2、306k3或306k4。

接觸件306l至少包括接觸件306l1或306l2。

接觸件306m至少包括接觸件306m1、306m2、306m3或306m4。

接觸件306n至少包括接觸件306n1、306n2或306n3。

接觸件306o至少包括接觸件306o1、306o2、306o3或306o4。

接觸件306p至少包括接觸件306p1或306p2。

接觸件306q至少包括接觸件306q1、306q2、306q3或306q4。

接觸件306r至少包括接觸件306r1、306r2或306r3。

接觸件306s至少包括接觸件306s1或306s2。

所述一組接觸件306在其他佈局層級上的其他配置、佈置、或其中的其他接觸件數量亦在本揭露的範圍內。

在一些實施例中，所述一組虛設閘極303或所述一組閘極304中的至少一個閘極是使用經摻雜或非摻雜複晶矽(polycrystalline silicon)(或複晶矽(polysilicon))形成。在一些實施例中，所述一組虛設閘極303或所述一組閘極304中的至少一個閘極包含金屬，例如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、 CoSi、其他合適的導電材料或其組合。

在一些實施例中，所述一組接觸件306的至少一個接觸件、或M0層級或所述一組導體320或322中的至少一個導體、或VG層級或所述一組通孔316或318或者VD層級或所述一組通孔312或314中的至少一個通孔包含一層或多層導電材料、金屬、金屬化合物或摻雜半導體。在一些實施例中，所述導電材料包括鎢、鈷、釕、銅等或其組合。在一些實施例中，金屬至少包括Cu(銅)、Co、W、Ru、Al等。在一些實施例中，金屬化合物至少包括AlCu、W-TiN、TiSix、NiSix、TiN、TaN等。在一些實施例中，摻雜半導體至少包括摻雜矽等。

在一些實施例中，積體電路300達成了在本文中論述的一或多個益處。

積體電路300的其他配置或佈置亦在本揭露的範圍內。

圖4A是根據一些實施例的積體電路的平面佈局圖400A的圖式。

在一些實施例中，平面佈局圖400A是圖1B的積體電路100的部分100A、或者圖1C的積體電路100的部分100B的平面佈局圖。在一些實施例中，平面佈局圖400A是圖4A至圖4E的積體電路300的平面佈局圖。在一些實施例中，平面佈局圖400A對應於圖2B至圖2E中所示的佈局200。

平面佈局圖400A是平面佈局圖200A的變體，且因此對其不再予以贅述。相較於平面佈局圖200A，第二主鎖存區P4的 位置與第二從鎖存區P6的位置交換，且因此對其不再予以贅述。舉例而言，第一從鎖存區P5及第二主鎖存區P4中的每一者位於平面佈局圖400A的第一列(例如，ROW1)中，並且第一主鎖存區P3及第二從鎖存區P6中的每一者位於平面佈局圖400A的第二列(例如，ROW2)中。

在一些實施例中，第一主鎖存區P3或第一從鎖存區P5中的至少一者與第二主鎖存區P4或第二從鎖存區P6中的至少一者分開至少距離D1a。

在一些實施例中，藉由將第一從鎖存區P5定位於平面佈局圖400A的第一列(例如，ROW1)中、並且將第二從鎖存區P6定位於平面佈局圖400A的第二列(例如，ROW2)中，使得第一從鎖存區P5與第二從鎖存區P6在第一方向X及第二方向Y(例如，對角線方向)兩者上彼此分開，藉此使得積體電路400具有較其他方式更佳的SEU或SEE效能。

在一些實施例中，藉由將第一主鎖存區P3定位於平面佈局圖400A的第二列(例如，ROW2)中、並且將第二從鎖存區P6定位於平面佈局圖400A的第一列(例如，ROW1)中，使得第一主鎖存區P3與第二從鎖存區P6在第一方向X及第二方向Y(例如，另一對角線方向)兩者上彼此分開，藉此使得積體電路400具有較其他方式更佳的SEU或SEE效能。

圖4B至圖4E是根據一些實施例的積體電路400的圖式。

圖4B至圖4E是積體電路400的對應部分400B至400E 的對應圖式，為便於說明而對所述對應部分400B至400E進行了簡化。

圖4C是積體電路400的對應部分400C的圖式，為便於說明而對所述對應部分400C進行了簡化。

部分400B包括積體電路400的OD層級、POLY層級、CPODE層級、CPO層級、MD層級及CMD層級的一或多個特徵。部分400B由類似於部分200B的部分製造而成。

部分400C包括積體電路400的OD層級、POLY層級、CPODE層級、CPO層級、MD層級及CMD層級的一或多個特徵。部分400C由類似於部分200C的部分製造而成。部分400C類似於部分400D及部分400E，且因此對其不再予以贅述。舉例而言，相較於部分400D及部分400E，部分400C的POLY層級的元件在圖3B中進行了標記，但為便於說明在部分400D及部分400E中未予標記。

部分400D包括積體電路400的OD層級、POLY層級、CPODE層級、CPO層級、MD層級及CMD層級的一或多個特徵。部分400D由類似於部分200D的部分製造而成。部分400D類似於部分400B及部分400C，且因此對其不再予以贅述。舉例而言，相較於部分400B及部分400C，部分400D中的MD層級的元件在圖3D中進行了標記，但為便於說明在部分400B及部分400C中未予標記。

部分400E包括積體電路400的OD層級、POLY層級、 CPODE層級、CPO層級、MD層級、CMD層級、VG層級、VD層級及M0層級的一或多個特徵。

積體電路400是至少圖1B的積體電路100的部分100A、或圖1C的積體電路100的部分100B的俯視圖。

積體電路400藉由類似於積體電路400的對應佈局設計進行製造。積體電路400是積體電路100的實施例，並且對其不再予以贅述。為了簡潔起見，將圖4A至圖4E闡述為積體電路400，但在一些實施例中，圖4A至圖4E亦與類似於佈局設計200的佈局設計對應，積體電路400的結構元件亦對應於佈局圖案，並且積體電路400的對應佈局設計的結構關係(包括對準、長度及寬度)以及配置及層類似於積體電路400的結構關係以及配置及層，並且為了簡潔起見，對其不再予以贅述。

在一些實施例中，積體電路400藉由類似於佈局設計200的佈局設計進行製造，並且為了簡潔起見，對其不再予以贅述。

積體電路400是積體電路300(圖3A至圖3E)的變體。舉例而言，積體電路400示出其中第二主鎖存區P4的位置與第二從鎖存區P6的位置交換的實例，且因此對其不再予以贅述。在一些實施例中，積體電路400包括與積體電路300相同的元件，且因此對其不再予以贅述。

積體電路400至少包括至少所述一組主動區302、所述一組虛設閘極303、所述一組閘極304、所述一組接觸件306、基板390、絕緣區392、所述一組通孔312、所述一組通孔314、所述一 組通孔316、所述一組通孔318、所述一組導體320及所述一組導體322。

相較於圖3A至圖3F的積體電路300，積體電路400的第二從鎖存區P6的節點sl2_b、sl1_b及sl2_ax替代積體電路300的第二主鎖存區P4的節點ml2_bx、ml1_bx及ml2_a，且因此對其不再予以贅述。

相較於圖3A至圖3F的積體電路300，積體電路400的第二主鎖存區P4的節點ml2_bx、ml1_bx及ml2_a替代積體電路300的第二從鎖存區P6的節點sl2_b、sl1_b及sl2_ax，且因此對其不再予以贅述。

相較於圖3A至圖3C及圖3E至圖3F的積體電路300，積體電路400的接觸件306m3對應於節點sl2_b，積體電路400的接觸件306m4對應於節點sl1_b，積體電路400的接觸件306p2對應於節點sl2_ax，積體電路400的接觸件306m2對應於節點ml2_bx，積體電路400的接觸件306m1對應於節點ml1_bx，且積體電路400的接觸件306p1對應於節點ml2_a，且因此對其不再予以贅述。

在一些實施例中，積體電路400達成在本文中論述的一或多個益處。

積體電路400在其他佈局層級上的其他配置、佈置、或其中的其他結構數量亦在本揭露的範圍內。

圖5A是根據一些實施例的積體電路的平面佈局圖500A 的圖式。

在一些實施例中，平面佈局圖500A是圖1B的積體電路100的部分100A、或者圖1C的積體電路100的部分100B的平面佈局圖。在一些實施例中，平面佈局圖500A是圖5B至圖5E的積體電路500的平面佈局圖。在一些實施例中，平面佈局圖500A對應於圖2B至圖2E中所示的佈局200。

平面佈局圖500A是平面佈局圖200A的變體，且因此對其不再予以贅述。相較於平面佈局圖200A，第一主鎖存區P3及第二主鎖存區P4的位置定位於第一列ROW1中，且因此對其不再予以贅述。

相較於平面佈局圖200A，第一時脈區P1被劃分為時脈區P1a及時脈區P1b，並且第一時脈區P1定位於第二列ROW2中，且因此對其不再予以贅述。

相較於平面佈局圖200A，第二時脈區P2被劃分為時脈區P2a及時脈區P2b，並且第二時脈區P2定位於第二列ROW2中，且因此對其不再予以贅述。

相較於平面佈局圖200A，資料輸入/掃描邏輯區P7被劃分為資料輸入/掃描邏輯區P7a、資料輸入/掃描邏輯區P7b、資料輸入/掃描邏輯區P7c及資料輸入/掃描邏輯區P7d，且因此對其不再予以贅述。

資料輸入/掃描邏輯區P7a、P7b及P7c定位於第二列ROW2中。

資料輸入/掃描邏輯區P7d定位於第一列ROW1中。

平面佈局圖500A的第二列ROW2包括時脈區P1a、資料輸入/掃描邏輯區P7b、時脈區P1b、資料輸入/掃描邏輯區P7a、時脈區P2b、資料輸入/掃描邏輯區P7c及時脈區P2a。

時脈區P1a與時脈區P2a位於平面佈局圖500A的彼此相對的兩端上。資料輸入/掃描邏輯區P7b位於時脈區P1a與時脈區P1b之間。時脈區P1b位於資料輸入/掃描邏輯區P7b與資料輸入/掃描邏輯區P7a之間。資料輸入/掃描邏輯區P7a位於時脈區P1b與時脈區P2b之間。時脈區P2b位於資料輸入/掃描邏輯區P7a與資料輸入/掃描邏輯區P7c之間。資料輸入/掃描邏輯區P7c位於時脈區P2b與時脈區P2a之間。

平面佈局圖500A的第一列ROW1包括第一從鎖存區P5、第一主鎖存區P3、資料輸入/掃描邏輯區P7d、第二主鎖存區P4及第二從鎖存區P6。

第一從鎖存區P5與第二主鎖存區P4位於平面佈局圖500A的彼此相對的兩端上。第一主鎖存區P3位於第一從鎖存區P5與資料輸入/掃描邏輯區P7d之間。資料輸入/掃描邏輯區P7d位於第一主鎖存區P3與第二從鎖存區P6之間。第二從鎖存區P6位於資料輸入/掃描邏輯區P7d與第二主鎖存區P4之間。

在一些實施例中，第一從鎖存區P5與第二從鎖存區P6分開至少距離D3a。在一些實施例中，距離D3a大於或等於第三範圍。在一些實施例中，第三範圍在400微米(μm)至約1000 微米之間。第三範圍的其他範圍或值亦在本揭露的範圍內。

在一些實施例中，若距離D3a大於或等於第三範圍，則第一從鎖存區P5與第二從鎖存區P6彼此充分分開，藉此降低了在兩個區(例如，第一從鎖存區P5與第二從鎖存區P6)同時出現SEU或SEE的可能性，因此相較於其他方式提高了平面佈局圖500A或積體電路500的可靠性及準確性。

在一些實施例中，若距離D3a小於第三範圍，則第一從鎖存區P5與第二從鎖存區P6未彼此充分分開，藉此增加了在兩個區(例如，第一從鎖存區P5與第二從鎖存區P6)同時出現SEU或SEE的可能性，因此相較於其他方式降低了平面佈局圖500A或積體電路500的可靠性及準確性。

在一些實施例中，第一主鎖存區P3與第二主鎖存區P4分開至少距離D4a。在一些實施例中，距離D4a大於或等於第四範圍。在一些實施例中，第四範圍在400微米至約1000微米之間。第四範圍的其他範圍或值亦在本揭露的範圍內。

在一些實施例中，若距離D4a大於或等於第四範圍，則第一主鎖存區P3與第二主鎖存區P4彼此充分分開，藉此降低了在兩個區(例如，第一主鎖存區P3與第二主鎖存區P4)同時出現SEU或SEE的可能性，因此相較於其他方式提高了平面佈局圖500A或積體電路500的可靠性及準確性。

在一些實施例中，若距離D4a小於第四範圍，則第一主鎖存區P3與第二主鎖存區P4未彼此充分分開，藉此增加了在兩 個區(例如，第一主鎖存區P3與第二主鎖存區P4)同時出現SEU或SEE的可能性，因此相較於其他方式降低了平面佈局圖500A或積體電路500的可靠性及準確性。

圖5B至圖5E是根據一些實施例的積體電路500的圖式。

圖5B至圖5E是積體電路500的對應部分500B至500E的對應圖式，為便於說明而對所述對應部分500B至500E進行了簡化。

圖5C是積體電路500的對應部分500C的圖式，為便於說明而對所述對應部分500C進行了簡化。

部分500B包括積體電路500的OD層級、POLY層級、CPODE層級、CPO層級、MD層級及CMD層級的一或多個特徵。部分500B由類似於部分200B的部分製造而成。

部分500C包括積體電路500的OD層級、POLY層級、CPODE層級、CPO層級、MD層級及CMD層級的一或多個特徵。部分500C由類似於部分200C的部分製造而成。部分500C類似於部分500D及部分500E，且因此對其不再予以贅述。舉例而言，相較於部分500D及部分500E，部分500C的POLY層級的元件在圖3B中進行了標記，但為便於說明在部分500D及部分500E中未予標記。

部分500D包括積體電路500的OD層級、POLY層級、CPODE層級、CPO層級、MD層級及CMD層級的一或多個特徵。部分500D由類似於部分200D的部分製造而成。部分500D類似 於部分500B及部分500C，且因此對其不再予以贅述。舉例而言，相較於部分500B及部分500C，部分500D中的MD層級的元件在圖3D中進行了標記，但為便於說明在部分500B及部分500C中未予標記。

部分500E包括積體電路500的OD層級、POLY層級、CPODE層級、CPO層級、MD層級、CMD層級、VG層級、VD層級及M0層級的一或多個特徵。

積體電路500是至少圖1B的積體電路100的部分100A、或圖1C的積體電路100的部分100B的俯視圖。

積體電路500藉由類似於積體電路500的對應佈局設計進行製造。積體電路500是積體電路100的實施例，並且對其不再予以贅述。為了簡潔起見，將圖5A至圖5E闡述為積體電路500，但在一些實施例中，圖5A至圖5E亦與類似於佈局設計200的佈局設計對應，積體電路500的結構元件亦對應於佈局圖案，並且積體電路500的對應佈局設計的結構關係(包括對準、長度及寬度)以及配置及層類似於積體電路500的結構關係以及配置及層，並且為了簡潔起見，對其不再予以贅述。

在一些實施例中，積體電路500藉由類似於佈局設計200的佈局設計進行製造，並且為了簡潔起見，對其不再予以贅述。

積體電路500是積體電路300(圖3A至圖3E)的變體。舉例而言，積體電路500示出其中所述一組主動區502替代圖3A至圖3E的所述一組主動區302的實例，且因此對其不再予以贅 述。舉例而言，積體電路500示出其中一或多個主動區502a、502b、502c或502d包括在第二方向Y上具有不同寬度的區的實例。

積體電路500至少包括至少所述一組主動區502、所述一組虛設閘極303、一組閘極504、一組接觸件506、基板390、絕緣區392、一組通孔512、一組通孔514、一組通孔516、一組通孔518、一組導體520及一組導體522。

相較於圖3A至圖3E的積體電路300，積體電路500的一組主動區502替代所述一組主動區302，積體電路500的一組閘極504替代所述一組閘極304，積體電路500的一組接觸件506替代所述一組接觸件306，積體電路500的所述一組通孔512替代所述一組通孔312，積體電路500的所述一組通孔514替代所述一組通孔314，積體電路500的所述一組通孔516替代所述一組通孔316，積體電路500的所述一組通孔518替代所述一組通孔318，積體電路500的所述一組導體520替代所述一組導體320，且積體電路500的所述一組導體522替代所述一組導體322，且因此對其不再予以贅述。

所述一組主動區502至少包括主動區502a、502b、502c或502d。

在一些實施例中，所述一組主動區502對應於鰭式場效電晶體的鰭結構(圖中未示出)。

在一些實施例中，所述一組主動區502對應於平面電晶體的平面結構(圖中未示出)。在一些實施例中，所述一組主動區 502對應於奈米片電晶體的奈米片結構(圖中未標記)。

其他電晶體類型亦在本揭露的範圍內。舉例而言，在一些實施例中，所述一組主動區502對應於奈米線電晶體的奈米線結構(圖中未示出)。

如圖5B所示，主動區502b及502c對應於供應電壓VDD，且因此主動區502b及502c對應於PMOS電晶體。如圖5B所示，主動區502a及502d對應於參考供應電壓VSS，且因此主動區502a及502d對應於NMOS電晶體。

在一些實施例中，主動區502a及502d是積體電路300、400或500的NMOS電晶體的源極區及汲極區，且主動區502b及502c是積體電路300、400或500的PMOS電晶體的源極區及汲極區。

在一些實施例中，主動區502a及502d是積體電路300、400或500的PMOS電晶體的源極區及汲極區，且主動區502b及502c是積體電路300、400或500的NMOS電晶體的源極區及汲極區。

主動區502a或502b中的至少一者在第二方向Y上具有寬度W1b。

主動區502c或502d中的至少一者在第二方向Y上具有寬度W2b。

寬度W1b不同於寬度W2b。在一些實施例中，寬度W1b大於寬度W2b。

在一些實施例中，至少主動區502a及502b的寬度W1b與對應的主動區502a及502b中的鰭NF1b的數目直接相關。在一些實施例中，主動區502a及502b在對應的主動區502a及502b中具有多個鰭NF1b。

在一些實施例中，至少主動區502c及502d的寬度W2b與對應的主動區502c及502d中的鰭NF2b的數目直接相關。在一些實施例中，主動區502c及502d在對應的主動區502c及502d中具有多個鰭NF2b。

在一些實施例中，主動區502a或502b的鰭NF1b的數目以及主動區502c或502d的鰭NF2b的數目與對應的主動區502a、502b、502c或502d中的導電裝置(例如，電晶體)的對應速度、驅動強度及功率相關。

在一些實施例中，鰭NF1b的數目大於鰭NF2b的數目。在一些實施例中，鰭NF1b的數目至少為3個鰭，且鰭NF2b的數目為2個鰭。在一些實施例中，鰭NF1b的數目至少為2個鰭，而鰭NF2b的數目為1個鰭。在一些實施例中，鰭NF1b的數目至少為1個鰭。

至少NF1b或NF2b的其他鰭數目亦在本揭露的範圍內。

在一些實施例中，藉由在平面佈局圖400A或積體電路500的不同列(例如，ROW1及ROW2)中包括主動區502a或502b的所述多個鰭NF1b以及主動區502c或502d的所述多個鰭NF2b，藉此使得平面佈局圖400A或積體電路500能夠具有相較於其他方 式具有較少功率規劃及面積(power planning and area，PPA)損失的混合列佈局(hybrid row layout)。

在一些實施例中，主動區502a及502b在對應的主動區502a及502b中具有多個奈米片NS1b。在一些實施例中，主動區502c及502d在對應的主動區502c及502d中具有多個奈米片NS2b。

在一些實施例中，奈米片NS1b的數目大於奈米片NS2b的數目。

在一些實施例中，主動區502a或502b的寬度W1b或者主動區502c或502d的寬度W2b與積體電路500的導電裝置(例如，電晶體)的數目、以及對應的主動區502a、502b、502c或502d中的導電裝置(例如，電晶體)的對應速度、驅動強度及功率相關。

所述一組主動區502在其他佈局層級上的其他配置、佈置、或其中的其他結構數量亦在本揭露的範圍內。

一組閘極504至少包括閘極504a、504b、...、504w或504x。

相較於圖3A至圖3E的積體電路300，閘極504a、504b、...、504w或504x中的至少一或多者替代所述一組閘極304中的閘極304a、304b、...、304q或304r中的至少一或多者，且因此對其不再予以贅述。

一組接觸件506至少包括接觸件506a、506b、...、506x或506y。

相較於圖3A至圖3E的積體電路300，接觸件506a、506b、...、506x或506y中的至少一或多者替代所述一組接觸件306的接觸件306a、306b、...、306r或306s中的至少一或多者，且因此對其不再予以贅述。

一組通孔512至少包括通孔512a、512b、...、512l。

相較於圖3A至圖3E的積體電路300，通孔512a、512b、...、512l中的至少一或多者替代所述一組通孔312中的通孔312a、312b、...、312x中的至少一或多者，且因此對其不再予以贅述。

一組通孔514至少包括通孔514a、514b、...、514m。

相較於圖3A至圖3E的積體電路300，通孔514a、514b、...、514m中的至少一或多者替代所述一組通孔314中的通孔314a、314b、...、314r中的至少一或多者，且因此對其不再予以贅述。

一組通孔516至少包括通孔516a、516b、...、516y。

相較於圖3A至圖3E的積體電路300，通孔516a、516b、...、516y中的至少一或多者替代所述一組通孔316中的通孔316a、316b、...、316t中的至少一或多者，且因此對其不再予以贅述。

一組通孔518至少包括通孔518a、518b、...、518s。

相較於圖3A至圖3E的積體電路300，通孔518a、518b、...、518s中的至少一或多者替代所述一組通孔318中的通 孔318a、318b、...、318s中的至少一或多者，且因此對其不再予以贅述。

一組導體520至少包括導體520a、520b、...、520e。

相較於圖3A至圖3E的積體電路300，導體520a、520b、...、520e中的至少一或多者替代所述一組導體320中的導體320a、320b、...、320e中的至少一或多者，且因此對其不再予以贅述。

一組導體522至少包括導體522a、522b、...、522e。

相較於圖3A至圖3E的積體電路300，導體522a、522b、...、522e中的至少一或多者替代所述一組導體322中的導體322a、322b、...、322e中的至少一或多者，且因此對其不再予以贅述。

在一些實施例中，積體電路500達成在本文中論述的一或多個益處。

積體電路500在其他佈局層級上的其他配置、佈置、或其中的其他結構數量亦在本揭露的範圍內。

圖6A至圖6B是根據一些實施例的製造IC裝置的對應方法600A至600B的對應功能流程圖。

圖6A是根據一些實施例的製造IC裝置的方法600A的功能流程圖。應理解，可在圖6A所示的方法600A之前、期間及/或之後實行附加的操作，並且一些其他製程在本文中可能僅作簡要闡述。

在一些實施例中，方法600A及600B是方法700的操作704的實施例。在一些實施例中，方法600A至800可用於製造或製作至少積體電路300、400或500、或者具有與至少佈局設計200類似的特徵的積體電路。

在方法600A的操作602中，在第一列中製作第一類型的第一組電晶體。在一些實施例中，第一列在第一方向X上延伸。在一些實施例中，操作602至少包括方法600B的操作632、634、636或638。

在一些實施例中，第一列或第二列包括ROW1。在一些實施例中，第一列或第二列包括ROW2。

在方法600A的操作604中，在第二列中製作第二類型的第二組電晶體。在一些實施例中，操作604至少包括方法600B的操作632、634、636或638。

在一些實施例中，第一類型是n型，且第二類型是p型。在一些實施例中，第一類型是p型，且第二類型是n型。

在一些實施例中，第二列在第一方向X上延伸，並且在第二方向Y上與第一列分開。在一些實施例中，第二類型不同於第一類型。

在一些實施例中，第一組電晶體及第二組電晶體包括第一主鎖存電路及第二主鎖存電路。在一些實施例中，第一主鎖存電路與第二主鎖存電路在第一方向上彼此分開第一距離。

在一些實施例中，第一主鎖存電路對應於區ML_L或 ML_R中的一者，且第二主鎖存電路對應於區ML_R或ML_L中的另一者，第一從鎖存電路對應於區SL_L或SL_R中的一者，且第二從鎖存電路對應於區SL_R或SL_L中的另一者。

在一些實施例中，第一距離包括距離D1a、D3a或D4a中的至少一者。

在方法600A的操作606中，在第三列中製作第二類型的第三組電晶體。在一些實施例中，第三列在第一方向X上延伸。在一些實施例中，操作606至少包括方法600B的操作632、634、636或638。

在方法600A的操作608中，在第四列中製作第一類型的第四組電晶體。在一些實施例中，第四列在第一方向X上延伸。在一些實施例中，操作608至少包括方法600B的操作632、634、636或638。

在一些實施例中，第三列或第四列包括ROW1。在一些實施例中，第三列或第四列包括ROW2。

在一些實施例中，第三組電晶體及第四組電晶體包括第一從鎖存電路及第二從鎖存電路。在一些實施例中，第一從鎖存電路與第二從鎖存電路在第一方向X上彼此分開第二距離。在一些實施例中，第二距離包括距離D1a、D3a或D4a中的至少一者。

在一些實施例中，第一列對應於主動區202a，第二列對應於主動區202b，第三列對應於主動區202c，且第四列對應於主動區202d。在該些實施例中，第一組電晶體包括位於至少主動區 302a中的所述一組電晶體，第二組電晶體包括位於至少主動區302b中的所述一組電晶體，第三組電晶體包括位於至少主動區302c中的所述一組電晶體，且第四組電晶體包括位於至少主動區302d中的所述一組電晶體。

在一些實施例中，第一列及第三列對應於主動區502c，且第二列及第四列對應於主動區502d。在該些實施例中，第一組電晶體包括位於至少主動區502c中的所述一組電晶體，第二組電晶體包括位於至少主動區502c中的所述一組電晶體，第三組電晶體包括位於至少主動區502d中的所述一組電晶體，且第四組電晶體包括位於至少主動區502d中的所述一組電晶體。

在方法600A的操作610中，將第一組電晶體的部分、第二組電晶體的部分、第三組電晶體的部分及第四組電晶體的部分電性耦接在一起。

在一些實施例中，操作610包括操作612及614。在一些實施例中，操作610至少包括方法600B的操作640。

在方法600A的操作612中，將第一主鎖存電路與第二主鎖存電路電性耦接在一起。

在方法600A的操作614中，將第一從鎖存電路與第二從鎖存電路電性耦接在一起。

圖6B是根據一些實施例的製造IC裝置的方法600B的功能流程圖。應理解，可在圖6B所示的方法600B之前、期間及/或之後實行附加的操作，並且一些其他製程在本文中可能僅作簡 要闡述。

在方法600A的操作632中，在基板390的正面(例如，第一層級)中形成一組電晶體的一組主動區302或502。在一些實施例中，至少方法600A的所述一組電晶體包括所述一組主動區302或502中的一或多個電晶體。在一些實施例中，至少方法600A的所述一組電晶體包括在本文中所述的一或多個電晶體。

在一些實施例中，方法600A的所述一組主動區包括基板290的第一層級(例如，OD)中的第一主動區、第二主動區、第三主動區及第四主動區。

在一些實施例中，第一主動區對應於第一類型(例如，p型或n型)的第一組電晶體。在一些實施例中，第二主動區對應於不同於第一類型的第二類型(例如，n型或p型)的第二組電晶體。在一些實施例中，第三主動區對應於第二類型的第三組電晶體。在一些實施例中，第四主動區對應於第一類型的第四組電晶體。

在一些實施例中，操作632更至少包括操作632a。在一些實施例中，操作632a(圖中未示出)包括在第一阱中製作所述一組電晶體的源極區及汲極區。在一些實施例中，第一阱包含p型摻雜劑。在一些實施例中，p型摻雜劑包含硼、鋁或其他合適的p型摻雜劑。在一些實施例中，第一阱包括生長於基板之上的磊晶層(epi-layer)。在一些實施例中，藉由在磊晶製程期間添加摻雜劑而對磊晶層進行摻雜。在一些實施例中，藉由在形成磊晶層之 後進行離子植入而對磊晶層進行摻雜。在一些實施例中，藉由對基板進行摻雜而形成第一阱。在一些實施例中，藉由離子植入而實行摻雜。在一些實施例中，第一阱具有介於1×1012原子/立方公分至1×1014原子/立方公分範圍內的摻雜劑濃度。其他摻雜劑濃度亦在本揭露的範圍內。

在一些實施例中，第一阱包括n型摻雜劑。在一些實施例中，n型摻雜劑包括磷、砷或其他適合的n型摻雜劑。在一些實施例中，n型摻雜劑濃度介於約1×1012原子/立方公分至約1×1014原子/立方公分的範圍內。其他摻雜劑濃度亦在本揭露的範圍內。

在一些實施例中，源極/汲極特徵的形成包括：移除基板的一部分以在間隔件的邊緣處形成凹陷，且然後藉由填充所述基板中的凹陷來實行填充製程。在一些實施例中，在移除接墊氧化物層(pad oxide layer)或犧牲氧化物層(sacrificial oxide layer)之後，對凹陷進行蝕刻(例如，濕法蝕刻(wet etching)或乾法蝕刻(dry etching))。在一些實施例中，實行蝕刻製程以移除主動區的與隔離區(例如淺溝渠隔離(shallow trench isolation，STI)區)相鄰的頂表面部分。在一些實施例中，藉由磊晶(epitaxy/epitaxial，epi)製程來實行填充製程。在一些實施例中，使用與蝕刻製程同時進行的生長製程來填充所述凹陷，其中生長製程的生長速率大於蝕刻製程的蝕刻速率。在一些實施例中，使用生長製程與蝕刻製程的組合來填充所述凹陷。舉例而言，在凹陷中生長一層材料，且然後使所生長的材料經歷蝕刻製程以移除 所述材料的一部分。然後，對經蝕刻的材料實行後續的生長製程，直至達成所述材料在凹陷中的所期望厚度為止。在一些實施例中，生長製程繼續進行，直至所述材料的頂表面位於基板的頂表面上方為止。在一些實施例中，生長製程繼續進行，直至所述材料的頂表面與基板的頂表面共面為止。在一些實施例中，藉由等向性蝕刻製程或非等向性蝕刻製程來移除第一阱的一部分。蝕刻製程選擇性地蝕刻第一阱，而不蝕刻閘極結構及任何間隔件。在一些實施例中，使用反應性離子蝕刻(reactive ion etch，RIE)、濕法蝕刻或其他適合的技術來實行蝕刻製程。在一些實施例中，在凹陷中沈積半導體材料以形成源極/汲極特徵。在一些實施例中，實行磊晶製程以在凹陷中沈積半導體材料。在一些實施例中，磊晶製程包括選擇性磊晶生長(selective epitaxy growth，SEG)製程、化學氣相沈積(chemical vapor deposition，CVD)製程、分子束磊晶(molecular_beam epitaxy，MBE)、其他適合的製程及/或其組合。磊晶製程使用與基板的組成相互作用的氣體前驅物(gaseous precursor)及/或液體前驅物(liquid precursor)。在一些實施例中，源極/汲極特徵包括磊晶生長矽(磊晶Si(epi Si))、碳化矽或矽鍺。在一些情形中，在磊晶製程期間，IC裝置的與閘極結構相關聯的源極/汲極特徵被原位摻雜(in-situ doped)或未被摻雜(undoped)。當源極/汲極特徵在磊晶製程期間未被摻雜時，在一些情形中，在後續製程期間對源極/汲極特徵進行摻雜。後續摻雜製程是藉由離子植入、電漿浸漬離子植入(plasma immersion ion implantation)、氣體及/或固體源擴散、其他適合的製程及/或其組合來達成。在一些實施例中，在形成源極/汲極特徵之後及/或在後續摻雜製程之後，將源極/汲極特徵進一步暴露於退火製程(annealing process)。

在方法600A的操作634中，在第二層級上的第一組電晶體、第二組電晶體、第三組電晶體或第四組電晶體中的至少一者的源極/汲極區之上沈積第一導電材料，藉此形成所述一組電晶體的一組接觸件。在一些實施例中，至少方法600A的第二層級包括MD層級。

在一些實施例中，所述一組接觸件至少與第一主動區、第二主動區、第三主動區或第四主動區交疊。在一些實施例中，所述一組接觸件包括與第一主動區的第一區及第二主動區的第一區交疊的第一接觸件。在一些實施例中，第一接觸件將第一主動區的第一區與第二主動區的第一區電性耦接在一起。

在一些實施例中，至少方法600A的所述一組電晶體的源極/汲極區包括所述一組主動區302或502中的一或多個電晶體的源極/汲極區。在一些實施例中，至少方法600A的所述一組接觸件至少包括所述一組接觸件306或506。在一些實施例中，至少方法600A的所述一組接觸件包括MD層級中的特徵。

在方法600A的操作636中，在第三層級上形成所述一組電晶體的一組閘極結構。在一些實施例中，至少方法600A的所述一組閘極結構包括所述一組閘極303、304或504中的至少一或多 個閘極。在一些實施例中，至少方法600A的第三層級包括POLY層級。

在一些實施例中，所述一組閘極的一或多個閘極的閘極區位於汲極區與源極區之間。在一些實施例中，閘極區位於第一阱及基板之上。在一些實施例中，製作所述閘極區的操作636包括實行一或多個沈積製程以形成一或多個介電材料層。在一些實施例中，沈積製程包括化學氣相沈積(CVD)、電漿增強型CVD(plasma enhanced CVD，PECVD)、原子層沈積(atomic layer deposition，ALD)或適合於沈積一或多個材料層的其他製程。在一些實施例中，製作所述閘極區包括實行一或多個沈積製程以形成一或多個導電材料層。在一些實施例中，製作所述閘極區包括形成閘電極或虛設閘電極。在一些實施例中，製作所述閘極區包括沈積或生長至少一個介電層，例如閘極介電質。在一些實施例中，使用經摻雜複晶矽或非摻雜複晶矽(polycrystalline silicon/polysilicon)來形成閘極區。在一些實施例中，閘極區包含金屬，例如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其他適合的導電材料或其組合。

在方法600A的操作638中，形成第一組通孔及第二組通孔。

在一些實施例中，至少方法600A的第一組通孔位於VG層級中。在一些實施例中，至少方法600A的第一組通孔至少包括VG層級中的所述一組通孔。在一些實施例中，第一組通孔形成於 所述一組閘極之上。

在一些實施例中，至少方法600A的第二組通孔位於VD層級中。在一些實施例中，至少方法600A的第二組通孔至少包括VD層級中的所述一組通孔。在一些實施例中，第二組通孔形成於所述一組接觸件之上。

在一些實施例中，操作638包括在晶圓的正面之上在絕緣層中形成第一組自對準接觸件(self-aligned contact，SAC)及第二組自對準接觸件(SAC)。在一些實施例中，將第一組通孔及第二組通孔至少電性耦接至所述一組電晶體。

在方法600A的操作640中，在第四層級上沈積第二導電材料，藉此形成第一組導體。在一些實施例中，至少方法600A的第四層級包括M0層級。在一些實施例中，操作640至少包括在積體電路的正面之上沈積第一組導電區。

在一些實施例中，至少方法600A的第一組導體包括M0層級中的至少所述一組導體的一或多個部分。

在一些實施例中，所述一組導體藉由第二組通孔而至少電性耦接至所述一組接觸件。在一些實施例中，第一組導體藉由第一組通孔而至少電性耦接至所述一組閘極。

在一些實施例中，方法600A的操作634、636、638或640中的一或多者包括使用光微影製程與材料移除製程的組合而在基板之上的絕緣層(圖中未示出)中形成開口。在一些實施例中，光微影製程包括對光阻(例如，正性光阻或負性光阻)進行 圖案化。在一些實施例中，光微影製程包括形成硬罩幕、抗反射結構或另一合適的光微影結構。在一些實施例中，材料移除製程包括濕法蝕刻製程、乾法蝕刻製程、RIE製程、雷射鑽孔或其他合適的蝕刻製程。然後利用導電材料(例如，銅、鋁、鈦、鎳、鎢或其他合適的導電材料)對開口進行填充。在一些實施例中，使用CVD、物理氣相沈積(physical vapor deposition，PVD)、濺鍍、ALD或其他合適的形成製程來對開口進行填充。

在一些實施例中，方法600A或600B的至少一或多個操作由圖10的系統1000實行。在一些實施例中，至少一種方法(例如，以上論述的方法600A或600B)全部或部分由包括系統1000的至少一個製造系統實行。方法600A或600B的一或多個操作由IC製作廠1040(圖10)實行，以製作IC裝置1060。在一些實施例中，方法600A或600B的一或多個操作由製作工具1052實行以製作晶圓1042。

在一些實施例中，導電材料包括銅、鋁、鈦、鎳、鎢或其他合適的導電材料。在一些實施例中，使用CVD、PVD、濺鍍、ALD或其他合適的形成製程來對開口及溝槽進行填充。在一些實施例中，在操作634、636、638或640中的一或多個中沈積導電材料之後，對導電材料進行平坦化以為後續步驟提供平坦表面。

在一些實施例中，不實行方法600A、600B、700或800的一或多個操作。

方法700至800的一或多個操作由被配置成執行用於製 造積體電路(例如，至少積體電路100、300、400或500)的指令的處理裝置來實行。在一些實施例中，方法700至800的一或多個操作使用與在方法700至800的不同的一或多個操作中使用的處理裝置相同的處理裝置來實行。在一些實施例中，使用與用於實行方法700至800的不同的一或多個操作的處理裝置不同的處理裝置來實行方法700至800的一或多個操作。在一些實施例中，方法600A、600B、700或800的其他操作次序在本揭露的範圍內。方法600A、600B、700或800包括示例性操作，但所述操作未必按照所示的次序來實行。方法600A、600B、700或800中的操作可視情況根據所揭露的實施例的精神及範圍進行添加、替代、改變次序及/或刪除。

圖7是根據一些實施例的形成或製造積體電路的方法700的流程圖。應理解，可在圖7所示的方法700之前、期間及/或之後實行附加的操作，並且一些其他操作在本文中可能僅作簡要闡述。在一些實施例中，方法700可用於形成積體電路，例如至少積體電路300、400或500。在一些實施例中，方法700可用於形成與佈局設計200中的一或多者具有類似特徵及類似結構關係的積體電路。

在方法700的操作702中，產生積體電路的佈局設計。操作702由被配置成執行用於產生佈局設計的指令的處理裝置(例如，處理器902(圖9))來實行。在一些實施例中，方法700的佈局設計包括至少佈局設計200的一或多個圖案、或者至少類似 於積體電路300、400或500的一或多個特徵。在一些實施例中，本申請案的佈局設計呈圖形資料庫系統(graphic database system，GDSII)檔案格式。

在方法700的操作704中，基於佈局設計來製造積體電路。在一些實施例中，方法700的操作704包括基於佈局設計來製造至少一個罩幕、以及基於所述至少一個罩幕來製造積體電路。在一些實施例中，操作704對應於圖6A的方法600A或圖6B的方法600B。

圖8是根據一些實施例的產生積體電路的佈局設計的方法800的流程圖。應理解，可在圖8所示的方法800之前、期間及/或之後實行附加的操作，並且一些其他製程在本文中可能僅作簡要闡述。在一些實施例中，方法800是方法700的操作702的實施例。在一些實施例中，方法800可用於產生至少佈局設計200的一或多個佈局圖案、或者至少類似於積體電路300、400或500的一或多個特徵。

在一些實施例中，方法800可用於產生一或多個佈局圖案，所述一或多個佈局圖案具有至少佈局設計200的結構關係(包括對準、長度及寬度)以及配置及層、或者至少類似於積體電路300、400或500的一或多個特徵，且為了簡潔起見，在圖8中將不再予以贅述。

在方法800的操作802中，在佈局設計上產生或設置一組主動區圖案。在一些實施例中，方法800的所述一組主動區圖 案包括一組主動區圖案202的一或多個圖案的至少部分。在一些實施例中，方法800的所述一組主動區圖案包括類似於所述一組主動區302或502的一或多個區。

在一些實施例中，方法800的所述一組主動區圖案包括OD層級中的一或多個圖案、或者與OD層級中的主動區類似的圖案。

在方法800的操作804中，在佈局設計上產生或設置一組閘極圖案。在一些實施例中，方法800的所述一組閘極圖案包括一組閘極圖案203或204的一或多個圖案的至少部分。在一些實施例中，方法800的所述一組閘極圖案包括類似於所述一組閘極303、304或504的一或多個閘極圖案。在一些實施例中，方法800的所述一組閘極圖案包括POLY層級中的一或多個圖案、或者與POLY層級中的閘極類似的圖案。

在方法800的操作806中，在佈局設計上產生或設置一組接觸圖案。在一些實施例中，方法800的所述一組接觸圖案包括一組接觸圖案206的一或多個圖案的至少部分。在一些實施例中，方法800的所述一組接觸圖案包括類似於所述一組接觸件306或506的一或多個接觸圖案。在一些實施例中，方法800的所述一組接觸圖案包括MD層級中的一或多個圖案、或者與MD層級中的接觸件類似的圖案。

在方法800的操作808中，在佈局設計上產生或設置第一組通孔圖案及第二組通孔圖案。

在一些實施例中，方法800的第一組通孔圖案包括VG層級中的一組通孔圖案的一或多個圖案的至少部分。在一些實施例中，方法800的第一組通孔圖案包括至少與VG層級中的所述一組通孔類似的一或多個通孔圖案。在一些實施例中，方法800的第一組通孔圖案包括VG層級中的一或多個圖案、或者與VG層級中的通孔類似的通孔圖案。

在一些實施例中，方法800的第二組通孔圖案包括至少與VD層級中的所述一組通孔類似的一或多個通孔圖案。在一些實施例中，方法800的第一組通孔圖案包括至少與VD層級中的所述一組通孔類似的一或多個通孔圖案。在一些實施例中，方法800的第二組通孔圖案包括VD層級中的一或多個圖案、或者與VD層級中的通孔類似的通孔圖案。

在方法800的操作810中，在佈局設計上產生或設置第一組導電圖案。在一些實施例中，方法800的第一組導電圖案包括M0層級中的至少所述一組導電圖案的一或多個圖案的至少部分。

在一些實施例中，方法800的第一組導電圖案包括至少與M0層級中的所述一組導體類似的一或多個導電圖案。在一些實施例中，方法800的第一組導電圖案包括M0層級中的一或多個圖案、或者與M0層級中的導體類似的圖案。

圖9是根據一些實施例的設計IC佈局設計及製造IC電路的系統900的示意圖。

在一些實施例中，系統900產生或設置本文中所述的一或多個IC佈局設計。系統900包括硬體處理器902以及編碼有(即，儲存)電腦程式碼906(即，一組可執行指令906)的非暫時性電腦可讀取儲存媒體904(例如，記憶體904)。電腦可讀取儲存媒體904被配置用於與用於生產所述積體電路的製造機器介接。處理器902藉由匯流排908而電性耦接至電腦可讀取儲存媒體904。處理器902亦藉由匯流排908而電性耦接至輸入/輸出(input/output，I/O)介面910。網路介面912亦藉由匯流排908而電性連接至處理器902。網路介面912連接至網路914，以使得處理器902及電腦可讀取儲存媒體904能夠藉由網路914而連接至外部元件。處理器902被配置成執行編碼於電腦可讀取儲存媒體904中的電腦程式碼906，以便使系統900可用於實行在方法700至800中所闡述的操作的一部分或全部。

在一些實施例中，處理器902是中央處理單元(central processing unit，CPU)、多處理器(multi-processor)、分佈式處理系統、應用專用積體電路(application specific integrated circuit，ASIC)及/或適合的處理單元。

在一些實施例中，電腦可讀取儲存媒體904是電子系統、磁性系統、光學系統、電磁系統、紅外線系統及/或半導體系統(或者設備或裝置)。舉例而言，電腦可讀取儲存媒體904包括半導體或固態記憶體、磁帶、可移除式電腦磁片(removable computer diskette)、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、剛性 磁碟(rigid magnetic disk)及/或光碟(optical disk)。在使用光碟的一些實施例中，電腦可讀取儲存媒體904包括光碟唯讀記憶體(compact disk-read only memory，CD-ROM)、可讀/寫光碟(compact disk-read/write，CD-R/W)及/或數位視訊光碟(digital video disc，DVD)。

在一些實施例中，電腦可讀取儲存媒體904儲存被配置成使系統900實行方法700至800的電腦程式碼906。在一些實施例中，電腦可讀取儲存媒體904亦儲存實行方法700至800所需的資訊以及在實行方法700至800期間所產生的資訊，例如佈局設計916、使用者介面918及製作工具920、及/或用於實行方法700至800的操作的一組可執行指令。在一些實施例中，佈局設計916包括至少佈局設計200的佈局圖案中的一或多者，或者包括至少與積體電路300、400或500類似的特徵。

在一些實施例中，電腦可讀取儲存媒體904儲存用於與製造機器介接的指令(例如，電腦程式碼906)。所述指令(例如，電腦程式碼906)能夠使處理器902產生可被製造機器讀取的製造指令以在製造製程期間有效地實施方法700至800。

系統900包括I/O介面910。I/O介面910耦接至外部電路系統。在一些實施例中，I/O介面910包括用於向處理器902傳送資訊及命令的鍵盤、小鍵盤(keypad)、滑鼠、軌跡球(trackball)、軌跡墊(trackpad)及/或遊標方向鍵。

系統900亦包括耦接至處理器902的網路介面912。網路 介面912使得系統900能夠與連接有一或多個其他電腦系統的網路914進行通訊。網路介面912包括：無線網路介面，例如藍芽(BLUETOOTH)、無線保真(wireless fidelity，WIFI)、全球互通微波存取(worldwide interoperability of microwave access，WIMAX)、通用封包無線電服務(general packet radio service，GPRS)或寬頻分碼多工存取(wideband code division multiple access，WCDMA)；或者有線網路介面，例如乙太網路(ETHERNET)、通用串列匯流排(universal serial bus，USB)或者電氣及電子工程師學會(Institute of Electrical and Electronic Engineers，IEEE)-2094。在一些實施例中，方法700至800是在二或更多個系統900中實施，且不同系統900之間藉由網路914來交換例如佈局設計及使用者介面等資訊。

系統900被配置成經由I/O介面910或網路介面912來接收與佈局設計相關的資訊。所述資訊藉由匯流排908而被傳送至處理器902以確定用於至少生產積體電路300、400或500的佈局設計(例如，至少佈局設計200)。所述佈局設計然後被儲存於電腦可讀取儲存媒體904中以作為佈局設計916。系統900被配置成經由I/O介面910或網路介面912來接收與使用者介面相關的資訊。所述資訊被儲存於電腦可讀取儲存媒體904中以作為使用者介面918。系統900被配置成經由I/O介面910或網路介面912來接收與製作工具920相關的資訊。所述資訊被儲存於電腦可讀取儲存媒體904中以作為製作工具920。在一些實施例中，製作工具 920包括被系統900所利用的製作資訊。在一些實施例中，製作工具920對應於圖10所示罩幕製作1034。

在一些實施例中，方法700至800被實施為獨立軟體應用以供處理器來執行。在一些實施例中，方法700至800被實施為作為附加軟體應用的一部分的軟體應用。在一些實施例中，方法700至800被實施為軟體應用的插件(plug-in)。在一些實施例中，方法700至800被實施為作為EDA工具的一部分的軟體應用。在一些實施例中，方法700至800被實施為由EDA工具使用的軟體應用。在一些實施例中，EDA工具用於產生積體電路裝置的佈局。在一些實施例中，佈局儲存於非暫時性電腦可讀取媒體上。在一些實施例中，使用例如可自凱登斯設計系統公司(CADENCE DESIGN SYSTEMS,Inc.)購得的VIRTUOSO®等工具或者另一適合的佈局產生工具來產生所述佈局。在一些實施例中，所述佈局是基於以方案設計為基礎而創建的網路連線表來產生。在一些實施例中，方法700至800由製造裝置實施，以使用基於由系統900產生的一或多個佈局設計而製造的一組罩幕來製造積體電路。在一些實施例中，系統900是被配置成使用基於本揭露的一或多個佈局設計而製造的一組罩幕來製造積體電路的製造裝置。在一些實施例中，圖9所示系統900產生較其他方式小的積體電路佈局設計。在一些實施例中，圖9所示系統900產生較其他方式佔用更少的面積並提供更佳的佈線資源的積體電路結構佈局設計。

圖10是根據本揭露至少一個實施例的積體電路(IC)製 造系統1000及與其相關聯的IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用製造系統1000來製作以下中的至少一者：(A)一或多個半導體罩幕；或(B)半導體積體電路的層中的至少一個組件。

在圖10中，IC製造系統1000(在下文中稱為「系統1000」)包括例如設計機構(design house)1020、罩幕機構(mask house)1030及IC製造商/製作商(「製作廠(fab)」)1040等實體，所述實體在與製造IC裝置1060相關的設計、開發及製造循環及/或服務中彼此進行交互。系統1000中的所述實體是由通訊網路進行連接。在一些實施例中，通訊網路為單一網路。在一些實施例中，通訊網路為各種不同的網路，例如內部網路(intranet)及網際網路(Internet)。通訊網路包括有線及/或無線通訊通道。每一實體與其他實體中的一或多者進行交互並向其他實體中的一或多者提供服務及/或自其他實體中的一或多者接收服務。在一些實施例中，設計機構1020、罩幕機構1030及IC製作廠1040中的一或多者是由單一的較大的公司擁有。在一些實施例中，設計機構1020、罩幕機構1030及IC製作廠1040中的一或多者同時存在於共用設施中且使用共用資源。

設計機構(或設計團隊)1020產生IC設計佈局1022。IC設計佈局1022包括為IC裝置1060設計的各種幾何圖案。所述幾何圖案對應於構成所欲製作的IC裝置1060的各種組件的金屬層的、氧化物層的或半導體層的圖案。所述各種層進行組合以形成 各種IC特徵。舉例而言，IC設計佈局1022的一部分包括欲形成於半導體基板(例如，矽晶圓)中的例如主動區、閘電極、源極電極及汲極電極、層間內連線的金屬線或通孔、以及結合接墊(bonding pad)的開口等各種IC特徵、以及設置於所述半導體基板上的各種材料層。設計機構1020實施恰當的設計程序以形成IC設計佈局1022。設計程序包括邏輯設計、實體設計、或設置及佈線中的一或多者。IC設計佈局1022存在於具有所述幾何圖案的資訊的一或多個資料檔案中。舉例而言，IC設計佈局1022可被表達成GDSII檔案格式或設計框架II(Design Framework II，DFII)檔案格式。

罩幕機構1030包括資料準備(data preparation)1032及罩幕製作(mask fabrication)1034。罩幕機構1030使用IC設計佈局1022以根據IC設計佈局1022來製造欲用於製作IC裝置1060的所述各種層的一或多個罩幕1045。罩幕機構1030實行罩幕資料準備1032，其中IC設計佈局1022被轉譯成代表性資料檔案(representative data file，RDF)。罩幕資料準備1032向罩幕製作1034提供RDF。罩幕製作1034包括罩幕寫入器(mask writer)。罩幕寫入器將RDF轉換成基板(例如罩幕(罩版(reticle))1045或半導體晶圓1042)上的影像。設計佈局1022藉由罩幕資料準備1032來進行調處以遵從罩幕寫入器的特定特性及/或IC製作廠1040的要求。在圖10中，罩幕資料準備1032與罩幕製作1034被示作單獨的元件。在一些實施例中，罩幕資料準備1032與罩幕 製作1034可被籠統地稱作罩幕資料準備。

在一些實施例中，罩幕資料準備1032包括光學近接修正(optical proximity correction，OPC)，光學近接修正使用微影增強技術(lithography enhancement technique)來補償影像誤差(image error)，例如可能因繞射(diffraction)、干涉、其他製程效應及類似因素引起的影像誤差。OPC對IC設計佈局1022進行調整。在一些實施例中，罩幕資料準備1032更包括解析度增強技術(resolution enhancement technique，RET)，例如離軸照明(off-axis illumination)、亞解析度輔助特徵(sub-resolution assist feature)、相移罩幕(phase-shifting mask)、其他適合的技術、及類似技術、或其組合。在一些實施例中，亦使用將OPC作為逆向成像問題進行處置的逆向微影技術(inverse lithography technology，ILT)。

在一些實施例中，罩幕資料準備1032包括罩幕規則檢查器(mask rule checker，MRC)，所述罩幕規則檢查器以含有某些幾何約束條件及/或連接性約束條件的一組罩幕創建規則(mask creation rule)來檢查已歷經OPC中的各過程的IC設計佈局，以確保具有足夠的餘裕(margin)來將半導體製造製程中的可變性(variability)考慮在內以及達成類似效果。在一些實施例中，MRC修改IC設計佈局以補償罩幕製作1034期間的限制，此可解除由OPC實行的修改的一部分以滿足罩幕創建規則。

在一些實施例中，罩幕資料準備1032包括微影製程檢查 (lithography process checking，LPC)，所述微影製程檢查對將由IC製作廠1040實施的處理進行模擬以製作IC裝置1060。LPC基於IC設計佈局1022來模擬此處理以創建模擬製造的裝置(例如，IC裝置1060)。LPC模擬中的處理參數可包括與IC製造循環的各種製程相關聯的參數、與用於製造IC的工具相關聯的參數、及/或製造製程的其他態樣。LPC慮及各種因數，例如空中影像對比(aerial image contrast)、焦點深度(depth of focus，DOF)、罩幕誤差增強因數(mask error enhancement factor，MEEF)、其他適合的因數、及類似因數、或其組合。在一些實施例中，在已藉由LPC而創建出模擬製造的裝置之後，若所述模擬裝置的形狀不夠接近於滿足設計規則，則重複進行OPC及/或MRC以進一步完善IC設計佈局1022。

應理解，為清晰起見，已對罩幕資料準備1032的以上說明進行了簡化。在一些實施例中，資料準備1032包括例如邏輯運算(logic operation，LOP)等附加特徵以根據製造規則來修改IC設計佈局。另外，在資料準備1032期間施加至IC設計佈局1022的製程可以各種不同的次序執行。

在罩幕資料準備1032之後及在罩幕製作1034期間，基於經修改IC設計佈局1022來製作罩幕1045或由罩幕1045形成的群組。在一些實施例中，罩幕製作1034包括基於IC設計1022來實行一或多次微影曝光(lithographic exposure)。在一些實施例中，使用電子束(electron-beam，e-beam)或多重電子束機制、基 於經修改IC設計佈局1022來在罩幕(光罩或罩版)1045上形成圖案。罩幕1045可以各種技術形成。在一些實施例中，罩幕1045是使用二元技術(binary technology)來形成。在一些實施例中，罩幕圖案包括不透明區及透明區。用於將已塗佈於晶圓上的影像敏感性材料層(例如，光阻)曝光的輻射束(例如，紫外光(ultraviolet，UV)束)被不透明區阻擋且透射過透明區。在一個實例中，罩幕1045的二元版本(binary version)包括透明基板(例如，熔融石英(fused quartz))及塗佈於二元罩幕(binary mask)的不透明區中的不透明材料(例如，鉻)。在另一實例中，罩幕1045是使用相移技術來形成。在罩幕1045的相移罩幕(phase shift mask，PSM)版本中，形成於所述罩幕上的圖案中的各種特徵被配置成具有恰當的相差(phase difference)以增強解析度及成像品質。在各種實例中，相移罩幕可為衰減式相移罩幕(attenuated PSM)或交替式相移罩幕(alternating PSM)。藉由罩幕製作1034而產生的一或多個罩幕被用於各種製程中。舉例而言，此種罩幕被用於在半導體晶圓中形成各種經摻雜區的離子植入製程中、在半導體晶圓中形成各種蝕刻區的蝕刻製程中、及/或其他適合的製程中。

IC製作廠1040為包括用於製作各種不同IC產品的一或多個製造設施的IC製作實體。在一些實施例中，IC製作廠1040為半導體代工廠。舉例而言，可存在一種用於多個IC產品的前端製作(製程前端(front-end-of-line，FEOL)製作)的製造設施， 同時第二種製造設施可提供用於IC產品的內連及封裝的後端製作(製程後端(back-end-of-line，BEOL)製作)，且第三種製造設施可為代工廠實體提供其他服務。

IC製作廠1040包括晶圓製作工具1052(在下文中稱為「製作工具1052」)，晶圓製作工具1052被配置成在半導體晶圓1042上執行各種製造操作，進而使得根據罩幕(例如，罩幕1045)來製作IC裝置1060。在各種實施例中，製作工具1052包括以下中的一或多者：晶圓步進機、離子植入機、光阻塗佈機、製程腔室(例如，CVD腔室或低壓化學氣相沈積(low pressure CVD，LPCVD)爐)、化學機械研磨(chemical mechanical polishing，CMP)系統、電漿蝕刻系統、晶圓清潔系統或能夠實行本文中所論述的一或多個適合的製造製程的其他製造裝備。

IC製作廠1040使用由罩幕機構1030製作的罩幕1045來製作IC裝置1060。因此，IC製作廠1040至少間接地使用IC設計佈局1022來製作IC裝置1060。在一些實施例中，半導體晶圓1042由IC製作廠1040使用罩幕1045而製作，以形成IC裝置1060。在一些實施例中，IC製作包括至少間接地基於IC設計1022來實行一或多次微影曝光。半導體晶圓1042包括矽基板或上面形成有材料層的其他恰當的基板。半導體晶圓1042更包括(在後續製造步驟處形成的)各種經摻雜區、介電特徵、多層級內連線(multilevel interconnect)及類似元件中的一或多者。

系統1000被示出為具有設計機構1020、罩幕機構1030 或IC製作廠1040作為單獨的組件或實體。然而，應理解，設計機構1020、罩幕機構1030或IC製作廠1040中的一或多者是同一組件或實體的一部分。

本說明的一個態樣是有關於一種正反器。在一些實施例中，所述正反器包括：第一類型的第一組電晶體，位於第一列中，第一列在第一方向上延伸。在一些實施例中，所述正反器更包括：第二類型的第二組電晶體，位於第二列中，第二列在第一方向上延伸並且在不同於第一方向的第二方向上與第一列分開，第二類型不同於第一類型。在一些實施例中，第一組電晶體及第二組電晶體包括第一主鎖存電路及第二主鎖存電路，並且第一主鎖存電路與第二主鎖存電路在第一方向上彼此分開第一距離。在一些實施例中，第一主鎖存電路及第二主鎖存電路的第一輸出訊號是第一主鎖存電路及第二主鎖存電路的第一輸入訊號。在一些實施例中，第一主鎖存電路及第二主鎖存電路的第二輸出訊號是第一主鎖存電路及第二主鎖存電路的第二輸入訊號。

在一些實施例中，所述第一主鎖存電路的第三輸出訊號是所述第一主鎖存電路的第三輸入訊號。所述第二主鎖存電路的第三輸出訊號是所述第二主鎖存電路的第三輸入訊號。

在一些實施例中，正反器包括第二類型的第三組電晶體以及第一類型的第四組電晶體。第三組電晶體位於第三列中。第三列在所述第一方向上延伸並且在所述第二方向上與所述第一列及所述第二列分開。第四組電晶體位於第四列中。第四列在所述 第一方向上延伸並且在所述第二方向上與所述第一列、所述第二列及所述第三列分開。第三組電晶體及所述第四組電晶體包括第一從鎖存電路及第二從鎖存電路，並且所述第一從鎖存電路與所述第二從鎖存電路在所述第一方向上彼此分開第二距離。第一主鎖存電路與所述第一從鎖存電路耦接在一起；並且所述第二主鎖存電路與所述第二從鎖存電路耦接在一起。

在一些實施例中，第一從鎖存電路及所述第二從鎖存電路的第一輸出訊號是所述第一從鎖存電路及所述第二從鎖存電路的第一輸入訊號。第一從鎖存電路及所述第二從鎖存電路的第二輸出訊號是所述第一從鎖存電路及所述第二從鎖存電路的第二輸入訊號。

在一些實施例中，第一從鎖存電路的第三輸出訊號是所述第一從鎖存電路的第三輸入訊號。第二從鎖存電路的第三輸出訊號是所述第二從鎖存電路的第三輸入訊號。

在一些實施例中，第一組電晶體、第二組電晶體、第三組電晶體及第四組電晶體更包括多工器、第一堆疊閘極電路以及第二堆疊閘極電路。多工器在第一輸出節點上輸出第一訊號。第一堆疊閘極電路藉由所述第一輸出節點而耦接至所述多工器，並且耦接至所述第一主鎖存電路，並且將所述第一主鎖存電路的所述第三輸出訊號輸出至所述第一主鎖存電路的第一輸入節點。第二堆疊閘極電路藉由所述第一輸出節點而耦接至所述多工器，並且耦接至所述第二主鎖存電路，並且將所述第二主鎖存電路的所 述第三輸出訊號輸出至所述第二主鎖存電路的第一輸入節點。

在一些實施例中，所述第一組電晶體、所述第二組電晶體、所述第三組電晶體及所述第四組電晶體更包括第三堆疊閘極電路以及第四堆疊閘極電路。第三堆疊閘極電路耦接在所述第一堆疊閘極電路與所述第一從鎖存電路之間。第三堆疊閘極電路接收所述第一主鎖存電路的所述第三輸出訊號，並且將所述第一從鎖存電路的所述第三輸入訊號輸出至所述第一從鎖存電路的第一輸入節點。第四堆疊閘極電路耦接在所述第二堆疊閘極電路與所述第二從鎖存電路之間。第四堆疊閘極電路接收所述第二主鎖存電路的所述第三輸出訊號，並且將所述第二從鎖存電路的所述第三輸入訊號輸出至所述第二從鎖存電路的第一輸入節點。

在一些實施例中，所述第一組電晶體、所述第二組電晶體、所述第三組電晶體及所述第四組電晶體更包括第一時脈電路以及第二時脈電路。第一時脈電路接收輸入時脈訊號，並產生第一時脈訊號及第二時脈訊號。第一時脈電路耦接至至少所述第一主鎖存電路及所述第一從鎖存電路。第二時脈電路接收所述輸入時脈訊號，並產生第三時脈訊號及第四時脈訊號。第二時脈電路耦接至至少所述第二主鎖存電路及所述第二從鎖存電路。

在一些實施例中，正反器更包括第一主動區、第二主動區、第三主動區以及第四主動區。第一主動區在所述第一方向上延伸。第一主動區位於基板的第一層級上。第一主動區對應於所述第一組電晶體。第二主動區在所述第一方向上延伸。第二主動 區位於所述第一層級上，並且在所述第二方向上與所述第一主動區分開。第二主動區對應於所述第二組電晶體。第三主動區在所述第一方向上延伸。第三主動區位於所述第一層級上，並且在所述第二方向上與所述第一主動區及所述第二主動區分開。第三主動區對應於所述第三組電晶體。第四主動區在所述第一方向上延伸。第四主動區位於所述第一層級上，並且在所述第二方向上與所述第一主動區、所述第二主動區及所述第三主動區分開。第四主動區對應於所述第四組電晶體。

在一些實施例中，所述第一主動區具有第一寬度。所述第二主動區具有所述第一寬度。所述第三主動區具有所述第一寬度。所述第四主動區具有所述第一寬度。

在一些實施例中，所述第一距離至少為400奈米。所述第二距離至少為400奈米。

本說明的另一態樣是有關於一種正反器。在一些實施例中，所述正反器包括：第一類型的第一組電晶體，位於第一列中，第一列在第一方向上延伸。在一些實施例中，所述正反器更包括：第二類型的第二組電晶體，位於第二列中，第二列在第一方向上延伸並且在不同於第一方向的第二方向上與第一列分開，第二類型不同於第一類型。在一些實施例中，所述正反器更包括：第二類型的第三組電晶體，位於第三列中，第三列在第一方向上延伸並且在第二方向上與第一列及第二列分開。在一些實施例中，所述正反器更包括：第一類型的第四組電晶體，位於第四列中，第 四列在第一方向上延伸並且在第二方向上與第一列、第二列及第三列分開。在一些實施例中，第一組電晶體及第二組電晶體包括第一主鎖存電路及第一從鎖存電路，並且第一主鎖存電路與第一從鎖存電路在第一方向上彼此分開至少第一距離。在一些實施例中，第三組電晶體及第四組電晶體包括第二從鎖存電路及第二主鎖存電路，並且第二從鎖存電路與第二主鎖存電路在第一方向上彼此分開至少第二距離。在一些實施例中，第一主鎖存電路與第一從鎖存電路耦接在一起，並且第二主鎖存電路與第二從鎖存電路耦接在一起。

在一些實施例中，第一主鎖存電路與所述第二主鎖存電路在所述第一方向上彼此分開所述第一距離。第一從鎖存電路與所述第二從鎖存電路在所述第一方向上彼此分開所述第二距離。

在一些實施例中，所述第一距離至少為400奈米。所述第二距離至少為400奈米。

在一些實施例中，第一從鎖存電路及所述第二從鎖存電路的第一輸出訊號是所述第一從鎖存電路及所述第二從鎖存電路的第一輸入訊號。第一從鎖存電路及所述第二從鎖存電路的第二輸出訊號是所述第一從鎖存電路及所述第二從鎖存電路的第二輸入訊號。

在一些實施例中，第一主鎖存電路及所述第二主鎖存電路的第一輸出訊號是所述第一主鎖存電路及所述第二主鎖存電路的第一輸入訊號。第一主鎖存電路及所述第二主鎖存電路的第二 輸出訊號是所述第一主鎖存電路及所述第二主鎖存電路的第二輸入訊號。第一從鎖存電路的第三輸出訊號是所述第一從鎖存電路的第三輸入訊號。第二從鎖存電路的第三輸出訊號是所述第二從鎖存電路的第三輸入訊號。

在一些實施例中，所述第一組電晶體及所述第二組電晶體更包括第一反相器以及第二反相器。第一反相器接收輸入時脈訊號，並產生自所述輸入時脈訊號進行反相的第一時脈訊號。第一反相器耦接至至少所述第一主鎖存電路及所述第一從鎖存電路。第二反相器接收所述輸入時脈訊號，並產生自所述輸入時脈訊號進行反相的第二時脈訊號。第二反相器耦接至至少所述第二主鎖存電路及所述第二從鎖存電路。

在一些實施例中，第三組電晶體及所述第四組電晶體更包括第三反相器以及第四反相器。第三反相器接收所述第一時脈訊號，並產生自所述第一時脈訊號進行反相的第三時脈訊號。第三反相器耦接至至少所述第一反相器、所述第一主鎖存電路及所述第一從鎖存電路。第四反相器接收所述第二時脈訊號，並產生自所述第二時脈訊號進行反相的第四時脈訊號。第四反相器耦接至至少所述第二反相器、所述第二主鎖存電路及所述第二從鎖存電路。

在一些實施例中，正反器更包括第一主動區、第二主動區、第三主動區以及第四主動區。第一主動區在所述第一方向上延伸。第一主動區位於基板的第一層級上。第一主動區對應於所 述第一組電晶體。第二主動區在所述第一方向上延伸。第二主動區位於所述第一層級上。第二主動區在所述第二方向上與所述第一主動區分開。第二主動區對應於所述第二組電晶體。第三主動區在所述第一方向上延伸。第三主動區位於所述第一層級上。第三主動區在所述第二方向上與所述第一主動區及所述第二主動區分開。第三主動區對應於所述第三組電晶體。第四主動區在所述第一方向上延伸。第四主動區位於所述第一層級上。第四主動區在所述第二方向上與所述第一主動區、所述第二主動區及所述第三主動區分開。第四主動區對應於所述第四組電晶體。第一主動區、所述第二主動區、所述第三主動區及所述第四主動區中的每一者具有第一寬度。

本說明的又一態樣是有關於一種製作正反器的方法。在一些實施例中，所述方法包括：在第一列中形成第一類型的第一組電晶體，第一列在第一方向上延伸。在一些實施例中，所述方法更包括：在第二列中形成第二類型的第二組電晶體，第二列在第一方向上延伸並且在不同於第一方向的第二方向上與第一列分開，第二類型不同於第一類型，其中第一組電晶體及第二組電晶體包括第一主鎖存電路及第二主鎖存電路，並且第一主鎖存電路與第二主鎖存電路在第一方向上彼此分開第一距離。在一些實施例中，所述方法更包括：在第三列中形成第二類型的第三組電晶體，第三列在第一方向上延伸。在一些實施例中，所述方法更包括：在第四列中形成第一類型的第四組電晶體，第四列在第一方 向上延伸並且在第二方向上與第三列分開，其中第三組電晶體及第四組電晶體包括第一從鎖存電路及第二從鎖存電路，並且第一從鎖存電路與第二從鎖存電路在第一方向上彼此分開第二距離。在一些實施例中，所述方法更包括將第一主鎖存電路與第二主鎖存電路電性耦接在一起。在一些實施例中，所述方法更包括將第一從鎖存電路與第二從鎖存電路電性耦接在一起。

以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各態樣。熟習此項技術者應知，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及更改。

100:積體電路

102a、102b、104a、104b:反相器

106:反相器/掃描電路

108:多工器

110:掃描電路

111、114、114a、114b:堆疊閘極電路

112、116:鎖存電路

118:輸出電路

clkbb1:節點/時脈訊號

clkb1’、clkb2’、clkbb1’、clkbb2’:時脈訊號/訊號

cp’:時脈訊號

D’:資料訊號

ml1_a’、ml2_a’、mx1’、sl1_ax’、sl2_ax’:訊號

Q’:輸出訊號

se’:掃描致能訊號

seb、si:節點

Claims (10)

1. 一種正反器，包括：第一類型的第一組電晶體，位於第一列中，所述第一列在第一方向上延伸；以及第二類型的第二組電晶體，位於第二列中，所述第二列在所述第一方向上延伸並且在不同於所述第一方向的第二方向上與所述第一列分開，所述第二類型不同於所述第一類型；其中所述第一組電晶體及所述第二組電晶體包括第一主鎖存電路及第二主鎖存電路，並且所述第一主鎖存電路與所述第二主鎖存電路在所述第一方向上彼此分開第一距離；其中所述第一主鎖存電路及所述第二主鎖存電路的第一輸出訊號是所述第一主鎖存電路及所述第二主鎖存電路的第一輸入訊號；且所述第一主鎖存電路及所述第二主鎖存電路的第二輸出訊號是所述第一主鎖存電路及所述第二主鎖存電路的第二輸入訊號。
2. 如請求項1所述的正反器，更包括：所述第二類型的第三組電晶體，位於第三列中，所述第三列在所述第一方向上延伸並且在所述第二方向上與所述第一列及所述第二列分開；所述第一類型的第四組電晶體，位於第四列中，所述第四列在所述第一方向上延伸並且在所述第二方向上與所述第一列、所述第二列及所述第三列分開； 其中所述第三組電晶體及所述第四組電晶體包括第一從鎖存電路及第二從鎖存電路，並且所述第一從鎖存電路與所述第二從鎖存電路在所述第一方向上彼此分開第二距離；且其中所述第一主鎖存電路與所述第一從鎖存電路耦接在一起；並且所述第二主鎖存電路與所述第二從鎖存電路耦接在一起。
3. 如請求項2所述的正反器，其中：所述第一從鎖存電路及所述第二從鎖存電路的第一輸出訊號是所述第一從鎖存電路及所述第二從鎖存電路的第一輸入訊號；所述第一從鎖存電路及所述第二從鎖存電路的第二輸出訊號是所述第一從鎖存電路及所述第二從鎖存電路的第二輸入訊號。
4. 如請求項3所述的正反器，其中：所述第一從鎖存電路的第三輸出訊號是所述第一從鎖存電路的第三輸入訊號；且所述第二從鎖存電路的第三輸出訊號是所述第二從鎖存電路的第三輸入訊號。
5. 如請求項4所述的正反器，其中所述第一組電晶體、所述第二組電晶體、所述第三組電晶體及所述第四組電晶體更包括：多工器，被配置成在第一輸出節點上輸出第一訊號；第一堆疊閘極電路，藉由所述第一輸出節點而耦接至所述多工器，並且耦接至所述第一主鎖存電路，並且被配置成將所述第一主鎖存電路的所述第三輸出訊號輸出至所述第一主鎖存電路的 第一輸入節點；以及第二堆疊閘極電路，藉由所述第一輸出節點而耦接至所述多工器，並且耦接至所述第二主鎖存電路，並且被配置成將所述第二主鎖存電路的所述第三輸出訊號輸出至所述第二主鎖存電路的第一輸入節點。
6. 如請求項2所述的正反器，更包括：第一主動區，在所述第一方向上延伸，位於基板的第一層級上，並且所述第一主動區對應於所述第一組電晶體；第二主動區，在所述第一方向上延伸，位於所述第一層級上，並且在所述第二方向上與所述第一主動區分開，所述第二主動區對應於所述第二組電晶體；第三主動區，在所述第一方向上延伸，位於所述第一層級上，並且在所述第二方向上與所述第一主動區及所述第二主動區分開，所述第三主動區對應於所述第三組電晶體；以及第四主動區，在所述第一方向上延伸，位於所述第一層級上，並且在所述第二方向上與所述第一主動區、所述第二主動區及所述第三主動區分開，所述第四主動區對應於所述第四組電晶體。
7. 一種正反器，包括：第一類型的第一組電晶體，位於第一列中，所述第一列在第一方向上延伸；第二類型的第二組電晶體，位於第二列中，所述第二列在所述第一方向上延伸並且在不同於所述第一方向的第二方向上與所 述第一列分開，所述第二類型不同於所述第一類型；所述第二類型的第三組電晶體，位於第三列中，所述第三列在所述第一方向上延伸並且在所述第二方向上與所述第一列及所述第二列分開；以及所述第一類型的第四組電晶體，位於第四列中，所述第四列在所述第一方向上延伸並且在所述第二方向上與所述第一列、所述第二列及所述第三列分開；其中所述第一組電晶體及所述第二組電晶體包括第一主鎖存電路及第一從鎖存電路，並且所述第一主鎖存電路與所述第一從鎖存電路在所述第一方向上彼此分開至少第一距離；其中所述第三組電晶體及所述第四組電晶體包括第二從鎖存電路及第二主鎖存電路，並且所述第二從鎖存電路與所述第二主鎖存電路在所述第一方向上彼此分開至少第二距離；且其中所述第一主鎖存電路與所述第一從鎖存電路耦接在一起，並且所述第二主鎖存電路與所述第二從鎖存電路耦接在一起。
8. 如請求項7所述的正反器，其中：所述第一從鎖存電路及所述第二從鎖存電路的第一輸出訊號是所述第一從鎖存電路及所述第二從鎖存電路的第一輸入訊號；所述第一從鎖存電路及所述第二從鎖存電路的第二輸出訊號是所述第一從鎖存電路及所述第二從鎖存電路的第二輸入訊號。
9. 如請求項7所述的正反器，其中所述第一組電晶體及所述第二組電晶體更包括： 第一反相器，被配置成接收輸入時脈訊號，並產生自所述輸入時脈訊號進行反相的第一時脈訊號，所述第一反相器耦接至至少所述第一主鎖存電路及所述第一從鎖存電路；以及第二反相器，被配置成接收所述輸入時脈訊號，並產生自所述輸入時脈訊號進行反相的第二時脈訊號，所述第二反相器耦接至至少所述第二主鎖存電路及所述第二從鎖存電路。
10. 一種製作正反器的方法，所述方法包括：在第一列中形成第一類型的第一組電晶體，所述第一列在第一方向上延伸；在第二列中形成第二類型的第二組電晶體，所述第二列在所述第一方向上延伸並且在不同於所述第一方向的第二方向上與所述第一列分開，所述第二類型不同於所述第一類型，其中所述第一組電晶體及所述第二組電晶體包括第一主鎖存電路及第二主鎖存電路，並且所述第一主鎖存電路與所述第二主鎖存電路在所述第一方向上彼此分開第一距離；在第三列中形成所述第二類型的第三組電晶體，所述第三列在所述第一方向上延伸；在第四列中形成所述第一類型的第四組電晶體，所述第四列在所述第一方向上延伸並且在所述第二方向上與所述第三列分開，其中所述第三組電晶體及所述第四組電晶體包括第一從鎖存電路及第二從鎖存電路，並且所述第一從鎖存電路與所述第二從鎖存電路在所述第一方向上彼此分開第二距離； 將所述第一主鎖存電路與所述第二主鎖存電路電性耦接在一起；以及將所述第一從鎖存電路與所述第二從鎖存電路電性耦接在一起。

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