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TWI853040B - 半導體裝置及攝像裝置 - Google Patents

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TWI853040B
TWI853040B TW109120517A TW109120517A TWI853040B TW I853040 B TWI853040 B TW I853040B TW 109120517 A TW109120517 A TW 109120517A TW 109120517 A TW109120517 A TW 109120517A TW I853040 B TWI853040 B TW I853040B
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岡本晋太郎
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日商索尼半導體解決方案公司
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Abstract

本發明之半導體裝置具備：複數個基板(100A、200A)，其等經積層；半導體元件(TR、AMP)，其形成於複數個基板(100A、200A)之至少一者；及保護元件(TF、TS)，其具有PN接面而形成於複數個基板(100A、200A)之至少一者，保護半導體元件(TR、AMP)。

Description

半導體裝置及攝像裝置
本發明係關於一種半導體裝置及攝像裝置。
有將複數個半導體基板積層之三維安裝技術。例如，於攝像裝置中，已知有將形成有像素區域之第1半導體基板與形成有邏輯電路之第2半導體基板積層之構成(例如，參照專利文獻1)。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2010-245506號公報
[發明所欲解決之問題]
於上述攝像裝置中，無法充分確保配置像素電晶體之空間。因此，例如，可考慮進一步將形成光電轉換元件之基板與形成像素電晶體之基板分開而積層。
然而，於此種構成中，例如有若光電轉換元件之元件數量與像素電晶體之元件數量不同，則各基板所需之面積不同之情形。將複數個基板積層之情形時，需使各基板之面積相同，因此有與所需之面積較大之基板有關地，裝置之晶片面積增大之問題。
因此，於本發明中，提出一種能抑制晶片面積增大之半導體裝置及攝像裝置。 [解決問題之技術手段]
根據本發明，提供一種半導體裝置。半導體裝置具備：複數個基板，其等經積層；半導體元件，其形成於複數個上述基板之至少一者；及保護元件，其具有PN接面而形成於複數個上述基板之至少一者，保護上述半導體元件。
以下，參照圖式，詳細地對用以實施本發明之實施方式進行說明。再者，說明係按照以下順序進行。 1.第1實施方式(具有3個基板之積層結構之攝像裝置) 1.1.攝像裝置1之功能構成 1.2.攝像裝置1之概略構成 1.3.攝像裝置1之具體構成 1.4.攝像裝置1之動作 1.5.效果 2.變化例(第1實施方式之變化例) 2.1.變化例1-1(平面構成之例1) 2.2.變化例1-2(平面構成之例2) 2.3.變化例1-3(平面構成之例3) 2.4.變化例1-4(於像素陣列部之中央部具有基板間之接點部之例) 2.5.變化例1-5(具有平面型傳輸電晶體之例) 2.6.變化例1-6(1個像素電路連接1個像素之例) 2.7.變化例1-7(像素分離部之構成例) 2.8.變化例1-8 3.第2實施方式(具有PID保護元件之攝像裝置) 3.1.攝像裝置1A之功能構成例 3.2.攝像裝置1A之概略結構例 3.3.攝像裝置1A之具體構成例 3.4.攝像裝置1A之製造處理例 3.5.比較例 4.變化例(第2實施方式之變化例) 4.1.變化例2-1(PID保護元件之例1) 4.2.變化例2-2(PID保護元件之例2) 4.3.變化例2-3(PID保護元件之例3) 4.4.變化例2-4(於第1、第2基板具有PID保護元件之例) 4.5.變化例2-5(於第1基板具有PID保護元件之例) 5.應用例(應用於第2實施方式之半導體裝置之應用例) 6.適用例 6.1.適用於攝像系統之適用例 6.2.適用於製品系統之適用例 6.2.1.移動體控制系統 6.2.2.內視鏡手術系統
＜1.第1實施方式＞ [1.1.攝像裝置1之功能構成] 圖1係表示本發明之一實施方式之攝像裝置(攝像裝置1)的功能構成之一例之方塊圖。
圖1之攝像裝置1例如包含輸入部510A、列驅動部520、時序控制部530、像素陣列部540、行信號處理部550、圖像信號處理部560及輸出部510B。
於像素陣列部540，呈陣列狀重複配置有像素541。更具體而言，包含複數個像素之像素共有單元539成為重複單位，其呈由列方向與行方向構成之陣列狀重複配置。再者，於本說明書中，為了方便起見，有時會將列方向稱為H方向，將與列方向正交之行方向稱為V方向。圖1之例中，1個像素共有單元539包含4個像素(像素541A、541B、541C、541D)。像素541A、541B、541C、541D各自具有光電二極體PD(於下述圖6等中圖示)。像素共有單元539係共有1個像素電路(下述圖3之像素電路210)之單位。換言之，每4個像素(像素541A、541B、541C、541D)具有1個像素電路(下述像素電路210)。藉由使該像素電路以時分方式動作，而依序讀出像素541A、541B、541C、541D各者之像素信號。像素541A、541B、541C、541D例如呈2列×2行配置。於像素陣列部540，設置有像素541A、541B、541C、541D、以及複數條列驅動信號線542及複數條垂直信號線(行讀出線)543。列驅動信號線542驅動像素陣列部540中沿列方向並列排列且包含於複數個像素共有單元539各者之像素541。驅動像素共有單元539中沿列方向並列排列之各像素。於像素共有單元539設置有複數個電晶體，具體將於下文參照圖4詳細地進行說明。為了分別驅動該等複數個電晶體，1個像素共有單元539連接複數條列驅動信號線542。垂直信號線(行讀出線)543連接像素共有單元539。自像素共有單元539中包含之像素541A、541B、541C、541D各者經由垂直信號線(行讀出線)543讀出像素信號。
圖1係表示本發明之一實施方式之攝像裝置(攝像裝置1)的功能構成之一例之方塊圖。
圖1之攝像裝置1例如包含輸入部510A、列驅動部520、時序控制部530、像素陣列部540、行信號處理部550、圖像信號處理部560及輸出部510B。
於像素陣列部540，呈陣列狀重複配置有像素541。更具體而言，包含複數個像素之像素共有單元539成為重複單位，其呈由列方向與行方向構成之陣列狀重複配置。再者，於本說明書中，為了方便起見，有時會將列方向稱為H方向，將與列方向正交之行方向稱為V方向。圖1之例中，1個像素共有單元539包含4個像素(像素541A、541B、541C、541D)。像素541A、541B、541C、541D各自具有光電二極體PD(於下述圖6等中圖示)。像素共有單元539係共有1個像素電路(下述圖3之像素電路210)之單位。換言之，每4個像素(像素541A、541B、541C、541D)具有1個像素電路(下述像素電路210)。藉由使該像素電路以時分方式動作，而依序讀出像素541A、541B、541C、541D各者之像素信號。像素541A、541B、541C、541D例如呈2列×2行配置。於像素陣列部540，設置有像素541A、541B、541C、541D、以及複數條列驅動信號線542及複數條垂直信號線(行讀出線)543。列驅動信號線542驅動像素陣列部540中沿列方向並列排列且包含於複數個像素共有單元539各者之像素541。驅動像素共有單元539中沿列方向並列排列之各像素。於像素共有單元539設置有複數個電晶體，具體將於下文參照圖4詳細地進行說明。為了分別驅動該等複數個電晶體，1個像素共有單元539連接複數條列驅動信號線542。垂直信號線(行讀出線)543連接像素共有單元539。自像素共有單元539中包含之像素541A、541B、541C、541D各者經由垂直信號線(行讀出線)543讀出像素信號。
列驅動部520例如包含：列位址控制部，換言之，列解碼器部，其決定用以驅動像素之列之位置；及列驅動電路部，其使用以驅動像素541A、541B、541C、541D之信號產生。
行信號處理部550例如與垂直信號線543連接，且具備與像素541A、541B、541C、541D(像素共有單元539)形成源極隨耦電路之負荷電路部。行信號處理部550亦可具有將經由垂直信號線543自像素共有單元539讀出之信號放大之放大電路部。行信號處理部550亦可具有雜訊處理部。於雜訊處理部中，例如，將系統之雜訊位準從經光電轉換後自像素共有單元539讀出之信號去除。
行信號處理部550例如具有類比數位轉換器(ADC)。於類比數位轉換器中，將自像素共有單元539讀出之信號或經上述雜訊處理後之類比信號轉換成數位信號。ADC例如包含比較器部及計數器部。於比較器部中，對成為轉換對象之類比信號與成為其比較對象之參照信號進行比較。於計數器部中，計測至藉由比較器部所得之比較結果反轉為止之時間。行信號處理部550亦可包含進行掃描讀出行之控制之水平掃描電路部。
時序控制部530基於輸入至裝置之基準時脈信號或時序控制信號，向列驅動部520及行信號處理部550供給控制時序之信號。
圖像信號處理部560係對經光電轉換所得之資料，換言之，經攝像裝置1之攝像動作所得之資料實施各種信號處理之電路。圖像信號處理部560例如包含圖像信號處理電路部及資料保存部。圖像信號處理部560亦可包含處理器部。
於圖像信號處理部560中執行之信號處理之一例係如下階調曲線修正處理，即，經AD轉換後之攝像資料為拍攝較暗被攝體所得之資料之情形時，使其具有較多階調，而為拍攝較亮被攝體所得之資料之情形時，減少階調。該情形時，較理想為將基於何種階調曲線修正攝像資料之階調、及階調曲線之特性資料預先記憶於圖像信號處理部560之資料保存部。
輸入部510A例如用以將上述基準時脈信號、時序控制信號及特性資料等自裝置外部輸入至攝像裝置1。時序控制信號例如為垂直同步信號及水平同步信號等。特性資料例如為記憶於圖像信號處理部560之資料保存部者。輸入部510A例如包含輸入端子511、輸入電路部512、輸入振幅變更部513、輸入資料轉換電路部514及電源供給部(未圖示)。
輸入端子511係用以輸入資料之外部端子。輸入電路部512用以將輸入至輸入端子511之信號向攝像裝置1之內部取入。於輸入振幅變更部513中，被輸入電路部512取入之信號之振幅變更為容易於攝像裝置1之內部利用之振幅。於輸入資料轉換電路部514中，變更輸入資料之資料行之排列。輸入資料轉換電路部514例如由串列並行轉換電路構成。於該串列並行轉換電路中，被作為輸入資料接收之串列信號轉換成並行信號。再者，於輸入部510A中，輸入振幅變更部513及輸入資料轉換電路部514亦可省略。電源供給部基於自外部供給至攝像裝置1之電源，供給已被設定為攝像裝置1之內部所需之各種電壓之電源。
攝像裝置1與外部記憶體器件連接時，亦可於輸入部510A設置接收來自外部記憶體器件之資料之記憶體介面電路。外部記憶體器件例如為快閃記憶體、SRAM(Static Random Access Memory，靜態隨機存取記憶體)及DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等。
輸出部510B將圖像資料輸出至裝置外部。該圖像資料例如為攝像裝置1所拍攝之圖像資料、及於圖像信號處理部560中經信號處理後之圖像資料等。輸出部510B例如包含輸出資料轉換電路部515、輸出振幅變更部516、輸出電路部517及輸出端子518。
輸出資料轉換電路部515例如由並行串列轉換電路構成，於輸出資料轉換電路部515中，攝像裝置1內部使用之並行信號轉換成串列信號。輸出振幅變更部516變更攝像裝置1之內部使用之信號之振幅。經變更後之振幅之信號容易於與攝像裝置1之外部連接之外部器件中利用。輸出電路部517係將資料自攝像裝置1之內部輸出至裝置外部之電路，藉由輸出電路部517驅動與輸出端子518連接之攝像裝置1外部之配線。於輸出端子518中，資料自攝像裝置1輸出至裝置外部。於輸出部510B中，輸出資料轉換電路部515及輸出振幅變更部516亦可省略。
攝像裝置1與外部記憶體器件連接時，亦可於輸出部510B設置將資料輸出至外部記憶體器件之記憶體介面電路。外部記憶體器件例如為快閃記憶體、SRAM及DRAM等。
[1.2.攝像裝置1之概略構成] 圖2及圖3係表示攝像裝置1之概略構成之一例者。攝像裝置1具備3個基板(第1基板100、第2基板200、第3基板300)。圖2係模式性地表示第1基板100、第2基板200、第3基板300各者之平面構成者，圖3係模式性地表示相互積層之第1基板100、第2基板200及第3基板300之剖面構成者。圖3對應於沿著圖2所示之III-III'線之剖面構成。攝像裝置1係將3個基板(第1基板100、第2基板200、第3基板300)貼合而構成之三維結構之攝像裝置。第1基板100包含半導體層100S及配線層100T。第2基板200包含半導體層200S及配線層200T。第3基板300包含半導體層300S及配線層300T。此處，為了方便起見，將第1基板100、第2基板200及第3基板300各基板中包含之配線及其周圍之層間絕緣膜合稱為設置於各基板(第1基板100、第2基板200及第3基板300)之配線層(100T、200T、300T)。第1基板100、第2基板200及第3基板300依序積層，沿著積層方向，依序配置半導體層100S、配線層100T、半導體層200S、配線層200T、配線層300T及半導體層300S。關於第1基板100、第2基板200及第3基板300之具體構成，將於下文進行敍述。圖3所示之箭頭表示光L朝向攝像裝置1之入射方向。於本說明書中，為了方便起見，以後之剖視圖中，有時會將攝像裝置1之光入射側稱為「下」、「下側」、「下方」，將與光入射側相反之側稱為「上」、「上側」、「上方」。又，於本說明書中，為了方便起見，關於具備半導體層與配線層之基板，有時會將配線層之側稱為正面，將半導體層之側稱為背面。再者，說明書之記載並不限定於上述說法。攝像裝置1例如為光自具有光電二極體之第1基板100之背面側入射之背面照射型攝像裝置。
像素陣列部540及像素陣列部540中包含之像素共有單元539均使用第1基板100及第2基板200兩者而構成。於第1基板100，設置有像素共有單元539所具有之複數個像素541A、541B、541C、541D。該等像素541各自具有光電二極體(下述光電二極體PD)及傳輸電晶體(下述傳輸電晶體TR)。於第2基板200，設置有像素共有單元539所具有之像素電路(下述像素電路210)。像素電路讀出自像素541A、541B、541C、541D各者之光電二極體經由傳輸電晶體傳輸之像素信號，或者重設光電二極體。該第2基板200除此種像素電路以外，亦具有沿列方向延伸之複數條列驅動信號線542、及沿行方向延伸之複數條垂直信號線543。第2基板200進而具有沿列方向延伸之電源線544。第3基板300例如具有輸入部510A、列驅動部520、時序控制部530、行信號處理部550、圖像信號處理部560及輸出部510B。列驅動部520例如在第1基板100、第2基板200及第3基板300之積層方向(以下，簡稱積層方向)上，設置於一部分與像素陣列部540重疊之區域。更具體而言，列驅動部520在積層方向上，設置於與像素陣列部540之H方向之端部附近重疊之區域(圖2)。行信號處理部550例如在積層方向上，設置於一部分與像素陣列部540重疊之區域。更具體而言，行信號處理部550在積層方向上，設置於與像素陣列部540之V方向之端部附近重疊之區域(圖2)。輸入部510A及輸出部510B亦可配置於第3基板300以外之部分，例如配置於第2基板200，但圖示省略。或者，亦可於第1基板100之背面(光入射面)側設置輸入部510A及輸出部510B。再者，作為設置於上述第2基板200之像素電路之其他叫法，有時稱為像素電晶體電路、像素電晶體群、像素電晶體、像素讀出電路或讀出電路。於本說明書中，使用像素電路之叫法。
第1基板100與第2基板200例如藉由貫通電極(下述圖6之貫通電極120E、121E)電性連接。第2基板200與第3基板300例如經由接點部201、202、301、302電性連接。於第2基板200設置有接點部201、202，於第3基板300設置有接點部301、302。第2基板200之接點部201與第3基板300之接點部301相接，第2基板200之接點部202與第3基板300之接點部302相接。第2基板200具備設置有複數個接點部201之接點區域201R、及設置有複數個接點部202之接點區域202R。第3基板300具備設置有複數個接點部301之接點區域301R、及設置有複數個接點部302之接點區域302R。接點區域201R、301R在積層方向上，設置於像素陣列部540與列驅動部520之間(圖3)。換言之，接點區域201R、301R例如設置於列驅動部520(第3基板300)與像素陣列部540(第2基板200)在積層方向上重疊之區域、或其附近區域。接點區域201R、301R例如在此種區域內，配置於H方向之端部(圖2)。第3基板300中，例如於與列驅動部520之一部分，具體而言，與列驅動部520之H方向之端部重疊之位置，設置有接點區域301R(圖2、圖3)。接點部201、301例如將設置於第3基板300之列驅動部520與設置於第2基板200之列驅動信號線542連接。接點部201、301例如亦可將設置於第3基板300之輸入部510A與電源線544及基準電位線(下述基準電位線VSS)連接。接點區域202R、302R在積層方向上，設置於像素陣列部540與行信號處理部550之間(圖3)。換言之，接點區域202R、302R例如設置於行信號處理部550(第3基板300)與像素陣列部540(第2基板200)在積層方向上重疊之區域、或其附近區域。接點區域202R、302R例如在此種區域內，配置於V方向之端部(圖2)。第3基板300中，例如於與行信號處理部550之一部分，具體而言，與行信號處理部550之V方向之端部重疊之位置，設置有接點區域301R(圖2、圖3)。接點部202、302例如用以將自像素陣列部540所具有之複數個像素共有單元539各者輸出之像素信號(與於光電二極體中經光電轉換後產生之電荷量對應之信號)與設置於第3基板300之行信號處理部550連接。像素信號自第2基板200傳送至第3基板300。
如上所述，圖3係攝像裝置1之剖視圖之一例。第1基板100、第2基板200、第3基板300經由配線層100T、200T、300T電性連接。例如，攝像裝置1具有將第2基板200與第3基板300電性連接之電性連接部。具體而言，藉由以導電材料形成之電極形成接點部201、202、301、302。導電材料例如由銅(Cu)、鋁(Al)、金(Au)等金屬材料形成。接點區域201R、202R、301R、302R例如將形成為電極之配線彼此直接接合，藉此將第2基板與第3基板電性連接，從而能輸入及/或輸出第2基板200與第3基板300之信號。
將第2基板200與第3基板300電性連接之電性連接部可設置於所希望之部位。例如，如圖3中針對接點區域201R、202R、301R、302R所述，亦可將其設置於與像素陣列部540在積層方向上重疊之區域。又，亦可將電性連接部設置於不與像素陣列部540在積層方向上重疊之區域。具體而言，亦可設置在與配置於像素陣列部540外側之周邊部在積層方向上重疊之區域。
於第1基板100及第2基板200，例如設置有連接孔部H1、H2。連接孔部H1、H2貫通第1基板100及第2基板200(圖3)。連接孔部H1、H2設置於像素陣列部540(或與像素陣列部540重疊之部分)之外側(圖2)。例如，連接孔部H1在H方向上配置於較像素陣列部540更靠外側，連接孔部H2在V方向上配置於較像素陣列部540更靠外側。例如，連接孔部H1到達設置於第3基板300之輸入部510A，連接孔部H2到達設置於第3基板300之輸出部510B。連接孔部H1、H2可為空洞，亦可至少一部分包含導電材料。例如，有將接合線連接至形成為輸入部510A及/或輸出部510B之電極之構成。或者，有將形成為輸入部510A及/或輸出部510B之電極與設置於連接孔部H1、H2之導電材料連接之構成。設置於連接孔部H1、H2之導電材料可埋入至連接孔部H1、H2之一部分或全部，亦可於連接孔部H1、H2之側壁形成有導電材料。
再者，圖3中採用於第3基板300設置輸入部510A及輸出部510B之結構，但並不限定於此。例如，亦可經由配線層200T、300T將第3基板300之信號傳送至第2基板200，藉此將輸入部510A及/或輸出部510B設置於第2基板200。同樣地，亦可經由配線層100T、200T將第2基板200之信號傳送至第1基板1000，藉此將輸入部510A及/或輸出部510B設置於第1基板100。
圖4係表示像素共有單元539之構成之一例之等效電路圖。像素共有單元539包含複數個像素541(於圖4中，表示為像素541A、541B、541C、541D四個像素541)、與該等複數個像素541連接之1個像素電路210、及與像素電路210連接之垂直信號線5433。像素電路210例如包含4個電晶體，具體而言，為放大電晶體AMP、選擇電晶體SEL、重設電晶體RST及FD(Floating Diffusion，浮動擴散部)轉換增益切換電晶體FD。如上所述，像素共有單元539藉由使1個像素電路210以時分方式動作，而將像素共有單元539中包含之4個像素541(像素541A、541B、541C、541D)各者之像素信號依序輸出至垂直信號線543。將複數個像素541連接1個像素電路210，從而該等複數個像素541之像素信號藉由1個像素電路210以時分方式輸出之形態稱為「複數個像素541共有1個像素電路210」。
像素541A、541B、541C、541D具有相互共通之構成要素。以後，為了將像素541A、541B、541C、541D之構成要素相互加以區分，於像素541A之構成要素之符號末尾標註識別編號1，於像素541B之構成要素之符號末尾標註識別編號2，於像素541C之構成要素之符號末尾標註識別編號3，於像素541D之構成要素之符號末尾標註識別編號4。無需將像素541A、541B、541C、541D之構成要素相互加以區分之情形時，省略像素541A、541B、541C、541D之構成要素之符號末尾之識別編號。
像素541A、541B、541C、541D例如具有光電二極體PD、與光電二極體PD電性連接之傳輸電晶體TR、及與傳輸電晶體TR電性連接之浮動擴散部FD。光電二極體PD(PD1、PD2、PD3、PD4)之陰極與傳輸電晶體TR之源極電性連接，陽極與基準電位線(例如地線)電性連接。光電二極體PD將入射之光加以光電轉換，而產生與其受光量相應之電荷。傳輸電晶體TR(傳輸電晶體TR1、TR2、TR3、TR4)例如為n型CMOS(Complementary Metal Oxide Semiconductor，互補金氧半導體)電晶體。傳輸電晶體TR之汲極與浮動擴散部FD電性連接，閘極與驅動信號線電性連接。該驅動信號線係與1個像素共有單元539連接之複數條列驅動信號線542(參照圖1)中之一部分。傳輸電晶體TR將光電二極體PD中產生之電荷傳輸至浮動擴散部FD。浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)係形成於p型半導體層中之n型擴散層區域。浮動擴散部FD係暫時保持自光電二極體PD傳輸之電荷之電荷保持器具，且係產生與其電荷量相應之電壓之電荷-電壓轉換器具。
1個像素共有單元539中包含之4個浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)相互電性連接，並且與放大電晶體AMP之閘極、及FD轉換增益切換電晶體FDG之源極電性連接。FD轉換增益切換電晶體FDG之汲極與重設電晶體RST之源極連接，FD轉換增益切換電晶體FDG之閘極與驅動信號線連接。該驅動信號線係與1個像素共有單元539連接之複數條列驅動信號線542中之一部分。重設電晶體RST之汲極與電源線VDD連接，重設電晶體RST之閘極與驅動信號線連接。該驅動信號線係與1個像素共有單元539連接之複數條列驅動信號線542中之一部分。放大電晶體AMP之閘極與浮動擴散部FD連接，放大電晶體AMP之汲極與電源線VDD連接，放大電晶體AMP之源極與選擇電晶體SEL之汲極連接。選擇電晶體SEL之源極與垂直信號線543連接，選擇電晶體SEL之閘極與驅動信號線連接。該驅動信號線係與1個像素共有單元539連接之複數條列驅動信號線542中之一部分。
若傳輸電晶體TR成為接通狀態，則傳輸電晶體TR將光電二極體PD之電荷傳輸至浮動擴散部FD。傳輸電晶體TR之閘極(傳輸閘極TG)例如包含所謂之垂直型電極，如下述圖6所示，以自半導體層(下述圖6之半導體層100S)之正面到達PD之深度延伸而設置。重設電晶體RST將浮動擴散部FD之電位重設為特定電位。若重設電晶體RST成為接通狀態，則將浮動擴散部FD之電位重設為電源線VDD之電位。選擇電晶體SEL控制來自像素電路210之像素信號之輸出時序。放大電晶體AMP產生與浮動擴散部FD中保持之電荷位準相應之電壓信號作為像素信號。放大電晶體AMP經由選擇電晶體SEL與垂直信號線543連接。該放大電晶體AMP於行信號處理部550中，同與垂直信號線543連接之負荷電路部(參照圖1)一併構成源極隨耦器。若選擇電晶體SEL成為接通狀態，則放大電晶體AMP將浮動擴散部FD之電壓經由垂直信號線543輸出至行信號處理部550。重設電晶體RST、放大電晶體AMP及選擇電晶體SEL例如為N型CMOS電晶體。
FD轉換增益切換電晶體FDG係用於變更浮動擴散部FD之電荷-電壓轉換增益時。一般而言，於較暗場所進行攝影時，像素信號較小。基於Q=CV進行電荷電壓轉換時，若浮動擴散部FD之電容(FD電容C)較大，則於放大電晶體AMP中轉換成電壓時之V會變小。而另一方面，於較亮場所，像素信號變大，因此若FD電容C不大，則浮動擴散部FD無法完全接收光電二極體PD之電荷。進而，為免於放大電晶體AMP中轉換成電壓時之V變得過大(換言之，為了使其變小)，需使FD電容C變大。據此，將FD轉換增益切換電晶體FDG接通時，閘極電容增加FD轉換增益切換電晶體FDG部分，因此整體之FD電容C變大。而另一方面，將FD轉換增益切換電晶體FDG斷開時，整體之FD電容C變小。如此，藉由對FD轉換增益切換電晶體FDG進行通斷切換，能使FD電容C可變，而切換轉換效率。FD轉換增益切換電晶體FDG例如為N型CMOS電晶體。
再者，亦可為未設置FD轉換增益切換電晶體FDG之構成。此時，例如，像素電路210例如包含放大電晶體AMP、選擇電晶體SEL及重設電晶體RST三個電晶體。像素電路210例如具有放大電晶體AMP、選擇電晶體SEL、重設電晶體RST及FD轉換增益切換電晶體FDG等像素電晶體之至少一者。
選擇電晶體SEL亦可設置於電源線VDD與放大電晶體AMP之間。該情形時，重設電晶體RST之汲極與電源線VDD及選擇電晶體SEL之汲極電性連接。選擇電晶體SEL之源極與放大電晶體AMP之汲極電性連接，選擇電晶體SEL之閘極與列驅動信號線542(參照圖1)電性連接。放大電晶體AMP之源極(像素電路210之輸出端)與垂直信號線543電性連接，放大電晶體AMP之閘極與重設電晶體RST之源極電性連接。再者，共有1個像素電路210之像素541之數量亦可為4個以外之數量，但圖示省略。例如，亦可為2個或8個像素541共有1個像素電路210。
圖5係表示複數個像素共有單元539與垂直信號線543之連接形態之一例者。例如，沿行方向排列之4個像素共有單元539分成4組，該4組各自連接垂直信號線543。於圖5中，為了使說明簡單明瞭，表示4組各自具有1個像素共有單元539之例，但亦可為4組各自包含複數個像素共有單元539。如此，於攝像裝置1中，沿行方向排列之複數個像素共有單元539亦可分成包含1個或複數個像素共有單元539之組。例如，該組各自連接垂直信號線543及行信號處理部550，從而能自各組同時讀出像素信號。或者，於攝像裝置1中，沿行方向排列之複數個像素共有單元539亦可連接1根垂直信號線543。此時，自與1根垂直信號線543連接之複數個像素共有單元539以時分方式依序讀出像素信號。
[1.3.攝像裝置1之具體構成] 圖6係表示攝像裝置1之與第1基板100、第2基板200及第3基板300之主面垂直之方向的剖面構成之一例者。圖6為了使構成要素之位置關係簡單易懂，而模式性地加以表示，可與實際之剖面不同。於攝像裝置1中，第1基板100、第2基板200及第3基板300依序積層。攝像裝置1進而於第1基板100之背面側(光入射面側)具有受光透鏡401。受光透鏡401與第1基板100之間亦可設置彩色濾光層(未圖示)。受光透鏡401例如設置於像素541A、541B、541C、541D各者。攝像裝置1例如為背面照射型攝像裝置。攝像裝置1具有配置於中央部之像素陣列部540、及配置於像素陣列部540外側之周邊部540B。
第1基板100自受光透鏡401側起依序具有絕緣膜111、固定電荷膜112、半導體層100S及配線層100T。半導體層100S例如由矽基板構成。半導體層100S例如於正面(配線層100T側之面)之一部分及其附近具有p阱層115，於除此以外之區域(較p阱層115深之區域)具有n型半導體區域114。例如，由該n型半導體區域114及p阱層115構成pn接面型光電二極體PD。p阱層115為p型半導體區域。
圖7A係表示第1基板100之平面構成之一例者。圖7A主要表示第1基板100之像素分離部117、光電二極體PD、浮動擴散部FD、VSS接點區域118及傳輸電晶體TR之平面構成。使用圖6及圖7A，對第1基板100之構成進行說明。
於半導體層100S之正面附近，設置有浮動擴散部FD及VSS接點區域118。浮動擴散部FD由設置於p阱層115內之n型半導體區域構成。像素541A、541B、541C、541D各者之浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)例如相互近接設置於像素共有單元539之中央部(圖7A)。該像素共有單元539中包含之4個浮動擴散部(浮動擴散部FD1、FD2、FD3、FD4)於第1基板100內(更具體而言，為配線層100T之內)經由電性連接器具(下述焊墊部120)相互電性連接，詳細情況將於下文敍述。進而，浮動擴散部FD自第1基板100向第2基板200(更具體而言，自配線層100T向配線層200T)地經由電性器具(下述貫通電極120E)而連接。於第2基板200中(更具體而言，為配線層200T之內部)，浮動擴散部FD藉由該電性器具與放大電晶體AMP之閘極、及FD轉換增益切換電晶體FDG之源極電性連接。
VSS接點區域118係與基準電位線VSS電性連接之區域，與浮動擴散部FD相隔配置。例如，像素541A、541B、541C、541D中，於各像素之V方向一端配置有浮動擴散部FD，於另一端配置有VSS接點區域118(圖7A)。VSS接點區域118例如由p型半導體區域構成。VSS接點區域118例如與接地電位或固定電位連接。藉此，向半導體層100S供給基準電位。
於第1基板100，設置有光電二極體PD、浮動擴散部FD、VSS接點區域118及傳輸電晶體TR。該光電二極體PD、浮動擴散部FD、VSS接點區域118及傳輸電晶體TR設置於像素541A、541B、541C、541D各者。傳輸電晶體TR設置於半導體層100S之正面側(與光入射面側相反之側、第2基板200側)。傳輸電晶體TR具有傳輸閘極TG。傳輸閘極TG例如包含與半導體層100S之正面對向之水平部分TGb、及設置於半導體層100S內之垂直部分TGa。垂直部分TGa沿半導體層100S之厚度方向延伸。垂直部分TGa之一端與水平部分TGb相接，另一端設置於n型半導體區域114內。藉由以此種垂直型電晶體構成傳輸電晶體TR，不易發生像素信號之傳輸不良，從而能提高像素信號之讀出效率。
傳輸閘極TG之水平部分TGb自與垂直部分TGa對向之位置例如於H方向上朝向像素共有單元539之中央部延伸(圖7A)。藉此，能使到達傳輸閘極TG之貫通電極(下述貫通電極TGV)之H方向之位置靠近與浮動擴散部FD、VSS接點區域118連接之貫通電極(下述貫通電極120E、121E)之H方向之位置。例如，設置於第1基板100之複數個像素共有單元539具有彼此相同之構成(圖7A)。
於半導體層100S，設置有將像素541A、541B、541C、541D相互分離之像素分離部117。像素分離部117係沿半導體層100S之法線方向(與半導體層100S之正面垂直之方向)延伸而形成。像素分離部117係以將像素541A、541B、541C、541D相互隔開之方式設置，例如具有格子狀之平面形狀(圖7A、圖7B)。像素分離部117例如將像素541A、541B、541C、541D相互電性及光學分離。像素分離部117例如包含遮光膜117A及絕緣膜117B。對於遮光膜117A，例如使用鎢(W)等。絕緣膜117B設置於遮光膜117A與p阱層115或n型半導體區域114之間。絕緣膜117B例如由氧化矽(SiO)構成。像素分離部117例如具有FTI(Full Trench Isolation，整槽隔離)結構，貫通半導體層100S。雖未圖示，但像素分離部117並不限定於貫通半導體層100S之FTI結構。例如，亦可為不貫通半導體層100S之DTI(Deep Trench Isolation，深槽隔離)結構。像素分離部117沿半導體層100S之法線方向延伸，而形成於半導體層100S之一部分區域。
於半導體層100S，例如設置有第1釘紮區域113及第2釘紮區域116。第1釘紮區域113設置於半導體層100S之背面附近，且配置於n型半導體區域114與固定電荷膜112之間。第2釘紮區域116設置於像素分離部117之側面，具體而言，設置於像素分離部117與p阱層115或n型半導體區域114之間。第1釘紮區域113及第2釘紮區域116例如由p型半導體區域構成。
半導體層100S與絕緣膜111之間設置有具有負固定電荷之固定電荷膜112。藉由固定電荷膜112所感應之電場，於半導體層100S之受光面(背面)側之界面，形成電洞蓄積層之第1釘紮區域113。藉此，抑制因半導體層100S之受光面側之界面能階而產生暗電流。固定電荷膜112例如由具有負固定電荷之絕緣膜形成。作為該具有負固定電荷之絕緣膜之材料，例如可列舉氧化鉿、氧化鋯、氧化鋁、氧化鈦或氧化鉭。
固定電荷膜112與絕緣膜111之間設置有遮光膜117A。該遮光膜117A亦可與構成像素分離部117之遮光膜117A連續而設置。該固定電荷膜112與絕緣膜111之間之遮光膜117A例如選擇性地設置於半導體層100S內之與像素分離部117對向之位置。絕緣膜111係以覆蓋該遮光膜117A之方式設置。絕緣膜111例如由氧化矽構成。
設置於半導體層100S與第2基板200之間之配線層100T自半導體層100S側起依序具有層間絕緣膜119、焊墊部120、121、鈍化膜122、層間絕緣膜123及接合膜124。傳輸閘極TG之水平部分TGb例如設置於該配線層100T。層間絕緣膜119係遍及半導體層100S之整個正面而設置，且與半導體層100S相接。層間絕緣膜119例如由氧化矽膜構成。再者，配線層100T之構成並不限於上述，只要為具有配線與絕緣膜之構成即可。
圖7B表示圖7A所示之平面構成、及焊墊部120、121之構成。焊墊部120、121設置於層間絕緣膜119上之選擇性區域。焊墊部120用以將像素541A、541B、541C、541D各者之浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)相互連接。焊墊部120例如針對每個像素共有單元539，俯視下配置於像素共有單元539之中央部(圖7B)。該焊墊部120係以跨越像素分離部117之方式設置，重疊配置於浮動擴散部FD1、FD2、FD3、FD4各者之至少一部分(圖6、圖7B)。具體而言，焊墊部120相對於共有像素電路210之複數個浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)各者之至少一部分、及形成於共有該像素電路210之複數個光電二極體PD(光電二極體PD1、PD2、PD3、PD4)之間的像素分離部117之至少一部分，而形成於在與半導體層100S之正面垂直之方向上彼此重疊之區域。於層間絕緣膜119，設置有用以將焊墊部120與浮動擴散部FD1、FD2、FD3、FD4電性連接之連接通孔120C。連接通孔120C設置於像素541A、541B、541C、541D各者。例如，藉由向連接通孔120C中埋入焊墊部120之一部分，焊墊部120與浮動擴散部FD1、FD2、FD3、FD4電性連接。
焊墊部121用以將複數個VSS接點區域118相互連接。例如，設置於在V方向上相鄰之一像素共有單元539之像素541C、541D的VSS接點區域118與設置於另一像素共有單元539之像素541A、541B的VSS接點區域118藉由焊墊部121電性連接。焊墊部121例如係以跨越像素分離部117之方式設置，重疊配置於該等4個VSS接點區域118各者之至少一部分。具體而言，焊墊部121相對於複數個VSS接點區域118各者之至少一部分、及形成於該等複數個VSS接點區域118之間之像素分離部117之至少一部分，而形成於在與半導體層100S之正面垂直之方向上彼此重疊之區域。於層間絕緣膜119，設置有用以將焊墊部121與VSS接點區域118電性連接之連接通孔121C。連接通孔121C設置於像素541A、541B、541C、541D各者。例如，藉由向連接通孔121C中埋入焊墊部121之一部分，焊墊部121與VSS接點區域118電性連接。例如，於V方向上排列之複數個像素共有單元539各者之焊墊部120及焊墊部121在H方向上配置於大致相同之位置(圖7B)。
藉由設置焊墊部120，能減少整個晶片中用以自各浮動擴散部FD向像素電路210(例如放大電晶體AMP之閘極電極)連接之配線。同樣地，藉由設置焊墊部121，能減少整個晶片中向各VSS接點區域118供給電位之配線。藉此，能縮小整個晶片之面積，抑制經微細化後之像素中之配線間之電性干涉，及/或藉由削減零件點數而削減成本，等等。
焊墊部120、121可設置於第1基板100、第2基板200之所希望之位置。具體而言，可將焊墊部120、121設置於配線層100T、半導體層200S之絕緣區域212之任一者。設置於配線層100T之情形時，亦可使焊墊部120、121與半導體層100S直接接觸。具體而言，亦可為焊墊部120、121與浮動擴散部FD及/或VSS接點區域118各者之至少一部分直接連接之構成。又，亦可為自與焊墊部120、121連接之浮動擴散部FD及/或VSS接點區域118各者設置連接通孔120C、121C，且於配線層100T、半導體層200S之絕緣區域2112之所希望之位置設置焊墊部120、121之構成。
尤其是，將焊墊部120、121設置於配線層100T之情形時，能減少與半導體層200S之絕緣區域212中之浮動擴散部FD、及/或VSS接點區域118連接之配線。藉此，能削減形成像素電路210之第2基板200中用以形成自浮動擴散部FD向像素電路210連接之貫通配線的絕緣區域212之面積。藉此，能確保形成像素電路210之第2基板200之面積較大。藉由確保像素電路210之面積，能形成較大之像素電晶體，從而有助於藉由降低雜訊等方法提高畫質。
尤其是，對像素分離部117使用FTI結構之情形時，浮動擴散部FD及/或VSS接點區域118較佳為設置於各像素541，因此藉由使用焊墊部120、121之構成，能大幅削減將第1基板100與第2基板200連接之配線。
又，如圖7B所示，例如與複數個浮動擴散部FD連接之焊墊部120、及與複數個VSS接點區域118連接之焊墊部121於V方向上呈直線狀交替地配置。又，焊墊部120、121形成於被複數個光電二極體PD、複數個傳輸閘極TG或複數個浮動擴散部FD所包圍之位置。藉此，於形成複數個元件之第1基板100中，能自由配置浮動擴散部FD與VSS接點區域118以外之元件，從而能實現整個晶片佈局之效率化。又，能確保形成於各像素共有單元539之元件佈局之對稱性，從而能抑制各像素541之特性差異。
焊墊部120、121例如由多晶矽(Poly Si)，更具體而言，由添加有雜質之摻雜多晶矽構成。焊墊部120、121較佳為由多晶矽、鎢(W)、鈦(Ti)及氮化鈦(TiN)等高耐熱性之導電性材料構成。藉此，能於將第2基板200之半導體層200S貼合於第1基板100後，形成像素電路210。以下，對其理由進行說明。再者，以下說明中，將第1基板100與第2基板200之半導體層200S貼合後再形成像素電路210之方法稱為第1製造方法。
此處，亦可考慮於第2基板200形成像素電路210後再將其貼合於第1基板100(以下，稱為第2製造方法)。該第2製造方法中，於第1基板100之正面(配線層100T之正面)、及第2基板200之正面(配線層200T之正面)各者預先形成電性連接用之電極。若將第1基板100與第2基板200貼合，則與此同時地，形成於第1基板100之正面與第2基板200之正面各者之電性連接用之電極彼此接觸。藉此，第1基板100中包含之配線與第2基板200中包含之配線之間形成電性連接。因此，藉由使用第2製造方法形成攝像裝置1之構成，例如能根據第1基板100與第2基板200各者之構成使用適當之製程進行製造，從而能製造出高品質、高性能之攝像裝置。
此種第2製造方法中，將第1基板100與第2基板200貼合時，會因貼合用之製造裝置而產生位置對準誤差。又，第1基板100及第2基板200例如具有直徑達數十cm左右之大小，但將第1基板100與第2基板200貼合時，有該第1基板100、第2基板200各部之微觀區域內發生基板之伸縮之虞。該基板之伸縮係由基板彼此接觸之時序略微偏差所引起。由於此種第1基板100及第2基板200之伸縮，形成於第1基板100之正面及第2基板200之正面各者之電性連接用之電極位置會產生誤差。第2製造方法中，較佳為即便產生此種誤差，亦能以第1基板100及第2基板200各者之電極彼此接觸之方式予以應對。具體而言，將上述誤差考慮在內地擴大第1基板100及第2基板200之電極之至少一者，較佳為擴大兩者。因此，若使用第2製造方法，則例如形成於第1基板100或第2基板200正面之電極之大小(基板平面方向之大小)大於自第1基板100或第2基板200之內部向正面沿厚度方向延伸之內部電極之大小。
另一方面，藉由以耐熱性之導電材料構成焊墊部120、121，能使用上述第1製造方法。第1製造方法中，形成包含光電二極體PD及傳輸電晶體TR等之第1基板100後，將該第1基板100與第2基板200(半導體層2000S)貼合。此時，第2基板200處於構成像素電路210之主動元件及配線層等之圖案尚未形成之狀態。因第2基板200處於形成圖案前之狀態，故即便將第1基板100與第2基板200貼合時該貼合位置產生誤差，亦不會因該貼合誤差，而致第1基板100之圖案與第2基板200之圖案之間之位置對準產生誤差。其原因在於，第2基板200之圖案形成於將第1基板100與第2基板200貼合後。再者，於第2基板形成圖案時，例如，在用於圖案形成之曝光裝置中，一面將形成於第1基板之圖案作為位置對準對象，一面形成圖案。基於上述理由，第1基板100與第2基板200之貼合位置之誤差於第1製造方法中，並不影響攝像裝置1之製造。基於相同理由，第2製造方法中產生之基板之伸縮引起之誤差於第1製造方法中，亦不影響攝像裝置1之製造。
第1製造方法中，如此將第1基板100與第2基板200(半導體層200S)貼合後，於第2基板200上形成主動元件。然後，形成貫通電極120E、121E及貫通電極TGV(圖6)。該貫通電極120E、121E、TGV之形成中，例如，使用曝光裝置之縮小投影曝光，自第2基板200之上方形成貫通電極之圖案。因使用縮小曝光投影，故即便第2基板200與曝光裝置之位置對準產生誤差，該誤差之大小於第2基板200中亦僅為上述第2製造方法之誤差之數分之一(縮小曝光投影倍率之倒數)。因此，藉由使用第1製造方法形成攝像裝置1之構成，形成於第1基板100與第2基板200各者之元件彼此之位置對準變得容易，從而能製造出高品質、高性能之攝像裝置。
使用此種第1製造方法所製造之攝像裝置1具有與藉由第2製造方法所製造之攝像裝置不同之特徵。具體而言，藉由第1製造方法所製造之攝像裝置1中，例如，貫通電極120E、121E、TGV為大致固定之粗細(基板平面方向之大小)，即自第2基板200至第1基板100為止。或者，貫通電極120E、121E、TGV具有錐形形狀時，具有固定斜率之錐形形狀。具有此種貫通電極120E、121E、TGV之攝像裝置1容易將像素541微細化。
此處，若藉由第1製造方法製造攝像裝置1，則將第1基板100與第2基板200(半導體層200S)貼合後，於第2基板200形成主動元件，因此第1基板100亦會受到形成主動元件時必需之加熱處理所影響。因此，如上所述，對設置於第1基板100之焊墊部120、121，較佳為使用高耐熱性之導電材料。例如，對於焊墊部120、121，較佳為使用熔點較第2基板200之配線層200T中包含之配線材之至少一部分高(即高耐熱性)的材料。例如，對焊墊部120、121使用摻雜多晶矽、鎢、鈦或氮化鈦等高耐熱性之導電材。藉此，能使用上述第1製造方法製造攝像裝置1。
鈍化膜122例如係以覆蓋焊墊部120、121之方式，遍及半導體層100S之整個正面而設置(圖6)。鈍化膜122例如由氮化矽(SiN)膜構成。層間絕緣膜123隔著鈍化膜122覆蓋焊墊部120、121。該層間絕緣膜123例如係遍及半導體層100S之整個正面而設置。層間絕緣膜123例如由氧化矽(SiO)膜構成。接合膜124設置於第1基板100(具體而言，為配線層100T)與第2基板200之接合面。即，接合膜124與第2基板200相接。該接合膜124遍及第1基板100之整個主面而設置。接合膜124例如由氮化矽膜構成。
受光透鏡401例如隔著固定電荷膜112及絕緣膜111與半導體層100S對向(圖6)。受光透鏡401例如設置於與像素541A、541B、541C、541D各者之光電二極體PD對向之位置。
第2基板200自第1基板100側起依序具有半導體層200S及配線層200T。半導體層200S由矽基板構成。於半導體層200S中，遍及厚度方向設置有阱區域211。阱區域211例如為p型半導體區域。於第2基板200設置有針對每個像素共有單元539配置之像素電路210。該像素電路210例如設置於半導體層200S之正面側(配線層200T側)。於攝像裝置1中，第2基板200與第1基板100以第2基板200之背面側(半導體層200S側)面向第1基板100之正面側(配線層100T側)之方式貼合。即，第2基板200與第1基板100以正面對背面之方式貼合。
圖8～圖12模式性地表示第2基板200之平面構成之一例。於圖8中，表示設置於半導體層200S正面附近之像素電路210之構成。圖9模式性地表示配線層200T(具體而言，為下述第1配線層W1)、以及與配線層200T連接之半導體層200S及第1基板100各部之構成。圖10～圖12表示配線層200T之平面構成之一例。以下，使用圖6及圖8～圖12，對第2基板200之構成進行說明。於圖8及圖9中，以虛線表示光電二極體PD之外形(像素分離部117與光電二極體PD之交界)，以點線表示與構成像素電路210之各電晶體之閘極電極重疊之部分的半導體層200S和元件分離區域213或絕緣區域214之交界。與放大電晶體AMP之閘極電極重疊之部分中，於通道寬度方向一方設置有半導體層200S與元件分離區域213之交界、及元件分離區域213與絕緣區域212之交界。
於第2基板200設置有將半導體層200S分斷之絕緣區域212、及設置於半導體層200S之厚度方向一部分之元件分離區域213(圖6)。例如，於在H方向上相鄰之2個像素電路210之間設置之絕緣區域212，配置有與該2個像素電路210連接之2個像素共有單元539之貫通電極120E、121E及貫通電極TGV(貫通電極TGV1、TGV2、TGV3、TGV4)(圖9)。
絕緣區域212具有與半導體層200S之厚度大致相同之厚度(圖6)。半導體層200S被該絕緣區域212分斷。於該絕緣區域212配置有貫通電極120E、121E及貫通電極TGV。絕緣區域212例如由氧化矽構成。
貫通電極120E、121E係沿厚度方向貫通絕緣區域212而設置。貫通電極120E、121E之上端與配線層200T之配線(下述第1配線W1、第2配線W2、第3配線W3、第4配線W4)連接。該貫通電極120E、121E係貫通絕緣區域212、接合膜124、層間絕緣膜123及鈍化膜122而設置，且其下端與焊墊部120、121連接(圖6)。貫通電極120E用以將焊墊部120與像素電路210電性連接。即，藉由貫通電極120E，第1基板100之浮動擴散部FD與第2基板200之像素電路210電性連接。貫通電極121E用以將焊墊部121與配線層200T之基準電位線VSS電性連接。即，藉由貫通電極121E，第1基板100之VSS接點區域118與第2基板200之基準電位線VSS電性連接。
貫通電極TGV係沿厚度方向貫通絕緣區域212而設置。貫通電極TGV之上端與配線層200T之配線連接。該貫通電極TGV係貫通絕緣區域212、接合膜124、層間絕緣膜123、鈍化膜122及層間絕緣膜119而設置，且其下端與傳輸閘極TG連接(圖6)。此種貫通電極TGV用以將像素541A、541B、541C、541D各者之傳輸閘極TG(傳輸閘極TG1、TG2、TG3、TG4)與配線層200T之配線(列驅動信號線542之一部分，具體而言，為下述圖11之配線TRG1、TRG2、TRG3、TRG4)電性連接。即，藉由貫通電極TGV，第1基板100之傳輸閘極TG與第2基板200之配線TRG電性連接，而向傳輸電晶體TR(傳輸電晶體TR1、TR2、TR3、TR4)各者傳送驅動信號。
絕緣區域212係用以使將第1基板100與第2基板200電性連接之上述貫通電極120E、121E及貫通電極TGV與半導體層200S絕緣而設置之區域。例如，設置於在H方向上相鄰之2個像素電路210(像素共有單元539)之間之絕緣區域212內配置有與該2個像素電路210連接之貫通電極120E、121E及貫通電極TGV(貫通電極TGV1、TGV2、TGV3、TGV4)。絕緣區域212例如係沿V方向延伸而設置(圖8、圖9)。此處，藉由精心設計傳輸閘極TG之水平部分TGb之配置，而使其相較於垂直部分TGa之位置而言，配置成貫通電極TGV之H方向之位置更靠近貫通電極120E、121E之H方向之位置(圖7A、圖9)。例如，貫通電極TGV在H方向上，配置於與貫通電極120E、120E大致相同之位置。藉此，可於沿V方向延伸之絕緣區域212集中設置貫通電極120E、121E及貫通電極TGV。作為另一配置例，亦可考慮僅於與垂直部分TGa重疊之區域設置水平部分TGb。該情形時，於垂直部分TGa之大致正上方形成貫通電極TGV，例如，於各像素541之H方向及V方向之大致中央部配置貫通電極TGV。此時，貫通電極TGV之H方向之位置與貫通電極120E、121E之H方向之位置較大程度地錯開。於貫通電極TGV及貫通電極120E、121E周圍，例如，設置絕緣區域212，以便與近接之半導體層200S電性絕緣。貫通電極TGV之H方向之位置與貫通電極120E、121E之H方向之位置較大程度地錯開之情形時，需將絕緣區域212獨立地設置於貫通電極120E、121E、TGV各者周圍。藉此，半導體層200S會被較細地分斷。與此相比，於沿V方向延伸之絕緣區域212集中配置貫通電極120E、121E及貫通電極TGV之佈局能擴大半導體層200S之H方向之大小。藉此，能確保半導體層200S中之半導體元件形成區域之面積較大。因此，例如，能擴大放大電晶體AMP之尺寸，從而能抑制雜訊。
像素共有單元539如參照圖4所說明般，具有將設置於複數個像素541各者之浮動擴散部FD之間電性連接，從而該等複數個像素541共有1個像素電路210之結構。而且，上述浮動擴散部FD間之電性連接由設置於第1基板100之焊墊部120完成(圖6、圖7B)。設置於第1基板100之電性連接部(焊墊部120)與設置於第2基板200之像素電路210經由1個貫通電極120E電性連接。作為另一結構例，亦可考慮將浮動擴散部FD間之電性連接部設置於第2基板200。該情形時，於像素共有單元539，設置與浮動擴散部FD1、FD2、FD3、FD4分別連接之4個貫通電極。因此，於第2基板200中，貫通半導體層200S之貫通電極之數量增加，使該等貫通電極周圍絕緣之絕緣區域212變大。與此相比，於第1基板100設置焊墊部120之結構(圖6、圖7B)能減少貫通電極之數量，縮小絕緣區域212。藉此，能確保半導體層200S中之半導體元件形成區域之面積較大。因此，例如，能擴大放大電晶體AMP之尺寸，從而能抑制雜訊。
元件分離區域213設置於半導體層200S之正面側。元件分離區域213具有STI(Shallow Trench Isolation，淺槽隔離)結構。於該元件分離區域213中，半導體層200S被沿厚度方向(與第2基板200之主面垂直之方向)鑿挖，該鑿挖處埋入有絕緣膜。該絕緣膜例如由氧化矽構成。元件分離區域213根據像素電路210之佈局將構成像素電路210之複數個電晶體間元件分離。於元件分離區域213之下方(半導體層200S之深部)，延伸有半導體層200S(具體而言，阱區域211)。
此處，參照圖7A、圖7B及圖8，對第1基板100中之像素共有單元539之外形形狀(基板平面方向之外形形狀)與第2基板200中之像素共有單元539之外形形狀之不同進行說明。
於攝像裝置1中，遍及第1基板100及第2基板200兩者設置有像素共有單元539。例如，設置於第1基板100之像素共有單元539之外形形狀與設置於第2基板200之像素共有單元539之外形形狀互不相同。
於圖7A、圖7B中，以一點鏈線表示像素541A、541B、541C、541D之外形線，以粗線表示像素共有單元539之外形形狀。例如，第1基板100之像素共有單元539包含在H方向上鄰接配置之2個像素541(像素541A、541B)、及與其在V方向上鄰接配置之2個像素541(像素541C、541D)。即，第1基板100之像素共有單元539包含鄰接之2列×2行共計4個像素541，第1基板100之像素共有單元539具有大致正方形之外形形狀。於像素陣列部540中，此種像素共有單元539於H方向上以2個像素間距(該間距相當於2個像素541)鄰接排列，於V方向上以2個像素間距(該間距相當於2個像素541)鄰接排列。
於圖8及圖9中，以一點鏈線表示像素541A、541B、541C、541D之外形線，以粗線表示像素共有單元539之外形形狀。例如，第2基板200之像素共有單元539之外形形狀於H方向上較第1基板100之像素共有單元539小，於V方向上較第1基板100之像素共有單元539大。例如，第2基板200之像素共有單元539於H方向上形成為相當於1個像素之大小(區域)，於V方向上形成為相當於4個像素之大小。即，第2基板200之像素共有單元539形成為相當於呈鄰接之1列×4行排列之像素之大小，第2基板200之像素共有單元539具有大致長方形之外形形狀。
例如，於各像素電路210中，選擇電晶體SEL、放大電晶體AMP、重設電晶體RST及FD轉換增益切換電晶體FDG依序沿V方向並列配置(圖8)。藉由將各像素電路210之外形形狀如上所述設置為大致長方形形狀，能於一個方向(於圖8中，為V方向)上並列配置4個電晶體(選擇電晶體SEL、放大電晶體AMP、重設電晶體RST及FD轉換增益切換電晶體FDG)。藉此，能使放大電晶體AMP之汲極、及重設電晶體RST之汲極於一擴散區域(與電源線VDD連接之擴散區域)內共有。例如，亦可將各像素電路210之形成區域設置為大致正方形形狀(參照下述圖21)。該情形時，難以沿著一個方向配置2個電晶體而使放大電晶體AMP之汲極、及重設電晶體RST之汲極於一擴散區域內共有。因此，藉由將像素電路210之形成區域設置為大致長方形形狀，容易將4個電晶體近接配置，從而能縮小像素電路210之形成區域。即，能進行像素之微細化。又，無需縮小像素電路210之形成區域時，能擴大放大電晶體AMP之形成區域，從而能抑制雜訊。
例如，於半導體層200S之正面附近，除選擇電晶體SEL、放大電晶體AMP、重設電晶體RST及FD轉換增益切換電晶體FDG以外，進而設置有與基準電位線VSS連接之VSS接點區域218。VSS接點區域218例如由p型半導體區域構成。VSS接點區域218經由配線層200T之配線及貫通電極121E與第1基板100(半導體層100S)之VSS接點區域118電性連接。該VSS接點區域218例如隔著元件分離區域213設置於與FD轉換增益切換電晶體FDG之源極相鄰之位置(圖8)。
其次，參照圖7B及圖8，對設置於第1基板100之像素共有單元539與設置於第2基板200之像素共有單元539之位置關係進行說明。例如，沿第1基板100之V方向排列之2個像素共有單元539中之一(例如圖7B之紙面上側)像素共有單元539與沿第2基板200之H方向排列之2個像素共有單元539中之一(例如，圖8之紙面左側)像素共有單元539連接。例如，沿第1基板100之V方向排列之2個像素共有單元539中之另一(例如圖7B之紙面下側)像素共有單元539與沿第2基板200之H方向排列之2個像素共有單元539中之另一(例如，圖8之紙面右側)像素共有單元539連接。
例如，沿第2基板200之H方向排列之2個像素共有單元539中，一像素共有單元539之內部佈局(電晶體等之配置)與使另一像素共有單元539之內部佈局向V方向及H方向反轉而形成之佈局大致相同。以下，對藉由該佈局所得之效果進行說明。
沿第1基板100之V方向排列之2個像素共有單元539各者之焊墊部120配置於像素共有單元539之外形形狀之中央部，即，像素共有單元539之V方向及H方向之中央部(圖7B)。另一方面，第2基板200之像素共有單元539如上所述，具有於V方向上較長之大致長方形之外形形狀，因此，例如，與焊墊部120連接之放大電晶體AMP配置於自像素共有單元539之V方向之中央向紙面上方偏移之位置。例如，沿第2基板200之H方向排列之2個像素共有單元539之內部佈局相同時，一像素共有單元539之放大電晶體AMP與焊墊部120(例如，圖7之紙面上側之像素共有單元539之焊墊部120)之距離變得相對較短。但另一像素共有單元539之放大電晶體AMP與焊墊部120(例如，圖7之紙面下側之像素共有單元539之焊墊部120)之距離變長。因此，有該放大電晶體AMP與焊墊部120之連接所需之配線之面積變大，像素共有單元539之配線佈局變得複雜之虞。此有可能對攝像裝置1之微細化造成影響。
針對於此，藉由使沿第2基板200之H方向排列之2個像素共有單元539彼此之內部佈局至少於V方向上反轉，能縮短該等2個像素共有單元539兩者之放大電晶體AMP與焊墊部120之距離。因此，與使沿第2基板200之H方向排列之2個像素共有單元539之內部佈局相同之構成相比，容易進行攝像裝置1之微細化。再者，第2基板200之複數個像素共有單元539各者之平面佈局於圖8所記載之範圍內左右對稱，但若將下述圖9所記載之第1配線層W1之佈局亦包含在內，則會變得左右不對稱。
又，沿第2基板200之H方向排列之2個像素共有單元539之內部佈局較佳為彼此於H方向上亦反轉。以下，對其理由進行說明。如圖9所示，沿第2基板200之H方向排列之2個像素共有單元539分別與第1基板100之焊墊部120、121連接。例如，於沿第2基板200之H方向排列之2個像素共有單元539的H方向之中央部(沿H方向排列之2個像素共有單元539之間)配置有焊墊部120、121。因此，藉由使沿第2基板200之H方向排列之2個像素共有單元539之內部佈局彼此於H方向上亦反轉，能縮小第2基板200之複數個像素共有單元539各者與焊墊部120、121之距離。即，更易進行攝像裝置1之微細化。
又，第2基板200之像素共有單元539之外形線之位置亦可不與第1基板100之任一像素共有單元539之外形線之位置一致。例如，沿第2基板200之H方向排列之2個像素共有單元539中的一(例如圖9之紙面左側)像素共有單元539之V方向之一(例如圖9之紙面上側)外形線配置於對應之第1基板100之像素共有單元539(例如圖7B之紙面上側)的V方向之一外形線之外側。又，沿第2基板200之H方向排列之2個像素共有單元539中的另一(例如圖9之紙面右側)像素共有單元539之V方向之另一(例如圖9之紙面下側)外形線配置於對應之第1基板100之像素共有單元539(例如圖7B之紙面下側)的V方向之另一外形線之外側。藉由如此地將第2基板200之像素共有單元539與第1基板100之像素共有單元539交互配置，能縮短放大電晶體AMP與焊墊部120之距離。因此，容易進行攝像裝置1之微細化。
又，第2基板200之複數個像素共有單元539之間，彼此之外形線之位置亦可不一致。例如，沿第2基板200之H方向排列之2個像素共有單元539係V方向之外形線之位置偏移而配置。藉此，能縮短放大電晶體AMP與焊墊部120之距離。因此，容易進行攝像裝置1之微細化。
參照圖7B及圖9，對像素陣列部540中之像素共有單元539之重複配置進行說明。第1基板100之像素共有單元539於H方向上具有2個像素541之大小，於V方向上具有2個像素541之大小(圖7B)。例如，於第1基板100之像素陣列部540中，該大小相當於4個像素541之像素共有單元539於H方向上以2個像素間距(該間距相當於2個像素541)，於V方向上以2個像素間距(該間距相當於2個像素541)，鄰接地重複排列。或者，亦可於第1基板100之像素陣列部540設置由2個像素共有單元539於V方向上鄰接配置而成之一對像素共有單元539。於第1基板100之像素陣列部540中，例如，該一對像素共有單元539於H方向上以2個像素間距(該間距相當於2個像素541)，於V方向上以4個像素間距(該間距相當於4個像素541)，鄰接地重複排列。第2基板200之像素共有單元539於H方向上具有1個像素541之大小，於V方向上具有4個像素541之大小(圖9)。例如，於第2基板200之像素陣列部540設置有包含2個該大小相當於4個像素541之像素共有單元539之一對像素共有單元539。該像素共有單元539於H方向上鄰接配置，於V方向上錯開配置。於第2基板200之像素陣列部540中，例如，該一對像素共有單元539於H方向上以2個像素間距(該間距相當於2個像素541)，於V方向上以4個像素間距(該間距相當於4個像素541)，無縫鄰接地重複排列。藉由此種像素共有單元539之重複配置，能將像素共有單元539無縫配置。因此，容易進行攝像裝置1之微細化。
放大電晶體AMP較佳為具有例如Fin型等三維結構(圖6)。藉此，有效閘極寬度之大小變大，從而能抑制雜訊。選擇電晶體SEL、重設電晶體RST及FD轉換增益切換電晶體FDG例如具有平面結構。放大電晶體AMP亦可具有平面結構。或者，選擇電晶體SEL、重設電晶體RST或FD轉換增益切換電晶體FDG亦可具有三維結構。
配線層200T例如包含鈍化膜221、層間絕緣膜222及複數條配線(第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4)。鈍化膜221例如與半導體層200S之正面相接，覆蓋半導體層200S之整個正面。該鈍化膜221覆蓋選擇電晶體SEL、放大電晶體AMP、重設電晶體RST及FD轉換增益切換電晶體FDG各者之閘極電極。層間絕緣膜222設置於鈍化膜221與第3基板300之間。藉由該層間絕緣膜222，複數條配線(第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4)分離。層間絕緣膜222例如由氧化矽構成。
於配線層200T，例如，自半導體層200S側起依序設置有第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4及接點部201、202，且其等彼此藉由層間絕緣膜222而絕緣。於層間絕緣膜222，設置有複數個將第1配線層W1、第2配線層W2、第3配線層W3或第4配線層W4與其等之下層連接之連接部。連接部係向設置於層間絕緣膜222之連接孔中埋設導電材料而形成之部分。例如，於層間絕緣膜222，設置有將第1配線層W1與半導體層200S之VSS接點區域218連接之連接部218V。例如，此種將第2基板200之元件彼此連接之連接部之孔徑與貫通電極120E、121E及貫通電極TGV之孔徑不同。具體而言，將第2基板200之元件彼此連接之連接孔之孔徑較佳為小於貫通電極120E、121E及貫通電極TGV之孔徑。以下，對其理由進行說明。設置於配線層200T內之連接部(連接部218V等)之深度小於貫通電極120E、121E及貫通電極TGV之深度。因此，連接部與貫通電極120E、121E及貫通電極TGV相比，能容易地向連接孔中埋入導電材。藉由使該連接部之孔徑小於貫通電極120E、121E及貫通電極TGV之孔徑，容易進行攝像裝置1之微細化。
例如，藉由第1配線層W1，貫通電極120E與放大電晶體AMP之閘極、及FD轉換增益切換電晶體FDG之源極(具體而言，為到達FD轉換增益切換電晶體FDG之源極之連接孔)連接。第1配線層W1例如將貫通電極121E與連接部218V連接，藉此半導體層200S之VSS接點區域218與半導體層100S之VSS接點區域118電性連接。
其次，使用圖10～圖12，對配線層200T之平面構成進行說明。圖10係表示第1配線層W1及第2配線層W2之平面構成之一例者。圖11係表示第2配線層W2及第3配線層W3之平面構成之一例者。圖12係表示第3配線層W3及第4配線層W4之平面構成之一例者。
例如，第3配線層W3包含沿H方向(列方向)延伸之配線TRG1、TRG2、TRG3、TRG4、SELL、RSTL、FDGL(圖11)。該等配線相當於參照圖4所說明之複數條列驅動信號線542。配線TRG1、TRG2、TRG3、TRG4分別用以向傳輸閘極TG1、TG2、TG3、TG4傳送驅動信號。配線TRG1、TRG2、TRG3、TRG4分別經由第2配線層W2、第1配線層W1及貫通電極120E與傳輸閘極TG1、TG2、TG3、TG4連接。配線SELL用以向選擇電晶體SEL之閘極傳送驅動信號，配線RSTL用以向重設電晶體RST之閘極傳送驅動信號，配線FDGL用以向FD轉換增益切換電晶體FDG之閘極傳送驅動信號。配線SELL、RSTL、FDGL分別經由第2配線層W2、第1配線層W1及連接部與選擇電晶體SEL、重設電晶體RST、FD轉換增益切換電晶體FDG各者之閘極連接。
例如，第4配線層W4包含沿V方向(行方向)延伸之電源線VDD、基準電位線VSS及垂直信號線543(圖12)。電源線VDD經由第3配線層W3、第2配線層W2、第1配線層W1及連接部與放大電晶體AMP之汲極、及重設電晶體RST之汲極連接。基準電位線VSS經由第3配線層W3、第2配線層W2、第1配線層W1及連接部218V與VSS接點區域218連接。又，基準電位線VSS經由第3配線層W3、第2配線層W2、第1配線層W1、貫通電極121E及焊墊部121與第1基板100之VSS接點區域118連接。垂直信號線543經由第3配線層W3、第2配線層W2、第1配線層W1及連接部與選擇電晶體SEL之源極(Vout)連接。
接點部201、202可設置於俯視下與像素陣列部540重疊之位置(例如，圖3)，亦可設置於像素陣列部540之外側之周邊部540B(例如，圖6)。接點部201、202設置於第2基板200之正面(配線層200T側之面)。接點部201、202例如由Cu(銅)及Al(鋁)等金屬構成。接點部201、202露出於配線層200T之正面(第3基板300側之面)。接點部201、202用於第2基板200與第3基板300之電性連接、及第2基板200與第3基板300之貼合。
於圖6中，圖示在第2基板200之周邊部540B設置有周邊電路之例。該周邊電路亦可包含列驅動部520之一部分、或行信號處理部550之一部分等。又，如圖3所示，亦可不於第2基板200之周邊部540B配置周邊電路，而將連接孔部H1、H2配置於像素陣列部540附近。
第3基板300例如自第2基板200側起依序具有配線層300T及半導體層300S。例如，半導體層300S之正面設置於第2基板200側。半導體層300S由矽基板構成。於該半導體層300S之正面側之部分設置有電路。具體而言，於半導體層300S之正面側之部分，例如設置有輸入部510A、列驅動部520、時序控制部530、行信號處理部550、圖像信號處理部560及輸出部510B中之至少一部分。設置於半導體層300S與第2基板200之間之配線層300T例如包含層間絕緣膜、藉由該層間絕緣膜而分離之複數個配線層、及接點部301、302。接點部301、302露出於配線層300T之正面(第2基板200側之面)，接點部301與第2基板200之接點部201相接，接點部302與第2基板200之接點部202相接。接點部301、302與形成於半導體層300S之電路(例如，輸入部510A、列驅動部520、時序控制部530、行信號處理部550、圖像信號處理部560及輸出部510B之至少任一者)電性連接。接點部301、302例如由Cu(銅)及鋁(Al)等金屬構成。例如，外部端子TA經由連接孔部H1與輸入部510A連接，外部端子TB經由連接孔部H2與輸出部510B連接。
此處，對攝像裝置1之特徵進行說明。
一般而言，攝像裝置之主要構成包含光電二極體與像素電路。此處，若擴大光電二極體之面積，則經光電轉換後產生之電荷增加，其結果，像素信號之訊號/雜訊比(S/N比)改善，從而攝像裝置能輸出更佳之圖像資料(圖像資訊)。另一方面，若擴大像素電路中包含之電晶體之尺寸(尤其是放大電晶體之尺寸)，則像素電路中產生之雜訊減少，其結果，攝像信號之S/N比改善，從而攝像裝置能輸出更佳之圖像資料(圖像資訊)。
但將光電二極體與像素電路設置於同一半導體基板之攝像裝置中，若在半導體基板之有限面積之中擴大光電二極體之面積，則可預想到像素電路所具備之電晶體之尺寸會變小。又，若擴大像素電路所具備之電晶體之尺寸，則可預想到光電二極體之面積會變小。
為了解決該等問題，例如，本實施方式之攝像裝置1使用複數個像素541共有1個像素電路210，且將共有之像素電路210重疊配置於光電二極體PD之結構。藉此，能實現於半導體基板之有限面積之中使光電二極體PD之面積儘量大、及使像素電路210所具備之電晶體之尺寸儘量大。藉此，能改善像素信號之S/N比，從而攝像裝置1能輸出更佳之圖像資料(圖像資訊)。
要實現複數個像素541共有1個像素電路210，且將其重疊配置於光電二極體PD之結構時，與1個像素電路210連接之複數條配線自複數個像素541各者之浮動擴散部FD延伸。為了確保形成像素電路210之半導體基板200之面積較大，例如可形成將該等延伸之複數條配線之間相互連接合為一體之連接配線。自VSS接點區域118延伸之複數條配線亦同樣地，可形成將延伸之複數條配線之間相互連接合為一體之連接配線。
例如，若於形成像素電路210之半導體基板200形成將自複數個像素541各者之浮動擴散部FD延伸之複數條配線之間相互連接之連接配線，則可預想到形成像素電路210中包含之電晶體之面積會變小。同樣地，若於形成像素電路210之半導體基板200形成將自複數個像素541各者之VSS接點區域118延伸之複數條配線之間相互連接合為一體之連接配線，則可預想到形成像素電路210中包含之電晶體之面積會因此而變小。
為了解決該等問題，例如，本實施方式之攝像裝置1可具備如下結構：複數個像素541共有1個像素電路210，且將共有之像素電路210重疊配置於光電二極體PD，於第1基板100設置有將上述複數個像素541各者之浮動擴散部FD之間相互連接合為一體之連接配線、及將上述複數個像素541各者所具備之VSS接點區域118之間相互連接合為一體之連接配線。
此處，若作為用以於第1基板100設置將上述複數個像素541各者之浮動擴散部FD之間相互連接合為一體之連接配線、及將上述複數個像素541各者之VSS接點區域118之間相互連接合為一體之連接配線之製造方法，使用上文所述之第2製造方法，則例如能根據第1基板100及第2基板200各者之構成使用適當之製程進行製造，從而能製造出高品質、高性能之攝像裝置。又，能以容易之製程形成第1基板100及第2基板200之連接配線。具體而言，使用上述第2製造方法之情形時，於成為第1基板100與第2基板200之貼合交界面的第1基板100之正面及第2基板200之正面，分別設置與浮動擴散部FD連接之電極、及與VSS接點區域118連接之電極。進而，較佳為以即便將第1基板100與第2基板200貼合時設置於該等2個基板正面之電極間發生位置偏移，形成於該等2個基板正面之電極亦彼此接觸之方式，擴大形成於該等2個基板正面之電極。該情形時，可預想到難以於攝像裝置1所具備之各像素之有限面積之中配置上述電極。
為了解決於第1基板100與第2基板200之貼合交界面需要較大電極之問題，例如，本實施方式之攝像裝置1中，作為複數個像素541共有1個像素電路210，且將共有之像素電路210重疊配置於光電二極體PD之製造方法，可使用上文所述之第1製造方法。藉此，形成於第1基板100及第2基板200各者之元件彼此之位置對準變得容易，從而能製造出高品質、高性能之攝像裝置。進而，能具備藉由使用該製造方法而產生之固有結構。即，具備第1基板100之半導體層100S、配線層100T、第2基板200之半導體層200S、配線層200T依序積層之結構，換言之，第1基板100與第2基板200以正面對背面之方式積層之結構，且具備貫通電極120E、121E，該等貫通電極120E、121E自第2基板200之半導體層200S之正面側，貫通半導體層200S與第1基板100之配線層100T，到達第1基板100之半導體層100S之正面。
於第1基板100設置將上述複數個像素541各者之浮動擴散部FD之間相互連接合為一體之連接配線、及將上述複數個像素541各者之VSS接點區域118之間相互連接合為一體之連接配線的結構中，若使用上述第1製造方法將該結構與第2基板200積層而於第2基板200形成像素電路210，則形成像素電路210所具備之主動元件時必需之加熱處理有可能對形成於第1基板100之上述連接配線造成影響。
因此，為了解決形成上述主動元件時加熱處理對上述連接配線造成影響之問題，本實施方式之攝像裝置1較理想為對將上述複數個像素541各者之浮動擴散部FD彼此相互連接合為一體之連接配線、及將上述複數個像素541各者之VSS接點區域118之間相互連接合為一體之連接配線使用高耐熱性之導電材料。具體而言，作為高耐熱性之導電材料，可使用熔點較第2基板200之配線層200T中包含之配線材之至少一部分高的材料。
如此，例如本實施方式之攝像裝置1具備如下結構：(1)第1基板100與第2基板200以正面對背面之方式積層(具體而言，第1基板100之半導體層100S、配線層100T、第2基板200之半導體層200S、配線層200T依序積層)；(2)設置有貫通電極120E、121E，該等貫通電極120E、121E自第2基板200之半導體層200S之正面側，貫通半導體層200S與第1基板100之配線層100T，到達第1基板100之半導體層100S之正面；(3)以高耐熱性之導電材料形成有將複數個像素541各者所具備之浮動擴散部FD之間相互連接合為一體之連接配線、及將複數個像素541各者所具備之VSS接點區域118之間相互連接合為一體之連接配線；藉此，無需於第1基板100與第2基板200之界面具備較大之電極，即可於第1基板100設置將複數個像素541各者所具備之浮動擴散部FD之間相互連接合為一體之連接配線、及將複數個像素541各者所具備之VSS接點區域118之間相互連接合為一體之連接配線。
[1.4.攝像裝置1之動作] 其次，使用圖13及圖14，對攝像裝置1之動作進行說明。圖13及圖14係於圖3中追加表示各信號路徑之箭頭所得者。於圖13中，以箭頭表示自外部向攝像裝置1輸入之輸入信號、電源電位及基準電位之路徑。於圖14中，以箭頭表示自攝像裝置1向外部輸出之像素信號之信號路徑。例如，經由輸入部510A輸入至攝像裝置1之輸入信號(例如，像素時脈及同步信號)傳送至第3基板300之列驅動部520，於列驅動部520中創造出列驅動信號。該列驅動信號經由接點部301、201傳送至第2基板200。進而，該列驅動信號經由配線層200T內之列驅動信號線542到達像素陣列部540之像素共有單元539各者。到達第2基板200之像素共有單元539之列驅動信號中，傳輸閘極TG以外之驅動信號輸入至像素電路210，驅動像素電路210中包含之各電晶體。傳輸閘極TG之驅動信號經由貫通電極TGV輸入至第1基板100之傳輸閘極TG1、TG2、TG3、TG4，驅動像素541A、541B、541C、541D(圖13)。又，自攝像裝置1之外部供給至第3基板300之輸入部510A(輸入端子511)之電源電位及基準電位經由接點部301、201傳送至第2基板200，並經由配線層200T內之配線供給至像素共有單元539各者之像素電路210。基準電位進而經由貫通電極121E亦供給至第1基板100之像素541A、541B、541C、541D。另一方面，於第1基板100之像素541A、541B、541C、541D中經光電轉換後之像素信號經由貫通電極120E針對每個像素共有單元539傳送至第2基板200之像素電路210。基於該像素信號之像素信號自像素電路210經由垂直信號線543及接點部202、302傳送至第3基板300。該像素信號於第3基板300之行信號處理部550及圖像信號處理部560中經處理後經由輸出部510B輸出至外部。
[1.5.效果] 本實施方式中，像素541A、541B、541C、541D(像素共有單元539)與像素電路210設置於不同基板(第1基板100及第2基板200)。因此，與將像素541A、541B、541C、541D及像素電路210形成於同一基板之情形時相比，能擴大像素541A、541B、541C、541D及像素電路210之面積。其結果，能增大藉由光電轉換所得之像素信號量，且能降低像素電路210之電晶體雜訊。藉此，能改善像素信號之訊號/雜訊比，從而攝像裝置1能輸出更佳之像素資料(圖像資訊)。又，能實現攝像裝置1之微細化(換言之，像素尺寸之縮小及攝像裝置1之小型化)。攝像裝置1藉由像素尺寸之縮小，能增加每單位面積之像素數，從而能輸出高畫質之圖像。
又，於攝像裝置1中，第1基板100與第2基板200藉由設置於絕緣區域212之貫通電極120E、121E相互電性連接。例如，亦可考慮將第1基板100與第2基板200藉由焊墊電極彼此之接合而連接之方法、或將兩者藉由貫通半導體層之貫通配線(例如TSV(Thorough Si Via，矽通孔))而連接之方法。與此種方法相比，藉由在絕緣區域212設置貫通電極120E、121E，能縮小第1基板100與第2基板200之連接所需之面積。藉此，能縮小像素尺寸，從而能將攝像裝置1更小型化。又，藉由每1個像素面積之進一步微細化，能進一步提高解像度。無需將晶片尺寸小型化時，可擴大像素541A、541B、541C、541D及像素電路210之形成區域。其結果，能增大藉由光電轉換所得之像素信號量，且能降低像素電路210所具備之電晶體之雜訊。藉此，能改善像素信號之訊號/雜訊比，從而攝像裝置1能輸出更佳之像素資料(圖像資訊)。
又，於攝像裝置1中，像素電路210與行信號處理部550及圖像信號處理部560設置於不同基板(第2基板200及第3基板300)。藉此，與將像素電路210與行信號處理部550及圖像信號處理部560形成於同一基板之情形時相比，能擴大像素電路210之面積、以及行信號處理部550及圖像信號處理部560之面積。藉此，能降低行信號處理部550中產生之雜訊，或能藉由圖像信號處理部560搭載高級之圖像處理電路。因此，能改善像素信號之訊號/雜訊比，從而攝像裝置1能輸出更佳之像素資料(圖像資訊)。
又，於攝像裝置1中，像素陣列部540設置於第1基板100及第2基板200，且行信號處理部550及圖像信號處理部560設置於第3基板300。又，將第2基板200與第3基板300連接之接點部201、202、301、302形成於像素陣列部540之上方。因此，接點部201、202、301、302能自由地佈局而不因像素陣列所具備之各種配線受到佈局上之干涉。藉此，將第2基板200與第3基板300電性連接時可使用接點部201、202、301、302。藉由使用接點部201、202、301、302，例如，行信號處理部550及圖像信號處理部560之佈局自由度提高。藉此，能降低行信號處理部550中產生之雜訊，或能藉由圖像信號處理部560搭載高級之圖像處理電路。因此，能改善像素信號之訊號/雜訊比，從而攝像裝置1能輸出更佳之像素資料(圖像資訊)。
又，於攝像裝置1中，像素分離部117貫通半導體層100S。藉此，即便於藉由每1個像素面積之微細化使得相鄰之像素(像素541A、541B、541C、541D)之距離靠近之情形時，亦能抑制像素541A、541B、541C、541D之間混色。藉此，能改善像素信號之訊號/雜訊比，從而攝像裝置1能輸出更佳之像素資料(圖像資訊)。
又，於攝像裝置1中，針對每個像素共有單元539設置有像素電路210。藉此，與於像素541A、541B、541C、541D各者設置有像素電路210之情形時相比，能擴大構成像素電路210之電晶體(放大電晶體AMP、重設電晶體RST、選擇電晶體SEL、FD轉換增益切換電晶體FDG)之形成區域。例如，藉由擴大放大電晶體AMP之形成區域，能抑制雜訊。藉此，能改善像素信號之訊號/雜訊比，從而攝像裝置1能輸出更佳之像素資料(圖像資訊)。
進而，於攝像裝置1中，將4個像素(像素541A、541B、541C、541D)之浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)電性連接之焊墊部120設置於第1基板100。藉此，與將此種焊墊部120設置於第2基板200之情形時相比，能減少將第1基板100與第2基板200連接之貫通電極(貫通電極120E)之數量。因此，能縮小絕緣區域212，確保構成像素電路210之電晶體之形成區域(半導體層200S)充分大。藉此，能降低像素電路210所具備之電晶體之雜訊，改善像素信號之訊號/雜訊比，從而攝像裝置1能輸出更佳之像素資料(圖像資訊)。
以下，對上述實施方式之攝像裝置1之變化例進行說明。以下變化例中，對與上述實施方式共通之構成標註相同之符號進行說明。
＜2.變化例＞ [2.1.變化例1-1] 圖15～圖19係表示上述實施方式之攝像裝置1之平面構成之一變化例者。圖15模式性地表示第2基板200之半導體層200S之正面附近之平面構成，與上述實施方式中所說明之圖8對應。圖16模式性地表示第1配線層W1、與第1配線層W1連接之半導體層200S、及第1基板100各部之構成，與上述實施方式中所說明之圖9對應。圖17表示第1配線層W1及第2配線層W2之平面構成之一例，與上述實施方式中所說明之圖10對應。圖18表示第2配線層W2及第3配線層W3之平面構成之一例，與上述實施方式中所說明之圖11對應。圖19表示第3配線層W3及第4配線層W4之平面構成之一例，與上述實施方式中所說明之圖12對應。
本變化例中，如圖16所示，沿第2基板200之H方向排列之2個像素共有單元539中，一(例如紙面右側)像素共有單元539之內部佈局為使另一(例如紙面左側)像素共有單元539之內部佈局僅於H方向上反轉而形成之構成。又，一像素共有單元539之外形線與另一像素共有單元539之外形線之間的V方向之偏移大於上述實施方式中所說明之偏移(圖9)。如此，藉由擴大V方向之偏移，能縮小另一像素共有單元539之放大電晶體AMP與連接於其之焊墊部120(圖7所記載之沿V方向排列之2個像素共有單元539中之另一(紙面下側)焊墊部120)之間之距離。藉由此種佈局，圖15～圖19所記載之攝像裝置1之變化例1-1可不使沿H方向排列之2個像素共有單元539之平面佈局相互於V方向上反轉，且使其面積與上述實施方式中所說明之第2基板200之像素共有單元539之面積相同。再者，第1基板100之像素共有單元539之平面佈局與上述實施方式中所說明之平面佈局(圖7A、圖7B)相同。因此，本變化例之攝像裝置1能獲得與上述實施方式中所說明之攝像裝置1相同之效果。第2基板200之像素共有單元539之配置並不限定於上述實施方式及本變化例中所說明之配置。
[2.2.變化例1-2] 圖20～圖25係表示上述實施方式之攝像裝置1之平面構成之一變化例者。圖20模式性地表示第1基板100之平面構成，與上述實施方式中所說明之圖7A對應。圖21模式性地表示第2基板200之半導體層200S之正面附近之平面構成，與上述實施方式中所說明之圖8對應。圖22模式性地表示第1配線層W1、與第1配線層W1連接之半導體層200S、及第1基板100各部之構成，與上述實施方式中所說明之圖9對應。圖23表示第1配線層W1及第2配線層W2之平面構成之一例，與上述實施方式中所說明之圖10對應。圖24表示第2配線層W2及第3配線層W3之平面構成之一例，與上述實施方式中所說明之圖11對應。圖25表示第3配線層W3及第4配線層W4之平面構成之一例，與上述實施方式中所說明之圖12對應。
本變化例中，各像素電路210之外形具有大致正方形之平面形狀(圖21等)。於該方面，本變化例之攝像裝置1之平面構成與上述實施方式中所說明之攝像裝置1之平面構成不同。
例如，第1基板100之像素共有單元539與上述實施方式中所說明者同樣地，遍及2列×2行之像素區域而形成，且具有大致正方形之平面形狀(圖20)。例如，於各像素共有單元539中，一像素行之像素541A及像素541C之傳輸閘極TG1、TG3之水平部分TGb自與垂直部分TGa重疊之位置於H方向上沿朝向像素共有單元539之中央部之方向(更具體而言，為朝向像素541A、541C之外緣且朝向像素共有單元539之中央部之方向)延伸，另一像素行之像素541B及像素541D之傳輸閘極TG2、TG4之水平部分TGb自與垂直部分TGa重疊之位置於H方向上沿朝向像素共有單元539之外側之方向(更具體而言，為朝向像素541B、541D之外緣且朝向像素共有單元539之外側之方向)延伸。與浮動擴散部FD連接之焊墊部120設置於像素共有單元539之中央部(像素共有單元539之H方向及V方向之中央部)，與VSS接點區域118連接之焊墊部121至少H方向上(圖20中為H方向及V方向上)設置於像素共有單元539之端部。
作為另一配置例，亦可考慮將傳輸閘極TG1、TG2、TG3、TG4之水平部分TGb僅設置於與垂直部分TGa對向之區域。此時，與上述實施方式中所說明者同樣地，半導體層200S容易分斷得較細。因此，難以將像素電路210之電晶體形成得較大。另一方面，若使傳輸閘極TG1、TG2、TG3、TG4之水平部分TGb如上述變化例般，自與垂直部分TGa重疊之位置沿H方向延伸，則與上述實施方式中所說明者同樣地，能擴大半導體層200S之寬度。具體而言，能使與傳輸閘極TG1、TG3連接之貫通電極TGV1、TGV3之H方向之位置近接配置於貫通電極120E之H方向之位置，使與傳輸閘極TG2、TG4連接之貫通電極TGV2、TGV4之H方向之位置近接配置於貫通電極121E之H方向之位置(圖22)。藉此，與上述實施方式中所說明者同樣地，能擴大沿V方向延伸之半導體層200S之寬度(H方向之大小)。藉此，能擴大像素電路210之電晶體之尺寸，尤其是放大電晶體AMP之尺寸。其結果，能改善像素信號之訊號/雜訊比，從而攝像裝置1能輸出更佳之像素資料(圖像資訊)。
第2基板200之像素共有單元539例如與第1基板100之像素共有單元539之H方向及V方向之大小大致相同，例如，遍及大致與2列×2行之像素區域對應之區域而設置。例如，於各像素電路210中，選擇電晶體SEL及放大電晶體AMP在V方向上並列配置於沿V方向延伸之1個半導體層200S，FD轉換增益切換電晶體FDG及重設電晶體RST在V方向上並列配置於沿V方向延伸之1個半導體層200S。設置有該選擇電晶體SEL及放大電晶體AMP之1個半導體層200S、及設置有FD轉換增益切換電晶體FDG及重設電晶體RST之1個半導體層200S隔著絕緣區域212沿H方向排列。該絕緣區域212沿V方向延伸(圖21)。
此處，參照圖21及圖22，對第2基板200之像素共有單元539之外形進行說明。例如，圖20所示之第1基板100之像素共有單元539與設置於焊墊部120之H方向一方(圖22之紙面左側)之放大電晶體AMP及選擇電晶體SEL、以及設置於焊墊部120之H方向另一方(圖22之紙面右側)之FD轉換增益切換電晶體FDG及重設電晶體RST連接。包含該放大電晶體AMP、選擇電晶體SEL、FD轉換增益切換電晶體FDG及重設電晶體RST之第2基板200之像素共有單元539之外形由以下4個外緣決定。
第1外緣係包含選擇電晶體SEL及放大電晶體AMP之半導體層200S之V方向一端(圖22之紙面上側端)之外緣。該第1外緣設置於該像素共有單元539中包含之放大電晶體AMP與選擇電晶體SEL之間，該選擇電晶體SEL與該像素共有單元539之V方向一方(圖22之紙面上側)相鄰，且包含於像素共有單元539。更具體而言，第1外緣設置於該等放大電晶體AMP與選擇電晶體SEL之間之元件分離區域213的V方向之中央部。第2外緣係包含選擇電晶體SEL及放大電晶體AMP之半導體層200S之V方向另一端(圖22之紙面下側端)之外緣。該第2外緣設置於該像素共有單元539中包含之選擇電晶體SEL與放大電晶體AMP之間，該放大電晶體AMP與該像素共有單元539之V方向另一方(圖22之紙面下側)相鄰，且包含於像素共有單元539。更具體而言，第2外緣設置於該等選擇電晶體SEL與放大電晶體AMP之間之元件分離區域213的V方向之中央部。第3外緣係包含重設電晶體RST及FD轉換增益切換電晶體FDG之半導體層200S之V方向另一端(圖22之紙面下側端)之外緣。該第3外緣設置於該像素共有單元539中包含之FD轉換增益切換電晶體FDG與重設電晶體RST之間，該重設電晶體RST與該像素共有單元539之V方向另一方(圖22之紙面下側)相鄰，且包含於像素共有單元539。更具體而言，第3外緣設置於該等FD轉換增益切換電晶體FDG與重設電晶體RST之間之元件分離區域213的V方向之中央部。第4外緣係包含重設電晶體RST及FD轉換增益切換電晶體FDG之半導體層200S之V方向一端(圖22之紙面上側端)之外緣。該第4外緣設置於該像素共有單元539中包含之重設電晶體RST與FD轉換增益切換電晶體FDG(未圖示)之間，該FD轉換增益切換電晶體FDG與該像素共有單元539之V方向一方(圖22之紙面上側)相鄰，且包含於像素共有單元539。更具體而言，第4外緣設置於該等重設電晶體RST與FD轉換增益切換電晶體FDG之間之元件分離區域213(未圖示)的V方向之中央部。
包含此種第1、第2、第3、第4外緣之第2基板200之像素共有單元539之外形中，相對於第1、第2外緣，第3、第4外緣向V方向一側偏移而配置(換言之，向V方向一側移位)。藉由使用此種佈局，能基於放大電晶體AMP之閘極、及FD轉換增益切換電晶體FDG之源極，與焊墊部120儘量近接地配置。因此，會縮小將其等連接之配線之面積，從而容易進行攝像裝置1之微細化。再者，VSS接點區域218設置於包含選擇電晶體SEL及放大電晶體AMP之半導體層200S與包含重設電晶體RST及FD轉換增益切換電晶體FDG之半導體層200S之間。例如，複數個像素電路210具有彼此相同之配置。
具有此種第2基板200之攝像裝置1亦能獲得與上述實施方式中所說明者相同之效果。第2基板200之像素共有單元539之配置並不限定於上述實施方式及本變化例中所說明之配置。
[2.3.變化例1-3] 圖26～圖31係表示上述實施方式之攝像裝置1之平面構成之一變化例者。圖26模式性地表示第1基板100之平面構成，與上述實施方式中所說明之圖7B對應。圖27模式性地表示第2基板200之半導體層200S之正面附近之平面構成，與上述實施方式中所說明之圖8對應。圖28模式性地表示第1配線層W1、與第1配線層W1連接之半導體層200S、及第1基板100各部之構成，與上述實施方式中所說明之圖9對應。圖29表示第1配線層W1及第2配線層W2之平面構成之一例，與上述實施方式中所說明之圖10對應。圖30表示第2配線層W2及第3配線層W3之平面構成之一例，與上述實施方式中所說明之圖11對應。圖31表示第3配線層W3及第4配線層W4之平面構成之一例，與上述實施方式中所說明之圖12對應。
本變化例中，第2基板200之半導體層200S沿H方向延伸(圖28)。即，與使上述圖21等所示之攝像裝置1之平面構成旋轉90度而形成之構成大致對應。
例如，第1基板100之像素共有單元539與上述實施方式中所說明者同樣地，遍及2列×2行之像素區域而形成，且具有大致正方形之平面形狀(圖26)。例如，於各像素共有單元539中，一像素列之像素541A及像素541B之傳輸閘極TG1、TG2於V方向上朝向像素共有單元539之中央部延伸，另一像素列之像素541C及像素541D之傳輸閘極TG3、TG4於V方向上朝向像素共有單元539之外側方向延伸。與浮動擴散部FD連接之焊墊部120設置於像素共有單元539之中央部，與VSS接點區域118連接之焊墊部121至少V方向上(圖26中為V方向及H方向上)設置於像素共有單元539之端部。此時，傳輸閘極TG1、TG2之貫通電極TGV1、TGV2之V方向之位置靠近貫通電極120E之V方向之位置，傳輸閘極TG3、TG4之貫通電極TGV3、TGV4之V方向之位置靠近貫通電極121E之V方向之位置(圖28)。因此，基於與上述實施方式中所說明者相同之理由，能擴大沿H方向延伸之半導體層200S之寬度(V方向之大小)。藉此，能擴大放大電晶體AMP之尺寸，從而能抑制雜訊。
於各像素電路210中，選擇電晶體SEL及放大電晶體AMP於H方向上並列配置，且於隔著絕緣區域212與選擇電晶體SEL在V方向上相鄰之位置，配置有重設電晶體RST(圖27)。FD轉換增益切換電晶體FDG與重設電晶體RST於H方向上並列配置。VSS接點區域218呈島狀設置於絕緣區域212。例如，第3配線層W3沿H方向延伸(圖30)，第4配線層W4沿V方向延伸(圖31)。
具有此種第2基板200之攝像裝置1亦能獲得與上述實施方式中所說明者相同之效果。第2基板200之像素共有單元539之配置並不限定於上述實施方式及本變化例中所說明之配置。例如，上述實施方式及變化例1-1中所說明之半導體層200S亦可沿H方向延伸。
[2.4.變化例1-4] 圖32係模式性地表示上述實施方式之攝像裝置1之剖面構成之一變化例者。圖32與上述實施方式中所說明之圖3對應。本變化例中，攝像裝置1除接點部201、202、301、302以外，進而於與像素陣列部540之中央部對向之位置具有接點部203、204、303、304。於該方面，本變化例之攝像裝置1與上述實施方式中所說明之攝像裝置1不同。
接點部203、204設置於第2基板200，且露出於與第3基板300之接合面。接點部303、304設置於第3基板300，且露出於與第2基板200之接合面。接點部203與接點部303相接，接點部204與接點部304相接。即，於該攝像裝置1中，第2基板200與第3基板300除藉由接點部201、202、301、302以外，亦藉由接點部203、204、303、304而連接。
其次，使用圖33及圖34，對該攝像裝置1之動作進行說明。於圖33中，以箭頭表示自外部向攝像裝置1輸入之輸入信號、電源電位及基準電位之路徑。於圖34中，以箭頭表示自攝像裝置1向外部輸出之像素信號之信號路徑。例如，經由輸入部510A輸入至攝像裝置1之輸入信號傳送至第3基板300之列驅動部520，於列驅動部520中創造出列驅動信號。該列驅動信號經由接點部303、203傳送至第2基板200。進而，該列驅動信號經由配線層200T內之列驅動信號線542到達像素陣列部540之像素共有單元539各者。到達第2基板200之像素共有單元539之列驅動信號中，傳輸閘極TG以外之驅動信號輸入至像素電路210，驅動像素電路210中包含之各電晶體。傳輸閘極TG之驅動信號經由貫通電極TGV輸入至第1基板100之傳輸閘極TG1、TG2、TG3、TG4，驅動像素541A、541B、541C、541D。又，自攝像裝置1之外部供給至第3基板300之輸入部510A(輸入端子511)之電源電位及基準電位經由接點部303、203傳送至第2基板200，並經由配線層200T內之配線供給至像素共有單元539各者之像素電路210。基準電位進而經由貫通電極121E亦供給至第1基板100之像素541A、541B、541C、541D。另一方面，於第1基板100之像素541A、541B、541C、541D中經光電轉換後之像素信號針對每個像素共有單元539傳送至第2基板200之像素電路210。基於該像素信號之像素信號自像素電路210經由垂直信號線543及接點部204、304傳送至第3基板300。該像素信號於第3基板300之行信號處理部550及圖像信號處理部560中經處理後經由輸出部510B輸出至外部。
具有此種接點部203、204、303、304之攝像裝置1亦能獲得與上述實施方式中所說明者相同之效果。可根據經由接點部303、304之配線連接端即第3基板300之電路等設計，改變接點部之位置及數量等。
[2.5.變化例1-5] 圖35係表示上述實施方式之攝像裝置1之剖面構成之一變化例者。圖35與上述實施方式中所說明之圖6對應。本變化例中，於第1基板100設置有具備平面結構之傳輸電晶體TR。於該方面，本變化例之攝像裝置1與上述實施方式中所說明之攝像裝置1不同。
該傳輸電晶體TR僅由水平部分TGb構成傳輸閘極TG。換言之，傳輸閘極TG不具有垂直部分TGa，且與半導體層100S對向設置。
具有此種平面結構之傳輸電晶體TR之攝像裝置1亦能獲得與上述實施方式中所說明者相同之效果。進而，藉由在第1基板100設置平面型傳輸閘極TG，與將垂直型傳輸閘極TG設置於第1基板100之情形時相比，光電二極體PD形成至靠半導體層100S之正面更近之位置，亦可預想到藉此會使飽和信號量(Qs)增加。又，於第1基板100形成平面型傳輸閘極TG之方法與於第1基板100形成垂直型傳輸閘極TG之方法相比，可預想到製造步驟數較少，不易因製造步驟而對光電二極體PD造成不良影響。
[2.6.變化例1-6] 圖36係表示上述實施方式之攝像裝置1之像素電路之一變化例者。圖36與上述實施方式中所說明之圖4對應。本變化例中，於每1個像素(像素541A)設置有像素電路210。即，像素電路210非複數個像素共有。於該方面，本變化例之攝像裝置1與上述實施方式中所說明之攝像裝置1不同。
本變化例之攝像裝置1在將像素541A與像素電路210設置於不同基板(第1基板100及第2基板200)之方面，與上述實施方式中所說明之攝像裝置1相同。因此，本變化例之攝像裝置1亦能獲得與上述實施方式中所說明者相同之效果。
[2.7.變化例1-7] 圖37係表示上述實施方式中所說明之像素分離部117之平面構成之一變化例者。亦可於包圍像素541A、541B、541C、541D各者之像素分離部117設置間隙。即，亦可為並非像素541A、541B、541C、541D之全周被像素分離部117包圍。例如，像素分離部117之間隙設置於焊墊部120、121附近(參照圖7B)。
上述實施方式中，對像素分離部117具有貫通半導體層100S之FTI結構之例(參照圖6)進行了說明，但像素分離部117亦可具有FTI結構以外之構成。例如，像素分離部117亦可不以完全貫通半導體層100S之方式設置，還可具有所謂之DTI(Deep Trench Isolation)結構。
[2.8.變化例1-8] 但此前所說明之實施方式中，以包含放大電晶體AMP、重設電晶體RST、選擇電晶體SEL之像素電路210設置於第2基板200進行了說明。換言之，此前所說明之實施方式中，放大電晶體AMP、重設電晶體RST、選擇電晶體SEL形成於同一基板200。然而，本發明之實施方式中，例如，亦可代替1個第2基板200，而使用積層之2個基板。該情形時，亦可將像素電路210所包含之電晶體中之至少1個電晶體設置於積層基板之一基板，將剩餘電晶體設置於另一基板。詳細而言，例如，亦可代替1個第2基板200，而使用積層之下側基板2200A及上側基板2200B(參照圖38)。該情形時，於下側基板2200A上形成層間絕緣膜53或配線，進而積層上側基板2200B。上側基板2200B可積層於下側基板2200A之與半導體基板11相對之面之相反側，且設置所希望之電晶體。作為一例，可於下側基板2200A形成放大電晶體AMP，於上側基板2200B形成重設電晶體RST及/或選擇電晶體SEL。
又，本發明之實施方式中，亦可代替1個第2基板200，而使用積層有3個以上之基板。而且，亦可於該等積層基板各者設置像素電路210所包含之複數個電晶體中所希望之電晶體。該情形時，設置於積層基板之電晶體之種類並不限定。
如此，藉由代替1個第2基板200而使用積層之複數個基板，能縮小像素電路210佔據之面積。進而，藉由縮小像素電路210之面積而將各電晶體微細化，亦能縮小構成攝像裝置1之晶片之面積。此種情形時，亦可使能構成像素電路210之放大電晶體AMP、重設電晶體RST、選擇電晶體SEL中僅所希望之電晶體之面積縮小。例如，藉由擴大放大電晶體AMP之面積，能降低雜訊。
參照圖38至圖43，對代替1個第2基板200而使用積層之2個基板之變化例1-8進行說明。圖38至圖40係表示本實施方式之變化例1-8之攝像裝置1B的構成例之厚度方向之剖視圖。圖41至圖43係表示本實施方式之變化例1-8之複數個像素單元PU的佈局例之水平方向之剖視圖。再者，圖38至圖40所示之剖視圖終歸僅為模式圖，而非為以嚴格正確地表示實際結構為其目的之圖。圖38至圖40所示之剖視圖為了使攝像裝置1B之構成於紙面上容易說明，而有意於位置sec1至sec3改變電晶體或雜質擴散層之水平方向上之位置加以表示。
具體而言，圖38所示之攝像裝置1B之像素單元PU中，位置sec1之剖面係將圖41沿A1-A1'線切斷所得之剖面，位置sec2之剖面係將圖42沿B1-B1'線切斷所得之剖面，位置sec3之剖面係將圖43沿C1-C1'線切斷所得之剖面。同樣地，圖39所示之攝像裝置1B中，位置sec1之剖面係將圖41沿A2-A2'線切斷所得之剖面，位置sec2之剖面係將圖42沿B2-B2'線切斷所得之剖面，位置sec3之剖面係將圖43沿C2-C2'線切斷所得之剖面。圖40所示之攝像裝置1B中，位置sec1之剖面係將圖41沿A3-A3'線切斷所得之剖面，位置sec2之剖面係將圖42沿B3-B3'線切斷所得之剖面，位置sec3之剖面係將圖43沿C3-C3'線切斷所得之剖面。
如圖39及圖43所示，攝像裝置1B共有以跨及複數個像素541之方式配置之共通焊墊電極1020、及設置於共通焊墊電極1020上之1根配線L2。例如，於攝像裝置1B，存在俯視下4個像素541之各浮動擴散部FD1至FD4隔著元件分離層16彼此相鄰之區域。於該區域設置有共通焊墊電極1020。共通焊墊電極1020係以跨及4個浮動擴散部FD1至FD4之方式配置，且與4個浮動擴散部FD1至FD4分別電性連接。共通焊墊電極1020例如由摻雜有n型雜質或p型雜質之多晶矽膜構成。
於共通焊墊電極1020之中心部上設置有1根配線L2(即，浮動擴散部用接點)。如圖39、圖41至圖43所示，設置於共通焊墊電極1020之中心部上之配線L2自第1基板部10貫穿第2基板部20之下側基板2200A延設至第2基板部20之上側基板2200B，且經由設置於上側基板2200B之配線等與放大電晶體AMP之閘極電極AG連接。
又，如圖38及圖43所示，攝像裝置1B共有以跨及複數個像素541之方式配置之共通焊墊電極1100、及設置於共通焊墊電極1100上之1根配線L10。例如，於攝像裝置1B，存在俯視下4個像素541之各阱層WE隔著元件分離層16彼此相鄰之區域。於該區域設置有共通焊墊電極1100。共通焊墊電極1100係以跨及4個像素541之各阱層WE之方式配置，且與4個像素541之各阱層WE分別電性連接。列舉一例，共通焊墊電極1100配置於沿Y軸方向排列之一共通焊墊電極1020與另一共通焊墊電極1020之間。於Y軸方向上，共通焊墊電極1020、1100交替地並列配置。共通焊墊電極1100例如由摻雜有n型雜質或p型雜質之多晶矽膜構成。
於共通焊墊電極1100之中心部上設置有1根配線L10(即，阱用接點)。如圖38、圖40、圖41至圖43所示，設置於共通焊墊電極1100之中心部上之配線L10自第1基板部10貫穿第2基板部20之下側基板2200A延設至第2基板部20之上側基板2200B，且經由設置於上側基板2200B之配線等與供給基準電位(例如，接地電位：0 V)之基準電位線連接。
設置於共通焊墊電極1100之中心部上之配線L10與共通焊墊電極1100之上表面、設置於下側基板2200A之貫通孔之內側面、設置於上側基板2200B之貫通孔之內側面分別電性連接。藉此，第1基板部10之半導體基板11之阱層WE、第2基板部20之下側基板2200A之阱層及上側基板2200B之阱層與基準電位(例如，接地電位：0 V)連接。
本變化例之攝像裝置1B達成與此前所說明之本發明之實施方式的攝像裝置1相同之效果。又，攝像裝置1B進而具備共通焊墊電極1020、1100，其等設置於構成第1基板部10之半導體基板11之正面11a側，以跨及彼此相鄰之複數個(例如，4個)像素541之方式配置。共通焊墊電極1020與4個像素541之浮動擴散部FD電性連接。共通焊墊電極1100與4個像素541之阱層WE電性連接。據此，能每4個像素541地將與浮動擴散部FD連接之配線L2共通化。能每4個像素541地將與阱層WE連接之配線L10共通化。藉此，能減少配線L2、L10之根數，因此能減小像素541之面積，從而能將攝像裝置1B小型化。
＜3.第2實施方式＞ 使用圖44～圖57，對第2實施方式之攝像裝置1A進行說明。本發明之第2實施方式之攝像裝置1A為了防止製造步驟中之電漿製程導致損傷(PID，Plasma(Process) Induced Damage，電漿(製程)誘導損傷)產生，而具有PID保護元件。再者，以下，對於與第1實施方式相同之內容省略說明，而僅對與第1實施方式不同之內容進行說明。
PID係因與電晶體之閘極電極連接之配線或貫通電極於電漿製程中作為天線發揮功能而產生。具體而言，PID係因電漿中之電荷(charge)集中於天線，成為電流流入至閘極絕緣膜而產生。PID會使閘極絕緣膜與半導體基板之界面、或閘極絕緣膜中產生缺陷或載子捕獲能階，因此會導致電晶體之閾值電壓變動。
因此，本發明之第2實施方式中，針對攝像裝置1A所具備之每個電晶體(傳輸電晶體TR或選擇電晶體SEL等)設置PID保護元件。藉此，能使電漿中之電荷經由PID保護元件而非閘極絕緣膜流入至基板，從而能抑制電晶體之閾值電壓變動。
[3.1.攝像裝置1A之功能構成例] 此處，使用圖44，對設置有PID保護元件之攝像裝置1A之電路構成例進行說明。圖44係表示本發明之第2實施方式之攝像裝置1A的電路構成例之圖。於圖44中，例如表示於圖4所示之像素541A、541B、541C、541D及像素電路210設置PID保護元件TF1～TF4、TS1～TS3之情形時之電路構成，但亦可對於圖36所示之其他電路同樣地設置PID保護元件。再者，無需將PID保護元件TF1～TF4、TS1～TS3相互加以區分之情形時，如PID保護元件TF、TS般，省略符號末尾之識別編號加以記載。
如圖44所示，傳輸電晶體TR1～TR4之閘極分別經由驅動器DR1～DR4與列驅動部520連接。
PID保護元件TF係具有PN接面之元件，例如為閘流體型或雙極性型保護元件。PID保護元件TF之一端與傳輸電晶體TR之閘極連接，另一端接地。PID保護元件TF保護傳輸電晶體TR避免電漿製程中產生之電漿損傷(PID)。
PID保護元件TS1之一端與重設電晶體RST之閘極連接，另一端接地。PID保護元件TS1保護重設電晶體RST避免PID。PID保護元件TS2之一端與FD傳輸電晶體FDG之閘極連接，另一端接地。PID保護元件TS2保護FD傳輸電晶體FDG避免PID。PID保護元件TS3之一端與選擇電晶體SEL之閘極連接，另一端接地。PID保護元件TS3保護選擇電晶體SEL避免PID。PID保護元件TS1～TS3係具有PN接面之元件，例如為閘流體型或雙極性型保護元件。
再者，放大電晶體AMP之閘極連接暫時保存藉由光電二極體FD所攝像之資料之未圖示之浮動擴散部。該浮動擴散部具有PN二極體，且具有保護放大電晶體AMP避免PID之功能。如此，放大電晶體AMP連接具有PN二極體之浮動擴散部之情形時，可省略保護放大電晶體AMP之PID保護元件之追加，從而能抑制攝像裝置1A之晶片面積增加。
如此，PID保護元件TS1～TS3係保護像素電晶體(本實施方式中，為像素電晶體中除放大電晶體AMP以外之重設電晶體RST、FD傳輸電晶體FDG、選擇電晶體SEL)之保護元件。
[3.2.攝像裝置1A之概略結構例] 使用圖45～圖47，對攝像裝置1A之概略結構例進行說明。圖45係表示攝像裝置1A之模式性縱剖視圖。圖46係表示第1基板100A之概略結構例之圖。圖47係表示第2基板200A之概略結構例之圖。再者，於圖45中，模式性地表示沿著圖46、圖47所示之A-A'線之剖面構成。又，於圖45～圖47中，為了使說明簡略化，省略了連接孔部H1、H2(參照圖2)等部分構成之圖示。
如圖45所示，攝像裝置1A具有第1基板100A、第2基板200A、第3基板300A。第1～第3基板100A～300A係積層而形成。又，第1、第2基板100A、200A係具有例如由矽(Si)形成之器件層與配線層之半導體基板。第3基板300A係形成邏輯電路之半導體基板。又，第2基板200A與第3基板300A之間形成有多層配線層(圖示省略)。第2基板200A與第3基板300A例如經由採用CCC(Copper-Copper Connection，銅包銅)等之結合部而連接。攝像裝置1A例如為入射光自圖45之下入射之背面照射型攝像裝置。
再者，以下，將第1基板100A、第2基板200A及第3基板300A之積層方向亦稱為Z軸方向。又，將於Z軸方向上配置第3基板300A之方向定義為Z軸之正方向。又，將於與Z軸方向垂直之面(水平面)上相互正交之2個方向分別亦稱為X軸方向及Y軸方向。
又，以下，無需將像素541A、541B、541C、541D相互加以區分之情形時，簡略記作像素5410。
如圖45、圖46所示，於第1基板100A設置有效像素區域151及虛設像素區域152。
於有效像素區域151，例如呈矩陣狀設置有複數個像素5410中之有效像素。有效像素區域151相當於攝像裝置1A之像素陣列部540中供被攝體像經由透鏡等光學系統(圖示省略)成像之區域。即，基於自攝像裝置1A之像素陣列部540中包含於有效像素區域151之有效像素讀出之電氣信號的圖像信號作為圖像之攝像結果自攝像裝置1A輸出。
虛設像素區域152設置於有效像素區域151之例如周圍，為被金屬等遮光之區域。於虛設像素區域152，設置有複數個像素5410中之光學黑(OPB)像素及虛設像素。OPB像素係複數個像素5410中傳輸電晶體TR與像素電路210連接之像素，例如用於測定成為用以修正黑位準之基準的像素信號之位準。虛設像素係複數個像素5410中傳輸電晶體TR不與像素電路210連接之像素，例如設置於OPB像素與有效像素之間。藉此，能減少例如漏入至OPB像素之入射光。
於第1基板100A之光入射面之虛設像素區域152，形成有遮光膜117C，遮擋來自Z軸負方向之入射光。
如圖45、圖47所示，於第2基板200A，設置有效像素電晶體區域251、OPB像素電晶體區域252、保護元件區域253。
於有效像素電晶體區域251設置有效像素電路，該有效像素電路輸出基於自像素電路220中之有效像素輸出之電荷的像素信號。於OPB像素電晶體區域252設置OPB像素電路，該OPB像素電路輸出基於自像素電路220中之OPB像素輸出之電荷的像素信號。又，於保護元件區域253設置PID保護元件TF、TS。
再者，有效像素電晶體區域251配置於有效像素區域151之Z軸方向上之上部。又，OPB像素電晶體區域252及保護元件區域253配置於虛設像素區域152之Z軸方向上之上部。換言之，自Z軸正方向觀察，有效像素區域151與有效像素電晶體區域251重疊，虛設像素區域152與OPB像素電晶體區域252及保護元件區域253重疊。
[3.3.攝像裝置1A之具體構成例] 其次，使用圖48及圖49，對本發明之第2實施方式之攝像裝置1A之具體構成例進行說明。圖48係用以說明攝像裝置1A之剖面構成之一例之圖。圖49係用以說明第1基板100A及第2基板200A之平面構成之一例之圖。
圖48、圖49為了使構成要素之位置關係簡單易懂，而模式性地加以表示，省略了第3基板300A、受光透鏡或彩色濾光層、配線層等部分構成要素之圖示。又，於圖49中，省略了絕緣膜之圖示。如此，圖48、圖49所示之剖面構成及平面構成亦可與實際之攝像裝置1A之剖面及平面不同。再者，於圖48、圖49中，以實線表示各構成要素之連接關係。又，圖49之上圖係模式性地表示第2基板200A之俯視圖者，圖49之下圖係模式性地表示第1基板100A之俯視圖者。
第1基板100A例如具有半導體層。於第1基板100A之半導體層，有效像素區域151內形成有複數個有效像素5411。又，虛設像素區域152內形成有複數個OPB像素5412及複數個虛設像素5413。有效像素5411、OPB像素5412及虛設像素5413之構成除配線之有無以外均相同，因此不對其等加以區分地說明像素5410之構成。
像素5410之光電二極體PD例如由具有第1基板100A之N型半導體區域115A、及以覆蓋該N型半導體區域115A之方式形成之P型半導體區域114A的PN接面之光電二極體構成。再者，各光電二極體PD藉由未圖示之像素分離部電性分離。於有效像素5411及OPB像素5412之P型半導體區域114A，設置有與上層之配線(圖示省略)連接之貫通接點C11。光電二極體PD之P型半導體區域114A經由貫通接點C11與PID保護元件TF之第1P型半導體區域2110F連接。
第1基板100A包含具備閘極電極TGA、及作為浮動擴散部FD之N型源極區域之傳輸電晶體TR。傳輸電晶體TR例如構成為MOS(Metal Oxide Semiconductor，金氧半導體)型場效電晶體(MOSFET)。於傳輸電晶體TR之閘極電極TGA，設置有與上層之配線(圖示省略)連接之貫通接點C14。閘極電極TGA經由貫通接點C14與PID保護元件TF之第2N型半導體區域2140F連接。
於第1基板100A之光入射面之虛設像素區域152(形成OPB像素5412及虛設像素5413之區域)，形成有遮光膜117C，遮擋來自Z軸負方向之入射光。
第2基板200A例如具有半導體層與未圖示之配線層。於第2基板200A之半導體層，有效像素電晶體區域251內設置有與有效像素5411對應之有效像素電路。OPB像素電晶體區域252內設置有與OPB像素5412對應之OPB像素電路。保護元件區域253內設置有PID保護元件TF、TS。
於圖48、圖49中，表示有效像素電路及OPB像素電路之選擇電晶體SEL，而省略放大電晶體AMP、重設電晶體RST及FD傳輸電晶體FDG之圖示。
再者，有效像素電路及OPB像素電路之選擇電晶體SEL之構成相同，因此不對有效像素電路及OPB像素電路加以區分地說明選擇電晶體SEL之構成。又，為了將PID保護元件TF、TS之構成要素相互加以區分，於PID保護元件TF之構成要素之符號末尾標註識別符號F，於PID保護元件TS之構成要素之符號末尾標註識別符號S。無需將PID保護元件TF、TS之構成要素相互加以區分之情形時，省略PID保護元件TF、TS之構成要素之符號末尾之識別符號。
選擇電晶體SEL具有設置於第2基板200A之P型半導體區域231之N型源極區域233及N型汲極區域232。於源極區域233及汲極區域232之間之第2基板200A上，配置有選擇電晶體SEL之閘極電極234。於P型半導體區域231設置有與未圖示之上層之配線連接之接點C12。P型半導體區域231經由接點C12與PID保護元件TS之P型半導體區域2110S連接。於閘極電極234設置有與未圖示之上層之配線連接之接點C13。閘極電極234經由接點C13與PID保護元件TS之第2N型半導體區域2140S連接。
設置於第2基板200A之保護元件區域253之PID保護元件TF、TS例如於X軸正方向上依序具有第1P型半導體區域2110、第1N型半導體區域2120、第2P型半導體區域2130及第2N型半導體區域2140。如此，PID保護元件TF、TS於第2基板200A之水平方向(於圖48、圖49中，為X軸方向)上具有PNPN接面結構。
再者，PID保護元件TF、TS亦可具有NPNP接面結構，而非PNPN接面結構。又，第1P型半導體區域2110、第1N型半導體區域2120、第2P型半導體區域2130及第2N型半導體區域2140只要於第2基板200A之水平面上排列成橫向(水平方向)一行而配置即可，例如亦可於Y軸方向上具有PNPN接面結構。
若將第1基板100A～第3基板300A積層，則攝像裝置1A之厚度(積層方向之長度)會變厚，因此希望使各基板之厚度較薄。尤其希望基板越向上積層則基板之厚度越薄。因此，本發明之第2實施方式中，PID保護元件TF、TS之第1P型半導體區域2110、第1N型半導體區域2120、第2P型半導體區域2130及第2N型半導體區域2140於第2基板200A之水平面上並列配置。藉此，能使PID保護元件TF、TS之厚度較薄，使第2基板200A之厚度亦較薄。
[3.4.攝像裝置1A之製造處理例] 其次，使用圖50～圖55，對本發明之第2實施方式之攝像裝置1A之製造處理例進行說明。圖50～圖55係用以說明本發明之第2實施方式之攝像裝置1A之製造處理的順序之一例之流程圖。再者，圖50～圖55表示攝像裝置1A之剖面之一部分。
如圖50所示，於第1基板100A，形成：包含N型半導體區域115A、P型半導體區域114A之光電二極體PD；傳輸電晶體TR之閘極電極TGA；及作為浮動擴散部FD之源極區域。利用絕緣膜140覆蓋閘極電極TGA及浮動擴散部FD。
其次，如圖51所示，將第1基板100A與為P型矽基板等之第2基板200A貼合。此時，施加0.1 MPa～數MPa的壓力，實施350℃～600℃左右之熱處理。藉此，隔著絕緣膜140將第1基板100A與第2基板200A接合。再者，亦可於第1基板100A與第2基板200A貼合前，對第1基板100A之貼合面及第2基板200A之貼合面分別實施O2 電漿處理。
繼而，如圖52所示，採用化學機械研磨(CMP)將第2基板200A研削至零點幾μm～數μm之厚度，保留形成選擇電晶體SEL等像素電路或PID保護元件TF、TS之區域2100，並對第2基板200A進行元件分離。具體而言，採用光微影於形成像素電路或PID保護元件TF、TS之區域形成抗蝕圖案，並採用乾式蝕刻對其他區域進行蝕刻。將抗蝕圖案灰化後，採用CVD法成膜出矽氧化膜等絕緣膜240，並回填第2基板200A剛才被蝕刻去除之部分。採用CMP將多餘之絕緣膜240去除，使第2基板200A之正面露出。
如圖53所示，於第2基板200A形成選擇電晶體SEL及PID保護元件TF、TS。具體而言，採用熱氧化法於第2基板200A之正面形成閘極氧化膜。採用CVD法成膜出多晶矽膜等，藉由光微影形成抗蝕圖案，並對多晶矽膜進行蝕刻，再將抗蝕圖案灰化，而形成閘極電極234。藉由離子注入，向閘極電極234之兩側之第2基板200A注入磷或砷，並採用高溫急冷退火(RTA)法實施熱處理，藉此形成源極區域233及汲極區域232。又，同樣地，藉由離子注入，向形成第2基板200A之PID保護元件TF、TS之區域2100注入磷或砷，並採用高溫急冷退火(RTA)法實施熱處理，藉此形成第1、第2P型半導體區域2110、2130、及第1、第2N型半導體區域2120、2140。藉此，形成PID保護元件TF、TS。再者，源極區域233、汲極區域232及PID保護元件TF、TS係同時被施以處理而形成。
如圖54所示，形成貫通孔T21～T26。具體而言，採用CVD法進而形成覆蓋選擇電晶體SEL之絕緣膜240，並採用CMP將絕緣膜240之正面平坦化。藉由光微影於絕緣膜240之正面形成抗蝕圖案，並採用乾式蝕刻形成到達N型半導體區域115A、閘極電極TGA、P型半導體區域231、閘極電極234、第1P型半導體區域2110及第2N型半導體區域2140之貫通孔T21～T26。
其次，如圖55所示，形成貫通孔T21～T26後，採用CVD法將W膜等填充至各貫通孔內，並採用CMP將多餘之W膜去除，而形成接點C11～C16。其後，形成配線M1～M5，將形成有邏輯電路之第3基板300A接合，至此攝像裝置1A之製造處理結束。
[3.5.比較例] 使用圖56、圖57，對比較例之構成與第2實施方式之構成進行比較。圖56係表示比較例之攝像裝置1a之圖。圖56所示之攝像裝置1a中，於將有效像素區域101a、虛設像素區域102a及像素電路210a形成於1個基板100a之方面，與第2實施方式之構成不同。圖57係表示比較例之攝像裝置1b之圖。圖57所示之攝像裝置1b中，於將有效像素區域101b、虛設像素區域102b及像素電路210b形成於不同基板之方面，與第2實施方式之構成相同，但PID保護元件TF、TS之配置不同。再者，於圖56、圖57中，省略了形成邏輯電路之基板之圖示。
如圖56所示，於1個基板100a形成有效像素區域101a及虛設像素區域102a(以下，亦稱為像素區域)與像素電路210a之情形時，例如，於有效像素區域101a周圍配置有虛設像素區域102a，進而於虛設像素區域102a周圍配置有像素電路210a。於基板100a進而設置有PID保護元件TF、TS之情形時，例如，於基板100a之像素區域附近配置有形成保護傳輸電晶體TR之PID保護元件TF之保護元件區域253a1。又，形成保護像素電路210a之各電晶體之PID保護元件TS之保護元件區域253a2配置於像素電路210a附近。如此，形成PID保護元件TF、TS之情形時，自配線之牽引等觀點而言，一般配置於作為保護對象之電晶體附近。
然而，若於1個基板100a形成像素5410、像素電路210a及PID保護元件TF、TS，則攝像裝置1a之晶片面積會增大。
因此，考慮例如圖57所示之攝像裝置1b般，將形成像素5410之第1基板100b與形成像素電路210b之第2基板200b積層，藉此削減攝像裝置1b之晶片面積。
此處，如上所述，形成PID保護元件TF、TS之情形時，自配線之牽引等觀點而言，一般配置於作為保護對象之電晶體附近。因此，若僅僅是分成形成像素5410之第1基板100b與形成像素電路210b之第2基板200b，則如圖57所示，保護傳輸電晶體TR之PID保護元件TF配置於第1基板100b之保護元件區域253b1，保護像素電路210b之各電晶體之PID保護元件TS配置於第2基板200b之保護元件區域253b2。
該情形時，第1基板100b之保護元件區域253b1配置於虛設像素區域102b周圍。因此，第2基板200b之保護元件區域253b2配置於像素電路210b周圍，晶片面積增大保護元件區域253b1、253b2部分。如此，若僅僅是將基板積層化，則無法抑制晶片面積增大。
於本發明之第2實施方式之攝像裝置1A中，將形成像素5410之第1基板100A與形成像素電路210之第2基板200A積層。此時，著眼於第2基板200A中未形成與虛設像素5423對應之像素電路210一點，將PID保護元件TF、TS形成於未形成像素電路210之第2基板200A之區域(空閒區域)。如此，於第2基板200A不僅設置保護像素電路210之各電晶體之PID保護元件TS，亦將保護傳輸電晶體TR之PID保護元件TF形成於第2基板200A之空閒區域。換言之，藉由在與形成作為保護對象之傳輸電晶體TR之第1基板100A不同的第2基板200A形成PID保護元件TF，能縮小第1基板100A之面積，從而能抑制攝像裝置1A之晶片面積增大。
＜4.變化例＞ [4.1.變化例2-1] 使用圖58，對第2實施方式之攝像裝置1A之PID保護元件TF、TS之變化例進行說明。圖58係用以說明PID保護元件TF、TS之變化例之模式圖。
本變化例之PID保護元件TF、TS具有2個第1N型半導體區域2120a、2120b。2個第1N型半導體區域2120a、2120b相互以配線連接。於該方面，本變化例之PID保護元件TF、TS之構成與上述第2實施方式中所說明之PID保護元件TF、TS不同。
如此，即便將第1N型半導體區域2120分割成2個並以配線連接，亦能獲得與上述第2實施方式中所說明者相同之效果。進而，藉由分割半導體區域，能於第2基板200A之空閒空間配置PID保護元件TF、TS，從而元件佈局之自由度提高，能抑制晶片面積增大。
再者，此處，對將第1N型半導體區域2120分割成2個之情形進行了說明，但並不限定於此。例如，亦可將第1、第2P型半導體區域2110、2130、或第2N型半導體區域2140分割成2個。又，分割數並不限定於2個，亦可為3個以上。
[4.2.變化例2-2] 使用圖59，對第2實施方式之攝像裝置1A之PID保護元件TF、TS之變化例進行說明。圖59係用以說明PID保護元件TF、TS之變化例之模式圖。
本變化例之PID保護元件TF、TS具有PNP接面之三阱結構。圖59所示之例中，於第2P型半導體區域2130內設置有第1N型半導體區域2120，於第1N型半導體區域2120內設置有第1P型半導體區域2110。於該方面，本變化例之PID保護元件TF、TS之構成與上述第2實施方式中所說明之PID保護元件TF、TS不同。如此，即便PID保護元件TF、TS具有PNP接面之三阱結構，亦能獲得與上述第2實施方式中所說明者相同之效果。
再者，此處，對PID保護元件TF、TS具有PNP接面之三阱結構之情形進行了說明，但並不限定於此。例如，PID保護元件TF、TS亦可具有NPN接面之三阱結構。
[4.3.變化例2-3] 使用圖60～圖65，對第2實施方式之攝像裝置1A之PID保護元件TF、TS之變化例進行說明。圖60～圖65係用以說明PID保護元件TF、TS之變化例之模式圖。
本變化例之PID保護元件TF、TS具有PNP接面之雙阱結構。圖60所示之例中，於第2P型半導體區域2130之上層設置有第2N型半導體區域2140。圖61所示之例中，於第1N型半導體區域2120之上層設置有第1P型半導體區域2110。圖62所示之例中，於第2P型半導體區域2130之上層設置有第2N型半導體區域2140，於第1N型半導體區域2120之上層設置有第1P型半導體區域2110。
或者，亦可如圖63～圖65所示，於第1N型半導體區域2120或/及第2P型半導體區域2130之下層設置第1P型半導體區域2110或/及第2N型半導體區域2140。
如此，於具有在第1導電型(P型或N型)之阱之上層或下層形成有第2導電型(N型或P型)之阱之雙阱結構之方面，本變化例之PID保護元件TF、TS之構成與上述第2實施方式中所說明之PID保護元件TF、TS不同。如此，即便PID保護元件TF、TS具有雙阱結構，亦能獲得與上述第2實施方式中所說明者相同之效果。
[4.4.變化例2-4] 使用圖66，對第2實施方式之攝像裝置1A之變化例進行說明。圖66係用以說明攝像裝置1A之變化例之模式圖。圖66係攝像裝置1A之模式性縱剖視圖，與第2實施方式中所說明之圖48對應。
本變化例中，於攝像裝置1A之第1、第2基板100A、200A設置有PID保護元件TF、TS。於該方面，攝像裝置1A之構成與第2實施方式中所說明之攝像裝置1A之構成不同。於圖66中，保護傳輸電晶體TR之PID保護元件TF形成於第1基板100A，保護像素電路210之各電晶體之PID保護元件TS形成於第2基板200A。此處，例如PID保護元件TF具有NPN接面之三阱結構。
例如，形成於第2基板200A之元件數量(例如像素電路210之電晶體數量)較多，若於第2基板200A形成PID保護元件TF、TS，則第2基板200A之面積會變得大於第1基板100A之面積。該情形時，將PID保護元件TF、TS分別配置於第1、第2基板100A、200A，以使第1基板100A之面積與第2基板200A之面積大致相等。藉此，能抑制攝像裝置1A之晶片面積增大。
再者，於圖66中，保護傳輸電晶體TR之PID保護元件TF形成於第1基板100A，保護像素電路210之各電晶體之PID保護元件TS形成於第2基板200A，但並不限定於此。只要根據形成於攝像裝置1A之電晶體數量(元件數量)或元件形成所需之基板面積，配置PID保護元件TF、TS，以使第1基板100A之面積與第2基板200A之面積之差變小即可。例如，亦可將保護像素電路210之各電晶體之PID保護元件TS之一部分形成於第1基板100A，還可將保護傳輸電晶體TR之PID保護元件TF之一部分形成於第2基板200A。
[4.5.變化例2-5] 使用圖67，對第2實施方式之攝像裝置1A之變化例進行說明。圖67係用以說明攝像裝置1A之變化例之模式圖。圖67係攝像裝置1A之模式性縱剖視圖，與第2實施方式中所說明之圖48對應。
本變化例中，於攝像裝置1A之第1基板100A設置有PID保護元件TF、TS。於該方面，攝像裝置1A之構成與第2實施方式中所說明之攝像裝置1A之構成不同。於圖67中，保護傳輸電晶體TR之PID保護元件TF、及保護像素電路210之各電晶體之PID保護元件TS均形成於第1基板100A。此處，例如，於PID保護元件TF、TS之第1P型半導體區域2110之中形成有第1N型半導體區域2120，於第1N型半導體區域2120之中形成有第2P型半導體區域2130。於第2P型半導體區域2130之中形成有第2N型半導體區域2140。又，為PID保護元件TF、TS共有第1P型半導體區域2110之結構。
例如，形成於第2基板200A之元件數量(例如像素電路210之電晶體數量)較多，若於第2基板200A形成PID保護元件TF、TS，則第2基板200A之面積會變得大於第1基板100A之面積。該情形時，將PID保護元件TF、TS配置於第1基板100A，以使第1基板100A之面積與第2基板200A之面積大致相等。如此，根據形成於攝像裝置1A之電晶體數量(元件數量)或元件形成所需之基板面積，配置PID保護元件TF、TS，以使第1基板100A之面積與第2基板200A之面積之差變小。藉此，能抑制攝像裝置1A之晶片面積增大。
再者，例如，代替第2基板200而將複數個半導體基板積層之情形時(參照變化例1-8)，亦可將上述第2實施方式及變化例2-1～2-5之PID保護元件TF、TS遍及第2基板200之複數個半導體基板加以設置。
＜5.應用例＞ 第2實施方式及變化例之技術可應用於各種製品。例如，可應用於DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)或SRAM(Static Random Access Memory，靜態隨機存取記憶體)等半導體記憶體、SoC(System on Chip，片上系統)等半導體裝置。
圖68係用以說明應用於半導體記憶體(DRAM)之應用例之圖。圖68之例中，於第1基板100A配置有記憶體控制器等SoC，於第2基板200A配置有記憶體陣列等DRAM。該情形下，設置保護形成於SoC或DRAM之電晶體避免PID之PID保護元件時，如圖68所示，將PID保護元件TF、TS分別配置於第1、第2基板100A、200A之保護元件區域253。此時，藉由將PID保護元件TF、TS配置於第1、第2基板100A、200A以使第1、第2基板100A、200A之面積大致相等，能抑制半導體記憶體之晶片面積增大。
又，如圖69所示，亦可應用於SoC。圖69係用以說明應用於SoC之應用例之圖。於圖69中，第1基板100A為使用NMOS(N-Channel Metal Oxide Semiconductor，N通道金氧半導體)之SoC，第2基板200A為使用PMOS(P-Channel Metal Oxide Semiconductor，P通道金氧半導體)之SoC。如此將複數個SoC積層之情形下，設置保護形成於第1、第2基板100A、200A之電晶體避免PID之PID保護元件時，如圖69所示，將形成PID保護元件TF、TS之保護元件區域253分別配置於第1、第2基板100A、200A。此時，藉由將PID保護元件TF、TS配置於第1、第2基板100A、200A以使第1、第2基板100A、200A之面積大致相等，能抑制半導體記憶體之晶片面積增大。
再者，此處，對在第1、第2基板100A、200A各者設置保護元件區域253之情形進行了說明，但並不限定於此。只要於第1、第2基板100A、200A之至少一者設置保護元件區域253即可。又，此處，將所要積層之基板之數量設為2個，但並不限定於此。所要積層之基板亦可為3個以上。該情形時，於複數個基板之至少一者形成具有閘極電極之半導體元件(例如電晶體)，且於複數個基板之至少一者形成保護該半導體元件之PID保護元件。
如此，第2實施方式及變化例之技術不僅能應用於攝像裝置，亦能應用於半導體記憶體等半導體裝置。
＜6.適用例＞ [6.1.適用於攝像系統之適用例] 圖70係表示具備上述實施方式及其變化例之攝像裝置1(1A)之攝像系統7的概略構成之一例者。
攝像系統7例如為數位靜態相機或攝錄影機等攝像裝置、智慧型手機或平板型終端等便攜終端裝置等電子機器。攝像系統7例如具備上述實施方式及其變化例之攝像裝置1、DSP(Digital Signal Processor，數位信號處理器)電路243、圖框記憶體244、顯示部245、記憶部246、操作部247及電源部248。於攝像系統7中，上述實施方式及其變化例之攝像裝置1、DSP電路243、圖框記憶體244、顯示部245、記憶部246、操作部247及電源部248經由匯流排線249相互連接。
上述實施方式及其變化例之攝像裝置1(1A)輸出與入射光相應之圖像資料。DSP電路243係處理自上述實施方式及其變化例之攝像裝置1輸出之信號(圖像資料)之信號處理電路。圖框記憶體244以圖框為單位暫時保存藉由DSP電路243加以處理後之圖像資料。顯示部245例如由液晶面板或有機EL(Electro Luminescence，電致發光)面板等面板型顯示裝置構成，顯示上述實施方式及其變化例之攝像裝置1所拍攝之動態影像或靜態圖像。記憶部246將上述實施方式及其變化例之攝像裝置1所拍攝之動態影像或靜態圖像之圖像資料記錄於半導體記憶體或硬碟等記錄媒體。操作部247按照使用者之操作，發送關於攝像系統7所具有之各種功能之操作指令。電源部248將成為上述實施方式及其變化例之攝像裝置1、DSP電路243、圖框記憶體244、顯示部245、記憶部246及操作部247之動作電源之各種電源適當供給至上述供給對象。
其次，對攝像系統7之攝像順序進行說明。
圖71表示攝像系統7之攝像動作之流程圖之一例。使用者藉由操作操作部247而下達攝像開始指示(步驟S101)。然後，操作部247將攝像指令發送至攝像裝置1(步驟S102)。攝像裝置1(具體而言，為系統控制電路36)收到攝像指令後，以特定攝像方式執行攝像(步驟S103)。
攝像裝置1將藉由攝像所得之圖像資料輸出至DSP電路243。此處，所謂圖像資料，係指基於浮動擴散部FD中暫時保持的電荷所產生之像素信號之所有像素之資料。DSP電路243基於自攝像裝置1輸入之圖像資料進行特定信號處理(例如雜訊降低處理等)(步驟S104)。DSP電路243將經特定信號處理所得之圖像資料保存於圖框記憶體244，圖框記憶體244將圖像資料記憶於記憶部246(步驟S105)。如此，於攝像系統7中進行攝像。
本適用例中，上述實施方式及其變化例之攝像裝置1適用於攝像系統7。藉此，能將攝像裝置1小型化或高精細化，故而能提供小型或高精細之攝像系統7。
[6.2.適用於製品系統之適用例] 本發明之技術(本技術)可適用於各種製品。例如，本發明之技術能以搭載於汽車、電動汽車、油電混合車、機車、自行車、個人移動工具、飛機、無人機、船舶、機器人等任一種移動體之裝置而實現。
[6.2.1.移動體控制系統] 圖72係表示作為可適用本發明之技術之移動體控制系統之一例的車輛控制系統之概略構成例之方塊圖。
車輛控制系統12000具備經由通信網路12001連接之複數個電子控制單元。圖72所示之例中，車輛控制系統12000具備驅動系統控制單元12010、車身系統控制單元12020、車外資訊檢測單元12030、車內資訊檢測單元12040及綜合控制單元12050。又，作為綜合控制單元12050之功能構成，圖示微電腦12051、語音圖像輸出部12052及車載網路I/F(interface，介面)12053。
驅動系統控制單元12010按照各種程式，控制與車輛之驅動系統相關之裝置之動作。例如，驅動系統控制單元12010作為內燃機或驅動用馬達等用以產生車輛之驅動力之驅動力產生裝置，用以將驅動力傳遞至車輪之驅動力傳遞機構、調節車輛之轉向角之轉向機構、及產生車輛之制動力之制動裝置等之控制裝置而發揮功能。
車身系統控制單元12020按照各種程式，控制車體上裝備之各種裝置之動作。例如，車身系統控制單元12020作為無鑰匙進入系統、智慧鑰匙系統、電動窗裝置、或者頭燈、尾燈、刹車燈、轉向燈或霧燈等各種燈之控制裝置而發揮功能。該情形時，可向車身系統控制單元12020，輸入自代替鑰匙之便攜器發送之電波或各種開關之信號。車身系統控制單元12020受理該等電波或信號之輸入，控制車輛之門鎖裝置、電動窗裝置、燈等。
車外資訊檢測單元12030檢測搭載有車輛控制系統12000之車輛之外部資訊。例如，車外資訊檢測單元12030連接攝像部12031。車外資訊檢測單元12030使攝像部12031拍攝車外之圖像，並且接收攝像所得之圖像。車外資訊檢測單元12030亦可基於所接收到之圖像，進行人、車、障礙物、標識或路面上之文字等之物體檢測處理或距離檢測處理。
攝像部12031係接收光，並輸出與該光之接收量相應之電氣信號之光感測器。攝像部12031能將電氣信號以圖像之形式輸出，亦能將其以測距資訊之形式輸出。又，攝像部12031所接收之光可為可見光，亦可為紅外線等非可見光。
車內資訊檢測單元12040檢測車內之資訊。車內資訊檢測單元12040例如連接檢測駕駛員狀態之駕駛員狀態檢測部12041。駕駛員狀態檢測部12041包含例如拍攝駕駛員之相機，車內資訊檢測單元12040基於自駕駛員狀態檢測部12041輸入之檢測資訊，可計算出駕駛員之疲勞程度或集中程度，亦可判別出駕駛員是否打盹。
微電腦12051能基於利用車外資訊檢測單元12030或車內資訊檢測單元12040所取得之車內外之資訊，運算驅動力產生裝置、轉向機構或制動裝置之控制目標值，並向驅動系統控制單元12010輸出控制指令。例如，微電腦12051能進行包含車輛之碰撞避免或衝擊緩和、基於車間距離開展之追蹤行駛、車速維持行駛、車輛之碰撞警告、或車輛之車道脫離警告等之以實現ADAS(Advanced Driver Assistance System，高級駕駛輔助系統)之功能為目的之協調控制。
又，微電腦12051能基於利用車外資訊檢測單元12030或車內資訊檢測單元12040所取得之車輛周圍之資訊，控制驅動力產生裝置、轉向機構或制動裝置等，藉此進行以不依據駕駛員之操作而是自主地行駛之自動駕駛等為目的之協調控制。
又，微電腦12051能基於利用車外資訊檢測單元12030所取得之車外之資訊，向車身系統控制單元12020輸出控制指令。例如，微電腦12051能進行根據利用車外資訊檢測單元12030所檢測出之先行車或對向車之位置而控制頭燈，試圖將遠光切換成近光等以防眩為目的之協調控制。
語音圖像輸出部12052針對車輛之搭乘者或車外，向能以視覺或聽覺方式通知資訊之輸出裝置發送語音及圖像中之至少一者之輸出信號。圖72之例中，作為輸出裝置，例示音響揚聲器12061、顯示部12062及儀錶板12063。顯示部12062例如亦可包含車載顯示器及頭戴式顯示器之至少一者。
圖73係表示攝像部12031之設置位置例之圖。
於圖73中，車輛12100具有攝像部12101、12102、12103、12104、12105作為攝像部12031。
攝像部12101、12102、12103、12104、12105例如設置於車輛12100之前鼻、側鏡、後保險桿、後門及車艙內之前玻璃之上部等位置。於前鼻具備之攝像部12101及於車艙內之前玻璃之上部具備之攝像部12105主要取得車輛12100之前方之圖像。於側鏡具備之攝像部12102、12103主要取得車輛12100之側方之圖像。於後保險桿或後門具備之攝像部12104主要取得車輛12100之後方之圖像。利用攝像部12101及12105所取得之前方之圖像主要用於檢測先行車輛、行人、障礙物、信號燈、交通標識或車線等。
再者，於圖73中，表示攝像部12101至12104之攝像範圍之一例。攝像範圍12111表示設置於前鼻之攝像部12101之攝像範圍，攝像範圍12112、12113分別表示設置於側鏡之攝像部12102、12103之攝像範圍，攝像範圍12114表示設置於後保險桿或後門之攝像部12104之攝像範圍。例如，藉由使利用攝像部12101至12104拍攝所得之圖像資料重合，而獲得自上方俯視車輛12100之俯瞰圖像。
攝像部12101至12104之至少一者亦可具有取得距離資訊之功能。例如，攝像部12101至12104之至少一者可為包含複數個攝像元件之立體相機，亦可為具有相位差檢測用像素之攝像元件。
例如，微電腦12051能基於自攝像部12101至12104獲得之距離資訊，求出距攝像範圍12111至12114內之各立體物之距離、及該距離之時間性變化(相對於車輛12100之相對速度)，藉此提取沿與車輛12100大致相同之方向以特定速度(例如，0 km/h以上)行駛之立體物，尤其是位於車輛12100之行駛車道上之最近立體物作為先行車。進而，微電腦12051能設定應於先行車之前方預先確保之車間距離，而進行自動制動控制(亦包括追蹤停車控制)或自動加速控制(亦包括追蹤啟動控制)等。如此能進行以不依據駕駛員之操作而是自主地行駛之自動駕駛等為目的之協調控制。
例如，微電腦12051能基於自攝像部12101至12104獲得之距離資訊，將與立體物相關之立體物資料分為二輪車、普通車輛、大型車輛、行人、電線桿等其他立體物並加以提取，將其用於障礙物之自動避讓。例如，微電腦12051將車輛12100之周邊之障礙物按車輛12100之驅動器所能視認之障礙物與難以視認之障礙物加以甄別。然後，微電腦12051判斷表示與各障礙物之碰撞之危險度之碰撞風險，當狀況為碰撞風險在設定值以上而存在碰撞可能性時，能經由音響揚聲器12061或顯示部12062向驅動器輸出警報，或者經由驅動系統控制單元12010進行強制減速或避讓轉向，藉此進行用以避免碰撞之駕駛輔助。
攝像部12101至12104之至少一者亦可為檢測紅外線之紅外線相機。例如，微電腦12051能藉由判定攝像部12101至12104之攝像圖像中是否存在行人而識別行人。該行人之識別例如藉由如下步驟而進行：提取作為紅外線相機之攝像部12101至12104之攝像圖像之特徵點；對表示物體輪廓之一系列特徵點進行圖案匹配處理，判別其是否為行人。當微電腦12051判定攝像部12101至12104之攝像圖像中存在行人，從而識別出行人時，語音圖像輸出部12052以於該被識別出之行人重疊顯示用以強調之方形輪廓線之方式，控制顯示部12062。又，語音圖像輸出部12052亦能以使表示行人之圖標等顯示於所希望之位置之方式，控制顯示部12062。
以上，對可適用本發明之技術之移動體控制系統之一例進行了說明。本發明之技術可適用於以上所說明之構成中之攝像部12031。具體而言，上述實施方式及其變化例之攝像裝置1可適用於攝像部12031。藉由將本發明之技術適用於攝像部12031，能獲得雜訊較少之高精細之攝像圖像，故而能於移動體控制系統中利用攝像圖像進行高精度之控制。
[6.2.2.內視鏡手術系統] 圖74係表示可適用本發明之技術(本技術)之內視鏡手術系統的概略構成之一例之圖。
於圖74中，圖示手術施行者(醫師)11131使用內視鏡手術系統11000對病床11133上之患者11132施行手術之情狀。如圖所示，內視鏡手術系統11000包含內視鏡11100、氣腹管11111或能量處置具11112等其他術具11110、支持內視鏡11100之支持臂裝置11120、及搭載有用於內視鏡下手術之各種裝置之手推車11200。
內視鏡11100包含自前端起特定長度之區域會被插入至患者11132之體腔內之鏡筒11101、及與鏡筒11101之基端連接之攝像頭11102。圖示之例中，圖示構成為具有硬性之鏡筒11101之所謂硬性鏡之內視鏡11100，但內視鏡11100亦可構成為具有軟性之鏡筒之所謂軟性鏡。
於鏡筒11101之前端，設置有嵌入有對物透鏡之開口部。內視鏡11100連接光源裝置11203，藉由該光源裝置11203所產生之光藉由延設於鏡筒11101內部之導光件而傳導至該鏡筒之前端，並經由對物透鏡向患者11132之體腔內之觀察對象照射。再者，內視鏡11100可為直視鏡，亦可為斜視鏡或側視鏡。
於攝像頭11102之內部，設置有光學系統及攝像元件，來自觀察對象之反射光(觀察光)藉由該光學系統聚集於該攝像元件。藉由該攝像元件，對觀察光進行光電轉換，而產生與觀察光對應之電氣信號，即與觀察像對應之圖像信號。該圖像信號作為RAW資料發送至相機控制器單元(Camera Control Unit，CCU)11201。
CCU11201包含CPU(Central Processing Unit，中央處理單元)或GPU(Graphics Processing Unit，圖形處理單元)等，統括控制內視鏡11100及顯示裝置11202之動作。進而，CCU11201自攝像頭11102接收圖像信號，並對該圖像信號實施例如顯影處理(解馬賽克處理)等用以基於該圖像信號而顯示圖像之各種圖像處理。
顯示裝置11202藉由來自CCU11201之控制，基於已利用該CCU11201加以圖像處理後之圖像信號顯示圖像。
光源裝置11203例如包含LED(Light Emitting Diode，發光二極體)等光源，將拍攝術部等時之照射光供給至內視鏡11100。
輸入裝置11204係相對於內視鏡手術系統11000之輸入介面。使用者能經由輸入裝置11204，對內視鏡手術系統11000進行各種資訊之輸入或指示輸入。例如，使用者輸入表示變更內視鏡11100之攝像條件(照射光之種類、倍率及焦點距離等)之指示等。
處置具控制裝置11205控制用以灼燒、切開組織，或密封血管等之能量處置具11112之驅動。氣腹裝置11206經由氣腹管11111向患者11132之體腔內通入氣體，使該體腔鼓起，以確保內視鏡11100之視野，及確保手術施行者之作業空間。記錄器11207係能記錄與手術相關之各種資訊之裝置。印表機11208係能以文本、圖像或曲線圖等各種形式印刷出與手術相關之各種資訊之裝置。
再者，對內視鏡11100供給拍攝術部時之照射光之光源裝置11203例如可包含由LED、雷射光源或其等之組合構成之白色光源。由RGB雷射光源之組合構成白色光源之情形時，能高精度地控制各色(各波長)之輸出強度及輸出時序，因此能於光源裝置11203中進行攝像圖像之白平衡之調整。又，該情形時，藉由將分別來自RGB雷射光源之雷射光以時分方式照射至觀察對象，並與該照射時序同步地控制攝像頭11102之攝像元件之驅動，亦能以時分方式拍攝與RGB分別對應之圖像。根據該方法，即便於該攝像元件不設置彩色濾光片，亦能獲得彩色圖像。
又，亦能以每隔特定時間變更一次輸出光之強度之方式，控制光源裝置11203之驅動。藉由與該光之強度變更之時序同步地控制攝像頭11102之攝像元件之驅動，以時分方式取得圖像，並將該圖像合成，能產生無所謂過度曝光及曝光不足之高動態範圍之圖像。
又，光源裝置11203亦可構成為能供給與特殊光觀察對應之特定波長帶域之光。於特殊光觀察中，例如，利用身體組織中之光之吸收之波長依存性，照射帶域較普通觀察時之照射光(即，白色光)窄之光，藉此進行以高對比度拍攝黏膜表層之血管等特定組織之所謂窄帶光觀察(Narrow Band Imaging)。或者，於特殊光觀察中，亦可進行螢光觀察，所謂螢光觀察係指利用藉由照射激發光而產生之螢光，獲得圖像。於螢光觀察中，能進行如下操作等：對身體組織照射激發光，觀察來自該身體組織之螢光(自螢光觀察)；或將吲哚菁綠(ICG)等試藥局部注入至身體組織，並且對該身體組織照射與該試藥之螢光波長對應之激發光，而獲得螢光像。光源裝置11203可構成為能供給與此種特殊光觀察對應之窄帶光及/或激發光。
圖75係表示圖74所示之攝像頭11102及CCU11201之功能構成的一例之方塊圖。
攝像頭11102具有透鏡單元11401、攝像部11402、驅動部11403、通信部11404、攝像頭控制部11405。CCU11201具有通信部11411、圖像處理部11412、控制部11413。攝像頭11102與CCU11201藉由傳送纜線11400可相互通信地連接。
透鏡單元11401係設置於與鏡筒11101之連接部之光學系統。自鏡筒11101之前端擷取之觀察光傳導至攝像頭11102，並向該透鏡單元11401入射。透鏡單元11401由包括變焦透鏡及調焦透鏡在內之複數個透鏡組合而構成。
攝像部11402包含攝像元件。構成攝像部11402之攝像元件可為1個(所謂單板式)，亦可為複數個(所謂多板式)。攝像部11402係以多板式構成之情形時，例如亦可藉由各攝像元件產生與RGB分別對應之圖像信號，然後將其等合成，藉此獲得彩色圖像。或者，攝像部11402亦能以具有用以分別取得與3D(Dimensional，三維)顯示對應之右眼用及左眼用之圖像信號的一對攝像元件之方式構成。藉由進行3D顯示，手術施行者11131能更準確地掌握術部之活體組織之進深部位。再者，攝像部11402係以多板式構成之情形時，透鏡單元11401可與各攝像元件對應地，亦設置有複數個系統。
又，攝像部11402亦可未必設置於攝像頭11102。例如，攝像部11402亦可設置於鏡筒11101內部之對物透鏡之正後方。
驅動部11403包含致動器，藉由來自攝像頭控制部11405之控制，使透鏡單元11401之變焦透鏡及調焦透鏡沿著光軸移動特定距離。藉此，能適當調整攝像部11402之攝像圖像之倍率及焦點。
通信部11404包含用以與CCU11201之間收發各種資訊之通信裝置。通信部11404將自攝像部11402獲得之圖像信號作為RAW資料經由傳送纜線11400發送至CCU11201。
又，通信部11404自CCU11201接收用以控制攝像頭11102之驅動之控制信號，並將其供給至攝像頭控制部11405。該控制信號中包含與攝像條件相關之資訊，例如，表示指定攝像圖像之幀率之資訊、表示指定攝像時之曝光值之資訊、及/或表示指定攝像圖像之倍率及焦點之資訊等。
再者，上述幀率、曝光值、倍率、焦點等攝像條件可由使用者適當指定，亦可基於所取得之圖像信號由CCU11201之控制部11413自動設定。後者之情形時，便為於內視鏡11100搭載有所謂AE(Auto Exposure，自動曝光)功能、AF(Auto Focus，自動對焦)功能及AWB(Auto White Balance，自動白平衡)功能。
攝像頭控制部11405基於經由通信部11404接收到之來自CCU11201之控制信號，控制攝像頭11102之驅動。
通信部11411包含用以與攝像頭11102之間收發各種資訊之通信裝置。通信部11411自攝像頭11102接收經由傳送纜線11400發送之圖像信號。
又，通信部11411對攝像頭11102發送用以控制攝像頭11102之驅動之控制信號。圖像信號或控制信號能藉由電通信或光通信等而發送。
圖像處理部11412對自攝像頭11102發送之RAW資料即圖像信號實施各種圖像處理。
控制部11413進行與內視鏡11100對術部等之拍攝、及藉由拍攝術部等而獲得之攝像圖像之顯示相關之各種控制。例如，控制部11413產生用以控制攝像頭11102之驅動之控制信號。
又，控制部11413基於已利用圖像處理部11412加以圖像處理後之圖像信號，使反映出術部等之攝像圖像顯示於顯示裝置11202。此時，控制部11413亦可利用各種圖像識別技術識別攝像圖像內之各種物體。例如，控制部11413能藉由檢測攝像圖像中包含之物體邊緣之形狀或顏色等，而識別鉗子等術具、特定活體部位、出血、使用能量處置具11112時之煙霧等。控制部11413使攝像圖像顯示於顯示裝置11202時，亦可利用該識別結果，使各種手術輔助資訊重疊顯示於該術部之圖像。藉由使手術輔助資訊重疊顯示，而提示手術施行者11131，能減輕手術施行者11131之負擔，或使手術施行者11131切實地推進手術。
將攝像頭11102及CCU11201連接之傳送纜線11400為與電氣信號通信對應之電氣信號纜線、與光通信對應之光纖、或其等之複合纜線。
此處，圖示之例中，使用傳送纜線11400以有線方式進行通信，但攝像頭11102與CCU11201之間之通信亦能以無線方式進行。
以上，對可適用本發明之技術之內視鏡手術系統之一例進行了說明。本發明之技術可較佳地適用於以上所說明之構成中之內視鏡11100之設置於攝像頭11102之攝像部11402。藉由將本發明之技術適用於攝像部11402，能將攝像部11402小型化或高精細化，故而能提供小型或高精細之內視鏡11100。
以上，列舉實施方式及其變化例、適用例及應用例對本發明進行了說明，但本發明並不限定於上述實施方式等，而可施以各種變形。再者，本說明書所記載之效果終歸僅為例示。本發明之效果並不限定於本說明書所記載之效果。本發明亦可具有本說明書所記載之效果以外之效果。
又，例如，本發明可採用如下構成。 (1) 一種半導體裝置，其具備： 複數個基板，其等經積層； 半導體元件，其形成於複數個上述基板之至少一者；及 保護元件，其具有PN接面而形成於複數個上述基板之至少一者，保護上述半導體元件。 (2) 如(1)所記載之半導體裝置，其中上述保護元件係根據形成於複數個上述基板之上述半導體元件之形成面積或元件數量而配置於複數個上述基板之至少一者。 (3) 如(1)或(2)所記載之半導體裝置，其中上述保護元件係雙極性電晶體型或閘流體型。 (4) 如(1)～(3)中任一項所記載之半導體裝置，其中上述保護元件於上述基板之水平方向上具有PNPN接面或NPNP接面結構。 (5) 如(1)～(4)中任一項所記載之半導體裝置，其中上述保護元件具有相互以配線連接之複數個第1導電型之阱。 (6) 如(1)～(5)中任一項所記載之半導體裝置，其中上述保護元件具有於第1導電型之阱之上或下形成有第2導電型之阱之雙阱結構。 (7) 如(1)～(5)中任一項所記載之半導體裝置，其中上述保護元件具有PNP接面或NPN接面之三阱結構。 (8) 如(1)～(7)中任一項所記載之半導體裝置，其中上述半導體元件係具有閘極電極之元件，且 上述保護元件係用以將電漿製程中產生於上述閘極電極之電荷釋放至上述基板之元件。 (9) 如(1)～(8)中任一項所記載之半導體裝置，其中上述保護元件形成於與形成有所要保護之上述半導體元件之上述基板不同之基板。 (10) 一種攝像裝置，其具備： 第1基板，其形成有光電轉換元件、及傳輸上述光電轉換元件所輸出之電氣信號之傳輸電晶體； 第2基板，其積層於上述第1基板，且形成有輸出上述電氣信號之像素電晶體；及 保護元件，其具有PN接面而形成於上述第1基板及上述第2基板之至少一者，保護上述傳輸電晶體或上述像素電晶體。 (11) 如(10)所記載之攝像裝置，其中上述保護元件形成於上述第2基板且上述第1基板之形成有虛設像素之區域之上。
1, 1A:攝像裝置 7:攝像系統 100, 100A:第1基板 111, 117B:絕緣膜 112:固定電荷膜 113:第1釘紮區域 114A, 231:P型半導體區域 116:第2釘紮區域 117:像素分離部 117A:遮光膜 118:VSS接點區域 119, 123:層間絕緣膜 120, 121:焊墊部 120E, 121E, TGV:貫通電極 122:鈍化膜 124:接合膜 200, 200A:第2基板 201, 202, 301, 302:接點部 201R, 202R, 301R, 302R:接點區域 211:阱區域 212:絕緣區域 213:元件分離區域 218:VSS接點區域 218V:連接部 234, TGA:閘極電極 243: DSP電路 244:圖框記憶體 245:顯示部 246:記憶部 247:操作部 248:電源部 300, 300A:第3基板 401:受光透鏡 510A:輸入部 510B:輸出部 511:輸入端子 512:輸入電路部 513:輸入振幅變更部 514:輸入資料轉換電路部 515:輸出資料轉換電路部 516:輸出振幅變更部 517:輸出電路部 518:輸出端子 520:列驅動部 530:時序控制部 539:像素共有單元 540:像素陣列部 540B:周邊部 541, 541A, 541B, 541C, 541D, 5410:像素 542:列驅動信號線 543:垂直信號線(行讀出線) 544:電源線 550:行信號處理部 560:圖像信號處理部 2110, 2110F, 2110S:第1P型半導體區域 2120, 2120F, 2120S:第1N型半導體區域 2130, 2130F, 2130S:第2P型半導體區域 2140, 2140F, 2140S:第2N型半導體區域 11000:內視鏡手術系統 11100:內視鏡 11101:鏡筒 11102:攝像頭 11110:術具 11111:氣腹管 11112:能量處置具 11120:支持臂裝置 11131:手術施行者(醫師) 11132:患者 11133:病床 11200:手推車 11201:CCU 11202:顯示裝置 11203:光源裝置 11204:輸入裝置 11205:處置具控制裝置 11206:氣腹裝置 11207:記錄器 11208:印表機 11102:攝像頭 11401:透鏡單元 11402:攝像部 11403:驅動部 11404:通信部 11405:攝像頭控制部 11411:通信部 11412:圖像處理部 11413:控制部 12000:車輛控制系統 12001:通信網路 12010:驅動系統控制單元 12020:車身系統控制單元 12030:車外資訊檢測單元 12031:攝像部 12040:車內資訊檢測單元 12041:駕駛員狀態檢測部 12050:綜合控制單元 12051:微電腦 12052:語音圖像輸出部 12053:車載網路I/F 12061:音響揚聲器 12062:顯示部 12063:儀錶板 12100:車輛 12101:攝像部 12102:攝像部 12103:攝像部 12104:攝像部 12105:攝像部 AMP:放大電晶體 C11, C12, C13, C14, C15, C16:貫通接點 FD:浮動擴散部 FDG:FD傳輸電晶體 RST:重設電晶體 SEL:選擇電晶體 TF, TS:PID保護元件 TR:傳輸電晶體
圖1係表示本發明之一實施方式之攝像裝置的功能構成之一例之方塊圖。 圖2係表示圖1所示之攝像裝置之概略構成之俯視模式圖。 圖3係表示沿著圖2所示之III-III'線之剖面構成之模式圖。 圖4係圖1所示之像素共有單元之等效電路圖。 圖5係表示複數個像素共有單元與複數條垂直信號線之連接形態之一例之圖。 圖6係表示圖3所示之攝像裝置之具體構成的一例之剖視模式圖。 圖7A係表示圖6所示之第1基板之主要部分的平面構成之一例之模式圖。 圖7B係表示圖7A所示之第1基板之主要部分及焊墊部的平面構成之模式圖。 圖8係表示圖6所示之第2基板(半導體層)之平面構成的一例之模式圖。 圖9係表示圖6所示之第1配線層、以及像素電路及第1基板之主要部分的平面構成之一例之模式圖。 圖10係表示圖6所示之第1配線層及第2配線層之平面構成的一例之模式圖。 圖11係表示圖6所示之第2配線層及第3配線層之平面構成的一例之模式圖。 圖12係表示圖6所示之第3配線層及第4配線層之平面構成的一例之模式圖。 圖13係用以說明輸入信號向圖3所示之攝像裝置輸入之路徑之模式圖。 圖14係用以說明圖3所示之攝像裝置之像素信號的信號路徑之模式圖。 圖15係表示圖8所示之第2基板(半導體層)之平面構成的一變化例之模式圖。 圖16係表示圖15所示之像素電路、以及第1配線層及第1基板之主要部分的平面構成之模式圖。 圖17係表示圖16所示之第1配線層及第2配線層之平面構成的一例之模式圖。 圖18係表示圖17所示之第2配線層及第3配線層之平面構成的一例之模式圖。 圖19係表示圖18所示之第3配線層及第4配線層之平面構成的一例之模式圖。 圖20係表示圖7A所示之第1基板之平面構成的一變化例之模式圖。 圖21係表示積層於圖20所示之第1基板之第2基板(半導體層)的平面構成之一例之模式圖。 圖22係表示圖21所示之像素電路及第1配線層之平面構成的一例之模式圖。 圖23係表示圖22所示之第1配線層及第2配線層之平面構成的一例之模式圖。 圖24係表示圖23所示之第2配線層及第3配線層之平面構成的一例之模式圖。 圖25係表示圖24所示之第3配線層及第4配線層之平面構成的一例之模式圖。 圖26係表示圖20所示之第1基板之平面構成的另一例之模式圖。 圖27係表示積層於圖26所示之第1基板之第2基板(半導體層)的平面構成之一例之模式圖。 圖28係表示圖27所示之像素電路及第1配線層之平面構成的一例之模式圖。 圖29係表示圖28所示之第1配線層及第2配線層之平面構成的一例之模式圖。 圖30係表示圖29所示之第2配線層及第3配線層之平面構成的一例之模式圖。 圖31係表示圖30所示之第3配線層及第4配線層之平面構成的一例之模式圖。 圖32係表示圖3所示之攝像裝置之另一例之剖視模式圖。 圖33係用以說明輸入信號向圖32所示之攝像裝置輸入之路徑之模式圖。 圖34係用以說明圖32所示之攝像裝置之像素信號的信號路徑之模式圖。 圖35係表示圖6所示之攝像裝置之另一例之剖視模式圖。 圖36係表示圖4所示之等效電路之另一例之圖。 圖37係表示圖7A等所示之像素分離部之另一例之俯視模式圖。 圖38係表示本發明之第1實施方式之變化例8的攝像裝置之構成例之厚度方向剖視圖。 圖39係表示本發明之第1實施方式之變化例8的攝像裝置之構成例之厚度方向剖視圖(其1)。 圖40係表示本發明之第1實施方式之變化例8的攝像裝置之構成例之厚度方向剖視圖(其2)。 圖41係表示本發明之第1實施方式之變化例8的複數個像素單元之佈局例之水平方向剖視圖(其1)。 圖42係表示本發明之第1實施方式之變化例8的複數個像素單元之佈局例之水平方向剖視圖(其2)。 圖43係表示本發明之第1實施方式之變化例8的複數個像素單元之佈局例之水平方向剖視圖(其3)。 圖44係表示本發明之第2實施方式之攝像裝置的電路構成例之圖。 圖45係攝像裝置之模式性縱剖視圖。 圖46係表示第1基板之概略結構例之圖。 圖47係表示第2基板之概略結構例之圖。 圖48係用以說明攝像裝置之剖面構成之一例之圖。 圖49係用以說明第1基板及第2基板之平面構成之一例之圖。 圖50係用以說明本發明之第2實施方式之攝像裝置之製造處理的順序之一例之流程圖。 圖51係用以說明本發明之第2實施方式之攝像裝置之製造處理的順序之一例之流程圖。 圖52係用以說明本發明之第2實施方式之攝像裝置之製造處理的順序之一例之流程圖。 圖53係用以說明本發明之第2實施方式之攝像裝置之製造處理的順序之一例之流程圖。 圖54係用以說明本發明之第2實施方式之攝像裝置之製造處理的順序之一例之流程圖。 圖55係用以說明本發明之第2實施方式之攝像裝置之製造處理的順序之一例之流程圖。 圖56係表示比較例之攝像裝置之圖。 圖57係表示比較例之攝像裝置之圖。 圖58係用以說明PID保護元件之變化例之模式圖。 圖59係用以說明PID保護元件之變化例之模式圖。 圖60係用以說明PID保護元件之變化例之模式圖。 圖61係用以說明PID保護元件之變化例之模式圖。 圖62係用以說明PID保護元件之變化例之模式圖。 圖63係用以說明PID保護元件之變化例之模式圖。 圖64係用以說明PID保護元件之變化例之模式圖。 圖65係用以說明PID保護元件之變化例之模式圖。 圖66係用以說明攝像裝置之變化例之模式圖。 圖67係用以說明攝像裝置之變化例之模式圖。 圖68係用以說明應用於半導體記憶體(DRAM)之應用例之圖。 圖69係用以說明應用於SoC之應用例之圖。 圖70係表示具備上述實施方式及其變化例之攝像裝置之攝像系統的概略構成之一例之圖。 圖71係表示圖70所示之攝像系統之攝像順序的一例之圖。 圖72係表示車輛控制系統之概略構成之一例之方塊圖。 圖73係表示車外資訊檢測部及攝像部之設置位置之一例之說明圖。 圖74係表示內視鏡手術系統之概略構成之一例之圖。 圖75係表示攝像頭及CCU之功能構成之一例之方塊圖。
C11,C12,C13,C14,C15,C16:貫通接點
114A,231:P型半導體區域
234,TGA:閘極電極
2110F,2110S:第1P型半導體區域
2120F,2120S:第1N型半導體區域
2130F,2130S:第2P型半導體區域
2140F,2140S:第2N型半導體區域

Claims (10)

  1. 一種半導體裝置，其具備：複數個基板，其等經積層；半導體元件，其形成於複數個上述基板之至少一者；及保護元件，其具有PN接面而形成於複數個上述基板之至少一者，保護上述半導體元件；其中上述半導體元件係具有閘極電極之元件，且上述保護元件係用以將電漿製程中產生於上述閘極電極之電荷釋放至上述基板之元件。
  2. 如請求項1之半導體裝置，其中上述保護元件係根據形成於複數個上述基板之上述半導體元件之形成面積或元件數量而配置於複數個上述基板之至少一者。
  3. 如請求項2之半導體裝置，其中上述保護元件係雙極性電晶體型或閘流體型。
  4. 如請求項3之半導體裝置，其中上述保護元件於上述基板之水平方向上具有PNPN接面或NPNP接面結構。
  5. 如請求項4之半導體裝置，其中上述保護元件具有相互以配線連接之複數個第1導電型之阱。
  6. 如請求項4之半導體裝置，其中上述保護元件具有於第1導電型之阱之上或下形成有第2導電型之阱之雙阱結構。
  7. 如請求項4之半導體裝置，其中上述保護元件具有PNP接面或NPN接面之三阱結構。
  8. 如請求項1之半導體裝置，其中上述保護元件形成於與形成有所要保護之上述半導體元件之上述基板不同之基板。
  9. 一種攝像裝置，其具備：第1基板，其形成有光電轉換元件、及傳輸上述光電轉換元件所輸出之電氣信號之傳輸電晶體；第2基板，其積層於上述第1基板，且形成有輸出上述電氣信號之像素電晶體；及保護元件，其具有PN接面而形成於上述第1基板及上述第2基板之至少一者，保護上述傳輸電晶體或上述像素電晶體；其中上述半導體元件係具有閘極電極之元件，且上述保護元件係用以將電漿製程中產生於上述閘極電極之電荷釋放至上述基板之元件。
  10. 如請求項9之攝像裝置，其中上述保護元件形成於上述第2基板且上述第1基板之形成有虛設像素之區域之上。
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