TWI852381B

TWI852381B - 使用積體電路封裝的裝置及其形成方法

Info

Publication number: TWI852381B
Application number: TW112107547A
Authority: TW
Inventors: 文興洪; 陳琮瑜
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2022-09-23
Filing date: 2023-03-02
Publication date: 2024-08-11
Also published as: CN220934053U; TW202414741A; US20240105530A1

Abstract

一種使用積體電路封裝的裝置包括：積體電路封裝，所述積體電路封裝包括封裝組件及貼合至封裝組件的封裝加強件；貼合至積體電路封裝的散熱片，所述散熱片的主要部分設置於封裝加強件上方，所述散熱片的突出部分延伸穿過封裝加強件；位於散熱片的主要部分與封裝加強件之間的彈性黏合材料；以及位於散熱片的突出部分與封裝組件之間的熱介面材料，所述熱介面材料與彈性黏合材料不同。

Description

使用積體電路封裝的裝置及其形成方法

本發明的實施例是有關於一種積體電路封裝、使用積體電路封裝的裝置及其形成方法，且特別是有關於一種利用彈性黏合材料連接散熱片和封裝加強件的積體電路封裝、使用積體電路封裝的裝置及其形成方法。

由於各種電子組件(例如電晶體、二極體、電阻器、電容器等)的積體密度持續提高，半導體行業已經歷快速發展。在很大程度上，積體密度提高起因於最小特徵尺寸(minimum feature size)的不斷減小，此使得更多組件能夠被整合至給定面積中。隨著縮小電子裝置需求的增長，已浮現出對更小且更具創造性的半導體晶粒封裝技術的需求。

根據一些實施例，一種使用積體電路封裝的裝置包括積體電路封裝、貼合至所述積體電路封裝的散熱片、彈性黏合材料及熱介面材料。積體電路封裝包括封裝組件及貼合至所述封裝組件的封裝加強件。散熱片的主要部分設置於所述封裝加強件上方，所述散熱片的突出部分延伸穿過所述封裝加強件。彈性黏合材料位於所述散熱片的所述主要部分與所述封裝加強件之間，熱介面材料位於所述散熱片的所述突出部分與所述封裝組件之間，所述熱介面材料與所述彈性黏合材料不同。

根據一些實施例，一種使用積體電路封裝的裝置包括封裝基底、貼合至所述封裝基底的封裝組件、位於所述封裝組件上的第一彈性阻隔件、位於所述第一彈性阻隔件上的加強環以及延伸穿過所述加強環及所述第一彈性阻隔件的開口。封裝組件包括邏輯裝置及記憶體裝置，第一彈性阻隔件與所述記憶體裝置交疊，加強環與所述記憶體裝置交疊，開口在俯視圖中設置於所述邏輯裝置上方。

根據一些實施例，一種使用積體電路封裝的裝置的形成方法包括接收積體電路封裝，所述積體電路封裝包括封裝組件及貼合至所述封裝組件的封裝加強件，其中所述封裝加強件中的開口暴露出所述封裝組件的一部分；在所述開口中分配熱介面材料；以及使用第一彈性黏合材料將散熱片的主要部分黏合至所述封裝加強件，所述散熱片的突出部分設置於所述開口中且接觸所述熱介面材料，所述第一彈性黏合材料對所述開口進行密封以在所述散熱片的所述突出部分周圍形成第一空隙。

50:積體電路晶粒

50A:第一積體電路晶粒

50B:第二積體電路晶粒

50F:前側

52:半導體基底

54、114:內連線結構

56:晶粒連接件

58:介電層

60A、60B:晶粒堆疊

62、116:導通孔

100:封裝組件

110:晶圓

110A:封裝區

112:基底

120A:邏輯裝置

120B:記憶體裝置

122、136:導電連接件

124、216:底部填充膠

126、272:包封體

128:載體基底

132:絕緣層

134:凸塊下金屬(UBM)

140:中介層

200:積體電路封裝

200R:區

210:封裝基底

212:基底核心

214:結合接墊

218:被動裝置

220:保護層

230:封裝加強件

230A:上部部分

230B:下部部分

232:開口

234、266:黏合劑

236:下部阻隔件

238、306:空隙

240:上部阻隔件

262:虛設金屬化體

264:環

268:凹槽

302:散熱片

302M:主要部分

302P:突出部分

304:熱介面材料

308:芯吸層

藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1是積體電路晶粒的剖視圖。

圖2A至圖2B是晶粒堆疊的剖視圖。

圖3至圖14是根據一些實施例的製造積體電路封裝的中間階段的視圖。

圖15是根據一些實施例的實施積體電路封裝的裝置的剖視圖。

圖16是根據一些實施例的實施積體電路封裝的裝置的剖視圖。

圖17是根據一些實施例的實施積體電路封裝的裝置的剖視圖。

圖18是根據一些實施例的實施積體電路封裝的裝置的剖視圖。

圖19是根據一些實施例的實施積體電路封裝的裝置的剖視圖。

圖20是根據一些實施例的實施積體電路封裝的裝置的剖視圖。

以下揭露內容提供用於實施本發明的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於...之下(beneath)」、「位於...下方(below)」、「下部的(lower)」、「位於...上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)且本文中所使用的空間相對性描述語可同樣相應地進行解釋。

根據各種實施例，積體電路封裝包括耦合至積體電路封裝的封裝組件的加強件。封裝組件包括記憶體裝置及邏輯裝置。加強件有助於減少積體電路封裝的翹曲。加強件中的開口在俯視圖中設置於封裝組件的邏輯裝置上方。所述開口使得能夠在加強件不處於散熱片與邏輯裝置之間的熱路徑中的情況下藉由將散熱片耦合至邏輯裝置來在裝置中實施積體電路封裝。因此，可改善積體電路封裝的封裝組件的散熱。

圖1是積體電路晶粒50的剖視圖。在後續處理中將對多個積體電路晶粒50進行封裝以形成積體電路封裝。每一積體電路晶粒50可為邏輯晶粒(例如中央處理單元(central processing unit，CPU)、圖形處理單元(graphics processing unit，GPU)、系統晶片(system-on-a-chip，SoC)晶粒、微控制器等)、記憶體晶粒(例如動態隨機存取記憶體(dynamic random access memory，DRAM)晶粒、靜態隨機存取記憶體(static random access memory，SRAM)晶粒等)、電源管理晶粒(例如電源管理積體電路(power management integrated circuit，PMIC)晶粒)、射頻(radio frequency，RF)晶粒、介面晶粒、感測晶粒、微機電系統(micro-electro-mechanical-system，MEMS)晶粒、訊號處理晶粒(例如數位訊號處理(digital signal processing，DSP)晶粒)、前端晶粒(例如類比前端(analog front-end，AFE)晶粒)、類似晶粒或其組合。積體電路晶粒50可形成於晶圓中，所述晶圓可包括在後續步驟中被單體化以形成多個積體電路晶粒50的不同晶粒區。積體電路晶粒50包括半導體基底52、內連線結構54、晶粒連接件56及介電層58。

半導體基底52可為經摻雜或未經摻雜的矽基底或絕緣體上半導體(semiconductor-on-insulator，SOI)基底的主動層。半導體基底52可包含其他半導體材料，例如：鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽-鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦；或其組合。亦可使用其他基底，例如多層式基底或梯度基底。半導體基底52具有主動表面(例如圖1中面朝上的表面)及非主動表面(例如圖1中面朝下的表面)。在半導體基底52的主動表面處具有裝置。所述裝置可為主動裝置(例如電晶體、二極體等)、電容器、電阻器等。非主動表面可不具有裝置。

內連線結構54位於半導體基底52的主動表面之上且用於對半導體基底52的裝置進行電性連接以形成積體電路。內連線結構54可包括一或多個介電層及位於介電層中的相應金屬化層。用於介電層的可接受的介電材料包括：氧化物，例如氧化矽或氧化鋁；氮化物，例如氮化矽；碳化物，例如碳化矽；類似材料；或其組合，例如氮氧化矽、碳氧化矽、碳氮化矽、碳氮氧化矽或類似材料。亦可使用其他介電材料，例如聚合物(如聚苯並噁唑(polybenzoxazole，PBO)、聚醯亞胺、苯並環丁烯(benzocyclobuten，BCB)系聚合物或類似聚合物)。金屬化層可包括導通孔及/或導電線，以對半導體基底52的裝置進行內連。金屬化層可由導電材料(例如金屬，如銅、鈷、鋁、金、其組合或類似金屬)形成。可藉由鑲嵌製程(例如單鑲嵌製程、雙鑲嵌製程或類似製程)形成內連線結構54的金屬化層。

晶粒連接件56位於積體電路晶粒50的前側50F處。晶粒連接件56可為進行外部連接的導電柱、接墊或類似連接件。晶粒連接件56位於內連線結構54中及/或內連線結構54上。舉例而言，晶粒連接件56可為內連線結構54的上部金屬化層的一部分。晶粒連接件56可由金屬(例如銅、鋁或類似金屬)形成且可藉由例如鍍覆或類似方法形成。

可選地，在形成積體電路晶粒50期間，可在晶粒連接件56上設置焊料區(未單獨示出)。焊料區可用於對積體電路晶粒50執行晶片探針(chip probe，CP)測試。舉例而言，焊料區可為用於將晶片探針貼合至晶粒連接件56的焊料球、焊料凸塊或類似連接件。可對積體電路晶粒50執行晶片探針測試以確認積體電路晶粒50是否是已知良好晶粒(known good die，KGD)。因此，只有作為KGD且經受後續處理的積體電路晶粒50會被封裝且未通過晶片探針測試的晶粒不會被封裝。在測試之後，可在後續處理步驟中移除焊料區。

介電層58位於積體電路晶粒50的前側50F處。介電層58位於內連線結構54中及/或內連線結構54上。舉例而言，介電層58可為內連線結構54的上部介電層。介電層58在側向上對晶粒連接件56進行包封。介電層58可為氧化物、氮化物、碳化物、聚合物、類似材料或其組合。可例如藉由旋轉塗佈、疊層、化學氣相沉積(chemical vapor deposition，CVD)或類似方法來形成介電層58。在開始時，介電層58可隱埋晶粒連接件56，使得介電層58的頂表面位於晶粒連接件56的頂表面上方。晶粒連接件56 可經由介電層58被暴露出來。使晶粒連接件56暴露出可移除可能存在於晶粒連接件56上的任何焊料區。可對各層應用移除製程，以移除晶粒連接件56之上的多餘材料。移除製程可為平坦化製程，例如化學機械研磨(chemical mechanical polish，CMP)、回蝕、其組合或類似製程。在平坦化製程之後，晶粒連接件56的頂表面與介電層58的頂表面共面(在製程變化內)且在積體電路晶粒50的前側50F處被暴露出來。

圖2A至圖2B分別是晶粒堆疊60A、60B的剖視圖。晶粒堆疊60A、60B可各自具有單一功能(例如邏輯裝置、記憶體晶粒等)或者可具有多種功能。在一些實施例中，晶粒堆疊60A是邏輯裝置(例如積體晶片上系統(system-on-integrated-chip，SoIC)裝置)且晶粒堆疊60B是記憶體裝置(例如高頻寬記憶體(high bandwidth memory，HBM)裝置)。

如圖2A中所示，晶粒堆疊60A包括結合於一起的兩個積體電路晶粒50(例如第一積體電路晶粒50A與第二積體電路晶粒50B)。在一些實施例中，第一積體電路晶粒50A是邏輯晶粒且第二積體電路晶粒50B是介面晶粒。介面晶粒將邏輯晶粒橋接至記憶體晶粒且在邏輯晶粒與記憶體晶粒之間對命令進行轉譯。在一些實施例中，對第一積體電路晶粒50A與第二積體電路晶粒50B進行結合，使得主動表面彼此面對(例如「面對面」結合)。可穿過積體電路晶粒50中的一者形成導通孔62，使得可對晶粒堆疊60A進行外部連接。導通孔62可為基底穿孔(through-substrate via，TSV)，例如矽穿孔或類似穿孔。在所示實施例中，導通孔62形成於第二積體電路晶粒50B(例如介面晶粒)中。導通孔62延伸穿過相應積體電路晶粒50的半導體基底52，以在實體上連接且電性連接至內連線結構54的金屬化層。

如圖2B中所示，晶粒堆疊60B是包括多個半導體基底52的堆疊裝置。舉例而言，晶粒堆疊60B可為包括多個記憶體晶粒的記憶體裝置，例如混合記憶體立方體(hybrid memory cube，HMC)裝置、高頻寬記憶體(HBM)裝置或類似裝置。半導體基底52中的每一者可具有(或可不具有)單獨的內連線結構54。藉由例如TSV等導通孔62對半導體基底52進行連接。

圖3至圖14是根據一些實施例的製造積體電路封裝200的中間階段的視圖。圖3、圖4、圖6、圖7、圖8、圖9、圖10、圖11、圖12及圖13是剖視圖。圖5A、圖5B、圖5C及圖14是俯視圖，其中為使例示清晰起見而省略一些特徵。藉由將積體電路裝置120結合至晶圓110來形成封裝組件100。晶圓110具有封裝區110A，所述封裝區110A包括例如中介層140等裝置。將在後續處理中對封裝區110A進行單體化以形成封裝組件100，所述封裝組件100包括晶圓110的經單體化部分(例如中介層140)及結合至晶圓110的所述經單體化部分的積體電路裝置120。在實施例中，封裝組件100是晶圓上晶片(chip-on-wafer，CoW)組件，但應理解，可將實施例應用於其他三維積體電路(three-dimensional integrated circuit，3DIC)封裝。然後將封裝組件100安裝至封裝基底210。另外，在封裝組件100周圍及封裝組件100上將封裝加強件230貼合至封裝基底210。在實施例中，所得的積體電路封裝200是基底上晶圓上晶片(chip-on-wafer-on-substrate，CoWoS^®)封裝，但應理解，可將實施例應用於其他3DIC封裝。

示出對晶圓110的一個封裝區110A的處理。應理解，可同時對晶圓110的任意數目的封裝區110A進行處理及單體化，以自晶圓110的經單體化部分形成多個封裝組件100。

在圖3中，獲得或形成晶圓110。晶圓110包括封裝區110A中的裝置，所述裝置將在後續處理中被單體化以包括於封裝組件100中。晶圓110中的裝置可為中介層、積體電路晶粒或類似裝置。在一些實施例中，在晶圓110中形成中介層140，其中所述中介層140包括基底112、內連線結構114及導通孔116。

基底112可為塊狀半導體基底、絕緣體上半導體(SOI)基底、多層式半導體基底或類似基底。基底112可包含半導體材料，例如：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦；或其組合。亦可使用其他基底，例如多層式基底或梯度基底。基底112可為經摻雜的或未經摻雜的。在晶圓110中形成中介層的實施例中，基底112中一般不包括主動裝置，但中介層可包括形成於基底112的前表面(例如圖3中面朝上的表面)中及/或所述前表面上的被動裝置。在晶圓110中形成積體電路裝置的實施例中，可在基底112的前表面中及/或所述前表面上形成主動裝置(例如電晶體、電容器、電阻器、二極體及類似主動裝置)。

內連線結構114位於基底112的前表面之上且用於對基底112的裝置(若存在)進行電性連接。內連線結構114可包括一或多個介電層及位於介電層中的相應金屬化層。用於介電層的可接受的介電材料包括：氧化物，例如氧化矽或氧化鋁；氮化物，例如氮化矽；碳化物，例如碳化矽；類似材料；或其組合，例如氮氧化矽、碳氧化矽、碳氮化矽、碳氮氧化矽或類似材料。亦可使用其他介電材料，例如聚合物(例如聚苯並噁唑(PBO)、聚醯亞胺、苯並環丁烯(BCB)系聚合物或類似聚合物)。金屬化層可包括導通孔及/或導電線，以將任何裝置內連於一起及/或內連至外部裝置。金屬化層可由導電材料(例如金屬，例如銅、鈷、鋁、金、其組合或類似金屬)形成。可藉由鑲嵌製程(例如單鑲嵌製程、雙鑲嵌製程或類似製程)形成內連線結構114的金屬化層。

在一些實施例中，在晶圓110的前側處具有晶粒連接件及介電層(未單獨示出)。具體而言，晶圓110可包括與針對圖1闡述的積體電路晶粒50的晶粒連接件及介電層相似的晶粒連接件及介電層。舉例而言，晶粒連接件及介電層可為內連線結構114的上部金屬化層的一部分。

導通孔116延伸至內連線結構114及/或基底112中。導通孔116電性連接至內連線結構114的金屬化層。導通孔116可為TSV。作為形成導通孔116的實例，可藉由例如蝕刻、研磨(milling)、雷射技術、其組合或類似技術在內連線結構114及/或基底112中形成凹陷部(recess)。可例如藉由CVD、原子層沉積(atomic layer deposition，ALD)、物理氣相沉積(physical vapor deposition，PVD)、熱氧化、其組合或類似製程在開口中共形地沉積薄的障壁層。障壁層可由氧化物、氮化物、碳化物、其組合或類似材料形成。可在障壁層之上及開口中沉積導電材料。可藉由電化學鍍覆製程、CVD、ALD、PVD、其組合或類似製程形成導電材料。導電材料的實例為銅、鎢、鋁、銀、金、其組合或類似材料。藉由例如CMP自內連線結構114或基底112的表面移除多餘的導電材料及障壁層。障壁層的剩餘部分與導電材料的剩餘部分形成導通孔116。

在圖4中，將積體電路裝置120貼合至晶圓110的前側。多個積體電路裝置120在封裝區110A中彼此相鄰地放置。積體電路裝置120包括一或多個邏輯裝置120A及多個記憶體裝置120B。邏輯裝置120A與記憶體裝置120B可在相同技術節點的製程中形成或可在不同技術節點的製程中形成。舉例而言，邏輯裝置120A可藉由相較於記憶體裝置120B更先進的製程節點形成。

在所示實施例中，使用焊料結合件(例如使用導電連接件122)將積體電路裝置120貼合至晶圓110。可使用例如拾取及放置工具將積體電路裝置120放置於內連線結構114上。導電連接件122可由可回焊的導電材料(例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合)形成。在一些實施例中，藉由在開始時經由例如蒸鍍、電鍍、印刷、焊料轉移、植球或類似方法等方法形成焊料層來形成導電連接件122。一旦已在所述結構上形成焊料層，便可執行回焊，以將導電連接件122塑形成所期望的凸塊形狀。將積體電路裝置120貼合至晶圓110可包括將積體電路裝置120放置於晶圓110上且對導電連接件122進行回焊。導電連接件122在晶圓110與積體電路裝置120的對應晶粒連接件之間形成接頭，進而將中介層140電性連接至積體電路裝置120。

可在導電連接件122周圍以及晶圓110與積體電路裝置120之間形成底部填充膠124。底部填充膠124可減小應力且對藉由對導電連接件122進行回焊而形成的接頭進行保護。底部填充膠124可由底部填充材料(例如模製化合物、環氧樹脂或類似材料)形成。可在將積體電路裝置120貼合至晶圓110之後藉由毛細流動製程形成底部填充膠124，或可在將積體電路裝置120貼合至晶圓110之前藉由適合的沉積方法形成底部填充膠124。可以液體或半液體形式施加底部填充膠124，隨後使底部填充膠124固化。

在其他實施例(未單獨示出)中，使用直接結合件將積體電路裝置120貼合至晶圓110。舉例而言，可在不使用黏合劑或焊料的情況下使用熔融結合、介電質結合、金屬結合、其組合(例如，介電質對介電質結合與金屬對金屬結合的組合)或類似結合來對晶圓110與積體電路裝置120的對應介電層及/或晶粒連接件進行直接結合。當使用直接結合時，可省略底部填充膠124。此外，可使用結合技術的組合，例如可藉由焊料結合件將一些積體電路裝置120貼合至晶圓110且可藉由直接結合件將其他積體電路裝置120貼合至晶圓110。

邏輯裝置120A中的每一者可為中央處理單元(CPU)、圖形處理單元(GPU)、系統晶片(SoC)、微控制器或類似裝置。邏輯裝置120A中的每一者可為積體電路晶粒(與針對圖1闡述的積體電路晶粒50相似)或可為晶粒堆疊(與針對圖2A闡述的晶粒堆疊60A相似)。在此實施例中，邏輯裝置120A是積體電路晶粒(例如系統晶片(SoC)晶粒)。在其他實施例(未單獨示出)中，邏輯裝置120A是晶粒堆疊(例如SoIC裝置)。

記憶體裝置120B中的每一者可為動態隨機存取記憶體(DRAM)晶粒、靜態隨機存取記憶體(SRAM)晶粒、混合記憶體立方體(HMC)模組、高頻寬記憶體(HBM)模組或類似晶粒。記憶體裝置120B中的每一者可為積體電路晶粒(與針對圖1闡述的積體電路晶粒50相似)或可為晶粒堆疊(與針對圖2B闡述的晶粒堆疊60B相似)。在此實施例中，記憶體裝置120B是晶粒堆疊(例如高頻寬記憶體(HBM)裝置)。

所期望類型及數量的積體電路裝置120被貼合於封裝區110A中且在俯視圖中具有所期望的佈局。在一些實施例中，如圖5A中所示，積體電路裝置120包括邏輯裝置120A及多個記憶體裝置120B，其中邏輯裝置120A與記憶體裝置120B在俯視圖中以對稱方式進行佈局。在一些實施例中，如圖5B中所示，積體電路裝置120包括多個邏輯裝置120A及多個記憶體裝置120B，其中邏輯裝置120A與記憶體裝置120B在俯視圖中以非對稱方式進行佈局。在一些實施例中，如圖5C中所示，積體電路裝置120包括多個邏輯裝置120A及多個記憶體裝置120B，其中邏輯裝置120A與記憶體裝置120B在俯視圖中以對稱方式進行佈局。對稱佈局是其中記憶體裝置120B具有圍繞邏輯裝置120A的至少一條對稱軸的佈局。邏輯裝置120A在俯視圖中可設置於記憶體裝置120B之間。非對稱佈局是其中記憶體裝置120B不具有圍繞邏輯裝置120A的對稱軸的佈局。相對於圖5A所示佈局示出圖4及後續各視圖，但是應理解，實施例可同樣適用於圖5B及圖5C所示佈局。

在圖6中，在各個組件上及各個組件周圍形成包封體126。在形成之後，包封體126對底部填充膠124(若存在)及積體電路裝置120進行包封。包封體126可為模製化合物、環氧樹脂或類似材料。包封體126可藉由壓縮模製(compression molding)、轉移模製(transfer molding)或類似模製施加且形成於晶圓110之上，使得積體電路裝置120被隱埋或覆蓋。包封體126進一步形成於積體電路裝置120之間的間隙區中。可以液體或半液體形式施加包封體126，隨後使包封體126固化。

在圖7中，對包封體126進行薄化以暴露出積體電路裝置120。薄化製程可為磨削製程、化學機械研磨(CMP)、回蝕、其組合或類似製程。在薄化製程之後，積體電路裝置120的頂表面與包封體126的頂表面實質上共面(在製程變化內)。執行薄化直至已移除所期望量的積體電路裝置120及包封體126。

在圖8中，對中間結構進行翻轉(未單獨示出)以準備對晶圓110的背側進行處理。可將中間結構放置於載體基底128或其他合適的支撐結構上以進行後續處理。舉例而言，可將載體基底128貼合至積體電路裝置120及/或包封體126。可藉由離型層將載體基底128貼合至積體電路裝置120及/或包封體126。離型層可由聚合物系材料形成，其可與載體基底128一起自進行處置之後的結構被移除。在一些實施例中，載體基底128例如是塊狀半導體或玻璃基底等基底。在一些實施例中，離型層是在受熱時會失去其黏合性質的環氧系熱離型材料，例如光熱轉換(light-to-heat-conversion，LTHC)離型塗層。

在圖9中，對基底112進行薄化以暴露出導通孔116。可藉由薄化製程(例如磨削製程、化學機械研磨(CMP)、回蝕、其組合或類似製程)來達成導通孔116的暴露。在所示實施例中，執行凹陷製程以使基底112的背側凹陷，使得導通孔116在晶圓110的背側處突出。凹陷製程可為例如合適的回蝕製程、化學機械研磨(CMP)或類似製程。在一些實施例中，用於使導通孔116暴露出的薄化製程包括CMP且導通孔116由於在CMP期間出現的下凹而在晶圓110的背側處突出。可選地在基底112的背面上形成環繞導通孔116的突出部分的絕緣層132。在一些實施例中，絕緣層132由含矽介電材料(例如氮化矽、氧化矽、氮氧化矽或類似材料)形成且可藉由合適的沉積方法(例如CVD或類似方法)形成。在一開始時，絕緣層132可隱埋導通孔116。可對各個層執行移除製程，以移除導通孔116之上的多餘材料。移除製程可為平坦化製程，例如化學機械研磨(CMP)、回蝕、其組合或類似製程。在平坦化之後，導通孔116的被暴露出的表面與絕緣層132的被暴露出的表面實質上共面(在製程變化內)且在晶圓110的背側處被暴露出。在另一實施例中，省略絕緣層132且基底112的被暴露出的表面與導通孔116的被暴露出的表面實質上共面(在製程變化內)。

在圖10中，在導通孔116的被暴露出的表面及絕緣層132的被暴露出的表面(或在絕緣層132被省略時在基底112的被暴露出的表面)上形成凸塊下金屬(under bump metallurgy，UBM)134。作為形成UBM 134的實例，在導通孔116的被暴露出的表面及絕緣層132(若存在)的被暴露出的表面或基底112的被暴露出的表面之上形成晶種層(未單獨示出)。在一些實施例中，晶種層是金屬層，可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層及位於鈦層之上的銅層。可使用例如PVD或類似製程來形成晶種層。接著，在晶種層上形成光阻且對所述光阻進行圖案化。光阻可藉由旋轉塗佈或類似製程來形成且可被曝露於光以進行圖案化。光阻的圖案對應於UBM 134。所述圖案化形成穿過光阻以暴露出晶種層的開口。然後在光阻的開口中及晶種層的被暴露出的部分上形成導電材料。可藉由鍍覆(例如電鍍或無電鍍覆或類似鍍覆)來形成所述導電材料。所述導電材料可包括金屬，例如銅、鈦、鎢、鋁或類似金屬。然後，移除光阻以及晶種層的上面未形成導電材料的部分。可藉由可接受的灰化製程或剝除製程(例如使用氧電漿或類似電漿)來移除光阻。一旦光阻被移除，便例如使用可接受的蝕刻製程來移除晶種層的被暴露出的部分。晶種層的剩餘部分與導電材料形成UBM 134。

此外，在UBM 134上形成導電連接件136。導電連接件136可為球柵陣列(ball grid array，BGA)連接件、焊料球、金屬柱、受控塌陷晶片連接(controlled collapse chip connection，C4)凸塊、微凸塊、無電鍍鎳鈀浸金(electroless nickel-electroless palladium-immersion gold，ENEPIG)技術所形成的凸塊或類似連接件。導電連接件136可由可回焊的導電材料(例如焊料、銅、鋁、金、鎳、銀、鈀、錫、類似材料或其組合)形成。在一些實施例中，藉由在一開始時經由蒸鍍、電鍍、印刷、焊料轉移、植球或類似製程形成焊料層來形成導電連接件136。一旦已在所述結構上形成焊料層，便可執行回焊，以將材料塑形成所期望的凸塊形狀。在另一實施例中，導電連接件136包括藉由濺鍍、印刷、電鍍、無電鍍覆、CVD或類似製程形成的金屬柱(例如銅柱)。金屬柱可不具有焊料且具有實質上垂直的側壁。在一些實施例中，在金屬柱的頂上形成金屬頂蓋層(metal cap layer)。金屬頂蓋層可包含可藉由鍍覆製程形成的鎳、錫、錫鉛、金、銀、鈀、銦、鎳鈀金、鎳金、類似材料或其組合。

在圖11中，執行載體剝離以將載體基底128自積體電路裝置120及/或包封體126拆離(剝離)。在藉由離型層將載體基底128貼合至積體電路裝置120及/或包封體126的實施例中，所述剝離包括向離型層投射例如雷射光或紫外(ultraviolet，UV)光等光線，使得離型層在光的熱作用下分解且可移除載體基底128。然後對所述結構進行翻轉並將其放置於膠帶(未單獨示出)上。

此外，藉由沿著例如封裝區110A周圍的切割道區進行切割來執行單體化製程。所述單體化製程可包括鋸切、切割或類似製程。舉例而言，單體化製程可包括對絕緣層132、包封體126、內連線結構114及基底112進行鋸切。單體化製程使封裝區110A自相鄰的封裝區單體化。所得的經單體化的封裝組件100是來自封裝區110A。單體化製程自晶圓110的經單體化部分形成中介層140。中介層140亦包括絕緣層132的一些部分及UBM 134的一些部分。作為單體化製程的結果，中介層140的外側壁與包封體126的外側壁在側向上相接(在製程變化內)。

在圖12中，將封裝組件100貼合至封裝基底210。封裝基底210包括基底核心212，所述基底核心212可由半導體材料(例如矽、鍺、金剛石或類似材料)製成。作為另外一種選擇，亦可使用化合物材料，例如矽鍺、碳化矽、砷化鎵、砷化銦、磷化銦、碳化矽鍺、砷磷化鎵、磷化鎵銦、其組合或類似材料。另外，基底核心212可為SOI基底。一般而言，SOI基底包括例如磊晶矽、鍺、矽鍺、SOI、絕緣體上矽鍺(silicon germanium on insulator，SGOI)或其組合等半導體材料形成的層。在一替代實施例中，基底核心212例如是玻璃纖維加強樹脂核心等絕緣核心。一實例性核心材料是玻璃纖維樹脂(例如弗朗克功能調節劑(Frankle’s functional regulator-4，FR4))。所述核心材料的替代材料包括雙馬來醯亞胺三嗪(bismaleimide-triazine，BT)樹脂，或者作為另外一種選擇而為其他印刷電路板(printed circuit board，PCB)材料或膜。可對基底核心212使用例如味之素增層膜(Ajinomoto build-up film，ABF)等增層膜或者其他疊層體。

基底核心212可包括主動裝置及被動裝置(未單獨示出)。可使用例如電晶體、電容器、電阻器、其組合及類似裝置等裝置來產生系統設計的結構要求及功能要求。可使用任何合適的方法來形成所述裝置。

基底核心212亦可包括金屬化層及通孔(未單獨示出)以及位於所述金屬化層及通孔之上的結合接墊214。金屬化層可形成於主動裝置及被動裝置之上且被設計成對各種裝置進行連接以形成功能電路系統。金屬化層可由介電材料(例如低介電常數介電材料)與導電材料(例如銅)構成的交替層形成，其中通孔對導電材料層進行內連且可藉由任何合適的製程(例如沉積、鑲嵌、雙鑲嵌或類似製程)形成所述金屬化層。在一些實施例中，基底核心212實質上不具有主動裝置及被動裝置。

將封裝組件100貼合至封裝基底210可包括將封裝組件100放置於封裝基底210上且對導電連接件136進行回焊。對導電連接件136進行回焊以將UBM 134貼合至結合接墊214。導電連接件136將包括中介層140的金屬化層的封裝組件100連接至包括基底核心212中的金屬化層的封裝基底210。因此，封裝基底210電性連接至積體電路裝置120。在一些實施例中，將被動裝置(例如表面安裝元件(surface mount device，SMD)，未單獨示出)在安裝於封裝基底210上之前貼合至封裝組件100(例如貼合至UBM 134)。在此類實施例中，可將被動裝置貼合至封裝組件100的與導電連接件136相同的表面。

在一些實施例中，在封裝組件100與封裝基底210之間形成環繞導電連接件136及UBM 134的底部填充膠216。可在對封裝組件100進行貼合之後藉由毛細流動製程形成底部填充膠216，或可在對封裝組件100進行貼合之前藉由合適的沉積方法形成底部填充膠216。底部填充膠216可為自封裝基底210延伸至中介層140的連續材料。

另外，將被動裝置218貼合至封裝基底210。將被動裝置218貼合至封裝基底210的與導電連接件136相同的表面。可在將封裝組件100貼合至封裝基底210之前或之後將被動裝置218貼合至封裝基底210。被動裝置218可包括電容器、電阻器、電感器、類似裝置或其組合。被動裝置218可為表面安裝元件(SMD)、2個端子的積體被動元件(integrated passive device，IPD)、多個端子的IPD或類似裝置。

可選地，在被動裝置218上及被動裝置218周圍形成保護層220。每一保護層220位於相應的被動裝置218之上。保護層220對被動裝置218與封裝基底210的介面進行密封，使得隨後形成的熱介面材料不會使被動裝置218短路。可藉由形成絕緣材料且對所述絕緣材料進行圖案化來形成保護層220。絕緣材料可為基於聚對二甲苯(parylene)的塗層，所述塗層具有高電阻及/或抵抗濕氣滲透。絕緣材料可為矽酮系絕緣材料，例如矽酮膠、矽酮黏合劑、矽酮彈性體、矽酮橡膠或類似材料；聚合物材料，例如聚苯並噁唑(PBO)、聚醯亞胺、苯並環丁烯(BCB)系聚合物或類似材料；疊層材料，例如味之素增層膜(ABF)或類似疊層材料；其組合；或類似材料。可例如藉由沉積、旋轉塗佈、疊層或類似方法形成絕緣材料。

在圖13中，將封裝加強件230貼合至封裝基底210及封裝組件100。封裝加強件230是有助於減少封裝基底210及封裝組件100的翹曲的加強環。封裝加強件230由例如以下剛性材料形成：銅、鋁、鈷、經鎳塗覆的銅、不銹鋼、鎢、銅鎢合金、銅鉬合金、銀金剛石、銅金剛石、金屬金剛石複合材料、氮化鋁、碳化鋁矽、鐵鎳合金(例如合金42)、類似材料或其組合。在一些實施例中，封裝加強件230包括由第一金屬形成的主體且所述主體局部或完全塗覆有第二金屬，例如金、鎳、鈦金合金、鉛、錫、鎳釩合金或類似材料。在一些實施例中，封裝加強件230由例如以下超導材料形成：銀金剛石、類金剛石碳、銀-金剛石複合材料、銅金剛石複合材料、鋁金剛石複合材料、合金42金剛石複合材料、碳金屬複合材料、類似材料或其組合。在一些實施例中，封裝加強件230的材料具有介於145×10³MPa至200×10³MPa的範圍內的楊氏模量且具有介於1.3ppm/℃至17.8ppm/℃的範圍內的熱膨脹係數。

可使用黏合劑234將封裝加強件230貼合至封裝基底210。黏合劑234可為任何合適的黏合劑、環氧樹脂、貼合膜或類似黏合劑。可將黏合劑234施加至封裝加強件230或可將黏合劑234施加至封裝基底210的上表面。

在此實施例中，封裝加強件230包括上部部分230A及下部部分230B。上部部分230A位於封裝組件100的周邊上方且耦合至封裝組件100。下部部分230B位於封裝組件100的周邊周圍且耦合至封裝基底210。上部部分230A的寬度大於下部部分230B的寬度。封裝加強件230的高度大於封裝組件100的高度。

使用下部阻隔件236將封裝加強件230貼合至封裝組件100。下部阻隔件236對其中封裝加強件230與封裝組件100交疊的區200R進行完全填充，進而對封裝基底210與封裝加強件230之間的區域進行密封以形成空隙238。空隙238在俯視圖中圍繞封裝組件100。封裝加強件230與被動裝置218交疊，因此被動裝置218處於空隙238中。藉由使用下部阻隔件236對空隙238進行密封，即使在熱介面材料是液態金屬時，隨後形成於封裝組件100 上的熱介面材料仍可降低流動至被動裝置218並使被動裝置218短路的風險。在一些實施例中，下部阻隔件236具有介於0.02毫米至0.5毫米的範圍內的厚度。

下部阻隔件236由彈性黏合材料形成。下部阻隔件236是彈性阻隔件。可接受的彈性黏合材料包括石墨、矽酮系黏合劑、環氧樹脂系黏合劑及類似黏合劑。如隨後所闡述，可使用其他可接受的彈性黏合材料。下部阻隔件236的材料可與黏合劑234的材料不同。在一些實施例中，下部阻隔件236由包含固化促進劑的橡膠材料形成。

在一些實施例中，下部阻隔件236由相變材料(phase-change material，PCM)及填料形成。填料可為金屬，例如鋁。相變材料能夠在所期望溫度以上自固態相變至軟態(例如黏性液態)。在一些實施例中，相變材料在介於40℃至60℃的範圍內的溫度下自固體變成黏性液體。更一般而言，相變材料的黏度隨著溫度升高而降低。相變材料可包括在兩種狀態下為所述填料提供良好熱穩定性的長聚合物鏈。相變材料可作為接墊來施加或者作為彈性體來分配。在一些實施例中，相變材料是包括聚合物成分、無定形聚合物基質、矽酮-有機嵌段共聚物、導熱填料、處理劑及抗氧化劑的基質。在一些實施例中，相變材料包括石蠟(paraffin wax)、烷烴(alkyl hydrocarbon)或無定形乙烯丙烯橡膠(ethylene propylene)。在一些實施例中，相變材料包括錫銦鉍合金。有利地，相變材料可具有良好的散熱性、良好的間隙填充能力(此可有助於確保區200R被填充)、良好的潤濕性、低熱阻、低楊氏模量(此可降低破裂的風險)以及良好的延展性(此可降低分層的風險)。在一些實施例中，相變材料具有介於30Pa．s至1000Pa．s的範圍內的黏度、介於2至5的範圍內的比重、介於2W/m．k至100W/m．k的範圍內的k值、介於20ppm/℃至80ppm/℃的範圍內的熱膨脹係數以及介於20kPa至100kPa的範圍內的楊氏模量。

下部阻隔件236可被預成型為具有所期望形狀的膜或接墊，所述膜或接墊被施加至封裝加強件230或封裝組件100。下部阻隔件236位於封裝組件100的周邊周圍，其中封裝組件100的中心不與下部阻隔件236接觸。下部阻隔件236局部或完全覆蓋記憶體裝置120B。

另外，可在封裝加強件230上形成上部阻隔件240。上部阻隔件240將對封裝加強件230與隨後貼合的散熱片之間的區進行完全填充，進而對隨後貼合的散熱片與封裝組件100之間的區域進行密封以形成空隙。因此，即使在熱介面材料是液態金屬時，隨後形成於封裝組件100上的熱介面材料仍可降低洩漏的風險。在一些實施例中，上部阻隔件240可具有介於0.05毫米至0.5毫米的範圍內的厚度。上部阻隔件240的厚度可與下部阻隔件236的厚度不同。舉例而言，上部阻隔件240可厚於下部阻隔件236。

上部阻隔件240可由下部阻隔件236的候選材料中的任意者形成。上部阻隔件240的材料可(或可不)與下部阻隔件236 的材料相同。舉例而言，下部阻隔件236與上部阻隔件240二者可由相同的相變材料形成。上部阻隔件240可被預成形為具有所期望形狀的膜或接墊，所述膜或接墊被施加於封裝加強件230。上部阻隔件240是彈性阻隔件。

開口232延伸穿過上部阻隔件240、封裝加強件230及下部阻隔件236。因此，上部阻隔件240、封裝加強件230及下部阻隔件236分別是環，其中開口232延伸穿過每一環的中間。因此，如圖14中所示，上部阻隔件240、封裝加強件230及下部阻隔件236在俯視圖中各自具有環形輪廓。環形元件的寬度是指環形元件的外徑與內徑之間的差。上部阻隔件240與封裝加強件230可具有相同的環形輪廓，而下部阻隔件236具有與上部阻隔件240及封裝加強件230不同的環形輪廓。封裝加強件230在俯視圖中可為由封裝加強件230的直的水平部分及垂直部分進行界定的矩形環。開口232在俯視圖中設置於邏輯裝置120A上方且在此實施例中暴露出邏輯裝置120A。開口232的寬度小於封裝組件100的寬度且可大於邏輯裝置120A的寬度。

邏輯裝置120A可具有大的功率密度。舉例而言，CPU或GPU可具有高達4W/mm²的功率密度且具有此種邏輯裝置120A的封裝組件100可具有介於400瓦特至600瓦特的範圍內的總功耗。當邏輯裝置120A具有大的功率密度時，可在封裝組件100中形成熱點。開口232暴露出封裝組件100的一部分，具體而言，至少局部地暴露出邏輯裝置120A中的每一者。在積體電路裝置120以對稱方式進行佈局的一些實施例中，開口232完全暴露出邏輯裝置120A中的每一者。在積體電路裝置120以非對稱方式進行佈局的一些實施例中，開口232局部地暴露出邏輯裝置120A中的每一者。上部阻隔件240、封裝加強件230及下部阻隔件236中的每一者至少局部地與記憶體裝置120B交疊，使得開口232不完全暴露出記憶體裝置120B。開口232為隨後設置的散熱片提供區域，使得散熱片可直接貼合至邏輯裝置120A。因此散熱片可直接熱耦合至邏輯裝置120A(在封裝加強件230不處於散熱片與邏輯裝置120A之間的熱路徑中的情況下)，以有助於減少封裝組件100中熱點的形成。

圖15是根據一些實施例的實施圖13至圖14所示積體電路封裝200的裝置的剖視圖。所述裝置可為例如高效能計算(high-performance computing，HPC)系統、人工智慧(artificial intelligence，AI)加速器或類似裝置。

將散熱片302貼合至積體電路封裝200(例如貼合至封裝加強件230及封裝組件100)。散熱片302可為熱蓋(thermal lid)、散熱器、水冷卻塊或類似者。散熱片302可由具有高熱導率的材料(例如金屬，如銅、鋼、鐵或類似金屬)形成。可使用例如鎳及/或金等塗層對散熱片302進行金屬化。散熱片302保護封裝組件100且形成熱路徑以自封裝組件100的各個組件傳導熱量。散熱片302具有主要部分302M及突出部分302P。主要部分302M設置於封裝加強件230上方且藉由上部阻隔件240貼合至封裝加強件230。突出部分302P插置於開口232(參見圖13)中且直接耦合至邏輯裝置120A。如此一來，突出部分302P延伸穿過上部阻隔件240、封裝加強件230及下部阻隔件236。有利地，封裝加強件230不處於散熱片302與邏輯裝置120A之間的熱路徑中。

使用熱介面材料304將散熱片302黏合至封裝組件100。熱介面材料304具有高熱導率。在一些實施例中，熱介面材料304是具有導熱填料的聚合物。可接受的導熱填料可包括氧化鋁、氮化硼、氮化鋁、鋁、銅、銀、銦、其組合或類似材料。在一些實施例中，熱介面材料304是基於膜或基於片材的材料，例如具有整合至片材中的合成奈米碳管結構的片材、具有垂直定向的石墨填料的導熱片材或類似片材。在一些實施例中，熱介面材料304是液態金屬、金屬接墊、另一金屬材料、其組合或類似材料。可接受的液態金屬可包括焊料、銦、銅、鉍、錫、銠、鈀、鉑、銀、金、鎵、其組合或類似材料，所述液態金屬以膜形式或液體形式被施加。熱介面材料304與下部阻隔件236及上部阻隔件240的材料不同。可將熱介面材料304分配於開口232(參見圖13)中及封裝組件100上(例如邏輯裝置120A的背側表面上)及/或散熱片302的突出部分302P上。亦可藉由其他技術將散熱片302貼合至封裝組件100。

使用上部阻隔件240將散熱片302貼合至封裝加強件230。上部阻隔件240對其中散熱片302與封裝加強件230交疊的區進行完全填充，進而對散熱片302與封裝組件100之間的區域進行密封以形成空隙306。空隙306在俯視圖中圍繞散熱片302的突出部分302P且熱介面材料304位於空隙306中。空隙306是開口232(參見圖13)的剩餘且被密封的部分。藉由使用上部阻隔件240對空隙306進行密封，熱介面材料304可降低流動至被動裝置218且使被動裝置218短路的風險。空隙306中的熱介面材料304可沿著封裝組件100的頂表面、散熱片302的突出部分302P的底表面、下部阻隔件236的側壁、封裝加強件230的側壁及/或散熱片302的突出部分302P的側壁延伸。空隙306中的熱介面材料304亦可沿著上部阻隔件240的側壁延伸。

實施例可達成優點。利用封裝加強件230有助於減少封裝基底210及封裝組件100的翹曲。封裝加強件230中的開口232(參見圖13)使得散熱片302的突出部分302P能夠直接貼合至邏輯裝置120A。如前面所述，邏輯裝置120A可具有大的功率密度。將散熱片302直接熱耦合至邏輯裝置120A(在封裝加強件230不處於散熱片302與邏輯裝置120A之間的熱路徑中的情況下)可改善散熱且有助於減少封裝組件100中熱點的形成。此外，將散熱片302直接貼合至邏輯裝置120A(而非在邏輯裝置120A之上形成封裝加強件230)使得來自封裝組件100的散熱能夠較少地依賴於翹曲，此在封裝組件100包括多個大的裝置(例如多個SoC)時尤其有利。

亦可包括其他特徵及製程。舉例而言，可包括測試結構以幫助對3D封裝或3DIC裝置進行驗證測試。所述測試結構可例如包括在重佈線層中或在基底上形成的測試接墊(test pad)，以便能夠對3D封裝或3DIC進行測試、對探針及/或探針卡(probe card)進行使用以及進行類似操作。可對中間結構以及最終結構執行驗證測試。另外，可將本文中所揭露的結構及方法與包括對已知良好晶粒進行中間驗證的測試方法結合使用，以提高良率並降低成本。

圖16是根據一些實施例的實施積體電路封裝200的裝置的剖視圖。此實施例與圖15所示實施例相似，不同的是封裝組件100包括位於積體電路裝置120的背側表面上的虛設金屬化體262。在封裝組件100之前或之後對虛設金屬化體262進行單體化。因此下部阻隔件236及熱介面材料304設置於虛設金屬化體262的表面上，而非直接設置於邏輯裝置120A的背側表面上。虛設金屬化體262為熱介面材料304提供具有良好潤濕能力的表面。當形成虛設金屬化體262時，開口232(參見圖13)暴露出虛設金屬化體262而非邏輯裝置120A。

虛設金屬化體262可由導電材料(例如銅、鈦、鎳、金、類似材料或其組合)形成。可藉由在包封體126及積體電路裝置120之上沉積晶種層，然後將導電材料電鍍至晶種層上來形成虛設金屬化體262。亦可藉由對導電材料進行濺鍍來形成虛設金屬化體262。虛設金屬化體262與積體電路封裝200的主動裝置及/或被動裝置電性隔離。在一些實施例中，虛設金屬化體262包括銅層、位於銅層上的鈦層、位於鈦層上的鎳釩層以及位於鎳釩層上的金層，其中銅層具有約0.15微米的厚度，鈦層具有約0.1微米的厚度，鎳釩層具有約0.3微米的厚度且金層具有約0.1微米的厚度。亦可利用其他金屬層。舉例而言，虛設金屬化體262亦可包括鈦/鎳/銀結構、鈦/鎳/鈦/銀結構、鈦/鎳/銀/鎳結構、鈦/鎳/銀/錫結構或類似結構。在一些實施例中，虛設金屬化體262具有約0.65微米的總厚度。

圖17是根據一些實施例的實施積體電路封裝200的裝置的剖視圖。此實施例與圖16所示實施例相似，不同的是封裝加強件230不直接貼合至封裝基底210。相反，使用黏合劑234將環264貼合至封裝基底210。將封裝加強件230貼合至環264。可使用黏合劑266將封裝加強件230貼合至環264。環264可由封裝加強件230的候選材料中的任意者形成。黏合劑266可由黏合劑234的候選材料中的任意者形成。環264由與封裝加強件230不同的材料形成。可將封裝加強件230及環264的材料選擇成獲得所期望的熱膨脹係數。封裝加強件230位於環264上方且耦合至環264以及封裝組件100的周邊。環264圍繞封裝組件100的周邊且耦合至封裝基底210。封裝加強件230的寬度大於環264的寬度。在此實施例中，封裝加強件230的高度小於封裝組件100的高度。

圖18是根據一些實施例的實施積體電路封裝200的裝置的剖視圖。此實施例與圖16所示實施例相似，不同的是封裝加強件230具有面對封裝基底210的凹槽268。凹槽268位於比沒有凹槽的封裝加強件230的區域更薄的封裝加強件230的區域中。形成具有薄的區域的封裝加強件230使得封裝加強件230能夠具有可變形的結構，此可有助於在將封裝加強件230安裝至封裝組件100期間減小施加於封裝組件100上的應力。空隙238延伸至凹槽268中。

圖19是根據一些實施例的實施積體電路封裝200的裝置的剖視圖。此實施例與圖18所示實施例相似，不同的是利用芯吸層(wicking layer)308代替虛設金屬化體262。在芯吸層308上分配熱介面材料304，使得芯吸層308位於熱介面材料304與封裝組件100的至少一部分之間。芯吸層308是經圖案化的片材，其具有能夠阻止熱介面材料304流動的圖案。因此，熱介面材料304在封裝加強件230之下流動的風險降低，尤其是當熱介面材料304是液態金屬時。芯吸層308可為金屬網或金屬多孔層，例如銅、金或類似材料。舉例而言，芯吸層308可為開槽銅層、銅網層或燒結銅層。芯吸層308被預成型為所期望的形狀，然後被貼合至封裝組件100。可在將封裝加強件230貼合至封裝組件100之後將芯吸層308設置於開口232(參見圖13)中，或可在將封裝加強件230貼合至封裝組件100之前將芯吸層308設置於封裝組件100上。

圖20是根據一些實施例的實施積體電路封裝200的裝置的剖視圖。此實施例與圖19所示實施例相似，不同的是利用包封體272代替下部阻隔件236及黏合劑234。包封體272形成於封裝加強件230與封裝基底210、被動裝置218及封裝組件100之間。因此，包封體272對其中封裝加強件230與封裝組件100交疊的區進行完全填充。包封體272可為模製化合物、環氧樹脂或類似材料。可藉由壓縮模製、轉移模製或類似模製來施加包封體272。可以液體或半液體形式施加包封體272，隨後使包封體272固化。作為使用包封體272對封裝加強件230與封裝基底210之間的區域進行填充的結果，熱介面材料304可降低流動至被動裝置218且使被動裝置218短路的風險。另外，當利用包封體272時，可省略保護層220。

應理解，在適當的情況下，一些實施例可包括或省略一些特徵。舉例而言，可自圖17及圖18所示實施例省略虛設金屬化體262。相似地，可自圖19所示實施例省略凹槽268。

在實施例中，一種裝置包括：積體電路封裝，包括封裝組件及貼合至所述封裝組件的封裝加強件；貼合至所述積體電路封裝的散熱片，所述散熱片的主要部分設置於所述封裝加強件上方，所述散熱片的突出部分延伸穿過所述封裝加強件；位於所述散熱片的所述主要部分與所述封裝加強件之間的彈性黏合材料；以及位於所述散熱片的所述突出部分與所述封裝組件之間的熱介面材料，所述熱介面材料與所述彈性黏合材料不同。在所述裝置的一些實施例中，所述熱介面材料是液態金屬。在所述裝置的一些實施例中，所述熱介面材料是金屬接墊。在所述裝置的一些實施例中，所述彈性黏合材料是石墨。在所述裝置的一些實施例中，所述彈性黏合材料是相變材料。在所述裝置的一些實施例中，所述熱介面材料沿著所述散熱片的所述突出部分的底表面、沿著所述散熱片的所述突出部分的側壁、沿著所述封裝組件的頂表面且沿著所述封裝加強件的側壁延伸。在一些實施例中，所述裝置更包括位於所述熱介面材料與所述封裝組件之間的芯吸層。在所述裝置的一些實施例中，所述芯吸層包括開槽銅層、銅網層或燒結銅層。

在實施例中，一種裝置包括：封裝基底；貼合至所述封裝基底的封裝組件，所述封裝組件包括邏輯裝置及記憶體裝置；位於所述封裝組件上的第一彈性阻隔件，所述第一彈性阻隔件與所述記憶體裝置交疊；位於所述第一彈性阻隔件上的加強環，所述加強環與所述記憶體裝置交疊；以及延伸穿過所述加強環及所述第一彈性阻隔件的開口，所述開口在俯視圖中設置於所述邏輯裝置上方。在所述裝置的一些實施例中，所述第一彈性阻隔件對其中所述加強環與所述封裝組件交疊的區進行完全填充。在一些實施例中，所述裝置更包括位於所述加強環上的第二彈性阻隔件，所述開口延伸穿過所述第二彈性阻隔件。在一些實施例中，所述裝置更包括貼合至所述封裝基底的被動裝置，所述加強環與所述被動裝置交疊。在所述裝置的一些實施例中，所述開口暴露出所述邏輯裝置。在一些實施例中，所述裝置更包括位於所述封裝組件上的虛設金屬化體，所述開口暴露出所述虛設金屬化體。在所述裝置的一些實施例中，所述加強環包括面對所述封裝基底的凹槽。

在實施例中，一種方法包括：接收積體電路封裝，所述積體電路封裝包括封裝組件及貼合至所述封裝組件的封裝加強件，其中所述封裝加強件中的開口暴露出所述封裝組件的一部分；在所述開口中分配熱介面材料；以及使用第一彈性黏合材料將散熱片的主要部分黏合至所述封裝加強件，所述散熱片的突出部分設置於所述開口中且接觸所述熱介面材料，所述第一彈性黏合材料對所述開口進行密封以在所述散熱片的所述突出部分周圍形成第一空隙。在一些實施例中，所述方法更包括：將所述封裝組件貼合至封裝基底，所述封裝組件包括邏輯裝置及記憶體裝置；以及使用第二彈性黏合材料將所述封裝加強件黏合至所述封裝組件，所述第二彈性黏合材料及所述封裝加強件與所述記憶體裝置交疊，所述開口在俯視圖中設置於所述邏輯裝置上方。在所述方法的一些實施例中，所述第二彈性黏合材料對所述封裝基底與所述封裝加強件之間的區域進行密封，以在所述封裝組件周圍形成第二空隙。在一些實施例中，所述方法更包括：在所述開口中設置芯吸層，所述熱介面材料被分配於所述芯吸層上。在所述方法的一些實施例中，在所述開口中分配所述熱介面材料包括在所述開口中分配液態金屬。

以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。