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TWI847325B - 半導體記憶體裝置 - Google Patents

半導體記憶體裝置 Download PDF

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TWI847325B
TWI847325B TW111140437A TW111140437A TWI847325B TW I847325 B TWI847325 B TW I847325B TW 111140437 A TW111140437 A TW 111140437A TW 111140437 A TW111140437 A TW 111140437A TW I847325 B TWI847325 B TW I847325B
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electrode
memory device
semiconductor memory
pattern
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金炫哲
金容錫
李氣炘
李相吉
河大元
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南韓商三星電子股份有限公司
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Abstract

本發明提供一種半導體記憶體裝置。半導體記憶體裝置可包含：半導體基底；資料儲存層，包含安置於半導體基底上的電容器；開關元件層，位於資料儲存層上且包含連接至各別電容器的電晶體；以及配線層，位於開關元件層上且包含連接至電晶體的位元線。各別電晶體包含主動圖案、與主動圖案交叉以使得字元線包圍主動圖案的第一側壁、第二側壁以及頂部表面的字元線，以及位於字元線與主動圖案之間的鐵電層。

Description

半導體記憶體裝置
相關申請案的交叉引用
本申請案主張2022年3月23日於韓國智慧財產局申請的韓國專利申請案第10-2022-0036266號的優先權，所述專利申請案的全部內容特此以引用的方式併入。
本發明概念是關於一種半導體記憶體裝置，且更特別地，是關於一種具有改良的電特性及整合的半導體記憶體裝置。
為了滿足或至少部分地滿足消費者要求或預期的極佳效能及/或低價格，需要或期望提高半導體裝置的整合。半導體裝置的整合是判定半導體裝置的價格的重要因素，且因此尤其需要或期望提高的整合。在二維或平面半導體裝置的情況下，因為整合主要由單位記憶體單元佔據的面積判定，所以整合可極大地受精細圖案形成的技術水平影響。儘管二維半導體裝置的整合提高，但其仍為有限的，因為圖案減小或小型化需要超昂貴的設備。因此，已提出用於提高整合、降低電阻及/或改良半導體裝置的電流驅動能力的半導體記憶體裝置。
一些實例實施例提供一種具有改良的整合及/或電特性的 半導體記憶體裝置。
由本發明概念解決的目標不限於上述目標，且上文未描述的其他目標可由所屬領域中具有知識者經由以下說明書清楚地理解。
根據本發明概念的一些實例實施例，一種半導體記憶體裝置可包含：半導體基底；資料儲存層，包含安置於半導體基底上的電容器；開關元件層，位於資料儲存層上且包含連接至電容器中的各別者的電晶體；以及配線層，位於開關元件層上且包含連接至電晶體的位元線。各別電晶體可包含主動圖案、與主動圖案交叉以使得字元線包圍主動圖案的第一側壁、第二側壁以及頂部表面的字元線，以及位於字元線與主動圖案之間的鐵電層。
根據本發明概念的一些實例實施例，一種半導體記憶體裝置可包含：平板電極，位於半導體基底上；第一電極，以二維方式配置於平板電極上；第二電極，位於第一電極上；電容器介電層，位於第一電極與第二電極之間；主動圖案，具有平行於半導體基底的頂部表面的縱軸且連接至第二電極中的一者；字元線，與主動圖案交叉；鐵電層，位於字元線與主動圖案之間；以及位元線，與字元線交叉且連接至主動圖案。
根據本發明概念的一些實例實施例，一種半導體記憶體裝置可包含：平板電極，位於半導體基底上；第一電極，位於模具層中，覆蓋平板電極且連接至平板電極；第二電極，位於第一電極上；電容器介電層，位於第一電極與第二電極之間；下部接觸圖案，穿過在模具層上覆蓋第一電極及第二電極的第一層間絕緣層，且分別連接至第二電極；主動圖案，位於第一層間絕緣層上且具有 平行於半導體基底的頂部表面的縱軸，主動圖案中的各者連接至第一對下部接觸圖案；字元線，在第一方向上延伸且與第一層間絕緣層上的主動圖案交叉；鐵電層，位於字元線與主動圖案之間；上部接觸圖案，在字元線之間連接至主動圖案；位元線，在第二方向上延伸且與字元線交叉，所述位元線連接至上部接觸圖案；以及屏蔽線，在第二方向上延伸且分別設置於位元線之間的區中。
1:記憶體單元陣列
2:列解碼器
3:感測放大器
4:行解碼器
5:控制邏輯
100:半導體基底
101:下部絕緣層
111:下部模具層
113:下部支撐層
121:第一層間絕緣層
123:第一蝕刻終止層
131:第二層間絕緣層
133:第二蝕刻終止層
141:第三層間絕緣層
143:第三蝕刻終止層
151:第四層間絕緣層
161、171:上部絕緣層
181:最上部絕緣層
200:第二半導體基底
210:周邊絕緣層
220:最上部周邊絕緣層
A-A'、B-B'、C-C'、D-D'、E-E':線
AP:主動圖案
BC:下部接觸圖案
BL:位元線
BP1:第一接合墊
BP2:第二接合墊
CAP:電容器
CHR:通道區
CIL:電容器介電層
CMP:單元金屬結構
CS:單元陣列結構
D1:第一方向
D2:第二方向
DC:上部接觸圖案
DR:汲極區
DS:資料儲存裝置
EL1:第一電極
EL2:第二電極
GE:中間電極
Gox、Gox2:鐵電層
Gox1:閘極介電層
MC:記憶體單元
MP:遮罩圖案
OP:開口
P:部分
PE:平板導電層
PLG:位元線接觸插塞
PS:周邊電路結構
PTR:核心及周邊電路
SH:屏蔽線
SR:共同源極區
TR:開關裝置
WL:字元線
自結合隨附圖式進行的以下簡要描述將更清楚地理解實例實施例。隨附圖式表示如本文中所描述的非限制性實例實施例。
圖1為根據本發明概念的各種實例實施例的包含半導體裝置的半導體記憶體裝置的方塊圖。
圖2為示意性地示出根據本發明概念的各種實例實施例的半導體記憶體裝置的透視圖。
圖3為根據本發明概念的各種實例實施例的半導體記憶體裝置的平面圖。
圖4A為根據本發明概念的各種實例實施例的半導體記憶體裝置的橫截面圖，且為沿著圖3的線A-A'及線B-B'截取的橫截面圖。
圖4B為根據本發明概念的各種實例實施例的半導體記憶體裝置的橫截面圖，且為沿著圖3的線C-C'及線D-D'截取的橫截面圖。
圖4C為根據本發明概念的各種實例實施例的半導體記憶體裝置的橫截面圖，且為沿著圖3的線E-E'截取的橫截面圖。
圖5A、圖5B以及圖5C為圖4C的部分「P」的放大圖。
圖6為根據本發明概念的各種實例實施例的半導體記憶體裝置的橫截面圖。
圖7A、圖8A、圖9A、圖10A、圖11A以及圖12A為示出製造根據本發明概念的各種實例實施例的半導體記憶體裝置的方法的平面圖。
圖7B、圖8B、圖9B、圖10B、圖11B以及圖12B為示出製造根據本發明概念的各種實施例的半導體記憶體裝置的方法的橫截面圖，且為沿著圖7A、圖8A、圖9A、圖10A、圖11A以及圖12A的線A-A'及線B-B'截取的橫截面圖。
在下文中，將參考圖式詳細地描述根據本發明概念的各種實例實施例的半導體記憶體裝置及其製造方法。
圖1為根據本發明概念的各種實例實施例的包含半導體裝置的半導體記憶體裝置的方塊圖。
參考圖1，半導體記憶體裝置可包含記憶體單元陣列1、列解碼器2、感測放大器3、行解碼器4以及控制邏輯5。
記憶體單元陣列1可包含以二維方式及/或三維方式配置的多個記憶體單元MC。記憶體單元MC中的各者可連接於彼此交叉的字元線WL與位元線BL之間。記憶體單元陣列1可劃分成主陣列及冗餘陣列；然而，實例實施例不限於此。
記憶體單元MC中的各者包含開關裝置TR及資料儲存裝置DS，且開關裝置TR及資料儲存裝置DS可彼此例如串聯電 連接。開關裝置TR可連接於資料儲存裝置DS與位元線BL之間，且可由字元線WL控制。
開關裝置TR可為或可包含包含鐵電的場效電晶體(field effect transistor；FET)。開關裝置TR可為NMOS電晶體，或替代地可為PMOS電晶體；然而，實例實施例不限於此。電晶體的閘極電極可連接至字元線WL，且電晶體的汲極/源極端子(或源極/汲極端子)可分別連接至位元線BL及資料儲存裝置DS。
資料儲存裝置DS可實施為電容器、磁穿隧接面圖案或可變電阻器。在各種實例實施例中，資料儲存裝置DS可包含電容器，電容器的第一電極可連接至開關裝置TR的汲極端子，且電容器的第二電極可接地。
列解碼器2可解碼輸入位址，諸如外部輸入位址，且因此選擇記憶體單元陣列1的字元線WL中的一者。可將由列解碼器2解碼的位址提供至列驅動器(未繪示)，且列驅動器可回應於控制電路的控制而將某一電壓分別提供至選定字元線WL及未選定字元線WL。施加至選定字元線WL及未選定字元線WL的電壓可為所判定的電壓，或基於開關裝置TR的臨限電壓。
感測放大器3可取決於自行解碼器4解碼的位址而感測、放大以及輸出選定位元線BL與參考位元線之間的電壓差。
行解碼器4可在感測放大器3與外部裝置(例如，記憶體控制器)之間提供資料傳輸路徑。行解碼器4可解碼外部輸入位址且選擇位元線BL中的一者。
控制邏輯5可產生用於控制將資料寫入及/或讀取至記憶體單元陣列1中的操作的控制信號。
圖2為示意性地示出根據本發明概念的各種實例實施例的半導體記憶體裝置的透視圖。圖3為根據本發明概念的各種實例實施例的半導體記憶體裝置的平面圖。圖4A為根據本發明概念的各種實例實施例的半導體記憶體裝置的橫截面圖，且為沿著圖3的線A-A'及線B-B'截取的橫截面圖。圖4B為根據本發明概念的各種實例實施例的半導體記憶體裝置的橫截面圖，且為沿著圖3的線C-C'及線D-D'截取的橫截面圖。圖4C為根據本發明概念的各種實例實施例的半導體記憶體裝置的橫截面圖，且為沿著圖3的線E-E'截取的橫截面圖。圖5A、圖5B以及圖5C為圖4C的部分「P」的放大圖。
參考圖2、圖3、圖4A、圖4B以及圖4C，電容器CAP可設置於覆蓋半導體基底100的下部絕緣層101上。詳言之，平板導電層PE可置放或安置於下部絕緣層101上。平板導電層PE可具有在第一方向D1及與第一方向D1相交的第二方向D2上延伸的平板形狀。此處，第一方向D1及第二方向D2可平行於半導體基底100的頂部表面。平板導電層PE可包含例如或包含摻雜多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。平板導電層PE可由例如Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合形成或包含上述者，但不限於此。
諸如電容器CAP的多個記憶體元件可安置於平板導電層PE上。電容器CAP可通常連接至平板導電層PE。
詳言之，下部模具層111可安置於平板導電層PE上，且 下部模具層111可具有以二維方式配置的多個孔。下部模具層111可由例如高密度電漿(high-density plasma；HDP)氧化層、正矽酸四乙酯(TetraEthylOrthoSilicate；TEOS)、電漿增強型正矽酸四乙酯(Plasma Enhanced TetraEthylOrthoSilicate；PE-TEOS)、O3-正矽酸四乙酯(O3-Tetra Ethyl Ortho Silicate；O3-TEOS)、未摻雜矽酸鹽玻璃(Undoped Silicate Glass；USG)、磷矽酸鹽玻璃(PhosphoSilicate Glass；PSG)、硼矽酸鹽玻璃(Borosilicate Glass；BSG)、硼磷矽酸鹽玻璃(BoroPhosphoSilicate Glass；BPSG)、氟矽酸鹽玻璃(Fluoride Silicate Glass；FSG)、旋塗式玻璃(Spin On Glass；SOG)、東燃矽氮烷(Tonen SilaZene；TOSZ)或其組合形成或包含上述者。
電容器CAP可設置於下部模具層111的孔中。電容器CAP中的各者可包含第一電極EL1、第一電極EL1上的第二電極EL2以及第一電極EL1與第二電極EL2之間的電容器介電層CIL。
詳言之，多個第一電極EL1可穿過下部模具層111且安置於平板導電層PE上，且第一電極EL1可通常連接至平板導電層PE。第一電極EL1中的各者可包含平板導電層PE上的水平部分及自水平部分豎直延伸的側壁部分。舉例而言，第一電極EL1中的各者可具有圓柱形狀或稜柱形狀或管形狀或楔形圓柱形狀。
第一電極EL1可在第一方向D1及第二方向D2上配置於平板導電層PE上。第一電極EL1可在第一方向D1上以規則間隔彼此間隔開，且可在第二方向D2上以規則間隔彼此間隔開。舉例而言，第一電極EL1可以矩陣方式配置於平板導電層PE上，諸如但不限於矩形或正方形矩陣，或蜂巢或六邊形或規則六邊形矩陣。
電容器介電層CIL可覆蓋具有均勻厚度的第一電極EL1的內壁。電容器介電層CIL可包含選自由例如以下各者組成(或包含以下各者)的組合的任何單層：金屬氧化物，諸如HfO2、ZrO2、Al2O3、La2O3、Ta2O3以及TiO2；及鈣鈦礦結構化介電材料，諸如SrTiO3(STO)、(Ba,Sr)TiO3(BST)、BaTiO3、PZT、PLZT，或此等層的組合。
第二電極EL2可分別填充(例如共形地填充)其中形成有電容器介電層CIL的第一電極EL1的內部。第二電極EL2中的各者可具有柱或稜柱形狀。如同第一電極EL1，第二電極EL2可以矩陣方式配置於平面圖中。第二電極EL2可包含與第一電極EL1的材料相同的金屬材料；然而，實例實施例不限於此。
第一電極EL1及第二電極EL2可包含例如耐火金屬層(諸如，鈷、鈦、鎳、鎢以及鉬中的一或多者)及/或金屬氮化物層(諸如，氮化鈦層(TiN)、氮化鈦矽層(TiSiN)、氮化鈦鋁層(TiAlN)、氮化鉭層(TaN)、氮化鉭矽層(TaSiN)、氮化鉭鋁層(TaAlN)以及氮化鎢層(WN))。
第一層間絕緣層121可安置於下部模具層111上及電容器CAP上，且第一蝕刻終止層123可安置於第一層間絕緣層121上。第一蝕刻終止層123可由相對於第一層間絕緣層121具有蝕刻選擇性(例如，較慢蝕刻速率)的絕緣材料形成，且可比第一層間絕緣層121更薄。
第一層間絕緣層121可包含氧化矽層及低k層中的至少一者。第一蝕刻終止層123可包含例如氧化矽層、氮化矽層、氮氧化矽層或低k層中的至少一者。
下部接觸圖案BC可穿過第一層間絕緣層121及第一蝕刻終止層123以分別連接至電容器CAP的第二電極EL2。舉例而言，下部接觸圖案BC可分別與第二電極EL2的頂部表面接觸。在平面圖中，下部接觸圖案BC可以諸如矩形或正方形矩陣方式，或三角形或蜂巢矩陣方式的矩陣方式配置。下部接觸圖案BC可包含摻雜半導體材料(例如，摻雜矽及/或摻雜鍺等)、導電金屬氮化物(例如，氮化鈦及/或氮化鉭等)、金屬(例如，鎢、鈦、鉭等中的一或多者)以及金屬半導體化合物(例如，矽化鎢、矽化鈷、矽化鈦等中的一或多者)中的一者。
主動圖案AP可安置於第一蝕刻終止層123上以彼此間隔開。主動圖案AP中的各者可在平行於半導體基底100的頂部表面的方向上具有縱軸，且各主動圖案AP的縱軸可在相對於彼此交叉的第一方向D1及第二方向D2的對角線方向上延伸。主動圖案AP中的各者可在第一蝕刻終止層123上具有桿形狀。主動圖案AP中的各者可在第一蝕刻終止層123上具有某一高度，沿著縱軸具有某一長度，且沿著短軸具有某一寬度。各主動圖案AP的寬度可小於下部接觸圖案BC的寬度。舉例而言，主動圖案AP可在對角線方向上具有縱軸且以鋸齒形方式配置，但本發明概念不限於此，且主動圖案AP的形狀及配置可經不同地修改。
主動圖案AP可由半導體材料形成，例如，諸如矽(Si)、鍺(Ge)、矽鍺(SiGe)、氧化銦鎵鋅(indium gallium zinc oxide；IGZO)或二維半導體材料中的一或多者的半導體材料。
主動圖案AP中的各者可與一對下部接觸圖案BC接觸。各主動圖案AP的第一端及第二端可與下部接觸圖案BC的頂部表 面接觸，且各主動圖案AP的中心部分可安置於在第一方向D1上彼此鄰近的兩個下部接觸圖案BC之間。
詳言之，參考圖4C及圖5A，主動圖案AP中的各者可包含：共同源極區SR；汲極區DR，與共同源極區SR間隔開以設置於共同源極區SR的兩端處；以及通道區CHR，設置於共同源極區SR與各汲極區DR之間。汲極區DR可與下部接觸圖案BC的部分接觸。舉例而言，各主動圖案AP的底部表面的一部分可直接與下部接觸圖案BC接觸。共同源極區SR可與上部接觸圖案DC的部分接觸。舉例而言，各主動圖案AP的頂部表面的一部分可與上部接觸圖案DC接觸。
返回參考圖4A、圖4B以及圖4C，具有與主動圖案AP相同的形狀的遮罩圖案MP可安置於主動圖案AP上。遮罩圖案MP可由絕緣材料形成，且可包含例如氧化矽層、氮化矽層或氮氧化矽層中的一或多者。作為另一實例，可省略遮罩圖案MP，且鐵電層Gox及/或閘極介電層可覆蓋主動圖案AP的頂部表面。
字元線WL可跨越第一蝕刻終止層123上的主動圖案AP在第一方向D1上延伸。根據各種實例實施例，一對字元線WL可設置於各主動圖案AP上。
字元線WL可在第一方向D1上延伸，同時圍封主動圖案AP的兩個側壁及遮罩圖案MP的頂部表面。另外，字元線WL中的各者可在主動圖案AP上具有第一厚度及在第一蝕刻終止層123上大於第一厚度的第二厚度。字元線WL的頂部表面可定位於比遮罩圖案MP的頂部表面更高的層級處。
字元線WL可包含例如摻雜多晶矽、金屬、導電金屬氮 化物、導電金屬矽化物、導電金屬氧化物或其組合。字元線WL可由摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合形成，但不限於此。字元線WL可包含單層或多層的前述材料。在一些實例實施例中，字元線WL可包含二維半導體材料，例如，二維半導體材料可包含石墨烯、碳奈米管或其組合。
鐵電層Gox可安置於字元線WL與主動圖案AP之間以及字元線WL與第一蝕刻終止層123之間。參考圖4A及圖5A，鐵電層Gox可在主動圖案AP的側壁上以及在遮罩圖案MP的頂部表面上具有均勻厚度。
根據各種實例實施例，鐵電層Gox可由在不施加外部電場的狀態下具有自發電極化(例如，自發偶極子)的鐵電材料形成。替代地或另外，鐵電材料可具有相對於電壓變化的極化值的滯後特性。舉例而言，鐵電材料可在特定操作中具有負電容，且可減小歸因於所述特性的電晶體的亞臨限擺動值。因此，在電晶體中，可減小斷開電流(例如，洩漏電流)，及/或可減小閘極電壓。因此，可減小電晶體的備用功率及/或操作功率。
鐵電層Gox可包含例如HfO2、摻雜Si的HfO2(HfSiO2)、摻雜Al的HfO2(HfAlO2)、HfSiON、HfZnO、HfZrO2、ZrO2、ZrSiO2、HfZrSiO2、ZrSiON、LaAlO2或HfDyO2、HfScO2。
鐵電層Gox的材料性質可能受鐵電材料的晶體相影響。在各種實例實施例中，鐵電層Gox可在其中執行高溫熱製程的電容器的形成之後形成，且因此鐵電層Gox的熱預算可減小，且鐵 電層Gox的材料性質的變化可減小或最小化。在各種實例實施例中，藉由使字元線WL及位元線BL位於電容器CAP上方或其之上，可減小影響鐵電層Gox的熱預算。半導體裝置可為或可包含多個一電晶體一電容器(one transistor,one capacitor；1T1C)記憶體單元，其中位元線BL及/或字元線WL位於電容器CAP之上或其上方。電容器CAP可不作為深溝槽埋入基底100中，但可在基底100的頂部上。
同時，參考圖4A、圖4B、圖4C以及圖5B，閘極介電層Gox1可插入於主動圖案AP的側壁與鐵電層Gox2之間以及遮罩圖案MP的頂部表面與鐵電層Gox2之間。閘極介電層Gox1可由氧化矽層、氮氧化矽層、具有比氧化矽層的介電常數更高的介電常數的高k介電層或其組合中的一或多者形成。
作為另一實例，參考圖4A、圖4B、圖4C以及圖5C，鐵電層Gox2可安置於字元線WL與主動圖案AP之間，且閘極介電層Gox1可安置於鐵電層Gox2與主動圖案AP之間。另外，中間電極GE可安置於閘極介電層Gox1與鐵電層Gox2之間。中間電極GE可包含例如摻雜半導體材料(例如，摻雜矽、摻雜鍺等)、導電金屬氮化物(例如，氮化鈦、氮化鉭等)、金屬(例如，鎢、鈦、鉭等)以及金屬半導體化合物(例如，矽化鎢、矽化鈷、矽化鈦等)中的一或多者。如上文所描述，鐵電層Gox2可安置於字元線WL與中間電極GE之間，且因此可進一步改良包含鐵電層Gox2的電晶體的操作特性。
第二層間絕緣層131可填充在第一蝕刻終止層123上的字元線WL之間。第二層間絕緣層131的頂部表面可定位於與字 元線WL的頂部表面實質上相同的層級處或比字元線WL的頂部表面更低的層級處。第二層間絕緣層131可覆蓋遮罩圖案MP的頂部表面。
第二蝕刻終止層133可安置於第二層間絕緣層131上，且第二蝕刻終止層133可覆蓋字元線WL的頂部表面。第二蝕刻終止層133可由與第二層間絕緣層131的絕緣材料不同的絕緣材料形成或包含所述絕緣材料。
上部接觸圖案DC可在一對字元線WL之間與各主動圖案AP的頂部表面接觸。舉例而言，上部接觸圖案DC可連接至各主動圖案AP的共同源極區。上部接觸圖案DC可穿透第二蝕刻終止層133及第二層間絕緣層131。上部接觸圖案DC可在平面圖中以鋸齒形方式配置。上部接觸圖案DC的寬度可大於各主動圖案AP的寬度。上部接觸圖案DC可包含摻雜半導體材料(例如，摻雜矽及/或摻雜鍺等)、導電金屬氮化物(例如，氮化鈦及/或氮化鉭等)、金屬(例如，鎢、鈦、鉭等中的一或多者)以及金屬半導體化合物(例如，矽化鎢、矽化鈷、矽化鈦等中的一或多者)。
第三層間絕緣層141及第三蝕刻終止層143可依序堆疊於第二蝕刻終止層133上。
位元線接觸插塞PLG可穿過第三蝕刻終止層143及第三層間絕緣層141以連接至上部接觸圖案DC。
位元線BL可安置或配置於第三蝕刻終止層143上。舉例而言，位元線BL可定位於比電容器CAP及字元線WL距半導體基底100的頂部表面更高的層級處。位元線BL可在第三蝕刻終止層143上跨越主動圖案AP及字元線WL在第二方向D2上延伸。 位元線BL可分別與在第二方向D2上配置的位元線接觸插塞PLG的頂部表面接觸。位元線BL可具有比字元線WL的線寬度更小的線寬度。
位元線BL可包含例如金屬層(諸如，銅、鋁、鈷、鈦、鎳、鎢、鉭以及鉬中的一或多者)及金屬氮化物層(諸如，氮化鈦層(TiN)、氮化鈦矽層(TiSiN)、氮化鈦鋁層(TiAlN)、氮化鉭層(TaN)、氮化鉭矽層(TaSiN)、氮化鉭鋁層(TaAlN)以及氮化鎢層(WN)中的一或多者)。
屏蔽線SH可分別設置於彼此鄰近的位元線BL之間。屏蔽線SH可與位元線BL平行地在第一方向D1上延伸。屏蔽線SH可與位元線BL水平地間隔開以設置於第四層間絕緣層151中。屏蔽線SH可包含導電材料，諸如金屬。舉例而言，在操作期間，接地電壓可施加至屏蔽線SH，且屏蔽線SH可減小位元線BL之間的耦接電容。
圖6為根據本發明概念的各種實例實施例的半導體記憶體裝置的橫截面圖。
參考圖6，半導體記憶體裝置可包含：單元陣列結構CS，包含第一接合墊BP1；及周邊電路結構PS，包含接合至第一接合墊BP1的第二接合墊BP2。
詳言之，單元陣列結構CS可在第一半導體基底100上包含：資料儲存層，包含電容器CAP；開關元件層，包含電晶體；以及配線層，包含位元線，如參考圖2所描述。
單元陣列結構CS包含與參考圖4A、圖4B以及圖4C所描述的半導體記憶體裝置實質上相同的組件，且將省略對相同組 件的描述。
第一接合墊BP1可設置於單元陣列結構CS的最上部層上。單元陣列結構CS的位元線BL可分別經由單元金屬結構CMP電連接至第一接合墊BP1。單元金屬結構CMP可包含豎直堆疊且彼此連接的至少兩個或大於兩個金屬圖案，及連接金屬圖案的金屬插塞。單元金屬結構CMP可安置於上部絕緣層161及上部絕緣層171中。第一接合墊BP1可安置於最上部絕緣層181中。第一接合墊BP1可包含例如銅(Cu)、鋁(Al)、鎳(Ni)、鈷(Co)、鎢(W)、鈦(Ti)、錫(Sn)或其合金。
周邊電路結構PS可包含形成於第二半導體基底200上的核心及周邊電路PTR。核心及周邊電路PTR可包含參考圖1所描述的列解碼器及行解碼器(圖1中的列解碼器2及行解碼器4)、感測放大器(圖1中的感測放大器3)以及控制邏輯(圖1中的控制邏輯5)。
周邊電路結構PS可包含堆疊於第二半導體基底200上的周邊絕緣層210，及安置於最上部周邊絕緣層220中的第二接合墊BP2。第二接合墊BP2可具有與第一接合墊BP1實質上相同的大小及配置。第二接合墊BP2可或可不包含與第一接合墊BP1相同的金屬材料。第二接合墊BP2可包含例如銅(Cu)、鋁(Al)、鎳(Ni)、鈷(Co)、鎢(W)、鈦(Ti)、錫(Sn)或其合金。
第二接合墊BP2可經由設置於周邊絕緣層210中的周邊金屬結構電連接至核心及周邊電路PTR。周邊金屬結構可包含豎直堆疊且彼此連接的至少兩個或大於兩個金屬圖案，及連接金屬圖案的金屬插塞。
在包含記憶體單元的單元陣列結構CS形成於第一半導體基底100上且包含核心及周邊電路PTR的周邊電路結構PS形成於不同於第一半導體基底100的第二半導體基底200上之後，根據本發明概念的各種實例實施例的半導體記憶體裝置可藉由以接合方法將第一半導體基底100及第二半導體基底200彼此連接而形成。舉例而言，單元陣列結構CS的第一接合墊BP1及周邊電路結構PS的第二接合墊BP2可藉由接合方法彼此電性地及實體地連接。舉例而言，第一接合墊BP1可與第二接合墊BP2直接接觸。
圖7A、圖8A、圖9A、圖10A、圖11A以及圖12A為示出製造或製作根據本發明概念的各種實施例的半導體記憶體裝置的方法的平面圖。圖7B、圖8B、圖9B、圖10B、圖11B以及圖12B為示出製造根據本發明概念的各種實施例的半導體記憶體裝置的方法的橫截面圖，且為沿著圖7A至圖12A的線A-A'及線B-B'截取的橫截面圖。
參考圖7A及圖7B，下部絕緣層101及平板導電層PE可依序堆疊於半導體基底100上。
平板導電層PE可覆蓋下部絕緣層101的頂部表面。平板導電層PE可具有在第一方向D1及第二方向D2上延伸的平板形狀。平板導電層PE可包含例如摻雜多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。平板導電層PE可由例如Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合形成，但不限於此。可使用諸如化學 氣相沈積(chemical vapor deposition；CVD)及/或物理氣相沈積(physical vapor deposition；PVD)的沈積製程形成平板導電層PE。
可形成包含依序堆疊於平板導電層PE上的下部模具層111及下部支撐層113的模具結構。
下部模具層111可由例如氧化矽層及/或氮氧化矽層形成。可使用諸如化學氣相沈積(CVD)及/或物理氣相沈積(PVD)的沈積製程形成下部模具層111。下部支撐層113可由相對於下部模具層111具有蝕刻選擇性(例如，更慢蝕刻速率)的材料形成。在一些實例實施例中，下部支撐層113可使用SiN、SiCN、TaO以及TiO2中的一或多者形成。在一些實例實施例中，可省略下部支撐層113。
在形成模具結構之後，可藉由圖案化模具結構而形成開口OP。開口OP可暴露平板導電層PE。開口OP的形成可藉由在下部支撐層113上形成具有開口的遮罩圖案(未繪示)且使用遮罩圖案非等向性地蝕刻下部支撐層113及下部模具層111而形成。開口OP可形成為在第一方向D1及第二方向D2上以規則間隔彼此間隔開。
參考圖8A及圖8B，電容器CAP可在開口OP中形成為資料儲存裝置。詳言之，形成電容器CAP可包含在開口OP中形成第一電極EL1、形成共形地覆蓋第一電極EL1的內壁的電容器介電層CIL，以及在其中形成有電容器介電層CIL的開口中形成第二電極EL2。
此處，第一電極EL1的形成可包含沈積具有均勻厚度的第一電極層以覆蓋其中形成有開口的模具結構的表面、在第一電 極層上沈積具有均勻厚度的電容器介電層、形成第二電極層以填充其中沈積有第一電極層及電容器介電層的開口，以及依序地蝕刻第二電極層、電容器介電層以及第一電極層以暴露模具層111的頂部表面。
可使用具有良好或極佳階梯覆蓋性質的層形成技術(諸如化學氣相沈積(CVD)、物理氣相沈積(PVD)或原子層沈積(atomic layer deposition；ALD)中的一或多者)來形成第一電極層、電容器介電層CIL以及第二電極層。
電容器介電層CIL可由高介電材料形成，且可包含選自由以下各者組成的群的單層：介電材料，例如金屬氧化物，諸如HfO2、ZrO2、Al2O3、La2O3、Ta2O3以及TiO2；及鈣鈦礦結構化介電材料，諸如SrTiO3(STO)、(Ba,Sr)TiO3(BST)、BaTiO3、PZT、PLZT或此等層的組合。
第一電極EL1及第二電極EL2可包含例如高熔點金屬層(諸如鈷、鈦、鎳、鎢以及鉬中的一或多者)及/或金屬氮化物層(諸如氮化鈦層(TiN)、氮化鈦矽層(TiSiN)、氮化鈦鋁層(TiAlN)、氮化鉭層(TaN)、氮化鉭矽層(TaSiN)、氮化鉭鋁層(TaAlN)以及氮化鎢層(WN)。
根據各種實例實施例，熱處理製程可在高溫下執行以在形成電容器時增加電容。
參考圖9A及圖9B，第一層間絕緣層121及第一蝕刻終止層123可依序形成於下部模具層111上。第一層間絕緣層121可覆蓋第一電極EL1的頂部表面、第二電極EL2的頂部表面以及電容器介電層CIL的頂部表面。
隨後，下部接觸圖案BC可經由第一層間絕緣層121及第一蝕刻終止層123形成且分別連接至第二電極EL2。下部接觸圖案BC可具有例如矩形、正方形、圓形或橢圓形形狀。下部接觸圖案BC可分別與第二電極EL2的部分接觸。下部接觸圖案BC可安置為在第一方向D1及第二方向D2上彼此間隔開。
形成下部接觸圖案BC可包含形成穿透第一層間絕緣層121的接觸孔以分別暴露第二電極EL2、沈積填充接觸孔的導電層，以及蝕刻導電層以暴露第一蝕刻終止層123。
作為實例，儘管已描述在形成層間絕緣層121之後形成下部接觸圖案BC，但本發明概念不限於此，且在形成下部接觸圖案BC之後，可形成層間絕緣層121。
參考圖10A及圖10B，主動圖案AP及遮罩圖案MP可形成於第一蝕刻終止層123上。
主動圖案AP可在層間絕緣層121上以鰭形狀形成。主動圖案AP可具有矩形形狀(或桿形狀)，且可在第一方向D1及與第一方向D1交叉的第二方向D2上以二維方式配置。主動圖案AP可在平面圖中以鋸齒形方式配置，且可在相對於第一方向D1及第二方向D2的對角線方向上具有縱軸。作為實例，已描述主動圖案AP在對角線方向上具有縱軸且以鋸齒形方式配置，但本發明概念不限於此。主動圖案AP的形狀及/或配置可經不同地修改。
主動圖案AP中的各者可與一對下部接觸圖案BC接觸。各主動圖案AP的兩端可與下部接觸圖案BC的頂部表面接觸，且主動圖案AP的中心部分可安置於彼此鄰近的下部接觸圖案BC之間。
形成主動圖案AP可包含在第一蝕刻終止層123上形成主動層、在主動層上形成遮罩圖案MP，以及使用硬遮罩圖案MP作為蝕刻遮罩而非等向性地蝕刻主動層以暴露第一蝕刻終止層123。此處，可使用物理氣相沈積(PVD)、熱化學氣相沈積(熱CVD)、低壓化學氣相沈積(low pressure chemical vapor deposition；LP-CVD)、電漿增強型化學氣相沈積(plasma enhanced chemical vapor deposition；PE-CVD)或原子層沈積(ALD)技術中的至少一者形成主動層。主動圖案AP可包含半導體材料，例如矽、鍺、矽鍺或氧化物半導體。
參考圖11A及圖11B，覆蓋主動圖案AP的第二層間絕緣層131可形成於第一蝕刻終止層123上。
隨後，在第一方向D1上延伸的鐵電層Gox及字元線WL可形成於第二層間絕緣層131中。形成字元線WL可包含藉由圖案化第二層間絕緣層131而形成在第一方向D1上延伸的溝槽、依序在溝槽中沈積鐵電層Gox及閘極導電層，以及依序非等向性地蝕刻鐵電層Gox及閘極導電層以暴露第二層間絕緣層131的頂部表面。此處，一對溝槽可與各主動圖案AP交叉，且溝槽可暴露主動圖案AP的通道區的側壁及遮罩圖案MP的頂部表面。
可使用物理氣相沈積(PVD)、熱化學氣相沈積(熱CVD)、低壓化學氣相沈積(LP-CVD)、電漿增強型化學氣相沈積(PE-CVD)或原子層沈積(ALD)技術中的至少一者形成鐵電層Gox及閘極導電層。鐵電層Gox可包含具有負電容特性的鐵電材料，且閘極導電層可包含金屬材料。
鐵電層Gox可覆蓋具有實質上均勻厚度的主動圖案AP 的側壁及頂部表面兩者。閘極導電層可完全地填充其中形成有鐵電層Gox的溝槽。
在形成字元線WL之後，第二蝕刻終止層133可形成於第二層間絕緣層131上。第二蝕刻終止層133可覆蓋第二層間絕緣層131的頂部表面及字元線WL的頂部表面。第二蝕刻終止層133可由與第二層間絕緣層131的絕緣材料不同的絕緣材料形成。
參考圖12A及圖12B，可形成穿透第二層間絕緣層131及第二蝕刻終止層133的上部接觸圖案DC。形成上部接觸圖案DC可包含在第二蝕刻終止層133上形成遮罩圖案(未繪示)、非等向性地蝕刻第二蝕刻終止層133及第二層間絕緣層131以形成暴露主動圖案AP的中心部分的接觸孔、沈積填充接觸孔的導電層，以及藉由非等向性地蝕刻導電層而暴露第二蝕刻終止層133。
上部接觸圖案DC可分別與主動圖案AP的中心部分的頂部表面接觸。上部接觸圖案DC中的各者可安置於各主動圖案AP上彼此鄰近的一對字元線WL之間。
隨後，返回參考圖4A、圖4B以及圖4C，第三層間絕緣層141及第三蝕刻終止層143可依序堆疊於第二蝕刻終止層133上。
接觸孔可經由第三蝕刻終止層143及第三層間絕緣層141形成以暴露上部接觸圖案DC，且導電材料可埋入接觸孔中以形成位元線接觸插塞PLG。
此後，第四層間絕緣層151可形成於第三蝕刻終止層143上，且位元線BL及屏蔽線SH可使用金屬鑲嵌製程形成於層間絕緣層151中。舉例而言，在第二方向D2上延伸的溝槽可藉由圖案 化第四層間絕緣層151形成，且可用金屬材料填充以形成位元線BL及屏蔽線SH。
根據本發明概念的各種實例實施例，記憶體單元的電晶體可包含具有負電容特性的鐵電層，且因此可減小電晶體的亞臨限擺動值。因此，在電晶體中，可減小斷開電流(例如，洩漏電流)，及/或可減小閘極電壓。因此，可減小電晶體的備用功率及/或操作功率。
替代地或另外，包含鐵電層的電晶體可在其中執行高溫熱製程的電容器的形成之後形成，且因此鐵電層的熱預算可減小，及/或鐵電層的材料性質的變化可減小或最小化。
當術語「約」或「實質上」在本說明書中結合數值使用時，意欲相關聯數值包含圍繞所陳述數值的製造或操作容限(例如，±10%)。此外，當字語「總體上」及「實質上」與幾何形狀結合使用時，意欲不要求幾何形狀的精確度，但形狀的寬容度在本揭露的範疇內。此外，當字語「總體上」及「實質上」與材料組合物結合使用時，意欲不要求材料的準確度，但材料的寬容度在本揭露的範疇內。
此外，無論數值或形狀是否修飾為「約」或「實質上」，應理解，此等值及形狀應視為包含圍繞所陳述數值或形狀的製造或操作容限(例如，±10%)。因此，雖然在實例實施例的描述中使用術語「相同」、「等同」或「相等」，但應理解，可能存在一些不精確。因此，當一個元件或一個數值稱為與另一元件相同或等於另一數值時，應理解，元件或數值在所要製造或操作容限範圍內(例如，±10%)與另一元件或另一數值相同。
雖然已特別地繪示及描述本發明概念的各種實例實施例，但所屬領域中具有通常知識者將理解，可在不脫離所附申請專利範圍的精神及範疇的情況下對其作出形式及細節上的變化。此外，實例實施例未必為互斥的。舉例而言，一些實例實施例可包含參考一或多個圖式所描述的一或多個特徵，且亦可包含參考一或多個其他圖式所描述的一或多個其他特徵。
100:半導體基底
101:下部絕緣層
111:下部模具層
121:第一層間絕緣層
123:第一蝕刻終止層
131:第二層間絕緣層
133:第二蝕刻終止層
141:第三層間絕緣層
143:第三蝕刻終止層
151:第四層間絕緣層
161、171:上部絕緣層
181:最上部絕緣層
200:第二半導體基底
210:周邊絕緣層
220:最上部周邊絕緣層
AP:主動圖案
BC:下部接觸圖案
BL:位元線
BP1:第一接合墊
BP2:第二接合墊
CAP:電容器
CIL:電容器介電層
CMP:單元金屬結構
CS:單元陣列結構
DC:上部接觸圖案
EL1:第一電極
EL2:第二電極
MP:遮罩圖案
PE:平板導電層
PLG:位元線接觸插塞
PS:周邊電路結構
PTR:核心及周邊電路
SH:屏蔽線

Claims (20)

  1. 一種半導體記憶體裝置，包括： 半導體基底； 資料儲存層，包含配置於所述半導體基底上的電容器； 開關元件層，位於所述資料儲存層上且包含連接至所述電容器中的各別者的電晶體；以及 配線層，位於所述開關元件層上且包含連接至所述電晶體中的各別者的位元線， 其中各別所述電晶體包含主動圖案、與所述主動圖案交叉以使得字元線包圍所述主動圖案的第一側壁、第二側壁以及頂部表面的字元線，以及位於所述字元線與所述主動圖案之間的鐵電層。
  2. 如請求項1所述的半導體記憶體裝置，其中 所述字元線在平行於所述半導體基底的頂部表面的第一方向上延伸， 所述位元線在平行於所述半導體基底的所述頂部表面且與所述第一方向相交的第二方向上延伸，以及 所述主動圖案在平行於所述半導體基底的所述頂部表面且與所述第一方向及所述第二方向相交的第三方向上具有縱軸。
  3. 如請求項1所述的半導體記憶體裝置，更包括： 屏蔽線，位於所述位元線之間的區中。
  4. 如請求項1所述的半導體記憶體裝置，更包括： 下部接觸圖案，在所述字元線的一側處接觸所述主動圖案的底部表面；以及 上部接觸圖案，在所述字元線的相對側處接觸所述主動圖案的頂部表面。
  5. 如請求項4所述的半導體記憶體裝置，其中 所述電容器中的一者連接至所述下部接觸圖案，以及 所述位元線中的一者連接至所述上部接觸圖案。
  6. 如請求項1所述的半導體記憶體裝置，其中所述電容器包含： 平板電極，位於所述半導體基底上； 第一電極，以二維方式配置於所述平板電極上； 第二電極，位於所述第一電極上；以及 電容器介電層，分別位於所述第一電極與所述第二電極之間。
  7. 如請求項6所述的半導體記憶體裝置，其中所述第一電極中的各者包含接觸所述平板電極的底部部分及自所述底部部分豎直延伸的側壁部分。
  8. 如請求項1所述的半導體記憶體裝置，其中所述鐵電層包含HfO 2、摻雜Si的HfO 2（HfSiO 2）、摻雜Al的HfO 2（HfAlO 2）、HfSiON、HfZnO、HfZrO 2、ZrO 2、ZrSiO 2、HfZrSiO 2、ZrSiON、LaAlO 2、HfDyO 2或HfScO 2中的至少一者。
  9. 如請求項1所述的半導體記憶體裝置，更包括： 閘極介電層，位於所述鐵電層與所述主動圖案之間。
  10. 如請求項1所述的半導體記憶體裝置，更包括： 閘極介電層，位於所述鐵電層與所述主動圖案之間；以及 子閘極電極，位於所述鐵電層與所述閘極介電層之間。
  11. 一種半導體記憶體裝置，包括： 平板電極，位於半導體基底上； 第一電極，以二維方式配置於所述平板電極上； 第二電極，位於所述第一電極上； 電容器介電層，分別位於所述第一電極與所述第二電極之間； 主動圖案，具有平行於所述半導體基底的頂部表面的縱軸且連接至所述第二電極中的一者； 字元線，與所述主動圖案交叉； 鐵電層，位於所述字元線與所述主動圖案之間；以及 位元線，與所述字元線交叉且連接至所述主動圖案。
  12. 如請求項11所述的半導體記憶體裝置，其中 所述字元線在平行於所述半導體基底的所述頂部表面的第一方向上延伸， 所述位元線在平行於所述半導體基底的所述頂部表面且垂直於所述第一方向的第二方向上延伸，以及 所述第一電極在所述第一方向上彼此間隔相同第一距離，且在所述第二方向上彼此間隔相同第二距離。
  13. 如請求項11所述的半導體記憶體裝置，更包括： 屏蔽線，平行於所述位元線延伸且位於與所述位元線相同的層級處。
  14. 如請求項11所述的半導體記憶體裝置，其中所述第一電極中的各者包含接觸所述平板電極的底部部分及自所述底部部分豎直延伸的側壁部分。
  15. 如請求項11所述的半導體記憶體裝置，其中所述字元線與所述主動圖案的兩個側壁交叉。
  16. 如請求項11所述的半導體記憶體裝置，更包括： 下部接觸圖案，在所述字元線的一側處將所述第二電極中的一者連接至所述主動圖案；以及 上部接觸圖案，在所述字元線的相對側處將所述主動圖案連接至所述位元線。
  17. 如請求項16所述的半導體記憶體裝置，其中所述主動圖案的寬度小於所述上部接觸圖案的寬度且小於所述下部接觸圖案的寬度。
  18. 一種半導體記憶體裝置，包括： 平板電極，位於半導體基底上； 第一電極，位於模具層中，覆蓋所述平板電極且連接至所述平板電極； 第二電極，位於所述第一電極上； 電容器介電層，分別位於所述第一電極與所述第二電極之間； 下部接觸圖案，穿過在所述模具層上覆蓋所述第一電極及所述第二電極的第一層間絕緣層，所述下部接觸圖案分別連接至所述第二電極； 主動圖案，位於所述第一層間絕緣層上且具有平行於所述半導體基底的頂部表面的縱軸，所述主動圖案中的各者連接至第一對所述下部接觸圖案； 字元線，在第一方向上延伸且與所述第一層間絕緣層上的所述主動圖案交叉； 鐵電層，位於所述字元線與所述主動圖案之間； 上部接觸圖案，在所述字元線之間連接至所述主動圖案； 位元線，在第二方向上延伸且與所述字元線交叉，所述位元線連接至所述上部接觸圖案；以及 屏蔽線，在所述第二方向上延伸且分別設置於所述位元線之間的區中。
  19. 如請求項18所述的半導體記憶體裝置，其中所述下部接觸圖案與所述第二電極的頂部表面接觸。
  20. 如請求項18所述的半導體記憶體裝置，其中所述第一電極在所述第一方向上彼此間隔相同第一距離，且在所述第二方向上彼此間隔相同第二距離。
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