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CN120600066A - 半导体装置 - Google Patents

半导体装置

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Publication number
CN120600066A
CN120600066A CN202411393338.8A CN202411393338A CN120600066A CN 120600066 A CN120600066 A CN 120600066A CN 202411393338 A CN202411393338 A CN 202411393338A CN 120600066 A CN120600066 A CN 120600066A
Authority
CN
China
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pattern
contact
word line
bit line
electrically connected
Prior art date
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Pending
Application number
CN202411393338.8A
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Inventor
崔贤根
金锡来
金千培
朴台镇
林晟洙
张有娜
郑贤容
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
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Pending legal-status Critical Current

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Abstract

一种半导体装置可以包括：衬底，其包括单元阵列区域；数据存储图案，其位于单元阵列区域上并且在平行于衬底的顶表面的第一方向和第二方向上彼此间隔开；字线，其位于数据存储图案上，在第二方向上延伸，并且在第一方向上彼此间隔开；位线，其位于字线上以与字线交叉，在第一方向上延伸，并且在第二方向上彼此间隔开；绝缘图案，其位于位线上；位线接触件，其位于绝缘图案中并且分别电连接到位线；以及字线接触件，其在位线之间位于绝缘图案中并且分别电连接到字线。位线接触件和字线接触件可以在单元阵列区域上。

Description

半导体装置
相关申请的交叉引用
本专利申请要求于2024年3月5日在韩国知识产权局提交的韩国专利申请No.10-2024-0031511的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
本公开涉及一种半导体装置，并且具体地，涉及一种包括竖直沟道晶体管的半导体装置。
背景技术
随着半导体装置的尺寸缩小，开发能够增加半导体装置的集成密度并提高操作速度和产量的制造技术是有益的。因此，已经提出了具有竖直沟道晶体管的半导体装置，以增加半导体装置的集成密度并改善晶体管的电阻和电流驱动特性。
发明内容
本发明构思的实施例提供了一种具有减小的尺寸的半导体装置及其制造方法。
本发明构思的实施例提供了一种具有改善的电特性和可靠性特性的半导体装置。
根据本发明构思的实施例，半导体装置可以包括：衬底，其包括单元阵列区域；数据存储图案，其位于单元阵列区域上，并且在平行于衬底的顶表面并彼此交叉的第一方向和第二方向上彼此间隔开；
字线，其在数据存储图案上，在第二方向上延伸，并且在第一方向上彼此间隔开；位线，其位于字线上以与字线交叉，在第一方向上延伸，并且在第二方向上彼此间隔开；绝缘图案，其在位线上；位线接触件，其在绝缘图案中并分别电连接到位线；以及字线接触件，其在位线之间位于绝缘图案中，并且分别电连接到字线。位线接触件和字线接触件可以在单元阵列区域上。
根据本发明构思的实施例，半导体装置可以包括：衬底，其包括单元阵列区域；单元结构，其在衬底上；以及外围电路结构，其在单元结构上。单元结构可以包括：多个数据存储图案，该多个数据存储图案在水平方向上彼此间隔开；字线，其在数据存储图案上；位线，其在字线上以与字线交叉；位线接触件，其分别电连接到位线；字线接触件，其分别电连接到字线；以及单元接合焊盘，单元接合焊盘中的第一单元接合焊盘电连接到位线接触件，单元接合焊盘中的第二单元接合焊盘电连接到字线接触件。位线接触件和字线接触件可以在单元阵列区域上，并且外围电路结构可以通过单元接合焊盘电连接到单元结构。
根据本发明构思的实施例，半导体装置可以包括：衬底，其包括单元阵列区域；单元结构，其在衬底上；以及外围电路结构，其在单元结构上。单元结构可以包括：多个数据存储图案，该多个数据存储图案在水平方向上彼此间隔开；半导体图案，其在数据存储图案上并在垂直于衬底的顶表面的竖直方向上延伸；字线，其在多个数据存储图案上并与半导体图案相邻；栅极绝缘图案，其分别位于字线和半导体图案之间；位线，其位于字线上以与字线交叉，并且电连接到半导体图案；绝缘图案，其在位线上；屏蔽结构，其位于位线之间并延伸到绝缘图案上的区域；位线接触件，其位于屏蔽结构和绝缘图案中，并分别电连接到位线；字线接触件，其位于屏蔽结构和绝缘图案中，并分别电连接到字线；以及单元接合焊盘，单元接合焊盘中的第一单元接合焊盘电连接到位线接触件，单元接合焊盘中的第二单元接合焊盘电连接到字线接触件。位线接触件和字线接触件可以在单元阵列区域上，并且外围电路结构可以通过单元接合焊盘电连接至单元结构。
附图说明
图1是示出根据本发明构思的实施例的半导体装置的框图。
图2和图3是示意性地示出根据本发明构思的实施例的半导体装置的透视图。
图4是示出根据本发明构思的实施例的半导体装置的平面图。
图5A和图5B分别是沿着图4的线A-A'和B-B'截取的截面图。
图6A、图6B、图7A、图7B、图8A和图8B是示出根据本发明构思的实施例的半导体装置的截面图。
图9A、图10A、图11A、图12A和图13A是示出根据本发明构思的实施例的制造半导体装置的方法的截面图，并对应于图4的线A-A'。
图9B、图10B、图11B、图12B和图13B是示出根据本发明构思的实施例的制造半导体装置的方法的截面图，并对应于图4的线B-B'。
图14至图19是示出根据本发明构思的实施例的制造半导体装置的方法的截面图，并对应于图4的线A-A'。
图20A和图20B是示出根据本发明构思的实施例的半导体装置的截面图，并对应于图4的线A-A'。
图21A、图21B、图22A、图22B、图23A和图23B是示出根据本发明构思的实施例的半导体装置的截面图。
图24A、图24B、图25A、图25B、图26A、图26B、图27A和图27B是示出根据本发明构思的实施例的制造半导体装置的方法的示图。
具体实施方式
现在将参照附图更全面地描述本发明构思的示例实施例，在附图中示出了示例实施例。
图1是示出根据本发明构思的实施例的半导体装置的框图。
参照图1，半导体装置可以包括存储器单元阵列1、行解码器2、读出放大器3、列解码器4和控制逻辑5。
存储器单元阵列1可以包括二维或三维地布置的多个存储器单元MC。存储器单元MC中的每一个可以设置在字线WL和位线BL之间，并且连接到字线WL和位线BL，该字线WL和位线BL被设置为彼此交叉。
存储器单元MC中的每一个可以包括选择元件TR和数据存储元件DS。选择元件TR和数据存储元件DS可以彼此电连接。选择元件TR可以连接到字线WL和位线BL两者。换句话说，选择元件TR可以设置在字线WL和位线BL的交叉点处。
选择元件TR可以包括场效应晶体管。数据存储元件DS可以包括电容器、磁隧道结图案或可变电阻器。作为示例，选择元件TR可以是晶体管，该晶体管的栅极端子、源极端子和漏极端子分别连接到字线WL、位线BL和数据存储元件DS。
行解码器2可以被配置为对从外部(例如，从半导体装置的外部)输入的地址信息进行解码，并且基于经过解码的地址信息选择存储器单元阵列1的字线WL中的一条。由行解码器2解码的地址信息可以被提供给行驱动器(未示出)，并且在这种情况下，行驱动器可以响应于控制电路的控制而将相应的电压提供给字线WL中的所选的一条字线和字线WL中的未选字线。
读出放大器3可以被配置为读出、放大和输出位线BL中的一条位线BL和参考位线之间的电压差，其中位线BL中的所述一条位线BL基于由列解码器4解码的地址信息被选择。
列解码器4可以建立读出放大器3和外部装置(例如，存储器控制器)之间的数据传输路径。列解码器4可以被配置为对从外部(例如，从半导体装置的外部)输入的地址信息进行解码，并且基于经过解码的地址信息来选择位线BL中的一条位线BL。
控制逻辑5可以生成控制信号，该控制信号用于控制向存储器单元阵列1写入数据或从存储器单元阵列1读取数据的操作。
图2和图3是示意性地示出根据本发明构思的实施例的半导体装置的透视图。
参照图2和图3，半导体装置可以包括彼此连接的外围电路结构PS和单元结构CS。
外围电路结构PS可以包括形成在衬底SUB上的核心和外围电路。核心和外围电路可以包括参照图1描述的行解码器2和列解码器4、读出放大器3和控制逻辑5。
单元结构CS可以包括图1的存储器单元阵列1，在该存储器单元阵列1中图1的存储器单元MC二维或三维地布置。如上所述，图1的存储器单元MC中的每一个可以包括选择元件TR和数据存储元件DS。
在实施例中，图1的存储器单元MC中的每一个的选择元件TR可以包括竖直沟道晶体管(VCT)。竖直沟道晶体管可以具有沟道区域，该沟道区域的长度方向基本上法向(即，垂直)于衬底SUB的顶表面。图1的存储器单元MC中的每一个的数据存储元件DS可以包括电容器。
在图2的实施例中，外围电路结构PS可以设置在衬底SUB上，并且单元结构CS可以设置在外围电路结构PS上。
在图3的实施例中，外围电路结构PS可以设置在第一衬底SUB1上，并且单元结构CS可以设置在第二衬底SUB2上。第一衬底SUB1和第二衬底SUB2可以设置成彼此面对。
第一金属焊盘LMP可以设置在外围电路结构PS的最上部分中。第一金属焊盘LMP可以电连接到核心和外围电路(例如，图1的2、3、4和5)。
第二金属焊盘UMP可以设置在单元结构CS的最下部分中。第二金属焊盘UMP可以电连接至图1的存储器单元阵列1。第二金属焊盘UMP可以直接接合到外围电路结构PS的第一金属焊盘LMP(即，与外围电路结构PS的第一金属焊盘LMP直接接触)。
图4是示出根据本发明构思的实施例的半导体装置的平面图。图5A和图5B分别是沿着图4的线A-A'和B-B'截取的截面图。
参照图4、图5A和图5B，单元结构CS可以设置在包括单元阵列区域CAR的衬底100上。单元结构CS可以包括设置在衬底100的单元阵列区域CAR上的下绝缘层200。下绝缘层200可以沿第一方向D1和第二方向D2延伸。在本说明书中，第一方向D1和第二方向D2可以平行于衬底100的顶表面100a，并且可以彼此不平行。第一方向D1和第二方向D2可以被称为水平方向D1和D2。第三方向D3可以是垂直于衬底100的顶表面100a的竖直方向D3。第三方向D3可以被称为竖直方向D3。例如，第一方向D1、第二方向D2和第三方向D3可以彼此正交。
与附图中示出的不同，下绝缘层200可以由多个绝缘层构成。在实施例中，下绝缘层200可以由各种绝缘材料(例如，氧化硅、氮化硅、氮氧化硅和/或低k电介质材料)中的至少一种形成或包括各种绝缘材料(例如，氧化硅、氮化硅、氮氧化硅和/或低k电介质材料)中的至少一种。
数据存储图案DSP可以设置在下绝缘层200中和单元阵列区域CAR上。数据存储图案DSP可以沿第一方向D1和第二方向D2彼此间隔开。下绝缘层200可以在数据存储图案DSP上(例如，可以覆盖数据存储图案DSP)。下绝缘层200可以填充数据存储图案DSP之间的空间，并且可以与衬底100的顶表面100a接触。
根据本发明构思的实施例，尽管未示出，但是数据存储图案DSP可以是电容器，并且可以包括底部电极和顶部电极以及插置在底部电极和顶部电极之间的电容器电介质层。在这种情况下，当在平面图中观察时，底部电极可以与着陆焊盘LP接触并且可以具有各种形状(例如，圆形、椭圆形、矩形、正方形、菱形和六边形)。
可替换地，数据存储图案DSP可以是可变电阻图案，其电阻可以通过施加到其的电脉冲而切换到至少两种状态中的一种。例如，数据存储图案DSP可以由各种相变材料(其晶体状态可以根据施加到其的电流的量而改变)、钙钛矿化合物、过渡金属氧化物、磁性材料、铁磁性材料和反铁磁性材料中的至少一种形成或包括各种相变材料(其晶体状态可以根据施加到其的电流的量而改变)、钙钛矿化合物、过渡金属氧化物、磁性材料、铁磁材料和反铁磁材料中的至少一种。
着陆焊盘LP和第一封盖图案101可以分别设置在数据存储图案DSP上。着陆焊盘LP可以与数据存储图案DSP和半导体图案SP接触，这将在下面描述。第一封盖图案101可以设置在着陆焊盘LP上，并且可以设置在字线WL的底表面上，这将在下面描述。
在实施例中，着陆焊盘LP可以由掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx和它们的组合中的至少一种形成，或者包括掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx和它们的组合中的至少一种，但是本发明构思不限于该示例。第一封盖图案101可以由氧化硅、氮化硅和氮氧化硅中的至少一种形成或包括化硅、氮化硅和氮氧化硅中的至少一种。
字线WL可以设置在下绝缘层200上。在实施例中，可以设置多条字线WL。另外，字线WL可以设置在数据存储图案DSP上。第一封盖图案101可以插置在字线WL和数据存储图案DSP之间。字线WL可以在第二方向D2上延伸，并且可以在第一方向D1上彼此间隔开。如图4、图5A和图5B所示，数据存储图案DSP可以与字线WL中的相应的字线竖直地重叠(即，被字线WL中的相应的字线竖直地覆盖)。
背栅线BGL可以设置在下绝缘层200上。在实施例中，多条背栅线BGL可以设置为在第二方向D2上延伸，并且可以在第一方向D1上彼此间隔开。背栅线BGL可以设置在字线WL之间。详细地，背栅线BGL中的每一条可以设置在沿第一方向D1彼此间隔开的相应的一对字线WL之间。
在实施例中，字线WL和背栅线BGL可以由掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx和它们的组合中的至少一种形成，或包括掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx和它们的组合中的至少一种，但是本发明构思不限于该示例。
半导体图案SP可以设置在下绝缘层200上。在实施例中，多个半导体图案SP可以设置为沿第二方向D2延伸，并且可以沿第一方向D1彼此间隔开。半导体图案SP中的每一个可以设置在字线WL中的相应的字线的一侧。半导体图案SP可以设置在字线WL和背栅线BGL之间。作为示例，可以在沿第一方向D1彼此间隔开的字线WL中限定一对字线WL。半导体图案SP可以设置在一对字线WL彼此面对的方向上。字线WL和背栅线BGL可以分别设置在半导体图案SP的相对侧。半导体图案SP可以设置在背栅线BGL的相对侧。背栅线BGL可以设置在彼此面对地放置的一相邻对的半导体图案SP之间。
半导体图案SP可以具有其沟道长度在竖直方向D3上被限定的竖直沟道结构。半导体图案SP中的每一个的底表面可以与着陆焊盘LP中的相应的着陆焊盘接触。也就是说，半导体图案SP中的每一个可以电连接到着陆焊盘LP。
作为示例，半导体图案SP可以由掺杂硅形成。作为另一示例，半导体图案SP可以由氧化物半导体材料中的至少一种形成或包括氧化物半导体材料中的至少一种。在实施例中，氧化物半导体材料可以包括InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO和InxGayO中的至少一种，但是本发明构思不限于该示例。在实施例中，半导体图案SP可以包括氧化铟镓锌(IGZO)。半导体图案SP可以具有由氧化物半导体材料制成的单层或多层结构。
栅极绝缘图案Gox可以设置在下绝缘层200上，并且可以插置在字线WL和半导体图案SP之间。在实施例中，多个栅极绝缘图案Gox可以被设置为沿第二方向D2延伸，并且可以沿第一方向D1彼此间隔开。字线WL可以与半导体图案SP中的相应的半导体图案间隔开，其中栅极绝缘图案Gox插置在字线WL与半导体图案SP中的相应的半导体图案之间。
栅极绝缘图案Gox可以由氧化硅、氮氧化硅或高k电介质材料和它们的组合中的至少一种形成或包括氧化硅、氮氧化硅或高k电介质材料和它们的组合中的至少一种。高k电介质材料可以由金属氧化物材料和金属氮氧化物材料中的至少一种形成。在实施例中，高k电介质材料可以包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或它们的组合。
第二封盖图案121可以设置在字线WL和栅极绝缘图案Gox上。在实施例中，多个第二封盖图案121可以分别设置在字线WL和栅极绝缘图案Gox上。半导体图案SP可以在竖直方向D3上延伸到与第二封盖图案121的顶表面相同的水平处。例如，第二封盖图案121的顶表面可以与半导体图案SP的顶表面共面。在本说明书中，术语“高度”将用于指在竖直方向D3上从衬底100的顶表面100a测量的长度。半导体图案SP的顶表面可以位于比字线WL和栅极绝缘图案Gox的顶表面高的高度处。
在实施例中，第二封盖图案121可以由氧化硅、氮化硅和氮氧化硅中的至少一种形成或包括氧化硅、氮化硅和氮氧化硅中的至少一种。
背栅绝缘图案110(图5B)可以分别设置在下绝缘层200上和背栅线BGL中的每一条的相对侧表面上。背栅绝缘图案110可以分别插置在背栅线BGL和与其相邻的半导体图案SP之间。背栅线BGL可以与半导体图案SP间隔开，其中背栅绝缘图案110插置在背栅线BGL与半导体图案SP之间。
背栅绝缘图案110可以由氧化硅、氮氧化硅、具有比氧化硅高的介电常数的高k电介质材料和它们的组合中的至少一种形成或包括化硅、氮氧化硅、具有比氧化硅高的介电常数的高k电介质材料和它们的组合中的至少一种。高k电介质材料可以由金属氧化物材料和金属氮氧化物材料中的至少一种形成。在实施例中，高k电介质材料可以包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或它们的组合。
背栅封盖图案111可以设置在一对背栅绝缘图案110和该一对背栅绝缘图案110之间的背栅线BGL上。背栅封盖图案111可以设置在彼此面对地放置的一相邻对的半导体图案SP之间。背栅封盖图案111的顶表面可以与半导体图案SP的顶表面共面。背栅封盖图案111可以由氧化硅、氮化硅和氮氧化硅中的至少一种形成或包括氧化硅、氮化硅和氮氧化硅中的至少一种。
第一绝缘图案120可以设置在下绝缘层200上。在实施例中，可以设置多个第一绝缘图案120。第一绝缘图案120可以设置在彼此面对的字线WL之间。换句话说，半导体图案SP和第一绝缘图案120可以分别设置在字线WL中的每一条的相对侧。第一绝缘图案120可以在第二方向D2上延伸，并且可以在第一方向D1上彼此间隔开。第一绝缘图案120的顶表面可以与第二封盖图案121、半导体图案SP和背栅封盖图案111的顶表面共面。
在实施例中，第一绝缘图案120可以由氧化硅、氮化硅、氮氧化硅和低k电介质材料中的至少一种形成或包括氧化硅、氮化硅、氮氧化硅和低k电介质材料中的至少一种。作为示例，第一绝缘图案120可以具有单层或多层结构。
位线BL可以设置在第一绝缘图案120、字线WL、背栅线BGL、半导体图案SP、栅极绝缘图案Gox、背栅绝缘图案110、第二封盖图案121和背栅封盖图案111上。位线BL可以在与字线WL交叉(即，相交)的方向上(即，在第一方向D1上)延伸。在实施例中，可以设置多条位线BL，并且多条位线BL可以在第二方向D2上彼此间隔开。
位线BL可以与半导体图案SP中的相应的半导体图案SP的顶表面接触。也就是说，半导体图案SP可以电连接到位线BL。如图4和图5A所示，位线BL可以与数据存储图案DSP中的相应的数据存储图案竖直地重叠。
例如，位线BL可以由掺杂多晶硅、金属材料(例如，Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co)、导电金属氮化物材料(例如，TiN、TaN、WN、NbN、TiAlN、TiSiN、TaSiN、RuTiN)、导电金属硅化物材料和导电金属氧化物材料(例如，PtO、RuO2、IrO2、SrRuO3(SRO)、(Ba、Sr)RuO3(BSRO)、CaRuO3(CRO)、LSCo)中的至少一种形成，或包括掺杂多晶硅、金属材料(例如，Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co)、导电金属氮化物材料(例如，TiN、TaN、WN、NbN、TiAlN、TiSiN、TaSiN、RuTiN)、导电金属硅化物材料和导电金属氧化物材料(例如，PtO、RuO2、IrO2、SrRuO3(SRO)、(Ba、Sr)RuO3(BSRO)、CaRuO3(CRO)、LSCo)中的至少一种，但本发明构思不限于此示例。位线BL可以被设置为具有由前述材料形成的单层或多层结构。在实施例中，位线BL可以由二维半导体材料(例如，石墨烯、碳纳米管或它们的组合)中的至少一种形成或包括二维半导体材料(例如，石墨烯、碳纳米管或它们的组合)中的至少一种。
封盖层122可以设置在位线BL上。在实施例中，封盖层122可以由氧化硅、氮化硅、氮氧化硅和低k电介质材料中的至少一种形成或包括氧化硅、氮化硅、氮氧化硅和低k电介质材料中的至少一种。
第二绝缘图案123可以在位线BL上(例如，可以设置为覆盖位线BL)。第二绝缘图案123可以共形地形成在第二封盖图案121、位线BL和封盖层122上(例如，可以共形地覆盖第二封盖图案121、位线BL和封盖层122)，并且可以延伸到字线WL上的区域。第二绝缘图案123可以由氧化硅、氮化硅、氮氧化硅和低k电介质材料中的至少一种形成或者包括氧化硅、氮化硅、氮氧化硅和低k电介质材料中的至少一种。
屏蔽结构SM可以设置在位线BL之间。屏蔽结构SM可以包括竖直部分SV和水平部分SH。详细地，屏蔽结构SM的竖直部分SV可以分别设置在位线BL之间。在实施例中，多个竖直部分SV可以沿第一方向D1延伸，并且可以沿第二方向D2彼此间隔开。竖直部分SV可以与位线BL间隔开，其中，第二绝缘图案123插置在竖直部分SV与位线BL之间。竖直部分SV的底表面可以不与字线WL接触。竖直部分SV可以在竖直方向D3上延伸到比封盖层122的顶表面高的水平处。
屏蔽结构SM的水平部分SH可以设置在第二绝缘图案123上。水平部分SH可以将竖直部分SV彼此连接。也就是说，第二绝缘图案123可以插置在屏蔽结构SM与第二封盖图案121、位线BL和封盖层122的堆叠件之间，并且可以延伸到字线WL上的区域。屏蔽结构SM可以由各种导电材料(例如，金属材料)中的至少一种形成或者包括各种导电材料(例如，金属材料)中的至少一种。
第一层间绝缘层130可以设置在第二绝缘图案123和屏蔽结构SM上。第一层间绝缘层130可以在屏蔽结构SM上(例如，可以覆盖屏蔽结构SM)。第二层间绝缘层140可以设置在第一层间绝缘层130上。第一层间绝缘层130和第二层间绝缘层140可以由氧化硅、氮化硅、氮氧化硅和低k电介质材料中的至少一种形成或包括由氧化硅、氮化硅、氮氧化硅和低k电介质材料中的至少一种。
字线接触件WC可以在第一层间绝缘层130、屏蔽结构SM、第二绝缘图案123和第二封盖图案121中(例如，可以被设置为穿透第一层间绝缘层130、屏蔽结构SM、第二绝缘图案123和第二封盖图案121)，并且可以电连接到字线WL。与示出的结构不同，字线接触件WC在水平方向D1或D2上的宽度可以随着在竖直方向D3上距衬底100的距离的增加而增加。在实施例中，字线接触件WC可以在屏蔽结构SM的水平部分SH和竖直部分SV两者中(例如，可以被设置为穿透屏蔽结构SM的水平部分SH和竖直部分SV两者)。字线接触件WC的底表面可以低于字线WL的顶表面。在实施例中，可以设置多个字线接触件WC，并且字线接触件WC中的每一个可以电连接到字线WL中的相应的字线。字线接触件WC可以设置在衬底100的单元阵列区域CAR上。如图4、图5A和图5B所示，字线接触件WC可以与数据存储图案DSP竖直地重叠。可替换地，即使当字线接触件WC不与数据存储图案DSP竖直地重叠时，其也可以与数据存储图案DSP之间的区域竖直地重叠。字线接触件WC可以设置在与其中数据存储图案DSP以阵列形状布置的区域竖直地重叠的区域中。
第一间隔件131可以共形地形成在字线接触件WC的侧表面上(例如，可以被设置为共形地覆盖字线接触件WC的侧表面)。第一间隔件131的底表面可以与字线WL和栅极绝缘图案Gox的顶表面接触。换句话说，字线接触件WC的最下端可以不被第一间隔件131围绕。字线接触件WC的最下端可以在字线WL的至少一部分中(例如，可以穿透字线WL的至少一部分)，并且可以与字线WL接触。由于第一间隔件131，字线接触件WC可以与屏蔽结构SM电隔离(例如，电断开)。
位线接触件BC可以在第一层间绝缘层130、封盖层122、屏蔽结构SM的水平部分SH中(例如，可以被设置为穿透第一层间绝缘层130、封盖层122、屏蔽结构SM的水平部分SH)，并且在竖直深度上位于第二绝缘图案123的一部分中(例如，可以在竖直深度上穿透第二绝缘图案123的一部分)，并且可以连接(例如，电连接)到位线BL。与示出的结构不同，位线接触件BC在水平方向D1或D2上的宽度可以随着在竖直方向D3上距衬底100的距离的增加而增加。位线接触件BC的底表面可以低于位线BL的顶表面。在实施例中，可以设置多个位线接触件BC，并且位线接触件BC中的每一个可以电连接到位线BL中的相应的位线。位线接触件BC可以设置在衬底100的单元阵列区域CAR上。如图4和图5A所示，位线接触件BC可以与数据存储图案DSP竖直地重叠。可替换地，即使当位线接触件BC不与数据存储图案DSP竖直地重叠时，其也可以与数据存储图案DSP之间的区域竖直地重叠。位线接触件BC可以设置在与其中数据存储图案DSP以阵列形状布置的区域竖直地重叠的区域中。
第二间隔件132可以设置在位线接触件BC的侧表面上(例如，围绕位线接触件BC的侧表面)。第二间隔件132的底表面可以与位线BL的顶表面接触。换句话说，位线接触件BC的最下端可以不被第二间隔件132围绕。位线接触件BC的最下端可以在位线BL的至少一部分中(例如，可以穿透位线BL的至少一部分)，并且可以与位线BL接触。位线接触件BC可以通过第二间隔件132与屏蔽结构SM电隔离(例如，电断开)。
背栅接触件BGC可以在第一层间绝缘层130、屏蔽结构SM、第二绝缘图案123和背栅封盖图案111中(例如，可以被设置为穿透第一层间绝缘层130、屏蔽结构SM、第二绝缘图案123和背栅封盖图案111)，并且可以电连接到背栅线BGL。在实施例中，与示出的结构不同，背栅接触件BGC可以在屏蔽结构SM的水平部分SH和竖直部分SV两者中(例如，可以穿透屏蔽结构SM的水平部分SH和竖直部分SV两者)。与示出的结构不同，背栅接触件BGC在水平方向D1或D2上的宽度可以随着在竖直方向D3上距衬底100的距离的增加而增加。背栅接触件BGC的底表面可以低于背栅线BGL的顶表面。在实施例中，可以设置多个背栅接触件BGC，并且背栅接触件BGC中的每一个可以连接到背栅线BGL中的相应的背栅线。背栅接触件BGC可以设置在衬底100的单元阵列区域CAR上。当在平面图中观察时，背栅接触件BGC可以与数据存储图案DSP之间的区域竖直地重叠。背栅接触件BGC可以设置在与其中数据存储图案DSP以阵列形状布置的区域竖直地重叠的区域中。
第三间隔件133可以共形地形成在背栅接触件BGC的侧表面上(例如，可以被设置为共形地围绕背栅接触件BGC的侧表面)。第三间隔件133的底表面可以与背栅线BGL和背栅绝缘图案110的顶表面接触。换句话说，背栅接触件BGC的最下端可以不被第三间隔件133围绕。背栅接触件BGC的最下端可以在背栅线BGL的至少一部分中(例如，可以穿透背栅线BGL的至少一部分)，并且可以与背栅线BGL接触。背栅接触件BGC可以通过第三间隔件133与屏蔽结构SM和位线BL电隔离(例如，电断开)。
字线接触件WC、位线接触件BC和背栅接触件BGC可以由各种导电材料和金属材料中的至少一种形成或包括各种导电材料和金属材料中的至少一种。第一间隔件131、第二间隔件132和第三间隔件133可以由各种绝缘材料(例如，氧化硅、氮化硅和/或氮氧化硅)中的至少一种形成或包括各种绝缘材料(例如，氧化硅、氮化硅和/或氮氧化硅)中的至少一种。
单元接合焊盘145可以设置在第一层间绝缘层130上。外围电路结构PS可以通过单元接合焊盘145电连接到单元结构CS。单元接合焊盘145可以设置在第二层间绝缘层140中。第二层间绝缘层140可以被设置为暴露(即，不覆盖)单元接合焊盘145的顶表面。第二层间绝缘层140的顶表面CSa可以被称为单元结构CS的顶表面CSa，并且单元结构CS的顶表面CSa可以与单元接合焊盘145的顶表面共面。单元接合焊盘145可以分别与字线接触件WC、位线接触件BC和背栅接触件BGC的顶表面接触(即，直接、物理地接触)，并且分别与字线接触件WC、位线接触件BC和背栅接触件BGC的顶表面电连接。在一些实施例中，单元接合焊盘145中的第一单元接合焊盘可以电连接到字线接触件WC，单元接合焊盘145中的第二单元接合焊盘可以电连接到位线接触件BC，并且单元接合焊盘145中的第三单元接合焊盘可以电连接到背栅接触件BGC。单元接合焊盘145可以由各种金属材料(例如，铜(Cu)、钨(W)、铝(Al)、镍(Ni)或锡(Sn))中的至少一种形成或包括各种金属材料(例如，铜(Cu)、钨(W)、铝(Al)、镍(Ni)或锡(Sn))中的至少一种。在实施例中，单元接合焊盘145可以由铜(Cu)形成或包括铜(Cu)。
对于竖直沟道结构(VCT)的DRAM装置，可以使用连接或延伸区域将字线WL和位线BL连接到核心装置，该核心装置被配置为驱动字线WL和位线BL。例如，可能需要将用于字线WL和位线BL的互连线延伸到连接区域，并在连接区域上形成接触插塞。这可能导致技术问题，诸如需要额外的层来延伸互连线，以及增加半导体装置的尺寸。另外，额外的互连线的存在可能导致半导体装置的电特性和可靠性特性的劣化。
根据本发明构思的实施例，可以在单元阵列区域CAR中设置分别连接(例如，电连接)到字线WL、位线BL和背栅线BGL的字线接触件WC、位线接触件BC和背栅接触件BGC。换句话说，不必在连接区域中形成用于将线WL、BL和BGL连接到核心装置的额外的互连层。也就是说，可以省略连接区域和额外的互连层，以减小半导体装置的尺寸，并减小制造半导体装置所需的成本。另外，由于没有额外的互连层，所以可以提高半导体装置的电特性和可靠性特性。此外，本发明构思不限于VCT型DRAM装置。
图6A至图8B是示出根据本发明构思的实施例的半导体装置的截面图。为了简洁描述，可以通过相同的附图标记来标识先前描述的元件，而不重复其重复的描述。
参照图6A和图6B，单元结构CS可以设置在衬底100上，并且外围电路结构PS可以设置在单元结构CS上。单元结构CS可以具有与图5A和图5B中的单元结构CS基本上相同的结构特征。
外围电路结构PS可以包括外围衬底10、放置在外围衬底10的底表面10b上的外围电路晶体管PTR和外围接触插塞31、通过外围接触插塞31电连接到外围电路晶体管PTR的外围电路互连线33、以及设置在它们之上(例如，围绕它们)的第一绝缘层30。
外围电路晶体管PTR、外围接触插塞31和外围电路互连线33可以构成外围电路。外围电路晶体管PTR中的每一个可以包括外围栅极绝缘层21、外围栅电极23、外围封盖图案25、外围栅极间隔件27和外围源极/漏极区域29。
外围栅极绝缘层21可以设置在外围栅电极23和外围衬底10之间。外围封盖图案25可以设置在外围栅电极23上。外围栅极间隔件27可以在外围栅极绝缘层21、外围栅电极23和外围封盖图案25的侧表面上(例如，可以覆盖外围栅极绝缘层21、外围栅电极23和外围封盖图案25的侧表面)。外围源极/漏极区域29可以设置在外围衬底10的位于外围栅电极23的相对侧的部分中。
外围电路互连线33可以通过外围接触插塞31电连接到外围电路晶体管PTR。在实施例中，外围电路晶体管PTR中的每一个可以是NMOS晶体管、PMOS晶体管或栅极全环绕型晶体管。外围接触插塞31和外围电路互连线33可以由各种导电材料(例如，金属材料)中的至少一种形成或包括各种导电材料(例如，金属材料)中的至少一种。
第一绝缘层30可以设置在外围衬底10的底表面10b上。外围衬底10上的第一绝缘层30可以在外围电路晶体管PTR、外围接触插塞31和外围电路互连线33上(例如，可以覆盖外围电路晶体管PTR、外围接触插塞31和外围电路互连线33)。第一绝缘层30可以被设置为具有包括多个绝缘层的多层结构。例如，第一绝缘层30可以由氧化硅、氮化硅、氮氧化硅和/或低k电介质材料中的至少一种形成或包括氧化硅、氮化硅、氮氧化硅和/或低k电介质材料中的至少一种。
上接合焊盘35可以被设置为使得它们通过外围接触插塞31和外围电路互连线33电连接到外围电路晶体管PTR。第一绝缘层30可以不覆盖上接合焊盘35的底表面。第一绝缘层30的底表面可以与上接合焊盘35的底表面共面。
上接合焊盘35可以由金属材料(例如，铜(Cu)、钨(W)、铝(Al)、镍(Ni)或锡(Sn))中的至少一种形成或包括金属材料(例如，铜(Cu)、钨(W)、铝(Al)、镍(Ni)或锡(Sn))中的至少一种。在实施例中，上接合焊盘35可以由铜(Cu)形成或包括铜(Cu)。
单元接合焊盘145的顶表面可以分别与上接合焊盘35的底表面直接接触。单元接合焊盘145和上接合焊盘35可以形成单个物体，而在它们之间没有界面。单元接合焊盘145和上接合焊盘35被示出为具有彼此对准的侧表面，但是本发明构思不限于该示例；例如，当在平面图中观察时，单元接合焊盘145和上接合焊盘35可以具有彼此间隔开的侧表面。
参照图7A和图7B，单元结构CS可以设置在衬底100上，并且外围电路结构PS可以设置在单元结构CS上。单元结构CS可以具有与图5A和图5B中的单元结构CS基本上相同的结构特征。
外围电路结构PS可以包括通过外围接触插塞31电连接到外围电路晶体管PTR的外围穿透接触件37，以及在外围衬底10的顶表面10a上的外围电路互连线33。外围电路晶体管PTR可以具有与参照图6A和图6B描述的外围电路晶体管PTR基本上相同的特征。
第二绝缘层50可以设置在外围衬底10的底表面10b上。第二绝缘层50可以包括下接触插塞51、下电路互连线53和下接合焊盘55。第二绝缘层50的底表面可以不覆盖下接合焊盘55的底表面。第二绝缘层50的底表面可以与下接合焊盘55的底表面共面。外围穿透接触件37可以在外围衬底10中(例如，可以被设置为穿透外围衬底10)，并且可以通过下接触插塞51和下电路互连线53电连接到下接合焊盘55。
下接合焊盘55可以由各种金属材料(例如，铜(Cu)、钨(W)、铝(Al)、镍(Ni)或锡(Sn))中的至少一种形成或包括各种金属材料(例如，铜(Cu)、钨(W)、铝(Al)、镍(Ni)或锡(Sn))中的至少一种。在实施例中，下接合焊盘55可以由铜(Cu)形成或包括铜(Cu)。
单元接合焊盘145的顶表面可以分别与下接合焊盘55的底表面直接接触。单元接合焊盘145和下接合焊盘55可以彼此连接，而在它们之间没有界面，以形成单个物体。单元接合焊盘145和下接合焊盘55被示出为具有彼此对准的侧表面，但是本发明构思不限于该示例；例如，当在平面图中观察时，单元接合焊盘145和下接合焊盘55可以具有彼此间隔开的侧表面。
参照图8A和图8B，单元结构CS可以设置在衬底100上，并且外围电路结构PS可以设置在单元结构CS上。单元结构CS可以具有与图5A和图5B中的单元结构CS基本上相同的结构特征。
外围电路结构PS可以包括通过外围接触插塞31电连接到外围电路晶体管PTR的外围穿透接触件37，以及在外围衬底10的顶表面10a上的外围电路互连线33。外围电路晶体管PTR可以具有与参照图6A和图6B描述的外围电路晶体管PTR基本上相同的特征。
界面层AL可以设置在单元结构CS的顶表面CSa上。界面层AL可以插置在单元结构CS和外围电路结构PS之间。外围穿透接触件37可以在界面层AL中(例如，可以被设置为穿透界面层AL)，并且可以电连接到单元结构CS的单元接合焊盘145。
界面层AL可以具有由SiCN和氧化硅中的至少一种形成的单层或多层结构。在实施例中，界面层AL的形成可以包括在单元结构CS的顶表面CSa上形成第一界面层(未示出)以及在外围衬底10的底表面上形成第二界面层(未示出)。可以对第一界面层和第二界面层的表面执行等离子体处理步骤，以去除SiCN层的端部的-CN基并形成悬空键。可以对第一界面层和第二界面层的表面执行去离子水处理步骤，以在悬空键上形成-OH基。第一界面层和第二界面层可以被放置为彼此接触，并且然后，可以对第一界面层和第二界面层执行热压工艺。作为热压工艺的结果，第一界面层和第二界面层之间的界面处的-OH基可以组合以形成H2O，并且剩余的-O-基可以与相邻的Si组合以在第一界面层和第二界面层之间形成SiO2层。因此，外围电路结构PS可以接合到单元结构CS的顶表面CSa，并且界面层AL可以形成在它们之间。界面层AL可以具有SiCN层、SiO2层和SiCN层顺序地堆叠的三层结构。
尽管未示出，但是绝缘层(未示出)可以插置在外围穿透接触件37的侧表面和外围衬底10之间。因此，外围穿透接触件37可以与外围衬底10电隔离(例如，电断开)。例如，绝缘层(未示出)可以在形成外围穿透接触件37之前形成在外围衬底10中，并且在这种情况下，与形成绝缘层以完全覆盖外围穿透接触件37的侧表面的方法相比，可以减少制造工艺中的故障率和工艺负担。
图9A、图10A、图11A、图12A和图13A是示出根据本发明构思的实施例的制造半导体装置的方法的截面图，并且对应于图4的线A-A'。图9B、图10B、图11B、图12B和图13B是示出根据本发明构思的实施例的制造半导体装置的方法的截面图，并且对应于图4的线B-B'。为了简明描述，先前描述的元件可以由相同的附图标记标识，而不重复其重复描述。
参照图9A和图9B，可以在初始衬底90上形成第一绝缘图案120、第二封盖图案121、背栅封盖图案111、栅极绝缘图案Gox、半导体图案SP、背栅绝缘图案110、字线WL和背栅线BGL。可以使用利用掩模图案在期望的区域上形成层的工艺(例如，化学气相沉积(CVD)工艺或物理气相沉积(PVD)工艺)来实现第一绝缘图案120、第二封盖图案121、背栅封盖图案111、栅极绝缘图案Gox、半导体图案SP、背栅绝缘图案110、字线WL和背栅线BGL的形成。此外，可以进一步执行使用掩模图案作为蚀刻掩模的蚀刻工艺。
可以在第一绝缘图案120、第二封盖图案121、背栅封盖图案111、栅极绝缘图案Gox、半导体图案SP、背栅绝缘图案110、字线WL和背栅线BGL上形成第一封盖图案101、着陆焊盘LP、数据存储图案DSP和下绝缘层200。可以使用利用掩模图案在期望的区域上形成层的工艺(例如，化学气相沉积(CVD)工艺或物理气相沉积(PVD)工艺)来实现第一封盖图案101、着陆焊盘LP、数据存储图案DSP和下绝缘层200的形成。此外，可以进一步执行使用掩模图案作为蚀刻掩模的蚀刻工艺。
可以在下绝缘层200上形成衬底100。衬底100可以是硅衬底，但是本发明构思不限于该示例。
参照图10A和图10B，可以使图9A和图9B的结构反转。可以从反转的结构去除初始衬底90。在实施例中，可以通过化学机械抛光(CMP)工艺去除初始衬底90。
可以在第二封盖图案121上形成位线BL。可以在位线BL上形成封盖层122。在实施例中，位线BL的形成可以包括形成位线层(未示出)、在位线层上形成掩模图案(未示出)、使用掩模图案作为蚀刻掩模来对位线层进行图案化、以及去除掩模图案。在实施例中，可以形成多条位线BL。位线BL可以形成为与半导体图案SP中的相应的半导体图案接触。可以通过与位线BL所用的方法基本上相同的方法形成封盖层122。
可以在第二封盖图案121、位线BL和封盖层122上共形地形成第二绝缘图案123(例如，第二绝缘图案123共形地覆盖第二封盖图案121、位线BL和封盖层122)。可以使用具有良好的阶梯覆盖特性的层形成工艺(例如，化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺或原子层沉积(ALD))工艺)来执行第二绝缘图案123的形成。
可以在第二绝缘图案123上形成屏蔽结构SM。屏蔽结构SM可以包括竖直部分SV和水平部分SH。屏蔽结构SM的竖直部分SV可以插置在第二绝缘图案123之间，并且屏蔽结构SM的水平部分SH可以延伸到第二绝缘图案123的顶表面上的区域。在实施例中，屏蔽结构SM的形成可以包括形成屏蔽结构层(未示出)和对屏蔽结构层的上部进行平面化。可以使用具有良好的阶梯覆盖特性的层形成工艺(例如，化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD))来实现屏蔽结构层的形成。在实施例中，平坦化工艺可以包括化学机械抛光(CMP)工艺或回蚀工艺。
可以在第二绝缘图案123和屏蔽结构SM上形成第一层间绝缘层130。可以使用层形成工艺(例如，化学气相沉积(CVD)或物理气相沉积(PVD))来实现第一层间绝缘层130的形成。
参照图11A和图11B，可以在第一层间绝缘层130、屏蔽结构SM、第二绝缘图案123和第二封盖图案121中(例如，穿透第一层间绝缘层130、屏蔽结构SM、第二绝缘图案123和第二封盖图案121)形成第一接触孔CH1。在实施例中，第一接触孔CH1的形成可以包括：在第一层间绝缘层130上形成掩模图案(未示出)，使用掩模图案作为蚀刻掩模蚀刻第一层间绝缘层130、屏蔽结构SM、第二绝缘图案123和第二封盖图案121，以及去除掩模图案。第一接触孔CH1可以暴露与其对应的字线WL的顶表面。在形成第一接触孔CH1的工艺中，可以进一步蚀刻第一绝缘图案120的与字线WL接触的部分。
可以在第一层间绝缘层130、封盖层122、屏蔽结构SM的水平部分SH中形成第二接触孔CH2(例如，第二接触孔CH2穿透第一层间绝缘层130、封盖层122、屏蔽结构SM的水平部分SH)，并且在竖直深度上在第二绝缘图案123的一部分中形成第二接触孔CH2(例如，第二接触孔CH2在竖直深度上穿透第二绝缘图案123的一部分)。可以通过与第一接触孔CH1所用的方法基本上相同的方法来实现第二接触孔CH2的形成。第二接触孔CH2可以暴露与其相对应的位线BL的顶表面。
可以在第一层间绝缘层130、屏蔽结构SM、第二绝缘图案123和背栅封盖图案111中形成第三接触孔CH3(例如，第三接触孔CH3穿透层间绝缘层130、屏蔽结构SM、第二绝缘图案123和背栅封盖图案111)。可以通过与第一接触孔CH1所用的方法基本上相同的方法来实现第三接触孔CH3的形成。第三接触孔CH3可以被形成为暴露背栅线BGL中的相应的背栅线的顶表面。
参照图12A和图12B，可以在第一接触孔CH1的侧表面上共形地形成第一间隔件层131L(例如，第一间隔件层131L共形地覆盖第一接触孔CH1的侧表面)。可以使用具有良好的阶梯覆盖特性的层形成工艺(例如，化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD))来实现第一间隔件层131L的形成。
可以在第二接触孔CH2的侧表面上共形地形成第二间隔件层132L(例如，第二间隔件层132L共形地覆盖第二接触孔CH2的侧表面)，并且可以在第三接触孔CH3的侧表面上共形地形成第三间隔件层133L(例如，第三间隔件层133L共形地覆盖第三接触孔CH3的侧表面)。可以通过与第一间隔件层131L所用的方法基本上相同的方法来实现第二间隔件层132L和第三间隔层133L的形成。
参照图13A和图13B，可以通过第一接触孔CH1使字线WL的顶表面凹陷，并且在这种情况下，第一接触孔CH1的最下端可以位于字线WL内。该工艺可以包括通过第一接触孔CH1的其余部分各向异性地蚀刻第一间隔件层131L的最下端和字线WL的顶表面的一部分。第一接触孔CH1的底表面可以低于字线WL的顶表面。作为蚀刻第一间隔件层131L的最下端的结果，可以形成第一间隔件131。
可以通过第二接触孔CH2使位线BL的顶表面凹陷，并且在这种情况下，第二接触孔CH2的最下端可以位于位线BL内。可以通过经由第二接触孔CH2的其余部分各向异性地蚀刻第二间隔件层132L的最下端和位线BL的顶表面的一部分来执行该工艺。第二接触孔CH2的底表面可以低于位线BL的顶表面。作为蚀刻第二间隔件层132L的最下端的结果，可以形成第二间隔件132。
可以通过第三接触孔CH3使背栅线BGL的顶表面凹陷，并且在这种情况下，第三接触孔CH3的最下端可以位于背栅线BGL内。可以通过经由第三接触孔CH3的其余部分各向异性地蚀刻第三间隔件层133L的最下端和背栅线BGL的顶表面的一部分来执行该工艺。第三接触孔CH3的底表面可以低于背栅线BGL的顶表面。作为蚀刻第三间隔件层133L的最下端的结果，可以形成第三间隔件133。
返回参照图5A和图5B，可以在第一接触孔CH1的其余部分中形成字线接触件WC(例如，字线接触件WC填充第一接触孔CH1的其余部分)。可以分别在第二接触孔CH2和第三接触孔CH3的其余部分中形成位线接触件BC和背栅接触件BGC(例如，位线接触件BC和背栅接触BGC分别填充第二接触孔CH2和第三接触孔CH3的其余部分)。在实施例中，字线接触件WC、位线接触件BC和背栅接触件BGC的形成可以包括：形成字线接触层(未示出)、位线接触层(未示出)和背栅接触层(未示出)，以及执行平坦化工艺以暴露第一层间绝缘层130的顶表面。
单元接合焊盘145可以分别形成在字线接触件WC、位线接触件BC和背栅接触BGC上。在实施例中，单元接合焊盘145的形成可以包括在第一层间绝缘层130上形成单元接合层(未示出)、在单元接合层上形成掩模图案(未示出)、使用掩模图案作为蚀刻掩模来图案化单元接合层、以及去除掩模图案。
可以在第一层间绝缘层130上形成第二层间绝缘层140。第二层间绝缘层140可以暴露(即，可以不覆盖)单元接合焊盘145的顶表面。
图14至图19是示出根据本发明构思的实施例的制造半导体装置的方法的截面图，并且对应于图4的线A-A'。为了简洁描述，可以通过相同的附图标记来标识先前描述的元件，而不重复其重复的描述。
参照图14，可以在衬底100上形成下绝缘层200、数据存储图案DSP、着陆焊盘LP、第一封盖图案101、字线WL、第二封盖图案121、位线BL、封盖层122和第一牺牲层SL1。在实施例中，尽管未示出，但是可以形成栅极绝缘图案Gox、半导体图案SP、背栅线BGL、背栅绝缘图案110、背栅封盖图案111和第一绝缘图案120。这可以通过与图9A和图9B中的方法基本上相同的方法来执行。第一牺牲层SL1可以由相对于下绝缘层200、第一封盖图案101、字线WL、位线BL、第二封盖图案121和封盖层122具有蚀刻选择性的材料形成或包括相对于下绝缘层200、第一封盖图案101、字线WL、位线BL、第二封盖图案121和封盖层122具有蚀刻选择性的材料。
参照图15，可以在第一牺牲层SL1、封盖层122、位线BL和第二封盖图案121中形成第一接触孔CH1(例如，第一接触孔CH1穿透第一牺牲层SL1、封盖层122、位线BL和第二封盖图案121)。第一接触孔CH1可以暴露与其相对应的字线WL的顶表面。可以在第一牺牲层SL1和封盖层122中形成第二接触孔CH2(例如，第二接触孔CH2穿透第一牺牲层SL1和封盖层122)。第二接触孔CH2可以暴露与其相对应的位线BL的顶表面。
可以通过与图11A和图11B的先前实施例中用于形成第一接触孔CH1和第二接触孔CH2的方法基本上相同的方法来实现第一接触孔CH1和第二接触孔CH2的形成。
参照图16，可以在第一接触孔CH1和第二接触孔CH2的侧表面上共形地形成第二牺牲层SL2(例如，第二牺牲层SL2共形地覆盖第一接触孔CH1和第二接触孔CH2的侧表面)。可以通过与图12A和图12B的先前实施例中用于形成第一间隔件层131L的方法基本上相同的方法来实现第二牺牲层SL2的形成。第二牺牲层SL2可以由相对于下绝缘层200、第一封盖图案101、字线WL、位线BL、第二封盖图案121和封盖层122具有蚀刻选择性的材料形成或包括相对于下绝缘层200、第一封盖图案101、字线WL、位线BL、第二封盖图案121和封盖层122具有蚀刻选择性的材料。
参照图17，可以通过第一接触孔CH1使字线WL的顶表面凹陷，并且在这种情况下，第一接触孔CH1的最下端可以位于字线WL内。可以通过第二接触孔CH2使位线BL的顶表面凹陷，并且在这种情况下，第二接触孔CH2的最下端可以位于位线BL内。这可以通过与参照图13A和图13B描述的实施例中的方法基本相同的方法来执行。
参照图18，可以在第一接触孔CH1和第二接触孔CH2中形成字线接触件WC和位线接触件BC(例如，字线接触件WC和位线接触件BC填充第一接触孔CH1和第二接触孔CH2)。可以通过与参照图5A和图5B描述的方法基本上相同的方法来实现字线接触件WC和位线接触件BC的形成。
在形成字线接触件WC和位线接触件BC之后，可以选择性地去除第一牺牲层SL1和第二牺牲层SL2。在实施例中，可以通过湿法蚀刻工艺来执行第一牺牲层SL1和第二牺牲层SL2的去除。在去除第一牺牲层SL1和第二牺牲层SL2期间，可以不去除下绝缘层200、第一封盖图案101、字线WL、位线BL、第二封盖图案121、封盖层122、字线接触件WC和位线接触件BC。
参照图19，可以形成第二绝缘图案123、第一间隔件131和第二间隔件132。可以在第二封盖图案121、位线BL和封盖层122上共形地形成第二绝缘图案123(例如，第二绝缘图案123可以共形地覆盖第二封盖图案121、位线BL和封盖层122)。可以通过与参照图10A和图10B描述的方法基本上相同的方法来实现第二绝缘图案123的形成。
可以在字线接触件WC的侧表面上共形地形成第一间隔件131(例如，第一间隔件131可以共形地覆盖字线接触件WC的侧表面)。可以在位线接触件BC的侧表面上共形地形成第二间隔件132(例如，第二间隔件132可以共形地覆盖位线接触件BC的侧表面)。在实施例中，第一间隔件131和第二间隔件132的形成可以包括形成掩模图案(未示出)、形成第一间隔件131和第二间隔件132以及去除掩模图案。
返回参照图5A和图5B，可以形成屏蔽结构SM。可以通过与参照图10A和图10B描述的方法基本上相同的方法来实现屏蔽结构SM的形成。
可以在第二绝缘图案123和屏蔽结构SM上形成第一层间绝缘层130。在实施例中，可以使用层形成工艺(例如，化学气相沉积(CVD)或物理气相沉积(PVD))来形成第一层间绝缘层130。可以分别在字线接触件WC和位线接触件BC上形成单元接合焊盘145。在实施例中，单元接合焊盘145的形成可以包括在第一层间绝缘层130上形成单元接合层(未示出)、在单元接合层上形成掩模图案(未示出)、使用掩模图案作为蚀刻掩模来对单元接合层进行图案化、以及去除掩模图案。
可以在第一层间绝缘层130上形成第二层间绝缘层140。第二层间绝缘层140可以形成为暴露单元接合焊盘145的顶表面。
图20A和图20B是示出根据本发明构思的实施例的半导体装置的截面图，并对应于图4的线A-A'。图21A至图23B是示出根据本发明构思的实施例的半导体装置的截面图。为了简洁描述，可以通过相同的附图标记来标识先前描述的元件，而不重复其重复的描述。
参照图20A和图20B，单元结构CS可以设置在衬底100上。本实施例中的单元结构CS可以在屏蔽结构SM的形状上不同于参照图5A和图5B描述的单元结构CS。此外，在图20A和图20B的实施例中可以设置第一虚设图案125。
屏蔽结构SM可以设置在位线BL之间。屏蔽结构SM可以包括竖直部分SV和水平部分SH。详细地，屏蔽结构SM的竖直部分SV可以分别设置在位线BL之间。在实施例中，多个竖直部分SV可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔开。竖直部分SV可以与位线BL间隔开，其中第二绝缘图案123插置在竖直部分SV与位线BL之间。竖直部分SV的底表面可以不与字线WL接触。竖直部分SV可以延伸到在竖直方向D3上高于封盖层122的顶表面的水平处。
屏蔽结构SM的水平部分SH可以设置在第二绝缘图案123上。水平部分SH可以将竖直部分SV彼此连接。详细地，屏蔽结构SM可以包括竖直部分SV和水平部分SH，该竖直部分SV分别设置在位线BL之间，该水平部分SH位于第二绝缘图案123上并延伸以将竖直部分SV彼此连接。换句话说，第二绝缘图案123可以插置在屏蔽结构SM与第二封盖图案121、位线BL和封盖层122之间，并且可以延伸到字线WL上的区域。
可以在与字线接触件WC和位线接触件BC相邻的位线BL之间省略屏蔽结构SM。详细地，可以从位于连接到位线接触件BC的位线BL的相对侧(例如，两侧)的区域省略屏蔽结构SM。当在平面图中观察时，可以从与字线接触件WC相邻的位线BL之间的区域省略屏蔽结构SM。第一层间绝缘层130可以延伸到省略了屏蔽结构SM的空间。详细地，第一层间绝缘层130可以在第二绝缘图案123上(例如，覆盖第二绝缘图案123)延伸到其中省略了屏蔽结构SM的水平部分SH的空间。此外，第一层间绝缘层130可以在其中省略了屏蔽结构SM的竖直部分SV的空间中的第一虚设图案125和第二虚设图案126(例如，第一虚设图案125和第二虚设图案126填充所述空间)的顶表面上(例如，覆盖所述空间中的第一虚设图案125和第二虚设图案126的顶表面)延伸到所述空间，如将在下面描述的。
第一虚设图案125可以设置在位线BL之间的省略了屏蔽结构SM的区域中。详细地，第一虚设图案125可以设置在省略了屏蔽结构SM的竖直部分SV的空间中。尽管未示出，但是字线接触件WC可以在第二虚设图案126中(例如，可以被设置为穿透第二虚设图案126)，这将在下文中描述。在位线BL之间，第一虚设图案125和第二虚设图案126可以具有在竖直方向D3上延伸的形状。第一虚设图案125和第二虚设图案126的顶表面可以与第二绝缘图案123的最上面的顶表面共面。第一虚设图案125和第二虚设图案126可以由各种绝缘材料(例如，氧化硅、氮化硅、氮氧化硅和/或低k电介质材料)中的至少一种形成或包括各种绝缘材料(例如，氧化硅、氮化硅、氮氧化硅和/或低k电介质材料)中的至少一种。
根据本发明构思的实施例，可以将屏蔽结构SM与字线接触件WC和位线接触件BC分开足够大的距离。因此，可以降低制造半导体装置的工艺中的工艺难度。
参照图21A和图21B，单元结构CS可以设置在衬底100上，并且外围电路结构PS可以设置在单元结构CS上。单元结构CS可以具有与图20A和图20B中的单元结构CS基本上相同的结构特征。外围电路结构PS可以具有与图6A和图6B中的外围电路结构PS基本上相同的特征。
单元接合焊盘145的顶表面可以分别与上接合焊盘35的底表面直接接触。单元接合焊盘145和上接合焊盘35可以形成单个物体，而在它们之间没有界面。单元接合焊盘145和上接合焊盘35被示出为具有彼此对准的侧表面，但是本发明构思不限于该示例；例如，当在平面图中观察时，单元接合焊盘145和上接合焊盘35可以具有彼此间隔开的侧表面。
参照图22A和图22B，单元结构CS可以设置在衬底100上，并且外围电路结构PS可以设置在单元结构CS上。单元结构CS可以具有与图20A和图20B中的单元结构CS基本上相同的特征。外围电路结构PS可以具有与图7A和图7B中的外围电路结构PS基本上相同的特征。
单元接合焊盘145的顶表面可以分别与下接合焊盘55的底表面直接接触。单元接合焊盘145和下接合焊盘55可以彼此连接，而在它们之间没有界面，以形成单个物体。单元接合焊盘145和下接合焊盘55被示出为具有彼此对准的侧表面，但是本发明构思不限于该示例；例如，当在平面图中观察时，单元接合焊盘145和下接合焊盘55可以具有彼此间隔开的侧表面。
参照图23A和图23B，单元结构CS可以设置在衬底100上，并且外围电路结构PS可以设置在单元结构CS上。单元结构CS可以具有与图20A和图20B中的单元结构CS基本上相同的特征。外围电路结构PS可以具有与图8A和图8B中的外围电路结构PS基本上相同的结构特征。
界面层AL可以设置在单元结构CS的顶表面CSa上。界面层AL可以插置在单元结构CS和外围电路结构PS之间。外围穿透接触件37可以在界面层AL中(例如，可以被设置为穿透界面层AL)，并且可以电连接到单元结构CS的单元接合焊盘145。界面层AL可以具有与图8A和图8B中的界面层AL基本上相同的特征。
图24A至图27B是示出根据本发明构思的实施例的制造半导体装置的方法的示图。为了简洁描述，可以通过相同的附图标记来标识先前描述的元件，而不重复其重复的描述。
参照图24A和图24B，可以在衬底100上形成第一绝缘图案120、第二封盖图案121、背栅封盖图案111、栅极绝缘图案Gox、半导体图案SP、背栅绝缘图案110、字线WL、背栅线BGL、第一封盖图案101、着陆焊盘LP、数据存储图案DSP和下绝缘层200。可以通过与参照图9A和图9B描述的方法基本上相同的方法来实现第一绝缘图案120、第二封盖图案121、背栅封盖图案111、栅极绝缘图案Gox、半导体图案SP、背栅绝缘图案110、字线WL、背栅线BGL、第一封盖图案101、着陆焊盘LP、数据存储图案DSP和下绝缘层200的形成。
可以在第二封盖图案121上形成位线BL。可以在位线BL上形成封盖层122。可以在第二封盖图案121、位线BL和封盖层122上共形地形成第二绝缘图案123(例如，第二绝缘图案123共形地覆盖第二封盖图案121、位线BL和封盖层122)。可以通过与参照图10A和图10B描述的方法基本上相同的方法来实现第二封盖图案121、位线BL、封盖层122和第二绝缘图案123的形成。
可以在与字线接触件WC和位线接触件BC相邻的位线BL之间形成第一虚设图案125和第二虚设图案126。详细地，可以在将在下面描述的位线接触件BC和与其相邻的位线BL之间形成第一虚设图案125。可以在将在下面描述的字线接触件WC和与其相邻的位线BL之间形成第二虚设图案126。在实施例中，第一虚设图案125和第二虚设图案126的形成可以包括在第二绝缘图案123上形成掩模图案(未示出)以使相应的部分敞开、在相应的部分中形成第一虚设图案125和第二虚设图案126、以及去除掩模图案。
可以在第二绝缘图案123上形成屏蔽结构SM。屏蔽结构SM可以包括竖直部分SV和水平部分SH。屏蔽结构SM的竖直部分SV可以插置在第二绝缘图案123之间，并且屏蔽结构SM的水平部分SH可以延伸到第二绝缘图案123的顶表面上的区域。然而，在与字线接触件WC和位线接触件BC相邻的位线BL之间可以省略屏蔽结构SM。详细地，可以从位于连接到位线接触件BC的位线BL的两侧处的区域省略屏蔽结构SM。当在平面图中观察时，可以从与字线接触件WC相邻的位线BL之间的区域省略屏蔽结构SM。
在实施例中，屏蔽结构SM的形成可以包括形成屏蔽结构层(未示出)并且对屏蔽结构层的上部执行平坦化工艺。
可以在第二绝缘图案123和屏蔽结构SM上形成第一层间绝缘层130。可以使用层形成工艺(例如，化学气相沉积(CVD)或物理气相沉积(PVD))来执行第一层间绝缘层130的形成。
参照图25A和图25B，可以形成第一接触孔CH1和第二接触孔CH2。在实施例中，第一接触孔CH1的形成可以包括：在第一层间绝缘层130上形成掩模图案(未示出)，使用掩模图案作为蚀刻掩模蚀刻第一层间绝缘层130、第二绝缘图案123、第二虚设图案126和第二封盖图案121，以及去除掩模图案。第一接触孔CH1可以暴露与其相对应的字线WL的顶表面。可以通过与参照第一接触孔CH1描述的方法基本上相同的方法来实现第二接触孔CH2的形成。第二接触孔CH2可以暴露与其相对应的位线BL的顶表面。
参照图26A和图26B，可以在第一接触孔CH1的侧表面上共形地形成第一间隔件层131L(例如，第一间隔件层131L共形地覆盖第一接触孔CH1的侧表面)。可以使用具有良好的阶梯覆盖特性的层形成工艺(例如，化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD))来实现第一间隔件层131L的形成。
可以在第二接触孔CH2的侧表面上共形地形成第二间隔件层132L(例如，第二间隔件层132L共形地覆盖第二接触孔CH2的侧表面)，并且可以在第三接触孔CH3的侧表面上共形地形成第三间隔件层133L(例如，第三间隔件层133L共形地覆盖第三接触孔CH3的侧表面)。可以通过与参照第一间隔件层131L描述的方法基本上相同的方法来实现第二间隔件层132L和第三间隔件层133L的形成。
参照图27A和图27B，可以通过第一接触孔CH1使字线WL的顶表面凹陷，并且在这种情况下，第一接触孔CH1的最下端可以位于字线WL内。该工艺可以包括通过第一接触孔CH1的其余部分各向异性地蚀刻第一间隔件层131L的最下端和字线WL的顶表面的一部分。第一接触孔CH1的底表面可以低于字线WL的顶表面。作为蚀刻第一间隔件层131L的最下端的结果，可以形成第一间隔件131。
可以通过第二接触孔CH2使位线BL的顶表面凹陷，并且在这种情况下，第二接触孔CH2的最下端可以位于位线BL内。可以通过经由第二接触孔CH2的其余部分各向异性地蚀刻第二间隔件层132L的最下端和位线BL的顶表面的一部分来执行该工艺。第二接触孔CH2的底表面可以低于位线BL的顶表面。作为蚀刻第二间隔件层132L的最下端的结果，可以形成第二间隔件132。
返回参照图20A和图20B，可以在第一接触孔CH1的其余部分中形成字线接触件WC(例如，字线接触件WC填充第一接触孔CH1的其余部分)。可以在第二接触孔CH2的其余部分中形成位线接触件BC(例如，位线接触件BC填充第二接触孔CH2的其余部分)。在实施例中，字线接触件WC和位线接触件BC的形成可以包括形成字线接触层(未示出)和位线接触层以及执行平坦化工艺以暴露第一层间绝缘层130的顶表面。
可以分别在字线接触件WC和位线接触件BC上形成单元接合焊盘145。在实施例中，单元接合焊盘145的形成可以包括在第一层间绝缘层130上形成单元接合层(未示出)、在单元接合层上形成掩模图案(未示出)、使用掩模图案作为蚀刻掩模来对单元接合层进行图案化、以及去除掩模图案。
可以在第一层间绝缘层130上形成第二层间绝缘层140。第二层间绝缘层140可以暴露单元接合焊盘145的顶表面。
在根据本发明构思的实施例的半导体装置中，分别连接(例如，电连接)到字线WL、位线BL和背栅线BGL的字线接触件WC、位线接触件BC和背栅接触件BGC可以设置在单元阵列区域CAR中。因此，不需要在连接区域中形成额外的用于允许在所述线和核心装置之间进行信号交换的互连结构。因此，由于不需要连接区域和额外的互连结构，所以可以减小半导体装置的尺寸并低成本地制造半导体装置。
尽管已经具体示出和描述了本发明构思的示例实施例，但是本领域的普通技术人员将理解的是，在不脱离所附权利要求的范围的情况下，可以在其中进行形式和细节上的改变。

Claims (20)

1.一种半导体装置，包括：
衬底，其包括单元阵列区域；
数据存储图案，其在所述单元阵列区域上，并且在平行于所述衬底的顶表面并彼此交叉的第一方向和第二方向上彼此间隔开；
字线，其在所述数据存储图案上，在所述第二方向上延伸，并且在所述第一方向上彼此间隔开；
位线，其在所述字线上以与所述字线交叉，在所述第一方向上延伸，并且在所述第二方向上彼此间隔开；
绝缘图案，其在所述位线上；
位线接触件，其在所述绝缘图案中并分别电连接到所述位线；以及
字线接触件，其在所述位线之间位于所述绝缘图案中，并且分别电连接到所述字线，
其中，所述位线接触件和所述字线接触件在所述单元阵列区域上。
2.根据权利要求1所述的半导体装置，还包括屏蔽结构，所述屏蔽结构在所述位线之间并且延伸到所述绝缘图案上的区域，
其中，所述位线接触件和所述字线接触件在所述屏蔽结构中。
3.根据权利要求2所述的半导体装置，还包括：
第一间隔件，其在所述字线接触件的侧表面上；以及
第二间隔件，其在所述位线接触件的侧表面上，
其中，所述字线接触件通过所述第一间隔件与所述屏蔽结构电隔离，并且
其中，所述位线接触件通过所述第二间隔件与所述屏蔽结构电隔离。
4.根据权利要求2所述的半导体装置，还包括：
背栅线，其在所述字线之间，在所述第二方向上延伸，并且在所述第一方向上彼此间隔开；以及
背栅接触件，其在所述屏蔽结构和所述绝缘图案中，并且分别电连接到所述背栅线，
其中，所述背栅接触件在所述单元阵列区域上。
5.根据权利要求4所述的半导体装置，还包括在所述背栅接触件的侧表面上的间隔件，
其中，所述背栅接触件通过所述间隔件与所述屏蔽结构电隔离。
6.根据权利要求1所述的半导体装置，还包括：
第一层间绝缘层，其在所述绝缘图案上；
第二层间绝缘层，其在所述第一层间绝缘层上；以及
单元接合焊盘，其在所述第一层间绝缘层上，
其中，所述位线接触件和所述字线接触件在所述第一层间绝缘层中在垂直于所述衬底的顶表面的竖直方向上延伸,并且分别电连接到所述单元接合焊盘。
7.根据权利要求6所述的半导体装置，还包括在所述第二层间绝缘层的顶表面上的外围电路结构，
其中，所述外围电路结构包括彼此电连接的外围电路晶体管和上接合焊盘，并且
其中，所述单元接合焊盘和所述上接合焊盘彼此直接接触。
8.根据权利要求6所述的半导体装置，还包括在所述第二层间绝缘层的顶表面上的外围电路结构，
其中，所述外围电路结构包括：
外围电路晶体管，其在外围衬底上；
绝缘层，其在所述外围衬底的底表面上；以及
下接合焊盘，其与所述绝缘层的底表面相邻，并且电连接到所述外围电路晶体管，并且
其中，所述单元接合焊盘和所述下接合焊盘彼此直接接触。
9.根据权利要求6所述的半导体装置，还包括：
界面层，其在所述第二层间绝缘层的顶表面上；以及
外围电路结构，其在所述界面层上，
其中，所述外围电路结构包括彼此电连接的外围电路晶体管和外围穿透接触件，并且
其中，所述外围穿透接触件在所述界面层中并且电连接至所述单元接合焊盘。
10.根据权利要求1所述的半导体装置，还包括：
半导体图案，所述半导体图案中的每一个位于所述字线中的相应的字线的一侧，并且在垂直于所述衬底的顶表面的竖直方向上延伸；以及
栅极绝缘图案，其分别位于所述字线和所述半导体图案之间。
11.根据权利要求10所述的半导体装置，还包括分别在所述数据存储图案上的着陆焊盘，
其中，所述着陆焊盘将所述数据存储图案电连接到所述半导体图案。
12.根据权利要求1所述的半导体装置，还包括：
屏蔽结构，其包括位于所述位线之间的竖直部分和将所述竖直部分彼此连接并延伸到所述绝缘图案上的区域的水平部分；以及
层间绝缘层，其在所述绝缘图案上以覆盖所述屏蔽结构，
其中，虚设图案位于所述位线中的与所述字线接触件和所述位线接触件相邻的位线之间，并且
其中，所述层间绝缘层延伸到所述虚设图案上的区域。
13.一种半导体装置，包括：
衬底，其包括单元阵列区域；
单元结构，其在所述衬底上；以及
外围电路结构，其在所述单元结构上，
其中，所述单元结构包括：
多个数据存储图案，所述多个数据存储图案在水平方向上彼此间隔开；
字线，其在所述多个数据存储图案上；
位线，其在所述字线上以与所述字线交叉；
位线接触件，其分别电连接到所述位线；
字线接触件，其分别电连接到所述字线；以及
单元接合焊盘，所述单元接合焊盘中的第一单元接合焊盘电连接到所述位线接触件，所述单元接合焊盘中的第二单元接合焊盘电连接到所述字线接触件，
其中，所述位线接触件和所述字线接触件在所述单元阵列区域上，并且
其中，所述外围电路结构通过所述单元接合焊盘电连接到所述单元结构。
14.根据权利要求13所述的半导体装置，其中，
所述外围电路结构包括彼此电连接的外围电路晶体管和上接合焊盘，并且
其中，所述单元接合焊盘和所述上接合焊盘彼此直接接触。
15.根据权利要求13所述的半导体装置，还包括在所述单元结构与所述外围电路结构之间的界面层，
其中，所述外围电路结构包括彼此电连接的外围电路晶体管和外围穿透接触件，并且
其中，所述外围穿透接触件在所述界面层中并且电连接至所述单元接合焊盘。
16.根据权利要求13所述的半导体装置，还包括：
绝缘图案，其在所述位线上；以及
屏蔽结构，其在所述位线之间，并延伸到所述绝缘图案上的区域，
其中，所述位线接触件和所述字线接触件在所述屏蔽结构中。
17.根据权利要求16所述的半导体装置，还包括：
第一间隔件，其在所述字线接触件的侧表面上；以及
第二间隔件，其在所述位线接触件的侧表面上，
其中，所述字线接触件通过所述第一间隔件与所述屏蔽结构电隔离，并且
其中，所述位线接触件通过所述第二间隔件与所述屏蔽结构电隔离。
18.根据权利要求13所述的半导体装置，其中，所述单元接合焊盘在所述单元阵列区域上。
19.一种半导体装置，包括：
衬底，其包括单元阵列区域；
单元结构，其在所述衬底上；以及
外围电路结构，其在所述单元结构上，
其中，所述单元结构包括：
多个数据存储图案，所述多个数据存储图案在水平方向上彼此间隔开；
半导体图案，其在所述多个数据存储图案上并在垂直于所述衬底的顶表面的竖直方向上延伸；
字线，其在所述多个数据存储图案上并与所述半导体图案相邻；
栅极绝缘图案，其分别在所述字线和所述半导体图案之间；
位线，其在所述字线上以与所述字线交叉，并且电连接到所述半导体图案；
绝缘图案，其在所述位线上；
屏蔽结构，其在所述位线之间并延伸到所述绝缘图案上的区域；
位线接触件，其在所述屏蔽结构和所述绝缘图案中，并分别电连接到所述位线；
字线接触件，其在所述屏蔽结构和所述绝缘图案中，并分别电连接到所述字线；以及
单元接合焊盘，所述单元接合焊盘中的第一单元接合焊盘电连接到所述位线接触件，所述单元接合焊盘中的第二单元接合焊盘电连接到所述字线接触件，
其中，所述位线接触件和所述字线接触件在所述单元阵列区域上，并且
其中，所述外围电路结构通过所述单元接合焊盘电连接至所述单元结构。
20.根据权利要求19所述的半导体装置，还包括：
第一间隔件，其在所述字线接触件的侧表面上；以及
第二间隔件，其在所述位线接触件的侧表面上，
其中，所述字线接触件通过所述第一间隔件与所述屏蔽结构电隔离，并且
其中，所述位线接触件通过所述第二间隔件与所述屏蔽结构电隔离。
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