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TWI847035B - 半導體裝置及其製造方法 - Google Patents

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TWI847035B
TWI847035B TW110117675A TW110117675A TWI847035B TW I847035 B TWI847035 B TW I847035B TW 110117675 A TW110117675 A TW 110117675A TW 110117675 A TW110117675 A TW 110117675A TW I847035 B TWI847035 B TW I847035B
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work function
function adjustment
adjustment material
field effect
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沙哈吉 Ｂ 摩爾
錢德拉謝卡爾 Ｐ 薩萬特
余典衞
蔡家銘
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台灣積體電路製造股份有限公司
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Abstract

半導體裝置包括設置在通道區域上方的閘極結構以及源極/汲極區域。閘極結構包括：在通道區域上方的閘極介電層；在閘極介電層上方的一或多個功函數調整材料層；以及在一或多個功函數調整材料層上方的金屬閘極電極層。前述一或多個功函數調整材料層包括含鋁層，且擴散阻障層設置在含鋁層的底部或頂部中的至少一者處。前述擴散阻擋層是富Ti層、Ti摻雜層、富Ta層、Ta摻雜層及Si摻雜層中的一或多層。

Description

半導體裝置及其製造方法
本揭露實施例是關於半導體裝置及其製造方法，特別是關於包含為富Ti層、Ti摻雜層、富Ta層、Ta摻雜層及Si摻雜層中的一或多層的擴散阻擋層的半導體裝置及其製造方法。
隨著積體電路的縮小尺寸(down-scaling)的增加以及對積體電路速度的日益嚴苛的要求，電晶體需要越來越大的驅動電流及越來越小的尺寸。因此，已經開發三維(three dimensional，3D)場效電晶體(field-Effect Transistors，FET)。前述三維場效電晶體包括位於基板上方的垂直半導體奈米結構(諸如鰭片、奈米線、奈米片等)。半導體奈米結構用於形成源極區域與汲極區域、以及介於源極區域與汲極區域之間的通道區域。形成淺溝槽隔離(Shallow Trench Isolation，STI)區域以定義半導體奈米結構。三維場效電晶體還包括閘極堆疊物，前述閘極堆疊物形成在半導體鰭片的側壁及頂表面上、或者奈米線、奈米片的所有側面上。由於三維場效電晶體具有三維通道結構，所以對通道進行離子植入製程需要格外小心，以減少任何幾何(geometrical)效應。
一實施例是關於一種半導體裝置，其包括：設置在通道區域上方的閘極結構以及源極/汲極區域。前述閘極結構包括：在通道區域上方的閘極介電層；在閘極介電層上方的一或多個功函數調整材料層(work function adjustment material layers)；以及在一或多個功函數調整材料層上方的金屬閘極電極層。前述一或多個功函數調整材料層包括含鋁層(aluminum containing layer)，且擴散阻障層設置在含鋁層的底部或頂部中的至少一者處。前述擴散阻擋層是富Ti層(Ti-rich layer)、Ti摻雜層(Ti-doped layer)、富Ta層(Ta-rich layer)、Ta摻雜層(Ta-doped layer)及Si摻雜層(Si-doped layer)中的一或多層。前述富Ti層具有比含鋁層的中心更高的Ti濃度，且前述富Ta層具有比含鋁層的中心更高的Ta濃度。
另一實施例是關於一種互補式金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)裝置，其包括：第一場效電晶體(field effect transistor ，FET)以及第二場效電晶體。第一場效電晶體包括設置在第一通道區域上方的第一閘極結構，第二場效電晶體包括設置在第二通道區域上方的第二閘極結構。第一場效電晶體是n型場效電晶體，且第二場效電晶體是p型場效電晶體。第一閘極結構包括：閘極介電層；在閘極介電層上方的第一功函數調整材料層；黏著劑(glue)；以及在第一功函數調整材料層上方的金屬閘極電極層。第二閘極結構包括：閘極介電層；在閘極介電層上方的第二功函數調整材料層；在第二功函數調整材料層上方的第一功函數調整材料層；黏著劑；以及在第一功函數調整材料層上方的金屬閘極電極層。金屬閘極電極層及第一功函數調整材料層在介於第一場效電晶體及第二場效電晶體之間為連續(continuous)，以使金屬閘極電極層設置在第一場效電晶體的閘極介電層上方、第二場效電晶體的第二功函數調整材料層上方、以及在第一場效電晶體及第二場效電晶體的邊界處的第二功函數調整材料層的側壁上方。第一功函數調整材料層包括鋁(諸如，TiAl、TiAlC、TaAl或TaAlC)。第一功函數調整材料層進一步包括設置在第一功函數調整材料層的底部或頂部中的至少一者處的擴散阻障層。前述擴散阻擋層是富Ti層、Ti摻雜層、富Ta層、Ta摻雜層及Si摻雜層中的一或多層。前述富Ti層具有比第一功函數調整材料層的中心部分更高的Ti濃度，且前述富Ta層具有比第一功函數調整材料層的中心部分更高的Ta濃度。
又一實施例是關於一種製造半導體裝置的方法，其包括：形成閘極介電層在由半導體材料形成的通道區域上方；形成第一功函數調整材料層在閘極介電層上方；以及形成金屬閘極電極層在第一功函數調整材料層上方。第一功函數調整材料層包括鋁。形成第一功函數調整材料層包括：在第一功函數調整材料層的底部及頂部中的至少一者處形成擴散阻障層。前述擴散阻障層是富Ti層、Ti摻雜層、富Ta層、Ta摻雜層及Si摻雜層中的一或多層。前述富Ti層具有比第一功函數調整材料層的中心更高的Ti濃度，且前述富Ta層具有比第一功函數調整材料層的中心更高的Ta濃度。
應當理解的是，以下的揭露內容提供許多不同的實施例或範例，以實施本揭露的不同部件。以下敘述各個構件及其排列方式的特定實施例或範例，以簡化說明本揭露。當然，這些特定的範例僅為例子且並非用以限定。舉例而言，元件的尺寸不限於所揭露的範圍或數值，而是可以取決於製程條件及/或裝置的期望特性。再者，在本揭露中敘述第一部件形成於第二部件上方(over)或上(on)，即表示其可包含上述第一部件與上述第二部件是直接接觸的實施例，亦可包含了其中有其他部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與第二部件可能未直接接觸的實施例。為了簡化及清楚起見，可以以不同比例任意繪製各種部件。在附圖中，為了簡化起見，可以省略一些層/部件。
再者，為了便於描述，在本文中可以使用空間相對術語，諸如「在...下方(beneath)」、「在...下方(below)」、「下部(lower)」、「在...上方(above)」、「上部(upper)」及其類似術語來描如圖式所示的一個元件或部件與另一個(些)元件或部件的關係。除了在圖式中描述的方位之外，空間相對術語還旨在涵蓋裝置在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或以處於其他定向)，且在本文中使用的空間相對描述語可以同樣地被相應地解釋。另外，用語「由…形成(made of)」可以表示「包括…(comprising)」或「由...組成(consisting of)」。再者，在隨後的製造製程中，在所描述的操作之間可以存在一或多個其他操作，且可以改變操作的順序。在本揭露中，用語「A、B及C中的一者(one of A, B and C)」表示「A、B及/或C(A, B and/or C)」(A；B；C；A及B；A及C；B及C；或A、B及C)，除非另有說明，否則不表示來自A的一個元件、來自B的一個元件及來自C的一個元件。在整個揭露中，源極與汲極可互換使用，且源極/漏極是指源極與汲極中的一者或源極與汲極之兩者。在以下實施例中，可以在其他實施例中採用相對於一個實施例(例如，一或多個圖式)所描述的材料、配置、尺寸、製程及/或操作，且可以省略其詳細描述。
經揭露的實施例涉及一種半導體裝置，尤其涉及場效電晶體(field effect transistor，FET)的閘極結構及其製造方法。如本文揭露的那些的實施例通常不僅適用於平面式FET，也亦適用於鰭式場效電晶體(FinFET)、雙閘極場效電晶體(double-gate FET)、環繞式閘極場效電晶體(surround-gate FET)、omega-閘極FET(omega-gate FET)或全繞式閘極場效電晶體(gate-all-around FET，GAA FET)(諸如，橫向全繞式閘極場效電晶體(lateral gate-all-around FET)、或垂直全繞式閘極場效電晶體(vertical gate-all-around FET))及/或奈米線(nanowire)電晶體、奈米片(nanosheet)電晶體、奈米叉片(nanoforksheet)電晶體、奈米結構(nanostructure)電晶體、奈米板(nanoslab)電晶體、或在閘極結構中具有一或多個功函數調整材料(work function adjustment material，WFM)層的任何合適的裝置。
隨著積體電路的縮小尺寸的增加，介於鄰近的裝置之間的間距減小，且不同的臨界電壓(threshold voltage，Vt)裝置成為鄰近在一起，這導致由於金屬(例如Al)從一種裝置擴散到另一種裝置而產生臨界電壓偏移(threshold voltage shift)。在FET結構中，構建多個具有低Vt的Vt裝置對於降低功耗及提高裝置性能至關重要。金屬閘極膜的組成及厚度在定義裝置功函數及Vt中扮演至關重要的作用。具有不同臨界電壓的多個FET可以藉由調整設置在介於閘極介電層及主體金屬閘極電極(body metal gate electrode)層(例如，鎢(W)層)之間的一或多個功函數調整材料層(WFM)的材料及/或厚度來實現。對於具有Si通道的n型FET及/或具有SiGe通道的p型FET，將諸如TiAl、TiAlC、TaAl及/或TaAlC的含鋁層(aluminum containing layer)用作WFM層。然而，當形成含鋁層在諸如WCN、WN及/或TiN層之下層的(underlying)層上方，且前述下層的層作為WFM層時，Al擴散到鄰近裝置的WCN、WN及/或TiN層中，導致臨界電壓變化及/或FET性能的其他劣化。
本揭露涉及到使用鋁擴散阻障層在含鋁WFM層的頂表面及/或底表面處。如以下將討論的是，本揭露提供可以保護在相同FET裝置上的下層的層且亦保護在鄰近的FET裝置中的高介電常數(高k，high dielectric constant，high k)層及/或WFM層，以避免來自含鋁WFM層的Al擴散的裝置及方法。
第1A圖根據本揭露實施例，顯示半導體裝置的剖面圖。
在一些實施例中，半導體裝置包括設置在鰭片結構20的通道區域上方的閘極堆疊物80。如第1A圖所示，閘極堆疊物80包括界面層81、閘極介電層82，作為蓋層的第一導電層83、作為第一阻障層的第二導電層84、功函數調整材料層或功函數調整層(WFM層)86、黏著(glue)層87及主體閘極電極層88。在一些實施例中，鰭片結構20設置在基板10上方，且從隔離絕緣層30突出。此外，閘極側壁間隔物46設置在閘極堆疊物80的兩側面(opposite side faces)上，且形成一或多個介電層，亦即層間介電層50以覆蓋閘極側壁間隔物46。在一些實施例中，絕緣材料，亦即虛設閘極介電層42的一部分設置在介於閘極側壁間隔物46及隔離絕緣層30之間。再者，如第1B圖所示，源極/汲極磊晶層60形成在經凹入的(recessed)鰭片結構上方。雖然第1A圖顯示兩個鰭片結構，而第1B圖顯示三個鰭片結構，但是鰭片結構的數量不限於第1A圖及第1B圖所示。
在一些實施例中，用於n型FET的鰭片結構(通道區域)由Si形成，且用於p型FET的鰭片結構由SiGe形成。在一些實施例中，SiGe的Ge濃度為從大約20原子%(atomic %)至60原子%的範圍內，且在其他實施例中，為從大約30原子%至50原子%的範圍內。在一些實施例中，n型FET的通道區域包括Ge，Ge的含量(amount)小於p型FET的SiGe通道。在其他實施例中，p型FET及n型FET的通道區域均由Si或化合物半導體形成。
在一些實施例中，第一導電層83包括金屬氮化物，諸如WN、TaN、TiN及TiSiN。在一些實施例中，使用TiN。在一些實施例中，第一導電層83的厚度為從大約0.3nm至大約30nm的範圍內，且在其他實施例中，為從大約0.5nm至大約25nm的範圍內。在一些實施例中，第一導電層83是具有例如柱狀(columnar)晶粒(crystal grains)的結晶(crystalline)。在一些實施例中，不形成第一導電層83。在一些實施例中，形成第一導電層83，然後在退火操作之後以濕式蝕刻製程進行移除。
在一些實施例中，第二導電層84包括金屬氮化物，諸如WN、TaN、TiN及TiSiN。在一些實施例中，使用TaN。在一些實施例中，第二導電層84的厚度在從大約0.3nm至大約30nm的範圍內，且在其他實施例中，是在從大約0.5nm至大約25nm的範圍內。在一些實施例中，第二導電層84用作阻障層或蝕刻停止層。在一些實施例中，第二導電層84比第一導電層83更薄。在一些實施例中，不形成第二導電層84。
在一些實施例中，WFM層86由導電性材料來形成，前述導電材料為諸如TiN、WN、WCN、Ru、W、TaAlC、TiC、TaAl、TaC、Co、Al、TiAl或TiAlC的單層，或此些材料的兩種或多種的多層。對於具有Si通道的n型FET，使用諸如TiAl、TiAlC、TaAl及/或TaAlC的含鋁層。在一些實施例中，可選擇地(optionally)使用形成在含鋁層下方(under)的TaN、TiN、WN、TiC、WCN、MoN及/或Co中的一或多個。對於具有SiGe通道的p型FET中，使用TaN、TiN、WN、TiC、WCN、MoN及Co中的一或多個。在一些實施例中，使用形成在其上(formed thereon)的TiAl、TiAlC、TaAl及TaAlC中的一或多個。
在一些實施例中，黏著層87由TiN、Ti及Co中的一或多個來形成。在一些實施例中，主體閘極電極層88包括導電材料的一或多層，諸如多晶矽(polysilicon)、鋁(aluminum)、銅(copper)、鈦(titanium)、鉭(tantalum)、鎢(tungsten)、鈷(cobalt)、鉬(molybdenum)、氮化鉭(tantalum nitride)、矽化鎳(nickel silicide)、矽化鈷(cobalt silicide)、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金(metal alloys)、其他合適的材料及/或其組合。
如上所述，在一些實施例中，不形成第一導電層83及第二導電層84。在這種情況下，一或多個WFM層直接形成在閘極介電層82上。
第2A圖至第2F圖及第3圖至第3F圖根據本揭露的實施例，顯示半導體裝置的依序製造製程(sequential manufacturing process)的各個階段的剖面圖。 第3G圖根據本揭露的實施例，顯示製造半導體裝置的製程流程。應當理解的是，在依序製造製程中，可以在第2A圖至第2F圖及第3圖至第3F圖所示的階段之前、在第2A圖至第2F圖及第3圖至第3F圖所示的階段期間中以及在第2A圖至第2F圖及第3圖至第3F圖所示的階段之後，提供一或多個其他操作，且可以替換或消除以下描述的一些操作以用於前述方法的其他實施例。可以互換操作/製程的順序。
如第2A圖所示，製造一或多個鰭片結構20在基板10上方。基板10是，舉例而言，具有在從大約1×1015 cm-3 至大約1×1018 cm-3 的範圍內的摻質濃度(impurity concentration)的p型矽基板。在其他實施例中，基板10是，具有在從大約1×1015 cm-3 至大約1×1018 cm-3 的範圍內的摻質濃度的n型矽基板。可替代地(alternatively)，基板10可以包括其他元素半導體(elementary semiconductor)，諸如鍺；化合物半導體(compound semiconductor)，其包括IV-IV族化合物半導體，諸如SiC及SiGe、III-V族化合物半導體，諸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其組合。在一實施例中，基板10是絕緣體上覆矽(silicon-on insulator，SOI)基板的矽層。諸如非晶(amorphous)矽或非晶SiC的非晶基板，或諸如氧化矽(silicon oxide)的絕緣材料也可以用作基板10。基板10可以包括已經適當地摻雜有摻質(例如，p型或n型導電型態(conductivity))的各種區域。
在一些實施例中，用於p型FET的基板10的一部分藉由蝕刻而凹入，並且在凹部(recesses)上方形成SiGe層。第2A圖至第2F圖及第3圖至第3F圖顯示n-FET的情況，但是對於p型FET，大多數製造製程實質上(substantially)相同。
可以藉由任何合適的方法來使鰭片結構20圖案化。舉例而言，可以使用一或多種光微影製程來使鰭片結構20圖案化，前述光微影製程包括雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程。一般而言，雙重圖案化或多重圖案化製程將光微影製程及自對準製程結合，從而允許建立舉例而言，間距(pitches)小於使用單一直接光微影法可獲得的間距的圖案。舉例而言，在一實施例中，形成犧牲層在基板上方，並使用光微影製程將犧牲層圖案化。使用自對準製程，沿著經圖案化的犧牲層旁邊(alongside)形成間隔物(spacers)。然後移除犧牲層，然後可以使用剩餘的間隔物來使鰭片結構20圖案化。
如第2A圖所示，在Y方向上延伸的鰭片結構20在X方向上彼此相鄰設置。但是，鰭片結構的數量不限於兩個。數字可以是一個、三個、四個或五個或更多。另外，可以在鰭片結構20的兩側附近設置一或多個虛設(dummy)鰭片結構，以提高在圖案化製程中的圖案擬真度(pattern fidelity)。在一些實施例中，鰭片結構20的寬度在從大約5nm至大約40nm的範圍內，且在特定(certain)實施例中，在從大約7nm到大約15nm的範圍內。在一些實施例中，鰭片結構20的高度在從大約100nm至大約300nm的範圍內，且在其他實施例中，在從大約50nm至大約100nm的範圍內。在一些實施例中，鰭片結構20之間的距離(space)在從大約5nm至大約80nm的範圍內，且在其他實施例中，在從大約7nm至大約15nm的範圍內。然而，所屬技術領域中具有通常知識者將認識到的是，貫穿(throughout)說明書描述的尺寸及數值僅是範例，且可以改變以適合於積體電路的不同規格。
如第2B圖所示，在形成鰭片結構20之後，形成隔離絕緣層30在鰭片結構20上方。
隔離絕緣層30包括絕緣材料的一或多層，前述絕緣材料諸如氧化矽(silicon oxide)、氮氧化矽(silicon oxynitride)或氮化矽(silicon nitride)，且前述絕緣材料藉由低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)、電漿化學氣相沉積(plasma-CVD)或流動式化學氣相沉積(flowable CVD)來形成。在流動式化學氣相沉積中，沉積取代氧化矽的可流動的(flowable)介電材料。顧名思義，可流動的介電材料可以在沉積期間中「流動(flow)」，以填充具有高深寬比(aspect ratio)的間隙(gap)或空間(space)。一般而言，將各種化學品添加到含矽前驅物(silicon-containing precursors)中，以使經沉積的膜流動。在一些實施例中，添加氫氮鍵(nitrogen hydride bonds)。可流動的介電前驅物，特別是可流動的氧化矽前驅物的範例包括矽酸鹽(silicate)、矽氧烷(siloxane)、甲基倍半矽氧烷(methyl silsesquioxane，MSQ)、氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)、MSQ與HSQ的混合物、全氫矽氮烷(perhydrosilazane，TCPS)、全氫-聚矽氮烷(perhydro-polysilazane，PSZ)、四乙氧矽烷(tetraethyl orthosilicate，TEOS)或諸如三甲矽烷基胺(trisilylamine，TSA)的矽烷基胺(silyl-amine)。這些可流動的氧化矽材料是在多次操作製程中形成的。在沉積可流動膜之後，將可流動膜固化，然後退火以移除不期望的元素，以形成氧化矽。前述可流動膜可以摻雜有硼(boron)及/或磷(phosphorous)。在一些實施例中，隔離絕緣層30可以藉由旋塗玻璃(spin-on-glass，SOG)、SiO、SiON、SiOCN及/或氟摻雜矽酸鹽玻璃(fluoride-doped silicate glass，FSG)中的一或多層來形成。
形成隔離絕緣層30在鰭片結構20上方之後，執行平坦化操作，以移除隔離絕緣層30的一部分及遮罩層(例如，墊片氧化物(pad oxide)層及形成在墊片氧化物層上的氮化矽遮罩層)。平坦化操作可以包括化學機械研磨(chemical mechanical polishing，CMP)及/或回蝕(etch-back)製程。如第2B圖所示，然後進一步移除隔離絕緣層30，從而暴露出成為通道層的鰭片結構20的上部。
在特定實施例中，使用濕式蝕刻製程來執行隔離絕緣層30的部分移除，舉例而言，藉由浸泡基板在氫氟酸(hydrofluoric acid，HF)中。在另一實施例中，使用乾式蝕刻製程來執行隔離絕緣層30的部分移除。舉例而言，可以使用以CHF3 或BF3 作為蝕刻氣體的乾式蝕刻製程。
在形成隔離絕緣層30之後，可以執行熱製程，舉例而言，退火製程，以提高隔離絕緣層30的品質。在特定實施例中，熱製程是藉由使用快速熱退火(rapid thermal annealing，RTA)來執行，其中快速熱退火的溫度在大約900℃至大約1050℃的範圍內，持續大約1.5秒至大約10秒，在諸如N2 、Ar或He環境的惰性氣體環境中。
然後，如第2C圖所示，形成虛設閘極結構40在鰭片結構20的一部分上方。
形成介電層及多晶矽層在隔離絕緣層30及經暴露的鰭片結構20上方，然後執行圖案化操作，以獲得虛設閘極結構，前述虛設閘極結構包括由多晶矽形成的虛設閘極電極層44及虛設閘極介電層42。在一些實施例中，藉由使用包括氮化矽層及氧化物層的硬遮罩，來執行多晶矽層的圖案化。虛設閘極介電層42可以是藉由CVD、物理氣相沉積(Physical Vapor Deposition，PVD)、原子層沉積(Atomic Layer Deposition，ALD)、電子束蒸鍍(e-beam evaporation)、或其他合適的製程來形成的氧化矽。在一些實施例中，虛設閘極介電層42包括氧化矽、氮化矽、氮氧化矽或高k介電質中的一或多層。在一些實施例中，虛設閘極介電層的厚度在從大約1nm至大約5nm的範圍內。
在一些實施例中，虛設閘極電極層44是具有均勻或不均勻摻雜的經摻雜多晶矽。在本實施例中，虛設閘極電極層44的寬度在從大約30nm至大約60nm的範圍內。在一些實施例中，虛設閘極電極層的厚度在從大約30nm至大約50nm的範圍內。另外，可以在虛設閘極結構40的兩側附近設置一或多個虛設閘極結構，以提高在圖案化製程中的圖案擬真度。在一些實施例中，虛設閘極結構40的寬度在從大約5nm至大約40nm的範圍內，且在特定實施例中，在從大約7nm到大約15nm的範圍內。
此外，如第2C圖及第2D圖所示，側壁間隔物46形成在虛設閘極結構40的兩側面上。第2D圖是在yx平面中的剖面圖。用於側壁間隔物46的絕緣材料層形成在虛設閘極結構40上方。以共形的(conformal)方式沉積絕緣材料層，使得絕緣材料層形成為具有分別在虛設閘極結構40的諸如側壁的垂直表面上、水平表面上及頂部上實質上相等的厚度。在一些實施例中，絕緣材料層具有從大約5nm至大約20nm的範圍內的厚度。絕緣材料層包括SiN、SiON、SiCN或任何其它合適的介電材料中的一或多個。絕緣材料層可以藉由ALD、CVD或任何其他合適的方法來形成。接著，藉由非等向性蝕刻移除絕緣材料層的底部，從而形成閘極側壁間隔物46。在一些實施例中，側壁間隔物46包括兩層至四層不同的絕緣材料。在一些實施例中，虛設閘極介電層42的一部分設置在介於側壁間隔物46與隔離絕緣層30之間。在其他實施例中，虛設閘極介電層42的沒有任何部分(no part)設置在介於側壁間隔物46與隔離絕緣層30之間。
在一實施例中，隨後，向下蝕刻(etch down)虛設閘極結構40沒有覆蓋的鰭片結構20的源極/汲極區域，亦即使虛設閘極結構40沒有覆蓋的鰭片結構20的源極/汲極區域凹入(recessed)，以形成源極/汲極凹部(recess)。在形成源極/汲極凹部之後，形成一或多個源極/汲極磊晶層60(參照第1B圖)在源極/汲極凹部中。在一些實施例中，形成第一磊晶層、第二磊晶層及第三磊晶層。在其他實施例中，不形成凹部，且形成磊晶層在鰭片結構上方。
在一些實施例中，第一磊晶層包括用於n型鰭式場效電晶體(FinFET)的SiP或SiCP，以及用於p型FinFET的SiGe或Ge，其摻雜有B。在一些實施例中，在第一磊晶層中的P(磷(phosphorus))含量在從大約1×1018 原子/公分3 (atoms/cm3 )到大約1×1020 原子/cm3 的範圍內，在一些實施例中，第一磊晶層的厚度在從大約5nm至大約20nm的範圍內，且在其他實施例中，在從大約5nm至大約15nm的範圍內。在一些實施例中，當第一磊晶層是SiGe時，Ge的含量為大約25原子%(atomic %)至大約32原子%，且在其他實施例中，為大約28原子%至大約30原子%。在一些實施例中，第二磊晶層包括用於n型FinFET的SiP或SiCP，以及用於p型FinFET的摻雜有B的SiGe。在一些實施例中，在第二磊晶層中的磷的含量高於在第一磊晶層中的磷的含量，且第二磊晶層中的磷的含量在大約1×1020 原子/cm3 至大約2×1020 原子/cm3 的範圍內。在此實施例中，第二磊晶層的厚度在大約20nm至40nm的範圍內，或者在其他實施例中，在大約25nm至大約35nm的範圍內。在一些實施例中，當第二磊晶層是SiGe時，Ge的含量為大約35原子%至大約55原子%，且在其他實施例中，為大約41原子%至大約46原子%。在一些實施例中，第三磊晶層包括SiP磊晶層。第三磊晶層是犧牲層，前述犧牲層用於在汲極/源極中的矽化物的形成。在一些實施例中，在第三磊晶層中的磷的含量小於在第二磊晶層中的磷的含量，且在第三磊晶層中的磷的含量在大約1×1018 原子/cm3 至大約1×1021 原子/cm3 的範圍內。在一些實施例中，當第三磊晶層是SiGe時，Ge的含量小於大約20原子%，且在其他實施例中，Ge的含量為大約1原子%至大約18原子%。
在至少一實施例中，磊晶層60是藉由LPCVD製程、分子束磊晶(molecular beam epitaxy)、原子層沉積或任何其它合適的方法來磊晶成長。在大約400℃至850ºC的溫度下，在大約1托(Torr)至大約200托的壓力下，使用諸如SiH4 、Si2 H6 或Si3 H8 的矽源氣體(silicon source gas)；諸如GeH4 或Ge2 H6 的鍺源氣體(germanium source gas)；諸如CH4 或SiH3 CH3 的碳源氣體(carbon source gas)；以及諸如PH3 的磷源氣體(phosphorus source gas)來執行LPCVD製程。
然後，如第2C圖及第2D圖所示，形成層間介電(interlayer dielectric，ILD)層50在源極/汲極(S/D)磊晶層60及虛設閘極結構40上方。用於ILD層50的材料包括化合物，且前述化合物包括Si、O、C及/或H，諸如氧化矽、SiCOH及SiOC。諸如聚合物的有機材料可以用於ILD層50。
如第2C圖及第2D圖所示，在形成ILD層50之後，執行諸如CMP的平坦化操作，以使得虛設閘極電極層44的頂部暴露。在一些實施例中，在形成ILD層50之前，形成接觸蝕刻停止層，諸如氮化矽層或氮氧化矽層。
然後，移除虛設閘極電極層44及虛設閘極介電層42，從而形成如第2E圖及第2F圖所示的閘極空間(gate space)47。第2F圖是yx平面中的剖面圖。虛設閘極結構可以使用電漿乾式蝕刻及/或濕式蝕刻來移除。當虛設閘極電極層44是多晶矽，且ILD層50為氧化矽，可以使用諸如四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)溶液的濕式蝕刻劑來選擇性地移除虛設閘極電極層44。此後，使用電漿乾式蝕刻及/或濕式蝕刻來移除虛設閘極介電層42。
第3A圖顯示在閘極空間47中暴露鰭片結構20的通道區域之後的結構。在第3A圖至第3F圖中，省略側壁間隔物46及ILD層50。
如第3B圖所示，在第3G圖的步驟S301處，界面層81形成在鰭片結構20上，且在第3G圖的步驟S303處，閘極介電層82形成界面層81上。在一些實施例中，藉由使用化學氧化形成界面層。在一些實施例中，界面層81包括氧化矽、氮化矽及氧化矽鍺(silicon-germanium oxide)中的一者。在一些實施例中，當通道由Si形成時，界面層是氧化矽層81N，而當通道由SiGe形成時，界面層是氧化矽鍺層81P(參照第4A圖)。在一些實施例中，界面層81的厚度在大約0.6nm至大約2nm的範圍內。在一些實施例中，閘極介電層82包括諸如氧化矽、氮化矽的介電材料；或高k介電材料；其他合適的介電材料；及/或其組合的一或多層。高k介電材料的範例包括HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、氧化鈦(titanium oxide)、二氧化鉿-氧化鋁合金(hafnium dioxide-alumina (HfO2 -Al2 O3 ) alloy)、La2 O3 、HfO2 -La2 O3 、Y2 O3 、Dy2 O3 、Sc2 O3 、MgO或其他合適的高k介電材料及/或其組合。可以藉由CVD、ALD或任何合適的方法來形成閘極介電層82。在一實施例中，使用諸如ALD的高度共形(highly conformal)沉積製程來形成閘極介電層82，以確保形成具有在每個通道層周圍為均勻厚度的閘極介電層。在一實施例中，閘極介電層82的厚度在為大約1nm至大約30nm的範圍內。
然後，如第3C圖所示，在第3G圖的步驟S305處，形成第一導電層83。在一些實施例中，可以藉由CVD、ALD或任何合適的方法來形成第一導電層83。在一些實施例中，第一導電層83由TiN或TiSiN來形成。在一些實施例中，不形成第一導電層83。
在一些實施例中，在第3G圖的步驟S307處，在形成第一導電層83之後，執行第一退火操作(尖峰退火(spike annealing)，諸如雷射退火(laser annealing)及/或等溫退火(isothermal annealing))在大約600℃至大約950℃的溫度下，持續大約1 nsec至大約360 sec。第一退火操作可以幫助閘極介電層82緻密化，並將氮(nitrogen)摻入(incorporate)閘極介電層82中。氮有助於使氧空位(passivate oxygen vacancies)鈍化、減少漏電流並提高裝置可靠性。第一退火操作還可以幫助形成穩定的混合層(intermixing layer)，這有助於為後續沉積金屬閘極膜到介電層上提供穩定的平台(platfrom)。當溫度太高時，第一退火操作可能導致在高k閘極介電層82中結晶作用(crystallization)及形成晶界(grain boundary)，這影響界面層81的漏電流性能及再生長，前述漏電流性能及再生長使得裝置速度減慢。相反地，當溫度太低時，第一退火操作可能不會在高k閘極介電層中提供足夠緻密化作用及/或氮化作用，且在後續的金屬閘極沉積製程期間中，造成裝置的不穩定性/變化。在一些實施例中，當不形成第一導電層83時，在此階段不執行退火操作。在一些實施例中，形成第一導電層83，然後進行退火操作，在此之後，以濕式蝕刻製程移除第一導電層83。
在一些實施例中，包括界面層81、閘極介電層82及第一導電層83的堆疊結構浸泡(soaked)在含氟氣體(例如，F2 及/或NF3 )，且在大約為室溫(25℃)至大約550℃的溫度下，持續大約4秒至大約15分鐘。在一些實施例中，氟的摻入有助於提高功函數調整性質(work function adjustment properly)、減少P型金屬氧化物半導體場效電晶體(P type Metal Oxide Semiconductor Field Effect Transistor，PMOS)裝置的Vt、使在閘極介電層82中的氧空位鈍化(passivate oxygen vacancies)、減少漏電流並減少在閘極介電層中的懸浮鍵(dangling bonds)。此後，在一些實施例中，形成蓋層在第一導電層83上方，前述蓋層由舉例而言，結晶矽、多晶矽或非晶矽(crystalline, polycrystalline or amorphous Si)來形成，且執行第二退火操作(尖峰退火，諸如雷射退火)在大約550℃至大約1300℃的溫度下，持續大約1 nsec至大約360 sec。在一些實施例中，退火溫度為900℃至1100℃。在一些實施例中，這導致氟擴散到蓋層、第一導電層83及閘極介電層82中。在第二退火操作之後，移除蓋層。對矽蓋層的第二退火操作還有助於改善閘極介電層82的品質。在相對較低的溫度下形成諸如高k介電層的閘極介電層，以避免結晶作用及形成晶界，同時在相對較高的溫度下沉積金屬閘極膜。據此，期望的是，在金屬閘極沉積之前，使高k介電層更為熱穩定(thermally stable)。在如上所述的溫度範圍內，對蓋層進行第二退火操作可以使高k介電層緻密化，並且使其熱穩定，且在金屬閘極沉積期間中沒有任何熱氧化物反轉(thermal oxide inversion)。第二退火操作還有助於將氟從外層(例如，蓋層)熱擴散(thermally in-diffuse)到第一導電層83、閘極介電層82及界面層81中。蓋層用於保護閘極介電層82及第一導電層83不會受到不需要的氧化作用破壞，並使這些膜與退火環境隔離。在閘極介電層熱穩定之後，在最終的裝置結構中不再需要蓋層，因此將蓋層移除。
在其他實施例中，不執行伴隨Si蓋層的形成及第二退火操作的氟浸泡操作。
隨後，在第3G圖的步驟S309處，形成作為第一阻障層的第二導電層84，在第3G圖的步驟S311處，形成一或多個WFM層86。在第3G圖的步驟S313處，形成金屬閘極層在功函數調整層86上方，前述金屬閘極層包括黏著層87及主體金屬(body metal)層(閘極電極層)88。
在一些實施例中，第二導電層84由TaN形成，且作為蝕刻停止阻障層。在後續形成的p型及n型WFM層的圖案化期間中，其中前述p型及n型WFM層用以形成多個Vt裝置，第二導電層84作為濕式蝕刻停止層。在一些實施例中，不形成第二導電層84。
功函數調整材料(work function adjustment material，WFM)層86可以藉由ALD、PVD、CVD、電子束蒸鍍或其他合適的製程來形成。再者，可以對於可使用不同金屬層的n型通道FET及p型通道FET分別形成WFM層。閘極電極層(主體金屬層)88及黏著層87可以藉由CVD、ALD、電鍍(electro-plating)或其他合適的方法來形成。當未形成第一導電層及第二導電層時，WFM層86直接形成在閘極介電層82上。在一些實施例中，形成第一導電層83，在退火操作的步驟S307之後移除第一導電層83，在此之後不形成第二導電層，且WFM層86直接形成在閘極介電層82上。
第4A圖根據本揭露實施例，顯示具有不同臨界電壓的FET的閘極結構的剖面圖。第4B圖及第4C圖根據本揭露的實施例，顯示用於具有不同臨界電壓的多個FET的各種功函數調整材料層。
在一些實施例中，半導體裝置包括：具有WFM層結構WF1的第一n型場效電晶體 (n-type FET) N1；具有WFM層結構WF2的第二n型FET N2；具有WFM層結構WF3的第三n型FET N3；具有WFM層結構WF3的第一p型FET(p-type FET) P1；具有WFM層結構WF2的第二p型FET P2；以及具有WFM層結構WF1的第三p型FET P3。第一n型FET(超低壓(ultra-low voltage)FET) N1的臨界電壓的絕對值小於第二n型FET(低壓(low-voltage)FET) N2的臨界電壓的絕對值，且第二n型FET N2的臨界電壓的絕對值小於第三n型FET(標準電壓(standard voltage)FET) N3的臨界電壓的絕對值。類似地，第一p型FET(超低壓FET) P1的臨界電壓的絕對值小於第二p型FET(低壓FET) P2的臨界電壓的絕對值，且第二p型FET P2的臨界電壓的絕對值小於第三p型FET(標準電壓FET) P3的臨界電壓的絕對值。在第一n型FET N1的臨界電壓的絕對值設計成與在第一p型FET P1的臨界電壓的絕對值相同；在第二n型FET N2的臨界電壓的絕對值設計成與在第二p型FET P2的臨界電壓的絕對值相同；以及在第三n型FET N3的臨界電壓的絕對值設計成與在第三p型FET P3的臨界電壓的絕對值相同。
在一些實施例中，如第4A圖所示，WFM層結構WF1包括第一WFM層100；WFM層結構WF2包括更靠近閘極介電層82的第二WFM層89-2及第一WFM層100；以及WFM層結構WF3包括更靠近閘極介電層82的第三WFM層89-1、第二WFM層89-2及第一WFM層100。
在第4B圖中，半導體裝置包括三個不同的臨界電壓等級(level)。在其他實施例中，如第4C圖所示，n型FET及p型FET分別使用了三個以上的不同臨界電壓，例如，使用了八個不同臨界電壓。在第4C圖，不僅調整WFM層結構，且調整閘極介電層82的配置(configurations)HK1、HK2及HK3(例如，材料，厚度等)，以獲得所需的臨界電壓。配置HK1、HK2及HK3由不同的材料組成(composed of)，前述材料諸如HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、氧化鈦(titanium oxide)、二氧化鉿-氧化鋁合金(hafnium dioxide-alumina (HfO2 -Al2O3 ) alloy)、La2O3 、HfO2 -La2 O3 、Y2 O3 、Dy2 O3 、Sc2 O3 、MgO或其他合適的高k介電材料及/或其組合。在一些實施例中，配置HK1、HK2及HK3由具有不同濃度的稀土金屬(rare-earth metal)及/或III族摻質(諸如，La、Al、Mg、Sc、Dy、Y、Ti、Lu、Sr等)的高k介電質組成。在一些實施例中，配置HK3由HfOx 組成，配置HK2由HfLaOx (或HfYOx 、HfLuOx 、HfSrOx 、HfScOx 、HfDy Ox )組成，且配置HK1由HfLaOx (或HfYOx 、HfLuOx 、HfSrOx 、HfScOx 、HfDyOx )組成，使得在配置HK1中的La(或Y、Lu、Sr、Sc、Dy)的含量高於在配置HK2中的含量。在一些實施例中，配置HK1由HfOx組成，配置HK2由HfAlOx (或HfZrOx 、HfTiOx )組成，且配置HK3由HfAlOx (或HfZrOx 、HfTiOx )組成，使得在配置HK3中的Al(或Zr、Ti)的含量高於在配置HK2中的含量。在一些實施例中，配置HK2由HfOx 組成，配置HK1由HfLaOx (或HfYOx 、HfLuOx 、HfSrOx 、HfScOx 、HfDyOx )組成，且配置HK3由HfAlOx (或HfZrOx 、HfTiOx )組成。在一些實施例中，配置HK1包括大於配置HK2的含量的La，且配置HK3不包括La。在一些實施例中，配置HK3包括大於配置HK2的含量的Al，且配置HK1不包括Al。在一些實施例中，配置HK1含有La，配置HK3包括Al，且配置HK2不包括Al及La。在一些實施例中，配置HK1、HK2及HK3的厚度在大約0.6nm至大約30nm的範圍內。在一些實施例中，使用多於三個不同的高k介電膜。
在互補式金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)裝置中，閘極電極通常用於n型FET及p型FET(由n型FET及p型FET共享)，且因此選擇具有實質上相同的臨界電壓的n型FET及p型FET。舉例而言，具有超低壓FET的CMOS裝置包括第一n型FET N1及第一p型FET P1。第5A圖顯示這種CMOS裝置的平面圖(佈局)。
如第5A圖所示，閘極電極80設置在一或多個鰭片結構20(通道區域)上方。在一些實施例中，n型FET NFET及p型FET PFET中的每一個包括兩個鰭片結構。在其他實施例中，每個FET的鰭片結構的數量是一個或三個或更多(例如，多達10個)。第5B圖顯示對應於第5A圖的區域A1的剖面圖，且第5C圖顯示第5B圖區域B1的放大圖。在第5B圖及第5C圖中，省略黏著層87及主體金屬層，亦即閘極電極層88(以虛線顯示)。
如上所述，n型FET NFET(例如，第一n型FET N1)具有WFM層結構WF1，且前述WFM層結構WF1(僅)具有第一WFM層100，且p型FET PFET(例如，第一p型FET P1)具有WFM層結構WF3，且前述WFM層結構WF3具有第二WFM層89-2及第三WFM層89-1(在第5B圖中統稱為WFM層89)及第一WFM層100。據此，在n型FET NFET及p型FET PFET的邊界MB，第二及第三WFM層89不連續地(discontinuously)形成。
類似地，在第6A圖至第6C圖中，具有臨界電壓Vt3的CMOS裝置包括：具有WFM層結構WF2的n型FET NFET及具有WFM層結構WF3的p型FET PFET (參照第4C圖)。第6B圖顯示對應於第6A圖的區域A2的剖面圖，且第6C圖顯示第6B圖的區域B2的放大圖。在第6B圖及第6C圖中，省略黏著層87及主體金屬層，亦即閘極電極層88。
如第6A圖所示，閘極堆疊物80設置在一或多個鰭片結構20(通道區域)上方。如上所述，n型FET NFET具有WFM層結構WF2，且前述WFM層結構WF2具有第一WFM層100及第二WFM層89-2，且p型FET PFET具有WFM層結構WF3，且前述WFM層結構WF3具有第二及第三WFM層89及第一WFM層100。因此，在n型FET NFET及p型FET PFET的邊界MB處，不連續地形成第三WFM層89-1。
當第一WFM層100包括鋁(aluminum)時，鋁可以跨越邊界MB擴散到第二及/或第三WFM層89中，且可以改變p型FET PFET的臨界電壓(並可以改變n型FET NFET的臨界電壓)。具體而言，當經擴散的Al形成具有高電阻值(electrical resistivity)的氧化鋁時，將降低p型FET PFET的裝置性能。此外，橫向擴散至第二WFM層89-2的Al影響臨界電壓的程度大於從第二WFM層89-2的頂部垂直擴散的Al。隨著積體電路的縮小規模的增加，介於鄰近的p型FET及n型FET裝置之間的間距越來越小，而這些FET裝置越來越靠近在一起。因此，跨越鄰近裝置的橫向擴散變得至關重要，並導致嚴重的臨界電壓偏移及性能劣化。
根據本揭露的一些實施例，WFM層100含有鋁(例如，TiAl及TiAlC，且進一步包括擴散阻障層，前述擴散阻障層至少在WFM層100的底表面區域及頂表面區域中的一者處。在一些實施例中，擴散阻障層是富Ta層(Ta-rich layer)、Ta摻雜層(Ta-doped layer)、Si摻雜層(Si-doped layer)、Ti摻雜層(Ti-doped layer)或富Ti層(Ti-rich layer)中的至少一者。擴散阻障層抑制鋁擴散至鄰近FET裝置的WFM層89-1及89-2，其中前述WFM層89-1及89-2由舉例而言，WCN、WN、Ru、TiN或TiSiN來形成。在一些實施例中，WFM層100的擴散阻障層包括富Ti TiAl 層(Ti-rich TiAl layer)、Ti摻雜TaAl層(Ti doped TaAl layer)、富Ta TaAl 層(Ta-rich TaAl layer)、Ta摻雜TiAl層(Ta-doped TiAl layer)、Si摻雜TiAl層(Si doped TiAl layer)及Si摻雜TaAl層(Si-doped TaAl layer)。
在一些實施例中，WFM層100的主體(body)(中心區域)由TiAl或TiAlC形成，且包括大約5原子%至大約15原子%的含量的Ti以及在從大約10原子%至大約30原子%的範圍內的含量的Al，且在一些實施例中，其餘包括碳(例如，大約8原子%至大約25原子%)及/或氧。在一些實施例中，Al/Ti比值(ratio)在大約1.5至大約3.0的範圍內。
在一些實施例中，相較於鄰近擴散阻障層的中心區域，擴散阻障層含有更多的鈦，且Ti的含量在從大約20原子%至大約50原子%的範圍內，且在其他實施例中，在從大約30原子%至40原子%的範圍內。在一些實施例中，擴散阻障層的Al/Ti比值在從大約0.2至大約1.2的範圍內。在一些實施例中，當擴散阻障層是富Ti層時，富Ti層的Al/Ti比值在大約0.2至大約1.2的範圍內。在一些實施例中，當擴散阻障層為Ta摻雜層時，相較於鄰近富Ta層的中心區域，Ta摻雜層含有更多鉭，且Ta的含量在從大約20原子%至大約50原子%的範圍內，且在其他實施例中，在從大約30原子%至40原子%的範圍內。在一些實施例中，Ta摻雜層的Al/Ta比值在大約0.2至大約1.2的範圍內。藉由具有Ta前驅物(Ta-precursor)(例如，五-二甲基氨基鉭(pentakis-dimethylamino tantalum，PDMAT)/TaCl5 )、Al前驅物(Al-precursor)及Ti前驅物(Ti-precursor)以及Ar、He惰性氣體吹掃的循環交替脈衝-吹掃(cyclic alternate pulse-and-purges)的ALD、PEALD或CVD方法，來形成Ta摻雜的TiAl層。在一些實施例中，製程溫度在從大約300℃到大約550℃的範圍內。在一些實施例中，當擴散阻障層是Si摻雜層，相較於鄰近富Si層(Si-rich layer)的中心區域，Si摻雜層含有更多矽，且Si的含量在從大約20原子%至大約50原子%的範圍內，且在其他實施例中，在從大約30原子%至40原子%的範圍內。在一些實施例中，Si摻雜層的Al/Si比值在大約0.2至大約1.2的範圍內。藉由具有Si前驅物(Si-precursor)(例如，SiCl4 、SiHCl3 等)、Al前驅物及Ti前驅物以及Ar、He惰性氣體吹掃的循環交替脈衝-吹掃的ALD、PEALD或CVD方法，來形成Si摻雜的TiAl層。在一些實施例中，製程溫度在從大約300℃到大約550℃的範圍內。
在一些實施例中，如第7A圖及第7B圖所示，WFM層100包括頂部擴散阻障層140及底部擴散阻障層145。第7B圖顯示類似於第5C圖的在n型FET及p型FET的邊界MB處的結構。在一些實施例中，如第7C圖及第7D圖所示，WFM層100僅包括底部擴散阻障層145。在這些佈置中，至少底部擴散阻障層145可以抑制鋁從一個FET的WFM層100擴散到鄰近FET的WFM層89-1及/或89-2。在沒有擴散阻障層的情況下，Al從左邊的(left)FET及右邊的(right)FET的金屬邊界處的擴散發生。由於Al從左邊的FET的WFM層100中損耗，所以增加左邊的FET的整體有效功函數，且由於在右邊的FET中的WFM層89-1及/或89-2中獲得Al，所以減少右邊的FET的整體功函數。然而，藉由使用一或多個擴散阻擋層，可以抑制跨越鄰近FET的金屬邊界的Al擴散，從而使鄰近的裝置更好地隔離。
此外，在一些實施例中，如第7E圖及第7F圖所示，WFM層100僅包括頂部擴散阻障層140。在這種情況下，頂部擴散阻障層140提高塊材TiAl或TiAlC層(WFM層100的中心區域)的品質，這又可以抑制鋁從WFM層100擴散到WFM層89-1及/或89-2。儘管抑制Al擴散的機制尚不清楚，但是已經觀察到的是，裝置的電性性質有所改善。
第8A圖及第8B圖根據一些實施例，顯示具有頂部擴散阻障層及底部擴散阻障層的WFM層100中的Ta或Si或Ti分佈(profile)。
在一些實施例中，如第8A圖所示，Ta或Si或Ti濃度具有實質上恆定(constant)的部分S2，前述部分具有X1原子%的濃度，且Ta或Si或Ti濃度在邊緣(頂表面及底表面)逐漸增加至X2原子%。在一些實施例中，Ta或Si或Ti濃度線性(linearly)增加，且在其他實施例中，Ta或Si或Ti濃度逐漸增加(非線性(not linear))。在第8B圖中，Ta或Si或Ti濃度具有階梯狀分佈(step-wise profile)。
在一些實施例中，當WFM層100由TiAl或TiAlC形成時，Ti濃度在從大約5原子%至大約15原子%的範圍內，且在其他實施例中，在從大約8原子%至大約12原子%的範圍內；Al濃度在從大約10原子%至大約30原子%的範圍內；以及其餘(rest)為碳(carbon)及/或氧(oxygen)。在一些實施例中，Al/Ti比值在大約1.5至大約4.8的範圍內。在一些實施例中，當擴散阻障層是富Ti層時，富Ti層的Ti濃度在從大約20原子%至大約50原子%的範圍內，且Al/Ti比值在大約0.2至大約1.2的範圍內。當擴散阻障層是Ta摻雜層時，Ta摻雜層的Ta濃度在大約20原子%至大約50原子%的範圍內。當擴散阻障層是Si摻雜層時，Si摻雜層的Si濃度在大約20原子%至大約50原子%的範圍內。在一些實施例中，擴散阻障層是實質上純的(substantially pure)Ti層(95~100原子%)。在一些實施例中，擴散阻障層是TiSi層，前述TiSi層具有大約25原子%至大約65原子%的Si濃度。
在一些實施例中，當WFM層100由TaAl或TaAlC形成時，Ta濃度在從大約5原子%至大約15原子%的範圍內，且在其他實施例中，在從大約8原子%至大約12原子%的範圍內；Al濃度在從大約10原子%至大約30原子%的範圍內；以及其餘為碳及/或氧。在一些實施例中，Al/Ta比值在大約1.5至大約3.0的範圍內。在一些實施例中，當擴散阻障層是富Ta層時，富Ta層的Ta濃度在從大約20原子%至大約50原子%的範圍內，且Al/Ta比值在大約0.2至大約1.2的範圍內。當擴散阻障層是Ti摻雜層時，Ti摻雜層的Ti濃度在大約20原子%至大約50原子%的範圍內。當擴散阻障層是Si摻雜層時，Si摻雜層的Si濃度在大約20原子%至大約50原子%的範圍內。在一些實施例中，擴散阻障層是實質上純的(substantially pure)Ta層(95~100原子%)。在一些實施例中，擴散阻障層是TiSi層，前述TiSi層具有大約25原子%至大約65原子%的Si濃度。
在一些實施例中，Ti原子百分比的值X1 (Ti atomic% X1)在從大約5至大約15的範圍內，且在其他實施例中，在從大約8至大約12的範圍內。在一些實施例中，Ti原子百分比的值X1是在大約0至大約2的範圍內，其中WFM層100為TaAl或TaAlC。在一些實施例中，Ti原子百分比的值X1在大約0至大約2的範圍內，其中WFM層100是TaAl或TaAlC，且在其他實施例中，在大約5至大約15的範圍內。在一些實施例中，在Si摻雜層中的Si原子百分比的值X1(Si atomic% X1)在從大約0至大約5的範圍內。在一些實施例中，X2在從大約20至大約50的範圍內，且在其他實施例中，在從大約30至大約40的範圍內。在一些實施例中，不包含鋁的Ti層用作富Ti層。在一些實施例中，不含鋁的Ta層用作富Ta層。在一些實施例中，不含鋁的Si層作為富Si層。在一些實施例中，恆定部分S2的厚度是WFM層100的總厚度的至少大約20%，且在其他實施例中，是WFM層100的總厚度的至少大約40%。在一些實施例中，恆定部分S2的厚度至多為WFM層100的總厚度的大約90%，且在其他實施例中，至多為WFM層100的總厚度的大約60%。
在一些實施例中，基於擴散阻障層的Ta、Si或Ti濃度，來調整頂部擴散阻障層140/底部擴散阻障層145的厚度。當Ta、Si或Ti濃度在頂部擴散阻障層140/底部擴散阻障層145為高的，頂部擴散阻障層140/底部擴散阻障層145的厚度可以是小的。在一些實施例中，基於WFM層100的所需功函數，來調整在WFM層100中的擴散阻障層的厚度及/或Ta/Si/Ti濃度。
在一些實施例中，可以藉由ALD方法形成頂部擴散阻障層140/底部擴散阻障層145。在ALD方法中，改變來源氣體(前驅物)的含量、來源氣體(前驅物)的流動時間(flow time)、氣體流量比值(gas flow ratio)、沉積溫度及沈積壓力中的至少一者，以獲得如上所述的Ta/Si/Ti濃度分佈。
第9圖根據本揭露的實施例，顯示製程流程，且第10A圖至第10F圖根據本揭露的實施例，顯示製造半導體裝置的各個階段的剖面圖。可以理解的是，在依序製造製程中，可以在第9圖及第10A圖至第10F圖所示的階段之前、期間中及之後提供一或多個其他操作，且對於前述方法的其他實施例，可以替換或消除下面描述的一些操作。可以互換操作/製程的順序。可以在以下實施例中採用關於第1A圖及第1B圖、第2A圖至第2F圖、第3A圖至第3G圖、第4A圖至第4C圖、第5A圖至第5C圖、第6A圖至第6C圖、第7A圖至第7F圖及第8A圖至第8B圖實施例描述的材料、構造、尺寸、製程及/或操作，且可以省略其詳細描述。雖然第10A圖至第10F圖顯示相對於第7A圖及第8A圖說明的WFM層100，但是第7C圖、第7E圖及第8B圖所示的結構可以用作WFM層100。
在第9圖的步驟S901中，暴露出分別用於第一n型FET N1、第二n型FET N2、第三n型FET N3、第一p型FET P1、第二p型FET P2及第三p型FET P3的鰭片結構的通道區域。在一些實施例中，用於n型FET的通道區域由Si形成，且用於p型FET的通道區域由SiGe形成。
在第9圖的步驟S902，使用化學氧化方法，形成界面層，亦即氧化矽層81N及氧化矽鍺層81P，在每個鰭片結構(通道區域)20上。在一些實施例中，當通道由Si形成時，界面層是氧化矽層81N，而當通道由SiGe形成時，界面層是氧化矽鍺層81P。在第9圖的步驟S903中，閘極介電層(例如，高k閘極介電層)82形成在界面層81N/81P上。在一些實施例中，形成不同的閘極介電層在不同的FET裝置處。在一些實施例中，在第9圖的步驟S904處，形成蓋層，亦即第一導電層83在閘極介電層82上，隨後在第9圖的步驟S905處進行退火操作，且第9圖的步驟S906處，形成阻障層，亦即第二導電層84在蓋層83上。在其他實施例中，不形成蓋層且不形成阻障層。在其它實施例中，形成蓋層，執行退火，在此之後移除蓋層，且沒有形成阻障層。
在第9圖的步驟S907處，如第10A圖所示，形成第三WFM層89-1在閘極介電層82上。第三WFM層89-1包括藉由舉例而言，CVD、ALD、PVD或任何其他合適的膜形成方法形成的WN、WCN、W、Ru、TiN或TiSiN。在一些實施例中，第三WFM層89-1的厚度在從大約0.5nm至大約20nm的範圍內，且在其他實施例中，在從大約1nm至大約10nm的範圍內。
在第9圖的步驟S908處，執行第一圖案化操作，以從用於第一n型FET N1、第二n型FET N2、第二p型FET P2及第三p型FET P3的區域移除第三WFM層89-1。在一些實施例中，如第10A圖所示，形成由有機材料形成的底部抗反射塗層200在第三WFM層89-1上，且形成光阻層205在底部抗反射塗層200上。藉由使用一或多個微影操作，使光阻層205圖案化，以在用於第一n型FET N1、第二n型FET N2、第二p型FET P2及第三p型FET P3的區域處，暴露底部抗反射塗層200。然後，如第10A圖所示，藉由一或多個電漿蝕刻操作，移除經暴露的底部抗反射塗層200，以在第一n型FET N1、第二n型FET N2、第二p型FET P2及第三p型FET P3的區域處暴露第三WFM層89-1。電漿蝕刻操作使用包括N2 及H2 的氣體、包括O2 /Cl2 的氣體及/或O2 氣體。在一些實施例中，不使用底部抗反射層，且形成由有機材料形成的光阻層在第三WFM層89-1上。
隨後，如第10B圖所示，藉由適當的蝕刻操作，移除第一n型FET N1、第二n型FET N2、第二p型FET P2及第三p型FET P3中的第三WFM層89-1。在一些實施例中，蝕刻操作包括濕式蝕刻操作。蝕刻溶液(蝕刻劑)包括HCl及H2 O2 的水溶液；NH4 OH及H2 O2 的組合的水溶液；HCl、NH4 OH及H2 O的組合的水溶液；HF、NH4 OH及H2 O2 的水溶液及/或H3 PO4 及H2 O2 的水溶液。
在第9圖的步驟S909處，如第10C圖所示，第二WFM層89-2形成在用於第一n型FET N1、第二n型FET N2、第二p型FET P2及第三p型FET P3的區域中的閘極介電層82上、以及形成在用於第三n型FET N3及第一p型FET P1的區域中的第三WFM層89-1上。第二WFM層89-2包括藉由舉例而言，CVD、ALD、PVD或任何其他合適的膜形成方法形成的WN、WCN、W、Ru、TiN或TiSiN。在一些實施例中，第二WFM層89-2的厚度在從大約0.5nm至大約20nm的範圍內，且在其他實施例中，在從大約1nm至大約10nm的範圍內。在一些實施例中，第二WFM層89-2及第三WFM層89-1由相同的材料形成。
在第9圖的步驟S910處，執行第二圖案化操作，以從用於第一n型FET N1及第三p型FET P3的區域移除第二WFM層89-2。第二圖案化操作與第一圖案化操作實質上相同或相似。第10D顯示在從用於第一n型FET N1及第三p型FET P3的區域中移除第二WFM層89-2之後的結構。
在第9圖的步驟S911處，如第10E圖所示，第一WFM層100形成在用於第一n型FET N1與第三p型FET P3的區域中的閘極介電層82上，以及形成在用於第二n型FET N2及第三n型FET N3與第一p型FET P1及第二p型FET P2的第二WFM層89-2上。在一些實施例中，第一WFM層100由舉例而言，ALD來形成。在一些實施例中，第一WFM層100的厚度在從大約0.6 nm至大約40 nm的範圍內，且在其他實施例中，在從大約1 nm至大約20 nm的範圍內。在一些實施例中，第一WFM層100的厚度大於第二WFM層及第三WFM層中的每一個。
在第9圖的步驟S912處，在第一WFM層100上形成蓋層110。在一些實施例中，蓋層110包括一或多個金屬氮化物層，諸如TiN、TaN、TaTiN、WN、TiSiN、WCN及MoN。在其他實施例中，不形成蓋層。
在第9圖的步驟S913處，形成黏著層87，然後在第9圖的步驟S913處形成主體閘極電極層88，如第10F圖所示。在一些實施例中，黏著層87由TiN、Ti及/或Co形成。在一些實施例中，主體金屬層，也就是閘極電極層88由W、Al、Co或任何其他合適的金屬材料形成。
如上所述，如第11圖所示，第一WFM層100的富Ti層抑制Al從WFM層100擴散到下層的WFM層89及閘極介電層82及/或到相鄰的FET。
另外，使用擴散阻障層還可以藉由從界面層81清除氧(scavenging oxygen)，來減少界面層81的厚度。第12A圖及第12B圖根據本揭露的實施例，顯示界面層的厚度減少效果。
如第12A圖及第12B圖所示，隨著擴散阻障層的厚度的增加及/或在擴散阻障層中的Ti/Al比值、或Ta含量或Si含量的增加，界面層的厚度減少，這提高裝置的操作速度。在一些實施例中，界面層的厚度可以減小到大約0.6nm或更小(大於零)。
將理解的是，在本文中並非必須討論所有優點，對於所有實施例或範例而言不需要特定的優點，且其他實施例或範例可以提供不同的優點。
根據本揭露的一種態樣，提供一種半導體裝置，其包括：設置在通道區域上方的閘極結構以及源極/汲極區域。前述閘極結構包括：在通道區域上方的閘極介電層；在閘極介電層上方的一或多個功函數調整材料層(work function adjustment material layers)；以及在一或多個功函數調整材料層上方的金屬閘極電極層。前述一或多個功函數調整材料層包括含鋁層(aluminum containing layer)，且擴散阻障層設置在含鋁層的底部或頂部中的至少一者處。前述擴散阻擋層是富Ti層(Ti-rich layer)、Ti摻雜層(Ti-doped layer)、富Ta層(Ta-rich layer)、Ta摻雜層(Ta-doped layer)及Si摻雜層(Si-doped layer)中的一或多層。前述富Ti層具有比含鋁層的中心更高的Ti濃度，且前述富Ta層具有比含鋁層的中心更高的Ta濃度。在一或多個上述或下述實施例中，含鋁層具有小於4.4eV的功函數，且由選自由TaAl、TaAlC、TiAl及TiAlC所組成的群組中的一個(one selected the group consisting of)來形成(made of)。在一或多個上述或下述實施例中，含鋁層的中心部分具有低於擴散阻障層的Ti、Ta或Si濃度。在一或多個上述或下述實施例中，擴散阻障層的Ti、Ta或Si濃度在介於20原子百分比(atomic %)至50原子百分比的範圍之間；以及中心部分的Ti或Ta濃度在介於5原子百分比至15原子百分比的範圍之間。在一或多個上述或下述實施例中，擴散阻障層中的Ti、Ta或Si濃度從在中心部分上的側面(side)到含鋁層的表面逐漸增加(gradually increases)。在一或多個上述或下述實施例中，在擴散阻障層中的Ti、Ta或Si濃度為定值(constant)。在一或多個上述或下述實施例中，在中心部分中的Ti或Ta濃度為定值。在一或多個上述或下述實施例中，含鋁層的鋁含量在介於10原子百分比至30原子百分比的範圍之間。在一或多個上述或下述實施例中，中心部分的厚度在含鋁層的總厚度的20%至60%的範圍之間。在一或多個上述或下述實施例中，一或多個功函數調整材料層包括具有大於4.4eV的高功函數材料層，且包括介於含鋁層及閘極介電層之間，或者介於含鋁層及黏著層之間的WCN、WN、W、Ru、TiN、TiNC及TiSiN中的至少一者。
根據本揭露的另一種態樣，提供一種互補式金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)裝置，其包括：第一場效電晶體(field effect transistor ，FET)以及第二場效電晶體。第一場效電晶體包括設置在第一通道區域上方的第一閘極結構，第二場效電晶體包括設置在第二通道區域上方的第二閘極結構。第一場效電晶體是n型場效電晶體，且第二場效電晶體是p型場效電晶體。第一閘極結構包括：閘極介電層；在閘極介電層上方的第一功函數調整材料層；黏著劑(glue)；以及在第一功函數調整材料層上方的金屬閘極電極層。第二閘極結構包括：閘極介電層；在閘極介電層上方的第二功函數調整材料層；在第二功函數調整材料層上方的第一功函數調整材料層；黏著劑；以及在第一功函數調整材料層上方的金屬閘極電極層。金屬閘極電極層及第一功函數調整材料層在介於第一場效電晶體及第二場效電晶體之間為連續(continuous)，以使金屬閘極電極層設置在第一場效電晶體的閘極介電層上方、第二場效電晶體的第二功函數調整材料層上方、以及在第一場效電晶體及第二場效電晶體的邊界處的第二功函數調整材料層的側壁上方。第一功函數調整材料層包括鋁(諸如，TiAl、TiAlC、TaAl或TaAlC)。第一功函數調整材料層進一步包括設置在第一功函數調整材料層的底部或頂部中的至少一者處的擴散阻障層。前述擴散阻擋層是富Ti層、Ti摻雜層、富Ta層、Ta摻雜層及Si摻雜層中的一或多層。前述富Ti層具有比第一功函數調整材料層的中心部分更高的Ti濃度，且前述富Ta層具有比第一功函數調整材料層的中心部分更高的Ta濃度。
在一或多個上述或下述實施例中，第二功函數調整材料層包括WCN、WN、W、Ru、TiN、TiCN及TiSiN中的至少一者。在一或多個上述或下述實施例中，第二功函數調整材料層包括由WCN、WN、W、Ru、TiN、TiCN或TiSiN形成(made of)的一或多層，且前述一或多層中的至少一層在介於第一場效電晶體及第二場效電晶體之間為不連續(discontinuous)。在一或多個上述或下述實施例中，第一功函數調整材料層在第一場效電晶體及第二場效電晶體的金屬邊界處，覆蓋前述一或多層中的至少一層的頂面及側面。在一或多個上述或下述實施例中，擴散阻障層設置在第一功函數調整材料層的底部處。在一或多個上述或下述實施例中，在第二場效電晶體中的第二功函數調整材料層不包含Al。在一或多個上述或下述實施例中，第一功函數調整材料層進一步包括Ti；擴散阻障層為富Ti層或Ti摻雜層；前述富Ti層具有比第一功函數調整材料層的中心部分更高的Ti濃度；且前述富Ti層或Ti摻雜層的Ti濃度在介於20原子百分比至50原子百分比的範圍之間；以及中心部分的Ti濃度在介於5原子百分比至15原子百分比的範圍之間。在一或多個上述或下述實施例中，第一功函數調整材料層直接設置(disposed directly)在閘極介電層上。在一或多個上述或下述實施例中，中心部分的厚度在第一功函數調整材料層的總厚度的20%至90%的範圍之間。
根據本揭露的另一種態樣，提供一種製造半導體裝置的方法，其包括：形成閘極介電層在由半導體材料形成(made of)的通道區域上方；形成第一功函數調整材料層在閘極介電層上方；以及形成金屬閘極電極層在第一功函數調整材料層上方。第一功函數調整材料層包括鋁。形成第一功函數調整材料層包括：在第一功函數調整材料層的底部及頂部中的至少一者處形成擴散阻障層。前述擴散阻障層是富Ti層、Ti摻雜層、富Ta層、Ta摻雜層及Si摻雜層中的一或多層。前述富Ti層具有比第一功函數調整材料層的中心更高的Ti濃度，且前述富Ta層具有比第一功函數調整材料層的中心更高的Ta濃度。在一或多個上述或下述實施例中，形成富Ti層或Ti摻雜層包括：在TiAl沉積期間中逐漸改變(gradually changing)用於鋁及鈦中的至少一者的來源氣體(source gas)，或者藉由在TaAl或TaAlC沉積期間中引入(introducing)Ti源前驅物(Ti source precursor)。在一或多個上述或下述實施例中，形成富Ta層或Ta摻雜層包括：在TaAl沉積期間中逐漸改變用於鋁及鉭(tantalum)中的至少一者的來源氣體，或者藉由在TiAl或TiAlC沉積期間中引入Ta源前驅物(Ta source precursor)。在一或多個上述或下述實施例中，形成Si摻雜層包括：在TiAl的循環(cyclic)原子層沉積(Atomic Layer Deposition，ALD)沉積期間中引入第三Si源前驅物，諸如藉由以Al類(Al based)前驅物、Si類(Si based)前驅物、Ti類(或Ta類)(Ti (or Ta) based)前驅物進行循環脈衝吹掃(cyclic pulse purge)的操作。
前述內容概述數個實施例或範例的部件，使得所屬技術領域中具有通常知識者可以更好地理解本揭露的態樣。所屬技術領域中具有通常知識者應當理解的是，他們可以容易地將本揭露用作設計或修改其他製程及結構的基礎，以實現與本文介紹的實施例或範例相同的目的及/或達到相同的優點。所屬技術領域中具有通常知識者亦應認識到的是，這樣的等效構造未脫離本揭露的精神及範疇，且在不脫離本揭露的精神及範疇的情況下，它們可以在這裡進行各種改變、替換及變更。
10:基板 110:蓋層 140:頂部擴散阻障層 145:底部擴散阻障層 20:鰭片結構 200:底抗反射塗層 205:光阻層 30:隔離絕緣層 40:虛設閘極結構 42:虛設閘極介電層 44:虛設閘極電極層 47:閘極空間 46:間隔物 50:層間介電層 60:磊晶層 80:閘極堆疊物 81:界面層 81N:氧化矽層 81P:氧化矽鍺層 82:閘極介電層 83:第一導電層 84:第二導電層 86, 89, 89-1, 89-2, 100:功函數調整材料層 87:黏著層 88:閘極電極層 A1, A2, B1, B2:區域 HK1, HK2, HK3:配置 S301, S303, S305, S307, S309, S311, S313,S901, S902, S903, S904, S905, S906, S907, S908, S909, S910, S911, S912, S913:步驟 MB:邊界 N1:第一n型場效電晶體 N2:第二n型場效電晶體 N3:第三n型場效電晶體 NFET:n型場效電晶體 P1:第一p型場效電晶體 P2:第二p型場效電晶體 P3:第三p型場效電晶體 PFET:p型場效電晶體 Vt3:臨界電壓 WF1, WF2, WF3:功函數調整材料層結構
當配合所附圖式閱讀時，從以下的詳細說明能最好地理解本揭露的態樣。要注意的是，根據本產業的標準作業，各種部件未按比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 根據本揭露的實施例，第1A圖顯示半導體裝置的剖面圖，且第1B圖顯示半導體裝置的透視圖。 第2A圖、第2B圖、第2C圖、第2D圖、第2E圖及第2F圖根據本揭露的實施例，顯示半導體裝置的依序製造製程的各個階段的剖面圖。 第3A圖、第3B圖、第3C圖、第3D圖、第3E圖及第3F圖根據本揭露的實施例，顯示半導體裝置的依序製造製程的各個階段的剖面圖。根據本揭露的實施例，第3G圖顯示半導體裝置的製造製程流程。 第4A圖根據本揭露的實施例，顯示具有不同臨界電壓(threshold voltages)的多個場效電晶體(FET)的閘極結構。第4B圖及第4C圖根據本揭露的實施例，顯示用於具有不同臨界電壓的多個FET的各種功函數調整材料層及高介電常數(高k，high dielectric constant，high k)閘極介電層。 根據本揭露的實施例，第5A圖顯示互補式金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)電路的平面圖(佈局(layout))，第5B圖顯示對應於第5A圖的區域A1的剖面圖，且第5C圖顯示第5B圖的區域B1的放大圖。 根據本揭露的實施例，第6A圖顯示互補式金屬氧化物半導體電路的平面圖(佈局)，第6B圖顯示對應於第6A圖的區域A1的剖面圖，且第6C圖顯示第6B圖的區域B1的放大圖。 第7A圖、第7B圖、第7C圖、第7D圖、第7E圖及第7F圖根據本揭露的實施例，顯示n型功函數調整材料(work function adjustment material，WFM)層的各種剖面圖。 第8A圖及第8B圖根據本揭露的實施例，顯示n型功函數調整材料(WFM)層的剖面圖及Ti濃度。 第9圖根據本揭露的實施例，顯示半導體裝置的製造製程流程。 第10A圖、第10B圖、第10C圖、第10D圖、第10E圖及第10F圖根據本揭露的實施例，顯示半導體裝置的依序製造製程的各個階段的剖面圖。 第11圖根據本揭露的實施例，顯示藉由擴散阻擋層對Al擴散的抑制。 第12A圖及第12B圖根據本揭露的實施例，顯示界面層的厚度減少效果。
10:基板
81N:氧化矽層
81P:氧化矽鍺層
82:閘極介電層
89-1,89-2,100:功函數調整材料層
N1:第一n型場效電晶體
N2:第二n型場效電晶體
N3:第三n型場效電晶體
P1:第一p型場效電晶體
P2:第二p型場效電晶體
P3:第三p型場效電晶體
WF1,WF2,WF3:功函數調整材料層結構

Claims (14)

  1. 一種半導體裝置，其包括：一閘極結構，設置在一通道區域上方；以及一源極/汲極區域，其中：該閘極結構包括：一閘極介電層，在該通道區域上方；一或多個功函數調整材料層，在該閘極介電層上方；以及一金屬閘極電極層，在該一或多個功函數調整材料層上方，且包括鎢；該一或多個功函數調整材料層包括一含鋁層，該含鋁層為TiAl層或TiAlC層；以及一擴散阻障層，設置在該含鋁層的一底部或一頂部中的至少一者處，且包括Al及Ti，該擴散阻障層是富Ti層，該富Ti層具有比該含鋁層的中心部分更高的Ti濃度，在包括Al及Ti的該擴散阻障層中的Ti濃度從在該中心部分上的一側(side)到該含鋁層的表面逐漸增加。
  2. 如請求項1所述的半導體裝置，其中：該擴散阻障層的Ti濃度在介於20原子百分比(atomic%)至50原子百分比的範圍之間；以及該中心部分的Ti濃度在介於5原子百分比至15原子百分比的範圍之間。
  3. 如請求項1所述的半導體裝置，其中該含鋁層是包括氧的TiAlC層。
  4. 如請求項1所述的半導體裝置，其中在該中心部分中的Ti濃度為 定值。
  5. 如請求項1所述的半導體裝置，其中該含鋁層的鋁含量在介於10原子百分比至30原子百分比的範圍之間。
  6. 如請求項1所述的半導體裝置，其中該中心部分的厚度在該含鋁層的總厚度的20%至60%的範圍之間。
  7. 如請求項1所述的半導體裝置，其中該一或多個功函數調整材料層包括設置於介於該含鋁層及該閘極介電層之間的WCN、WN、及TiNC中的至少一者。
  8. 一種互補式金屬氧化物半導體裝置，其包括：一第一場效電晶體，包括一第一閘極結構，該第一閘極結構設置在一第一通道區域上方；以及一第二場效電晶體，包括一第二閘極結構，該第二閘極結構設置在一第二通道區域上方；其中該第一場效電晶體是n型場效電晶體，且該第二場效電晶體是p型場效電晶體；以及該第一閘極結構包括：一閘極介電層；一第一功函數調整材料層，在該閘極介電層上方；以及一金屬閘極電極層，在該第一功函數調整材料層上方，且包括鎢；且該第二閘極結構包括：該閘極介電層；一第二功函數調整材料層，在該閘極介電層上方； 該第一功函數調整材料層，在該第二功函數調整材料層上方；以及該金屬閘極電極層，在該第一功函數調整材料層上方；以及該金屬閘極電極層及該第一功函數調整材料層在介於該第一場效電晶體及該第二場效電晶體之間為連續(continuous)，以使該金屬閘極電極層設置在該第一場效電晶體的該閘極介電層上方、該第二場效電晶體的該第二功函數調整材料層上方、以及在該第一場效電晶體及該第二場效電晶體的邊界處的該第二功函數調整材料層的一側壁上方；該第一功函數調整材料層包括TiAl或TiAlC；以及該第一功函數調整材料層包括設置在該第一功函數調整材料層的一底部或一頂部中的至少一者處的一擴散阻障層，且該擴散阻障層包括Al及Ti，該擴散阻障層是富Ti層，該富Ti層具有比該第一功函數調整材料層的一中心部分更高的Ti濃度，該第二功函數調整材料層包括WN、WCN及Ru中的至少一者。
  9. 如請求項8所述的互補式金屬氧化物半導體裝置，其中：該第二功函數調整材料層包括Ru。
  10. 如請求項9所述的互補式金屬氧化物半導體裝置，其中該第一功函數調整材料層在該第一場效電晶體及該第二場效電晶體的一金屬邊界處，覆蓋該第二功函數調整材料層的一或多層中的至少一層的頂面及側面。
  11. 如請求項8所述的互補式金屬氧化物半導體裝置，其中該擴散阻障層設置在該第一功函數調整材料層的底部處。
  12. 如請求項8所述的互補式金屬氧化物半導體裝置，其中在該第二場效電晶體中的該第二功函數調整材料層不包含Al。
  13. 如請求項8所述的互補式金屬氧化物半導體裝置，其中該第一功函數調整材料層直接設置在該閘極介電層上。
  14. 一種製造半導體裝置的方法，其包括：形成一閘極介電層在由一半導體材料形成的一通道區域上方；形成一第一功函數調整材料層在該閘極介電層上方；以及形成一金屬閘極電極層在該第一功函數調整材料層上方，其中：該第一功函數調整材料層包括TiAl或TiAlC，且該金屬閘極電極層包括鎢；形成該第一功函數調整材料層包括：在該第一功函數調整材料層的一底部及一頂部中的至少一者處形成一擴散阻障層，該擴散阻障層包括Al及Ti，該擴散阻障層是富Ti層，該富Ti層具有比該第一功函數調整材料層的中心部分更高的Ti濃度，在包括Al及Ti的該擴散阻障層中的Ti濃度從在該中心部分上的一側(side)到該第一功函數調整材料層的表面逐漸增加。
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