[go: up one dir, main page]

TWI846829B - 半導體裝置用之雙金屬包繞式接觸窗 - Google Patents

半導體裝置用之雙金屬包繞式接觸窗 Download PDF

Info

Publication number
TWI846829B
TWI846829B TW109106567A TW109106567A TWI846829B TW I846829 B TWI846829 B TW I846829B TW 109106567 A TW109106567 A TW 109106567A TW 109106567 A TW109106567 A TW 109106567A TW I846829 B TWI846829 B TW I846829B
Authority
TW
Taiwan
Prior art keywords
contact window
window metal
metal
type doped
doped epitaxial
Prior art date
Application number
TW109106567A
Other languages
English (en)
Other versions
TW202044596A (zh
Inventor
容候補呈
坎達巴拉 Ｎ 泰伯利
袴田隆宏
Original Assignee
日商東京威力科創股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東京威力科創股份有限公司 filed Critical 日商東京威力科創股份有限公司
Publication of TW202044596A publication Critical patent/TW202044596A/zh
Application granted granted Critical
Publication of TWI846829B publication Critical patent/TWI846829B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0186—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6219—Fin field-effect transistors [FinFET] characterised by the source or drain electrodes
    • H10D64/0111—
    • H10D64/01125—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H10P14/20—
    • H10P14/3411—
    • H10P14/3441—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H10D64/0112—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H10P14/418—
    • H10P14/43—
    • H10P14/44—
    • H10W10/014—
    • H10W10/17—
    • H10W20/033—
    • H10W20/047—
    • H10W20/054—
    • H10W20/069—

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

半導體裝置包括位於基板上之NFET區域中的第一凸起特徵部；生長於第一凸起特徵部上的第一n型摻雜磊晶半導體材料，該第一n型摻雜磊晶材料具有第一朝上表面及第一朝下表面；位於第一朝下表面上的第一接觸窗金屬；與位於第一朝上表面上的第二接觸窗金屬。該裝置更包括位於基板上之PFET區域中的第二凸起特徵部；生長於第二凸起特徵部上的第二p型摻雜磊晶半導體材料，該第二p型摻雜磊晶材料具有第二朝上表面及第二朝下表面；位於第二朝下表面上的第三接觸窗金屬；與位於第二朝上表面上的第四接觸窗金屬，其中第四接觸窗金屬不同於第二接觸窗金屬。

Description

半導體裝置用之雙金屬包繞式接觸窗
本發明係關於半導體裝置及這些裝置的製造方法，更具體地係有關用於大幅微縮之裝置的低電阻率雙金屬包繞式接觸窗。 [相關申請案的交互參照]
本申請案是有關於並主張2019年2月28日提交的美國臨時專利申請案第62/812,103號的優先權，其所有內容皆在此以參照的方法引入。本申請案是有關於並主張2019年2月28日提交的美國臨時專利申請案第62/812,120的優先權，其所有內容皆在此以參照的方法引入。
當前及未來世代的金屬氧化物半導體場效電晶體（MOSFET）需要嚴格控管寄生電容，同時優化金屬–半導體的接觸窗電阻。源極與汲極的接觸窗電阻率是對微縮後FinFET及矽奈米線/奈米片裝置之性能進行改善所必須解決的其中一種關鍵參數。採用像是FinFET及全空乏矽晶絕緣體（FDSOI）的超薄電晶體主體結構使得邏輯製造中接觸窗電阻的問題更加嚴重。
在本發明的數個實施例中對半導體裝置及半導體裝置的形成方法進行描述。
根據一實施例，半導體裝置包括：位於基板上之n型通道場效電晶體（NFET）區域中的第一凸起特徵部；生長於第一凸起特徵部上的第一n型摻雜磊晶半導體材料，該第一n型摻雜磊晶材料具有第一朝上表面及第一朝下表面；位於第一朝下表面上的第一接觸窗金屬；以及位於第一朝上表面上的第二接觸窗金屬。該裝置更包括：位於基板上之p型通道場效電晶體（PFET）區域中的第二凸起特徵部；生長於第二凸起特徵部上的第二p型摻雜磊晶半導體材料，該第二p型摻雜磊晶材料具有第二朝上表面及第二朝下表面；位於第二朝下表面上的第三接觸窗金屬；以及位於第二朝上表面上的第四接觸窗金屬，其中第四接觸窗金屬不同於第二接觸窗金屬。在一實施例中，第一接觸窗金屬包含與第三接觸窗金屬相同的金屬。在另一實施例中，第一接觸窗金屬不同於第三接觸窗金屬。
根據一實施例，一種半導體裝置的形成方法包括：在基板上之n型通道場效電晶體（NFET）區域中提供第一凸起特徵部；於第一凸起特徵部上生長第一n型摻雜磊晶半導體材料，該第一n型摻雜磊晶材料具有第一朝上表面及第一朝下表面；在第一朝下表面上形成第一接觸窗金屬；在第一朝上表面上形成第二接觸窗金屬；在基板上之p型通道場效電晶體（PFET）區域中提供第二凸起特徵部。該方法更包括：於第二凸起特徵部上生長第二p型摻雜磊晶半導體材料，第二p型摻雜磊晶材料具有第二朝上表面及第二朝下表面；在第二朝下表面上形成第三接觸窗金屬；在第二朝上表面上形成第四接觸窗金屬，其中第四接觸窗金屬不同於第二接觸窗金屬。在一實施例中，第一接觸窗金屬包含與第三接觸窗金屬相同的金屬。在另一實施例中，第一接觸窗金屬不同於第三接觸窗金屬。
在本發明的數個實施例中對半導體裝置及半導體裝置的形成方法進行描述。透過創造包繞著鰭部的接觸窗、或透過生長多面型磊晶接觸窗並接著以金屬包繞該多面型磊晶接觸窗，可達成FinFET結構中接觸窗區域的最大化。為了降低FinFET結構中的擴展電阻，包繞式接觸窗（WAC）結構使用具有擴大面積的金屬半導體接觸窗。
圖1A-1AA透過橫剖面圖而示例性顯示出根據本發明之實施例中包含雙金屬包繞式接觸窗之半導體裝置的形成方法。圖1A示例性顯示包含基底層100的基板1，該基底層100在NFET區域101中形成凸起特徵部105以及在PFET區域103中形成凸起特徵部107。基底層100可由Si所組成，而將NFET區域101與PFET區域103隔開的淺溝槽隔離（STI）區域104可包括矽氧化物（SiO2 ）。基板1在NFET區域101與PFET區域103每一者中更包括三個圖案化膜堆疊。該等圖案化膜堆疊各自包括犧牲性SiO2 膜110、暫置性多晶矽（poly-Si）膜112、SiO2 硬遮罩114、以及矽氮化物（SiN）硬遮罩116。圖1A中圖案化膜堆疊之數量是示例性的，並且可使用任何數量之圖案化膜堆疊。圖案化膜可使用習知的微影與蝕刻方法來形成。
圖1B顯示保形地（conformally）沉積在基板1上的低介電常數閘極間隔物層118，其中該低介電常數閘極間隔物層118可例如包括SiCO或SiBCN材料。圖1C顯示有機層132，將其進行沉積並使用圖案化光阻層134進行圖案化以遮蔽NFET區域101。在一些示例中，有機層132可包括有機平坦化層（OPL）或有機介電層（ODL）。圖1C更顯示出經過反應性離子蝕刻處理（RIE）後的基板1，所述反應性離子蝕刻處理將PFET區域103中低介電常數閘極間隔物層118的水平部分移除，同時NFET區域101中的低介電常數閘極間隔物層118被有機層132保護而免於進行RIE。低介電常數閘極間隔物層118的剩餘垂直部分則形成位於PFET區域103中之圖案化膜堆疊上的側壁間隔物。圖1D顯示將有機層132與圖案化光阻層134從NFET區域101移除後的基板1。
圖1E顯示在PFET區域103中之第二凸起特徵部107（例如，Si鰭部）的暴露表面上選擇性沉積第二p型摻雜磊晶半導體材料136後的基板1。第二p型摻雜磊晶半導體材料136可例如包括p型矽（其包括硼摻雜矽Si:B）、或p型矽鍺（其包括硼摻雜矽鍺SiGe:B）。選擇性的磊晶沉積導致第二p型摻雜磊晶半導體材料136為多面型的並包繞第二凸起特徵部107，其中該第二p型摻雜磊晶半導體材料136具有朝上表面及朝下表面。Si:B可使用SiH4 、Si2 H6 、或SiH2 Cl2 與BH3 、或B2 H6 進行選擇性沉積。SiGe:B可使用SiH4 、Si2 H6 、或SiH2 Cl2 與GeH4 及BH3 、或B2 H6 進行選擇性沉積。
圖1F顯示在基板1的凸起及凹陷特徵部上保形地沉積SiN襯墊130之後的基板1，而圖1G則顯示有機層120，將其使用圖案化光阻層122進行圖案化以遮蔽PFET區域103。在一些示例中，有機層120可包括OPL或ODL。圖1G更顯示出經過RIE後的基板1，所述RIE將NFET區域101中的SiN襯墊130之水平部分移除，同時PFET區域103中的SiN襯墊130則被保護而免於進行RIE。SiN襯墊130之剩餘垂直部分形成位於NFET區域101中之圖案化膜堆疊上的側壁間隔物。圖1H顯示將有機層120及圖案化光阻層122從PFET區域103移除後的基板1。
圖1I顯示在NFET區域101中之第一凸起特徵部105（例如，Si鰭部）的暴露表面上選擇性沉積第一n型摻雜磊晶半導體材料124後的基板1。第一n型摻雜磊晶半導體材料124可例如包括n型矽（其包括磷摻雜矽Si:P、或砷摻雜矽Si:As）。選擇性的磊晶沉積造成第一n型摻雜磊晶半導體材料124包繞第一凸起特徵部105，其中第一n型摻雜磊晶半導體材料124具有朝上表面及朝下表面。Si:P可使用SiH4 、Si2 H6 、或SiH2 Cl2 與PH3 進行選擇性沉積。Si:As可使用SiH4 、Si2 H6 、或SiH2 Cl2 與AsH3 進行選擇性沉積。示例性的基板溫度可在約400o C至約800o C之間。
圖1J顯示將SiN襯墊130從基板1移除後的基板1。圖2A顯示沿著圖1J之線段A-A’的橫剖面圖，包括第一n型摻雜磊晶半導體材料124的第一朝下表面111及第一朝上表面113。類似地，圖3A顯示沿著圖1J之線段B-B’的橫剖面圖，包括第二p型摻雜磊晶半導體材料136的第二朝下表面115及第二朝上表面117。襯墊102將STI區域 104對於第一凸起特徵部105與第二凸起特徵部107進行分隔。
圖1K顯示在第一n型摻雜磊晶半導體材料124上與第二p型摻雜磊晶半導體材料136上沉積第一金屬層138之後的基板1。在一示例中，第一金屬層138可包括鈦（Ti）金屬或釕（Ru）金屬。Ti金屬的沉積可使用TiCl4 氣流與脈衝化RF電漿而達成。Ru金屬的沉積可使用包含Ru3 (CO)12 及CO的處理氣體而達成。第一金屬層138將第一n型摻雜磊晶半導體材料124與第二p型摻雜磊晶半導體材料136進行包繞。圖2B顯示沿著圖1K之線段C-C’的橫剖面圖，包括位於第一n型摻雜磊晶半導體材料124之第一朝下表面111上及第一朝上表面113上的第一金屬層138。類似地，圖3B顯示沿著圖1K之線段D-D’的橫剖面圖，包括位於第二p型摻雜磊晶半導體材料136之第二朝下表面115上及第二朝上表面117上的第一金屬層138。
圖1L顯示在基板1的凸起及凹陷特徵部上保形地沉積SiN襯墊149之後的基板1，而圖1M則顯示將間隙填充氧化物膜150進行全面式沉積（blanket deposition）後的基板1，其中該間隙填充氧化物膜150例如可使用可流動之氧化物及基於SiH4 之氧化物進行沉積。圖1N顯示經平坦化處理（終止於SiN硬遮罩116上）後的基板1。在一示例中，平坦化處理可包括化學機械研磨（CMP）。
圖1O顯示將圖案化膜堆疊移除並且利用高介電常數層144及金屬閘極層146進行替換後的基板1。圖1P顯示將SiN襯墊148進行沉積，並且將層間介電質（ILD）160沉積於SiN襯墊148上之後的基板1。其後，如圖1Q所顯示，執行自對準接觸窗蝕刻處理以形成凹陷特徵部152，該凹陷特徵部152向下直到NFET區域101與PFET區域103中的第一金屬層138。圖1R顯示經蝕刻處理後的基板1，該蝕刻處理將第一金屬層138蝕穿並終止於第一n型摻雜磊晶半導體材料124與第二p型摻雜磊晶半導體材料136上。
其後，如圖1S所顯示，將第二金屬層161（例如，Ti層）沉積於凹陷特徵部152中，並將鈦氮化物（TiN）層154保形地沉積在基板1上（包括在凹陷特徵部152內）。在一些示例中，可將第二金屬層161退火以反應形成金屬矽化物（例如，TiSix ）。在一示例中，TiN層154可具有少於約3nm的厚度。圖1T顯示將鎢（W）金屬層156進行全面式沉積以填充凹陷特徵部152後的基板1。其後，如圖1U所顯示，將W金屬層156往下平坦化至TiN層154。
圖1V顯示有機層131，將其進行沉積並使用圖案化光阻層133進行圖案化以遮蔽NFET區域101。在一些示例中，有機層131可包括OPL或ODL。圖1W進一步顯示經RIE處理後的基板1，該RIE處理從PFET區域103移除TiN層154、W金屬層156、及第二金屬層161，同時NFET區域101中的TiN層154、W金屬層156、及第二金屬層161則被有機層131保護而免於進行RIE。圖1X顯示將有機層131及圖案化光阻層133從NFET區域101移除後的基板1。
圖1Y顯示將第三金屬層162選擇性沉積於凹陷特徵部152內的第二p型摻雜磊晶半導體材料136上，並將TiN層158進行全面式沉積後的基板1。在一些示例中，第三金屬層162可包括釕（Ru）金屬或鎳鉑（NiPt）。圖1Z顯示經W金屬層164之全面式沉積後的基板1，該W金屬層164將PFET區域103內的凹陷特徵部152進行填充。
其後，如圖1AA所顯示，將W金屬層164往下平坦化至TiN層154。圖2C顯示沿著圖1AA之線段E-E’的橫剖面圖，包括位於第一朝下表面111上的第一金屬層138（第一接觸窗金屬）、以及位於第一朝上表面113上的第二金屬層161（第二接觸窗金屬）。類似地，圖3C顯示圖1AA中沿著線段F-F’的橫剖面圖，包括位於第二朝下表面115上的第一金屬層138（第三接觸窗金屬）、以及位於第二朝上表面117上的第三金屬層162（第四接觸窗金屬）。
圖4A-4Y透過橫剖面圖而示例性顯示出根據本發明之實施例中包含雙金屬包繞式接觸窗之半導體裝置的形成方法。圖1D中的基板1係重新繪製成圖4A中的基板4。
圖4B顯示在PFET區域103中的第二凸起特徵部107（例如，Si鰭部）之暴露表面上選擇性沉積第二p型摻雜磊晶半導體材料137/136之後的基板4。第二p型摻雜磊晶半導體材料137/136可為p型的且可例如包含位於硼摻雜矽鍺（SiGe:B）上的硼摻雜鍺（Ge:B）。選擇性的磊晶沉積導致第二p型摻雜磊晶半導體材料137/136係為多面型的並且包繞第二凸起特徵部107，其中該第二p型摻雜磊晶半導體材料137/136具有朝上表面及朝下表面。Ge:B可使用GeH4 與BH3 、或B2 H6 進行選擇性沉積。SiGe:B可使用SiH4 、Si2 H6 、或SiH2 Cl2 與GeH4 及BH3 、或B2 H6 進行選擇性沉積。圖6A顯示沿著圖4B之線段A-A’的橫剖面圖，包括第二p型摻雜磊晶半導體材料137/136的第一朝下表面125及第一朝上表面127。
圖4C顯示在第二p型摻雜磊晶半導體材料137/136上沉積第四金屬層139後的基板4。在一示例中，第四金屬層139可包括釕（Ru）金屬。Ru金屬的沉積可使用包含Ru3 (CO)12 及CO的處理氣體而達成。第四金屬層139將第二p型摻雜磊晶半導體材料137/136進行包繞。
圖4D顯示在基板4之凸起及凹陷特徵部上保形地沉積SiN襯墊141後的基板4，而圖4E則顯示有機層120，其使用圖案化光阻層122進行圖案化以遮蔽PFET區域103。在一些示例中，有機層120可包括OPL或ODL。圖4E更顯示出經過RIE後的基板4，所述RIE將NFET區域101中的SiN襯墊141之水平部分移除，同時PFET區域103中的SiN襯墊141則被保護免於進行RIE。SiN襯墊141的剩餘垂直部分則形成位於NFET區域101中之圖案化膜堆疊上的側壁間隔物。圖4F顯示將有機層120及圖案化光阻層122從PFET區域103移除後的基板4。
圖4G顯示在NFET區域101中之第一凸起特徵部105（例如，Si鰭部）的暴露表面上選擇性沉積第一n型摻雜磊晶半導體材料124後的基板4。第一n型摻雜磊晶半導體材料124可例如包括n型摻雜矽（其包括磷摻雜矽Si:P、或砷摻雜矽Si:As）。選擇性的磊晶沉積導致第一n型摻雜磊晶半導體材料124包繞第一凸起特徵部105，其中第一n型摻雜磊晶半導體材料124具有朝上表面及朝下表面。Si:P可使用SiH4 、Si2 H6 、或SiH2 Cl2 與PH3 進行選擇性沉積。Si:As可使用SiH4 、Si2 H6 、或SiH2 Cl2 與AsH3 進行選擇性沉積。圖5A顯示沿著圖4G之線段C-C’的橫剖面圖，包括第一n型摻雜磊晶半導體材料124的第一朝下表面121及第一朝上表面123。
圖4H顯示在第一n型摻雜磊晶半導體材料124上沉積第五金屬層126之後的基板4。在一示例中，第五金屬層126可包括釕（Ru）金屬。Ru金屬的沉積可使用包含Ru3 (CO)12 及CO的處理氣體而達成。第五金屬層126將第一n型摻雜磊晶半導體材料124進行包繞。圖5B顯示沿著圖4H之線段D-D’的橫剖面圖，包括位於第一n型摻雜磊晶半導體材料124之第一朝下表面121上及第一朝上表面123上的第五金屬層126。圖4I顯示將SiN襯墊141從基板4移除後的基板4。
圖4J顯示在基板4的凸起及凹陷特徵部上保形地沉積SiN襯墊143之後的基板4，而圖4K則顯示將間隙填充氧化物膜150進行全面式沉積後的基板4，其中該間隙填充氧化物膜150例如可使用可流動之氧化物及基於SiH4 之氧化物進行沉積。圖4L顯示經平坦化處理（終止於SiN硬遮罩116上）後的基板1。在一示例中，平坦化處理可包括化學機械研磨（CMP）。
圖4M顯示將圖案化膜堆疊移除並且利用高介電常數層144及金屬閘極層146進行替換後的基板4。圖4N顯示將SiN襯墊148進行沉積，並且將層間介電質（ILD）160沉積於SiN襯墊148上之後的基板4。其後，如圖4O所顯示，執行自對準接觸窗蝕刻處理以形成凹陷特徵部152，該凹陷特徵部152向下直到PFET區域103中之第四金屬層139與NFET區域101之第五金屬層126。圖4P顯示經蝕刻處理後的基板4，該蝕刻處理將第四金屬層139蝕穿並終止於第二p型摻雜磊晶半導體材料137/136上，以及將第五金屬層126蝕穿並終止於第一n型摻雜磊晶半導體材料124上。
其後，如圖4Q所顯示，將第六金屬層168（例如，Ti層）沉積於凹陷特徵部152中，並將鈦氮化物（TiN）層154保形地沉積在基板4上（包括在凹陷特徵部152內）。在一些示例中，第六金屬層168可反應形成金屬矽化物（例如，TiSix ）。在一示例中，TiN層154可具有少於約3nm的厚度。圖4R顯示將鎢（W）金屬層164進行全面式沉積以填充凹陷特徵部152後的基板4。其後，如圖4S所顯示，將W金屬層164往下平坦化至TiN層154。
圖4T顯示有機層131，將其進行沉積並使用圖案化光阻層133進行圖案化以遮蔽NFET區域101。在一些示例中，有機層131可包括OPL或ODL。圖4U進一步顯示經RIE處理後的基板4，該RIE處理從PFET區域103移除TiN層154、W金屬層164、及第六金屬層168，同時NFET區域101中的TiN層154、W金屬層164、及第六金屬層168則被有機層131保護而免於進行RIE。圖4V顯示將有機層131及圖案化光阻層133從NFET區域101移除後的基板4。
圖4W顯示將第七金屬層169（例如，Ru層或NiPt層）選擇性沉積於凹陷特徵部152內的第二p型摻雜磊晶半導體材料137/136上，並將TiN層158進行全面式沉積後的基板4。圖4X顯示經W金屬層166之全面式沉積後的基板4，該W金屬層166將PFET區域103內的凹陷特徵部152進行填充。其後，如圖4Y所顯示，將該W金屬層166進行平坦化。
圖5C顯示沿著圖4Y之線段E-E’的橫剖面圖，包括位於第一朝下表面121上的第五金屬層126（第一接觸窗金屬）、以及位於第一朝上表面123上的第六金屬層168（第二接觸窗金屬）。類似地，圖6C顯示圖4Y中沿著線段F-F’的橫剖面圖，包括位於第二朝下表面125上的第四金屬層139（第三接觸窗金屬）、以及位於第二朝上表面127上的第七金屬層169（第四接觸窗金屬）。
已對在大幅微縮之裝置中雙金屬包繞式接觸窗的複數實施例進行描述。本發明實施例的前述實施方式係以說明及敘述的目的進行呈現。這並非意旨為窮舉的或將本發明限制為所揭露的精確形式。實施方式及後續的申請專利範圍包括僅係用於目的說明的術語，且不應被解釋成為限制性的。有鑑於上述教示，本領域中具有通常知識者可理解到許多修改及變化係可行的。本領域中具有通常知識者將意識到用於圖式中所顯示之各種組件的各種等同物組合及替代物。因此，意旨本發明的範圍並不受到實施方式所限制，而是由隨附之申請專利範圍所限制。
1,4:基板 100:基底層 101:n型通道場效電晶體（NFET）區域 102:襯墊 103:p型通道場效電晶體（PFET）區域 104:淺溝槽隔離（STI）區域 105:第一凸起特徵部 107:第二凸起特徵部 110:犧牲性SiO2膜 111:第一朝下表面 112:暫置性多晶矽（poly-Si）膜 113:第一朝上表面 114:SiO2硬遮罩 115:第二朝下表面 116:矽氮化物（SiN）硬遮罩 117:第二朝上表面 118:低介電常數閘極間隔物層 120:有機層 121:第一朝下表面 122:圖案化光阻層 123:第一朝上表面 124:第一n型摻雜磊晶半導體材料 125:第二朝下表面 126:第五金屬層 127:第二朝上表面 130:SiN襯墊 131,132:有機層 133,134:圖案化光阻層 136:第二p型摻雜磊晶半導體材料 137:第二p型摻雜磊晶半導體材料 138:第一金屬層 139:第四金屬層 141:SiN襯墊 143:SiN襯墊 144:高介電常數層 146:金屬閘極層 148:SiN襯墊 149:SiN襯墊 150:間隙填充氧化物膜 152:凹陷特徵部 154:鈦氮化物（TiN）層 156:鎢（W）金屬層 158:TiN層 160:層間介電質（ILD） 161:第二金屬層 162:第三金屬層 164,166:W金屬層 168:第六金屬層 169:第七金屬層 A-A’,B-B’,C-C’,D-D’,E-E’,F-F’:線段
在隨附圖式中：
圖1A-1AA透過橫剖面圖而示例性顯示出根據本發明之實施例中包含雙金屬包繞式接觸窗之半導體裝置的形成方法；
圖2A-2C透過橫剖面圖而示例性顯示出根據本發明之實施例中包含雙金屬包繞式接觸窗之半導體裝置的形成方法；
圖3A-3C透過橫剖面圖而示例性顯示出根據本發明之實施例中包含雙包繞式接觸窗之半導體裝置的形成方法；
圖4A-4Y透過橫剖面圖而示例性顯示出根據本發明之實施例中包含雙金屬包繞式接觸窗之半導體裝置的形成方法；
圖5A-5C透過橫剖面圖而示例性顯示出根據本發明之實施例中包含雙金屬包繞式接觸窗之半導體裝置的形成方法；以及
圖6A-6C透過橫剖面圖而示例性顯示出根據本發明之實施例中包含雙金屬包繞式接觸窗之半導體裝置的形成方法。
1:基板
100:基底層
101:n型通道場效電晶體(NFET)區域
103:p型通道場效電晶體(PFET)區域
104:淺溝槽隔離(STI)區域
105:第一凸起特徵部
107:第二凸起特徵部
118:低介電常數閘極間隔物層
124:第一n型摻雜磊晶半導體材料
136:第二p型摻雜磊晶半導體材料
138:第一金屬層
144:高介電常數層
146:金屬閘極層
148:SiN襯墊
149:SiN襯墊
150:間隙填充氧化物膜
154:鈦氮化物(TiN)層
156:鎢(W)金屬層
158:TiN層
160:層間介電質(ILD)
161:第二金屬層
162:第三金屬層
164:W金屬層
E-E’,F-F’:線段

Claims (12)

  1. 一種半導體裝置，包括：一第一凸起特徵部，位於一基板上的一n型通道場效電晶體(NFET)區域中；一第一n型摻雜磊晶半導體材料，生長於該第一凸起特徵部上，該第一n型摻雜磊晶半導體材料具有一第一朝上表面及一第一朝下表面；一第一接觸窗金屬，位於該第一朝下表面上；一第二接觸窗金屬，位於該第一朝上表面上；一第二凸起特徵部，位於該基板上之一p型通道場效電晶體(PFET)區域中；一第二p型摻雜磊晶半導體材料，生長於該第二凸起特徵部上，該第二p型摻雜磊晶半導體材料具有一第二朝上表面及一第二朝下表面；一第三接觸窗金屬，位於該第二朝下表面上；以及一第四接觸窗金屬，位於該第二朝上表面上，其中該第四接觸窗金屬不同於該第二接觸窗金屬，且其中該第一接觸窗金屬不同於該第三接觸窗金屬。
  2. 如請求項1所述之半導體裝置，其中該第一n型摻雜磊晶半導體材料包含Si：P或Si：As，該第一接觸窗金屬包含Ti，且該第二接觸窗金屬包含Ti或TiSix。
  3. 如請求項1所述之半導體裝置，其中該第二p型摻雜磊晶半導體材料包含SiGe：B上的Ge：B，該第三接觸窗金屬包含Ru，且該第四接觸窗金屬包含NiPt或Ru。
  4. 如請求項1所述之半導體裝置，其中該第一凸起特徵部及該第二凸起特徵部係延伸通過淺溝槽隔離(STI)層的Si鰭部。
  5. 一種半導體裝置的形成方法，該方法包括：在一基板上的一n型通道場效電晶體(NFET)區域中提供一第一凸起特徵部；於該第一凸起特徵部上生長一第一n型摻雜磊晶半導體材料，該第一n型摻雜磊晶半導體材料具有一第一朝上表面及一第一朝下表面；在該第一朝下表面上形成一第一接觸窗金屬；在該第一朝上表面上形成一第二接觸窗金屬；在該基板上的一p型通道場效電晶體(PFET)區域中提供一第二凸起特徵部；於該第二凸起特徵部上生長一第二p型摻雜磊晶半導體材料，該第二p型摻雜磊晶半導體材料具有一第二朝上表面及一第二朝下表面；在該第二朝下表面上形成一第三接觸窗金屬；以及在該第二朝上表面上形成一第四接觸窗金屬，其中該第四接觸窗金屬不同於該第二接觸窗金屬，且其中該第一接觸窗金屬不同於該第三接觸窗金屬。
  6. 如請求項5所述之半導體裝置的形成方法，其中該第一n型摻雜磊晶半導體材料包含Si：P或Si：As，該第一接觸窗金屬包含Ru或Ti，且該第二接觸窗金屬包含Ti或TiSix。
  7. 如請求項5所述之半導體裝置的形成方法，其中該第二p型摻雜磊晶半導體材料包含Si：B或SiGe：B，該第三接觸窗金屬包含Ru或Ti，且該第四接觸窗金屬包含NiPt或Ru。
  8. 如請求項5所述之半導體裝置的形成方法，其中該第一n型摻雜磊晶半導體材料包含Si：P或Si：As，該第一接觸窗金屬包含Ti，且該第二接觸窗金屬包含Ti或TiSix。
  9. 如請求項5所述之半導體裝置的形成方法，其中該第二p型摻雜磊晶半導體材料包含SiGe：B上的Ge：B，該第三接觸窗金屬包含Ru，且該第四接觸窗金屬包含NiPt或Ru。
  10. 如請求項5所述之半導體裝置的形成方法，其中該第一凸起特徵部及該第二凸起特徵部係延伸通過淺溝槽隔離(STI)層的鰭部。
  11. 如請求項5所述之半導體裝置的形成方法，其中在該第一朝下表面上形成該第一接觸窗金屬以及在該第一朝上表面上形成該第二接觸窗金屬的步驟包括：將該第一接觸窗金屬保形地沉積在該第一朝上表面上以及該第一朝下表面上；將該第一接觸窗金屬從該第一朝上表面移除；以及將該第二接觸窗金屬沉積在該第一朝上表面上。
  12. 如請求項5所述之半導體裝置的形成方法，其中在該第二朝下表面上形成該第三接觸窗金屬以及在該第二朝上表面上形成該第四接觸窗金屬的步驟包括： 將該第三接觸窗金屬保形地沉積在該第二朝上表面上以及該第二朝下表面上；將該第三接觸窗金屬從該第二朝上表面移除；以及將該第三接觸窗金屬沉積在該第二朝上表面上。
TW109106567A 2019-02-28 2020-02-27 半導體裝置用之雙金屬包繞式接觸窗 TWI846829B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962812120P 2019-02-28 2019-02-28
US201962812103P 2019-02-28 2019-02-28
US62/812,120 2019-02-28
US62/812,103 2019-02-28

Publications (2)

Publication Number Publication Date
TW202044596A TW202044596A (zh) 2020-12-01
TWI846829B true TWI846829B (zh) 2024-07-01

Family

ID=72236774

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109106567A TWI846829B (zh) 2019-02-28 2020-02-27 半導體裝置用之雙金屬包繞式接觸窗

Country Status (4)

Country Link
US (2) US11374101B2 (zh)
KR (1) KR102813068B1 (zh)
TW (1) TWI846829B (zh)
WO (1) WO2020176811A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102742956B1 (ko) 2019-02-28 2024-12-16 도쿄엘렉트론가부시키가이샤 반도체 디바이스를 위한 루테늄 금속 플러그를 가진 이중 금속 접촉부
US11177181B2 (en) * 2020-01-15 2021-11-16 International Business Machines Corporation Scalable device for FINFET technology

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140273365A1 (en) * 2013-03-13 2014-09-18 Globalfoundries Inc. Methods of forming contacts to source/drain regions of finfet devices by forming a region that includes a schottky barrier lowering material
US20150041918A1 (en) * 2013-08-09 2015-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. Self-Aligned Dual-Metal Silicide and Germanide Formation
TW201633509A (zh) * 2015-03-03 2016-09-16 旺宏電子股份有限公司 記憶元件及其製造方法
US20170125289A1 (en) * 2015-10-30 2017-05-04 International Business Machines Corporation Dual silicide liner flow for enabling low contact resistance
US20170186654A1 (en) * 2015-12-25 2017-06-29 Semiconductor Manufacturing International (Shanghai) Corp Fin-fet device and fabrication method thereof
TW201810532A (zh) * 2016-04-04 2018-03-16 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
TW201838092A (zh) * 2017-04-07 2018-10-16 台灣積體電路製造股份有限公司 低阻抗接觸窗插塞之形成方法
TW201841339A (zh) * 2017-02-08 2018-11-16 南韓商三星電子股份有限公司 具有接觸窗跳線件的積體電路及半導體裝置
TW201905741A (zh) * 2017-06-29 2019-02-01 台灣積體電路製造股份有限公司 積體電路佈局的製作方法及非暫態機器可讀取媒介

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102049774B1 (ko) * 2013-01-24 2019-11-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9653461B2 (en) * 2014-03-28 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with low source/drain contact resistance
US9406804B2 (en) * 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9224638B2 (en) * 2014-05-12 2015-12-29 Globalfoundries Inc. Integrated circuits with metal-titanium oxide contacts and fabrication methods
KR102311937B1 (ko) * 2014-09-23 2021-10-14 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자 및 그 형성 방법
KR102432268B1 (ko) * 2015-04-14 2022-08-12 삼성전자주식회사 반도체 소자 및 그 제조 방법.
US9478468B1 (en) * 2015-07-09 2016-10-25 International Business Machines Corporation Dual metal contact scheme for CMOS devices
US9768077B1 (en) * 2016-06-02 2017-09-19 International Business Machines Corporation Low resistance dual liner contacts for Fin Field-Effect Transistors (FinFETs)
US11088033B2 (en) * 2016-09-08 2021-08-10 International Business Machines Corporation Low resistance source-drain contacts using high temperature silicides
KR102620597B1 (ko) * 2016-09-23 2024-01-03 삼성전자주식회사 반도체 장치
CN109216448A (zh) * 2017-06-29 2019-01-15 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US10804270B2 (en) * 2017-10-18 2020-10-13 International Business Machines Corporation Contact formation through low-tempearature epitaxial deposition in semiconductor devices
KR102432894B1 (ko) * 2017-11-17 2022-08-17 삼성전자주식회사 반도체 소자
US10714475B2 (en) * 2017-11-27 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10566246B1 (en) * 2018-08-17 2020-02-18 International Business Machines Corporation Shared contact trench comprising dual silicide layers and dual epitaxial layers for source/drain layers of NFET and PFET devices
US20200279943A1 (en) 2019-02-28 2020-09-03 Tokyo Electron Limited Dual silicide wrap-around contacts for semiconductor devices
KR102742956B1 (ko) 2019-02-28 2024-12-16 도쿄엘렉트론가부시키가이샤 반도체 디바이스를 위한 루테늄 금속 플러그를 가진 이중 금속 접촉부
US10978354B2 (en) * 2019-03-15 2021-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Selective dual silicide formation

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140273365A1 (en) * 2013-03-13 2014-09-18 Globalfoundries Inc. Methods of forming contacts to source/drain regions of finfet devices by forming a region that includes a schottky barrier lowering material
US20150041918A1 (en) * 2013-08-09 2015-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. Self-Aligned Dual-Metal Silicide and Germanide Formation
US20160099331A1 (en) * 2013-08-09 2016-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Self-Aligned Dual-Metal Silicide and Germanide Formation
TW201633509A (zh) * 2015-03-03 2016-09-16 旺宏電子股份有限公司 記憶元件及其製造方法
US20170125289A1 (en) * 2015-10-30 2017-05-04 International Business Machines Corporation Dual silicide liner flow for enabling low contact resistance
US20170186654A1 (en) * 2015-12-25 2017-06-29 Semiconductor Manufacturing International (Shanghai) Corp Fin-fet device and fabrication method thereof
TW201810532A (zh) * 2016-04-04 2018-03-16 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
TW201841339A (zh) * 2017-02-08 2018-11-16 南韓商三星電子股份有限公司 具有接觸窗跳線件的積體電路及半導體裝置
TW201838092A (zh) * 2017-04-07 2018-10-16 台灣積體電路製造股份有限公司 低阻抗接觸窗插塞之形成方法
TW201905741A (zh) * 2017-06-29 2019-02-01 台灣積體電路製造股份有限公司 積體電路佈局的製作方法及非暫態機器可讀取媒介

Also Published As

Publication number Publication date
US20220310812A1 (en) 2022-09-29
KR20210122876A (ko) 2021-10-12
US20200279942A1 (en) 2020-09-03
WO2020176811A1 (en) 2020-09-03
US11374101B2 (en) 2022-06-28
US12284820B2 (en) 2025-04-22
KR102813068B1 (ko) 2025-05-26
TW202044596A (zh) 2020-12-01

Similar Documents

Publication Publication Date Title
CN109427905B (zh) 制造半导体器件的方法以及半导体器件
US10741639B2 (en) Formation of dielectric layer as etch-stop for source and drain epitaxy disconnection
TWI683355B (zh) 半導體裝置的製造方法及半導體裝置
US10903315B2 (en) Formation of dielectric layer as etch-stop for source and drain epitaxy disconnection
CN102214585B (zh) 在金属氧化物半导体场效应晶体管中形成栅极的方法
US9373549B2 (en) Semiconductor device and method of forming the same
TW202044417A (zh) 半導體裝置及其形成方法
US20140015054A1 (en) Field effect transistor devices having thick gate dielectric layers and thin gate dielectric layers
US10998242B2 (en) Semiconductor device including dual trench epitaxial dual-liner contacts
US11295988B2 (en) Semiconductor FET device with bottom isolation and high-κ first
CN109585301B (zh) 一种具有低接触电阻衬垫硅化物的集成电路及其制作方法
US20220109066A1 (en) Dual silicide wrap-around contacts for semiconductor devices
US10062692B1 (en) Field effect transistors with reduced parasitic resistances and method
TWI785518B (zh) 製造半導體裝置的方法和半導體裝置
US10903331B2 (en) Positioning air-gap spacers in a transistor for improved control of parasitic capacitance
US10644157B2 (en) Fin-type field effect transistors with uniform channel lengths and below-channel isolation on bulk semiconductor substrates and methods
TW202117933A (zh) 製造半導體裝置的方法及半導體裝置
US20080272410A1 (en) Self-Aligned Spacer Contact
US12284820B2 (en) Dual metal wrap-around contacts for semiconductor devices
TW202107620A (zh) 半導體裝置及其製造方法
TW202117853A (zh) 半導體元件及其製造方法
TWI834827B (zh) 半導體裝置的形成方法
TW202505696A (zh) 半導體裝置及其形成方法
KR20200124625A (ko) 반도체 디바이스 및 그 제조 방법