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TW202107620A - 半導體裝置及其製造方法 - Google Patents

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TW202107620A
TW202107620A TW109113693A TW109113693A TW202107620A TW 202107620 A TW202107620 A TW 202107620A TW 109113693 A TW109113693 A TW 109113693A TW 109113693 A TW109113693 A TW 109113693A TW 202107620 A TW202107620 A TW 202107620A
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fin structure
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蔡俊雄
林以唐
游國豐
林佑明
幸仁 萬
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例係關於一種製造一半導體裝置之方法，該半導體裝置包含一場效電晶體(FET)，在該方法中，在一基板中形成一犧牲區域，且在該基板中形成一溝渠。該犧牲區域之一部分暴露於該溝渠中。藉由至少部分蝕刻該犧牲區域來形成一空間，在該溝渠及該空間中形成一隔離絕緣層，且形成一閘極結構及一源極/汲極區域。在該源極/汲極區域下之該空間中形成一空氣間隔物。

Description

半導體裝置及其製造方法
本發明實施例係有關半導體裝置及其製造方法。
為減少一半導體裝置之功耗，減小寄生電容係一關鍵技術。既有平面互補式金屬氧化物半導體場效電晶體(CMOS FET)具有誘發源極/汲極(S/D)區域與基板之間的寄生電容的擴散S/D。
本發明的一實施例係關於一種製造一半導體裝置之方法，該半導體裝置包含一場效電晶體(FET)，該方法包括：在一基板中形成一犧牲區域；藉由圖案化該基板及該犧牲區域來形成一鰭片結構；藉由至少部分蝕刻該犧牲區域來形成一空間；使用一絕緣材料在該基板上方形成一隔離絕緣層且藉由使用該絕緣材料填充該空間來形成一嵌入式絕緣層；及形成一閘極結構及一源極/汲極區域。
本發明的一實施例係關於一種半導體裝置，其包含一鰭式FET，該半導體裝置包括：一半導體鰭片結構，其安置於提供於一基板上方之一底部鰭片結構上方；一隔離絕緣層，其安置於該基板上方；一閘極介電層，其安置於該等半導體鰭片結構之一通道區域上方；一閘極電極，其安置於該閘極介電層上方；一源極及一汲極，其等安置成相鄰於該通道區域；及一嵌入式絕緣層，其安置於該鰭片結構之一底部與該底部鰭片結構之一頂部之間且由相同於該隔離絕緣層之一材料連續製成。
本發明的一實施例係關於一種半導體裝置，其包含一鰭式FET，該半導體裝置包括：數個半導體導線，其等安置於提供於一基板上方之一底部鰭片結構上方；一隔離絕緣層，其安置於該基板上方；一閘極介電層，其包繞該等半導體導線之各者之一通道區域；一閘極電極，其安置於該閘極介電層上方；一源極及一汲極，其等安置成相鄰於該通道區域；及一嵌入式絕緣層，其安置於該等半導體導線下方且由相同於該隔離絕緣層之一材料連續製成。
應瞭解，以下揭示提供用於實施本發明實施例之不同特徵的諸多不同實施例或實例。下文將描述組件及配置之特定實施例或實例以簡化本揭示。當然，此等僅為實例且不意在限制。例如，元件之尺寸不受限於所揭示之範圍或值，而是可取決於程序條件及/或裝置之所要性質。再者，在以下描述中，在一第二構件上方或一第二構件上形成一第一構件可包含其中形成直接接觸之該第一構件及該第二構件之實施例，且亦可包含其中可形成插入於該第一構件與該第二構件之間的額外構件使得該第一構件及該第二構件可不直接接觸之實施例。為簡單及清楚起見，可依不同比例任意繪製各種構件。在附圖中，可為了簡化而省略一些層/構件。
此外，為便於描述，諸如「下面」、「下方」、「下」、「上方」、「上」及其類似者之空間相對術語在本文中可用於描述一元件或構件與另一(些)元件或構件之關係，如圖中所繪示。除圖中所描繪之定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中之不同定向。可依其他方式(旋轉90度或以其他定向)定向設備且亦可因此解譯本文中所使用之空間相對描述詞。另外，術語「由...製成」可意謂「包括」或「由...組成」。此外，在以下製程中，所描述之操作中/所描述之操作之間可存在一或多個額外操作，且可改變操作順序。.在本揭示中，除非另有描述，否則片語「A、B及C之一者」意謂「A、B及/或C」(A、B、C、A及B、A及C、B及C或A、B及C)，且不意謂來自A之一元件、來自B之一元件及來自C之一元件。可在其他實施例中採用相同或類似於結合一實施例所描述之材料、組態、尺寸、程序及/或操作的材料、組態、尺寸、程序及/或操作，且可省略詳細解釋。
所揭示之實施例係關於一種半導體裝置及其製造方法，特定言之，一場效電晶體(FET)之源極/汲極區域。實施例(諸如本文中所揭示之實施例)一般不僅適用於一平面FET且亦適用於其他FET，諸如一鰭式FET及一環繞式閘極FET。
圖1A展示根據本發明之實施例之一半導體裝置之一平面圖，圖1B展示對應於圖1A之線X1-X1 (沿X (即，源極至汲極)方向)之一橫截面圖，且圖1C、圖1D及圖1E展示對應於圖1A之線Y1-Y1 (沿Y (即，閘極延伸)方向)之橫截面圖。
如圖中所展示，一FET形成於一基板10上方。FET包含安置於基板10之一通道區域12上方之一閘極介電層42及一閘極電極層44。閘極側壁間隔物46安置於閘極電極層44之對置側面上。
基板10係(例如)具有自約1×1015 cm-3 至約1×1016 cm-3 之一範圍內之一雜質濃度的一p型矽或鍺基板。在一些實施例中，使用一p+矽基板。在其他實施例中，基板係(例如)具有自約1×1015 cm-3 至約1×1016 cm-3 之一範圍內之一雜質濃度的一n型矽或鍺基板。
替代地，基板10可包括：另一元素半導體，諸如鍺；一化合物半導體，其包含IV-IV族化合物半導體，諸如SiC、SiGe及SiGeSn；或其等之組合。在一實施例中，基板10係一SOI (絕緣體上矽)基板之一矽層。基板10可包含已適當摻雜有雜質(例如p型或n型導電性)之各種區域。
閘極介電層42包含一或多個介電材料層，諸如氧化矽、氮化矽或高k介電材料、其他適合介電材料及/或其等之組合。高k介電材料之實例包含HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2 -Al2 O3 )合金、其他適合高k介電材料及/或其等之組合。藉由(例如)化學汽相沈積(CVD)、物理汽相沈積(PVD)、原子層沈積(ALD)、高密度電漿CVD (HDPCVD)或其他適合方法及/或其等之組合來形成閘極介電層。在一些實施例中，閘極介電層之厚度在自約1 nm至約20 nm之一範圍內，且在其他實施例中可在自約2 nm至約10 nm之一範圍內。
閘極介電層44包含一或多個導電層。在一些實施例中，閘極電極層44由摻雜多晶矽製成。在其他實施例中，閘極電極層44包含金屬材料，諸如鋁、銅、鈦、鉭、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適合材料及/或其等之組合。在一些實施例中，閘極長度(沿X方向)在自約20 nm至約200 nm之一範圍內，且在其他實施例中在自約40 nm至約100 nm之一範圍內。
在本發明之特定實施例中，一或多個功函數調整層插入於閘極介電層42與一主體金屬閘極電極44之間。功函數調整層由一導電材料(諸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC之一單層或兩個或更多個此等材料之一多層)製成。針對一n通道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi之一或多者用作功函數調整層，且針對一p通道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co之一或多者用作功函數調整層。當金屬材料用作閘極電極層時，採用一閘極替換技術來製造閘極結構。
閘極側壁間隔物46包含藉由CVD、PVD、ALD、電子束蒸鍍或其他適合程序所形成之一或多個絕緣材料層，諸如SiO2 、SiN、SiON、SiOCN或SiCN。一低k介電材料可用作側壁間隔物。藉由在閘極電極層44上方形成絕緣材料之一毯覆層且執行非等向性蝕刻來形成側壁間隔物46。在一實施例中，側壁間隔物層由氮化矽基材料(諸如SiN、SiON、SiOCN或SiCN)製成。
圖1A至圖1C中所展示之FET亦包含源極/汲極擴散區域50及源極/汲極延伸區域55。源極/汲極擴散區域50係藉由(例如)一或多個離子植入操作或熱擴散操作所形成之n+或p+區域。源極/汲極延伸區域55係藉由(例如)一或多個口袋植入所形成之n、n-、p或p-區域。源極/汲極延伸區域55形成於閘極側壁間隔物46下，如圖1B中所展示。在一些實施例中，源極/汲極擴散區域50包含一或多個磊晶半導體層，其形成一凸起源極/汲極結構。
圖1A至圖1C中所展示之FET進一步包含使FET與形成於基板10上之其他電裝置電分離之隔離絕緣區域30，其亦指稱淺溝渠隔離(STI)區域。在一些實施例中，隔離絕緣區域30包含一或多個矽基絕緣層。
圖1A至圖1C中所展示之FET包含源極/汲極擴散區域50下具有一矩形橫截面之空間100中之空氣間隔物(氣隙) 110。在一些實施例中，空氣間隔物110由形成隔離絕緣區域30之絕緣材料圍封。空氣間隔物110可消除或抑制源極/汲極擴散區域50與基板10之間的接面電容。在一些實施例中，無空氣間隔物安置於通道區域下方。
在一些實施例中，空間100之沿X方向之寬度W11在自約100 nm至約500 nm之一範圍內，且在其他實施例中在自約200 nm至約400 nm之一範圍內。在一些實施例中，空氣間隔物110之沿X方向之寬度W12與寬度W11之一比率(W12/W11)在自0.5至0.95之一範圍內，且在其他實施例中在自約0.7至約0.9之一範圍內。
在一些實施例中，空間100之沿Z方向之深度D11在自約10 nm至約200 nm之一範圍內，且在其他實施例中在自約30 nm至約100 nm之一範圍內。在一些實施例中，空氣間隔物100之沿Z方向之深度D12與空間100之深度D11的一比率(D12/D11)在自約0.5至約0.9之一範圍內，且在其他實施例中在自約0.6至約0.8之一範圍內。在一些實施例中，空間100之寬度W11與空間100之深度D11之一縱橫比(W11/D11)在自約1至約10之一範圍內，且在其他實施例中在自約2至約5之一範圍內。
在一些實施例中，空間100之一縱橫比(W11/D11)在自約2至約10之一範圍內，且在其他實施例中在自約3至約8之一範圍內。在一些實施例中，空氣間隔物110之一縱橫比(W12/D12)在自約2至約10之一範圍內，且在其他實施例中在自約3至約8之一範圍內。
如圖1C中所展示，空間100及/或空氣間隔物110在源極/汲極擴散區域50下依一實質上恆定深度D12沿Y方向連續安置。在其他實施例中，空間100及/或空氣間隔物110沿Y方向不連續。在一些實施例中，空間100之深度D11及/或空氣間隔物110之深度D12隨自隔離絕緣區域30朝向中心部分之一距離增大而變小，如圖1D中所展示。在一些實施例中，自左側及右側形成之兩個空間100不交會，而是由基板10之一部分分離，如圖1E中所展示。
圖2A展示根據本發明之實施例之一半導體裝置之對應於圖1A之線X1-X1 (沿X (即，源極至汲極)方向)之一橫截面圖，且圖2B及圖2C展示對應於圖1A之線Y1-Y1 (沿Y (即，閘極延伸)方向)之一橫截面圖。可在以下實施例中採用相同或類似於結合上述實施例所描述之材料、組態、尺寸、程序及/或操作的材料、組態、尺寸、程序及/或操作，且可省略詳細解釋。
在圖2A至圖2C所展示之實施例中，空間100及空氣間隔物110具有一三角形形狀或一梯形形狀。
在一些實施例中，空間100之沿X方向之寬度W21在自約100 nm至約500 nm之一範圍內，且在其他實施例中在自約200 nm至約400 nm之一範圍內。在一些實施例中，空氣間隔物110之沿X方向之寬度W22與寬度W21之一比率(W22/W21)在自0.5至0.95之一範圍內，且在其他實施例中在自約0.7至約0.9之一範圍內。
在一些實施例中，空間100之入口(隔離絕緣層30之一邊緣)處之空間100之沿Z方向之深度D21在自約10 nm至約200 nm之一範圍內，且在其他實施例中在自約30 nm至約100 nm之一範圍內。在一些實施例中，空氣間隔物110之沿Z方向之最大深度D22與空間100之深度D21的一比率(D22/D21)在自約0.5至約0.9之一範圍內，且在其他實施例中在自約0.6至約0.8之一範圍內。在一些實施例中，空氣間隔物110之沿Z方向之最小深度D23與空氣間隔物110之最大深度D22的一比率(D23/D22)在自約0.1至約0.9之一範圍內，且在其他實施例中在自約0.4至約0.8之一範圍內。在一些實施例中，空間100之寬度W21與空間100之最大深度D21的一比率(W21/D21)在自約1至約10之一範圍內，且在其他實施例中在自約2至約5之一範圍內。在一些實施例中，空間100之沿Z方向之最小深度D24與空間100之最大深度D21之一比率(D24/D21)在自約0至約0.8之一範圍內，且在其他實施例中在自約0.4至約0.6之一範圍內。
在一些實施例中，空間100之底面與水平線(其平行於基板10之上表面)之間的角度θ係0度以上至60度或更小。在其他實施例中，角度θ在自約15度至約45度之一範圍內。
如圖2B中所展示，空間100及/或空氣間隔物110在源極/汲極擴散區域50下沿Y方向連續安置。在一些實施例中，空間100之深度D11及/或空氣間隔物110之深度隨自隔離絕緣區域30朝向源極/汲極區域50之中心部分的一距離增大而變小，如圖2B中所展示。在其他實施例中，空間100及/或空氣間隔物110沿Y方向不連續，如圖2C中所展示。
圖3至圖12展示根據本發明之一實施例之用於製造一FET裝置之各種階段之橫截面圖。應瞭解，可在由圖3至圖12展示之程序之前、由圖3至圖12展示之程序期間及由圖3至圖12展示之程序之後提供額外操作，且針對方法之額外實施例來替換或消除下文將描述之一些操作。操作/程序之順序可互換。可在以下實施例中採用相同或類似於結合上述實施例所描述之材料、組態、尺寸、程序及/或操作的材料、組態、尺寸、程序及/或操作，且可省略詳細解釋。
如圖3中所展示，在基板10上方形成一覆蓋層15。覆蓋層15包含一單一氧化矽層。在其他實施例中，覆蓋層15包含氧化矽層及形成於氧化矽層上之氮化矽層。可藉由使用熱氧化或一CVD程序來形成氧化矽層。CVD程序包含電漿增強化學汽相沈積(PECVD)、一大氣壓化學汽相沈積(APCVD)、一低壓CVD (LPCVD)及一高密度電漿CVD (HDPCVD)。亦可使用一原子層沈積(ALD)。在一些實施例中，覆蓋層15之厚度在自約5 nm至約50 nm之一範圍內，且在其他實施例中在自約10 nm至約30 nm之一範圍內。
在一些實施例中，在形成覆蓋層15之前或形成覆蓋層15之後，在基板10上形成一或多個對準鍵圖案。
藉由使用一或多個微影操作，在覆蓋層15上方形成一光阻圖案作為一第一遮罩圖案18，如圖4中所展示。第一遮罩圖案18之寬度及位置實質上相同於隨後形成之一閘極電極之寬度及位置。在一些實施例中，使用形成於基板10上之對準鍵圖案來執行微影操作。在一些實施例中，光阻圖案18之厚度在自約100 nm至約1000 nm之一範圍內。
在形成第一遮罩圖案18之後，執行一或多個離子植入操作19以形成含有摻雜物之犧牲區域20，如圖5中所展示。在一些實施例中，將砷(As)離子植入(摻雜)至基板10中。亦可使用其他摻雜物元素(諸如P、As、Sb、Ge、N及/或C)之離子。在一些實施例中，離子植入19之一加速電壓在自約0.5 keV至約10 keV之一範圍內，且在其他實施例中在自約2 keV至約8 keV之一範圍內。在一些實施例中，離子之一劑量在自約5×1013 個離子/cm2 至約5×1015 個離子/cm2 之一範圍內，且在其他實施例中在自約1×1014 個離子/cm2 至約1×1015 個離子/cm2 之一範圍內。在一些實施例中，犧牲區域20具有自約5 nm至約80 nm之一範圍內之一深度，且在其他實施例中，深度在自約20 nm至約50 nm之一範圍內。
在一些實施例中，在離子植入操作及移除遮罩層18之後，執行一熱程序21 (例如一退火程序)，如圖6中所展示。在特定實施例中，藉由在一惰性氣體氛圍(諸如一N2 、Ar或He氛圍)中以自約900°C至約1050°C之一範圍內之一溫度使用快速熱退火(RTA) 21達約1秒至約10秒來執行熱程序。
在一些實施例中，犧牲層20之一雜質濃度在自約1×1019 個原子/cm3 至約5×1021 個原子/cm3 之一範圍內，且在其他實施例中在自約1×1020 個原子/cm3 至約1×1021 個原子/cm3 之一範圍內。
在退火操作21之後，藉由使用濕式及/或乾式蝕刻操作來移除覆蓋層15。
接著，如圖7中所展示，在包含犧牲層20之基板10上方形成一磊晶半導體層25。在一些實施例中，磊晶半導體層25包含Si、SiGe及Ge之一者。在特定實施例中，Si磊晶形成為磊晶半導體層25。可藉由使用一含Si氣體(諸如SiH4 、Si2 H6 及/或SiCl2 H2 )來在約5托至約50托之一壓力以約600°C至約800°C之一溫度生長磊晶半導體層25。針對SiGe或Ge之情況使用一含Ge氣體，諸如GeH4 、Ge2 H6 及/或GeCl2 H2 。在一些實施例中，磊晶半導體層25摻雜有n型或p型雜質。在一些實施例中，磊晶半導體層25之厚度在自約5 nm至約100 nm之一範圍內，且在其他實施例中在自約10 nm至約30 nm之一範圍內。
接著，在磊晶半導體層25上方形成一第二遮罩圖案27，如圖8中所展示。在一些實施例中，第二遮罩圖案27係一光阻圖案。在其他實施例中，第二遮罩圖案27係由氧化矽、氮化矽及SiON之一或多個層製成之一硬遮罩圖案。在一些實施例中，在第二遮罩圖案27與磊晶半導體層25之間形成一或多個覆蓋層。覆蓋層由氧化矽、氮化矽及/或SiON製成。在特定實施例中，覆蓋層包含形成於磊晶半導體層25上之氧化矽層及形成於氧化矽層上之氮化矽層。
隨後，藉由蝕刻磊晶半導體層25、犧牲層20及基板10來形成溝渠35，如圖9中所展示。在一些實施例中，使用電漿乾式蝕刻。在一些實施例中，蝕刻氣體包含一含鹵素氣體，諸如HBr。在一些實施例中，使用一惰性氣體(諸如He及/或Ar)來稀釋HBr氣體。在一些實施例中，HBr氣體與稀釋氣體之一比率在自約0.3至約0.7之一範圍內，且在其他實施例中在自約0.4至約0.6之一範圍內。可使用適合於蝕刻矽之其他氣體。
接著，如圖10中所展示，橫向蝕刻犧牲層20以形成空間100，如圖10中所展示。在一些實施例中，使用電漿乾式蝕刻。在一些實施例中，蝕刻氣體包含一含氯氣體，諸如HCl、Cl2 、CF3 Cl、CCl4 或SiCl4 。在一些實施例中，使用一惰性氣體(諸如He及/或Ar)來稀釋含氯氣體。在一些實施例中，含氯氣體與稀釋氣體之一比率在自約0.3至約0.7之一範圍內，且在其他實施例中，比率在自約0.4至約0.6之一範圍內。在一些實施例中，添加一或多個額外氣體，諸如O2 。可使用適合於蝕刻矽之其他氣體。在一些實施例中，執行使用氫氧化四甲基銨(TMAH)水溶液之一額外濕式蝕刻操作。
蝕刻含有摻雜物(諸如As)之犧牲層20對矽基板10及磊晶半導體層25具選擇性。在一些實施例中，蝕刻選擇率係約10至約100。在一些實施例中，實質上完全蝕刻犧牲層20，如圖10中所展示。在其他實施例中，僅部分蝕刻犧牲層20，且含有摻雜物之犧牲層20之部分因此保留於空間100周圍。在此一情況中，圍繞空間100安置具有高於基板10及/或磊晶半導體層25之一摻雜物濃度的一含雜質層。
在一些實施例中，在形成空間100之後，空間100上方之磊晶半導體層25之端部分向上彎曲以形成一凹形彎曲形狀，如圖10中由曲線所展示。在其他實施例中，空間100上方之磊晶半導體層25之端部分向下彎曲以形成一凸形彎曲形狀。
在一些實施例中，較少蝕刻氣體到達空間中之一長距離之一端，因此，蝕刻速率隨與溝渠之距離增大而變小。在此一情況中，如圖1D中所展示，沿Z方向之深度及沿X方向之寬度隨與溝渠之距離沿Y方向增大而減小，且在一些實施例中，自左側及右側形成之兩個空間不交會，而是由基板之一部分分離，如圖1E中所展示。
在形成空間100之後，在溝渠35及空間100中形成隔離絕緣層30，如圖11中所展示。隔離絕緣層30之一絕緣材料包含氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、摻氟矽酸鹽玻璃(FSG)或一低k介電材料之一或多個層。藉由LPCVD (低壓化學汽相沈積)、電漿CVD或可流動CVD來形成隔離絕緣層。在可流動CVD中，可沈積可流動介電材料而非氧化矽。顧名思義，可流動介電材料可在沈積期間「流動」以填充具有一高縱橫比之間隙或空間。通常將各種化學物添加至含矽前驅物以允許沈積膜流動。在一些實施例中，添加氮氫鍵。可流動介電前驅物(尤其是可流動氧化矽前驅物)之實例包含矽酸鹽、矽氧烷、甲基矽倍半氧烷(MSQ)、氫矽倍半氧烷(HSQ)、MSQ/HSQ、全氫矽氮烷(TCPS)、全氫聚矽氮烷(PSZ)、正矽酸四乙酯(TEOS)或矽烷基胺(諸如三矽烷基胺(TSA))。在一多操作程序中形成此等可流動氧化矽材料。在沈積可流動膜之後，使其固化及接著退火以移除(若干)非所要元素來形成氧化矽。當移除(若干)非所要元素時，可流動膜增密且收縮。在一些實施例中，進行多個退火程序。使可流動膜固化及退火一次以上。可流動膜可摻雜有硼及/或磷。在其他實施例中，使用一ALD方法。
首先在一厚層中形成絕緣層30，使得覆蓋磊晶半導體層25之整個上表面，且平坦化厚層以暴露磊晶半導體層25之上表面。在一些實施例中，執行一化學機械拋光(CMP)程序作為平坦化程序。在使隔離絕緣層30凹進之後或使隔離絕緣層30凹進之前，可執行一熱程序(例如一退火程序)以提高隔離絕緣層30之品質。在特定實施例中，藉由在一惰性氣體氛圍(諸如一N2 、Ar或He氛圍)中以自約900°C至約1050°C之一範圍內之一溫度使用快速熱退火(RTA)達約1.5秒至約10秒來執行熱程序。
如圖11中所展示，在一些實施例中，隔離絕緣層30之絕緣材料不完全填充空間100，使得空氣間隔物110形成於空間100中。在一些實施例中，空氣間隔物110完全包圍隔離絕緣層30之絕緣材料。在一些實施例中，空間100之頂部、底部及橫向端處之絕緣材料之厚度不均勻。在其他實施例中，空間100之內壁之一部分(其係一半導體層)暴露於空氣間隔物110中。在一些實施例中，與溝渠35對置之空氣間隔物110之橫向端包含基板10之一部分。在其他實施例中，與溝渠35對置之空氣間隔物110之橫向端包含含雜質層之一部分。在一些實施例中，空氣間隔物110之上邊界之一部分包含磊晶半導體層25之一部分及/或包含含雜質層之一部分。在其他實施例中，空氣間隔物110之底部邊界之一部分包含基板10之一部分及/或包含含雜質層之一部分。在一些實施例中，空間100由絕緣材料完全填充且不形成空氣間隔物。
在形成絕緣層30及空氣間隔物110之後，在磊晶半導體層25之一通道區域上方形成包含閘極介電層42、閘極電極層44及閘極側壁間隔物46之一閘極結構，如圖12中所展示。此外，形成源極/汲極擴散區域50及源極/汲極延伸區域55，如圖12中所展示。在一些實施例中，源極/汲極擴散區域50之一底部與形成於空間100中之絕緣材料30接觸。在其他實施例中，源極/汲極擴散區域50之底部與形成於空間100中之絕緣材料30由磊晶半導體層25之一部分分離。藉由一或多個離子植入操作或一熱或電漿擴散操作來形成源極/汲極擴散區域50。
圖13至圖15展示根據本發明之一實施例之用於製造一FET裝置之各種階段之橫截面圖。應瞭解，可在由圖13至圖15展示之程序之前、由圖13至圖15展示之程序期間及由圖13至圖15展示之程序之後提供額外操作，且可針對方法之額外實施例來替換或消除下文將描述之一些操作。操作/程序之順序可互換。可在以下實施例中採用相同或類似於結合上述實施例所描述之材料、組態、尺寸、程序及/或操作的材料、組態、尺寸、程序及/或操作，且可省略詳細解釋。
在類似於圖9般形成溝渠35之後，形成具有一三角形或梯形橫截面之空間100，如圖13中所展示。在一些實施例中，執行使用一TMAH水溶液之一濕式蝕刻操作。在濕式蝕刻期間，蝕刻副產物落於所蝕刻之空間之底面上，因此，底面之蝕刻速率變成小於所蝕刻之空間之上表面之蝕刻速率。因此，橫截面形狀包含具有一垂直深度之形狀(諸如一三角形或梯形形狀)，垂直深度隨與空間之入口的一距離增大而變小。
如圖13中所展示，具有高於基板10及/或磊晶半導體層25之一雜質濃度的一含雜質層(犧牲層20之部分)安置於空間100下方或空間100周圍。
接著，類似於相對於圖11所解釋之操作，溝渠35及空間100由隔離絕緣層30之絕緣材料填充，且形成空氣間隔物110，如圖14中所展示。
在形成絕緣層30及空氣間隔物110之後，在磊晶半導體層25之一通道區域上方形成包含閘極介電層42、閘極電極層44及閘極側壁間隔物46之一閘極結構，如圖15中所展示。此外，形成源極/汲極擴散區域50及源極/汲極延伸區域55，如圖15中所展示。在一些實施例中，源極/汲極擴散區域50之一底部與形成於空間100中之絕緣材料接觸。在其他實施例中，源極/汲極擴散區域50之底部與形成於空間100中之絕緣材料由磊晶半導體層25之一部分分離。
在一些實施例中，界定空間100之至少一表面具有一Z字形形狀，如圖16中所展示。
在一些實施例中，較少蝕刻劑到達或接觸空間中之一長距離之端，因此，蝕刻速率隨與溝渠之距離增大而變小。在此一情況中，如圖2B中所展示，沿Z方向之深度及沿X方向之寬度隨與溝渠之距離沿Y方向增大而減小，且在一些實施例中，自左側及右側形成之兩個空間不交會，而是由基板之一部分分離，如圖2C中所展示。
圖17展示根據本發明之一實施例之一半導體裝置之一平面圖。可在以下實施例中採用相同或類似於結合上述實施例所描述之材料、組態、尺寸、程序及/或操作的材料、組態、尺寸、程序及/或操作，且可省略詳細解釋。
在一些實施例中，如圖17中所展示，複數個閘極結構安置於一個主動區域(其係由一半導體形成且由隔離絕緣層包圍之通道區域及源極/汲極區域)上方。在一些實施例中，連接複數個閘極電極44之至少兩者，且在其他實施例中，複數個閘極電極44彼此不連接。為了說明，空氣間隔物之各種組態展示於一個圖中，但應瞭解，所有組態未必存在於一個裝置中。在一些實施例中，空氣間隔物之一或多個組態存在於一個裝置中。
在一些實施例中，空氣間隔物安置於源極/汲極擴散區域50下。在一些實施例中，在兩個閘極結構44/46之間安置於源極/汲極擴散區域50下之空氣間隔物110B具有不同於沿左及/或右閘極結構安置於源極/汲極擴散區域50下之空氣間隔物110A的尺寸。在一些實施例中，左端或右端處之源極/汲極擴散區域50下之空氣間隔物110A之寬度W31大於兩個閘極結構之間的源極/汲極擴散區域50下之空氣間隔物110B之寬度W32。在一些實施例中，左端或右端處之源極/汲極擴散區域50下之空氣間隔物110A之長度L31等於或不同於兩個閘極結構之間的源極/汲極擴散區域50下之空氣間隔物110B之長度L32。在一些實施例中，在平面圖中，源極/汲極擴散區域下之空氣間隔物110C及110D具有自隔離絕緣層30處之源極/汲極擴散區域50之邊緣朝向源極/汲極擴散區域50之中心(沿Y方向)的兩個錐形部分。錐形部分由沿Y方向之兩個閘極結構之間的源極/汲極擴散區域下之犧牲層20之不充分橫向蝕刻引起。在一些實施例中，兩個閘極結構之間的源極/汲極擴散區域50下之空氣間隔物110D沿Y方向不連續，而左端或右端處之源極/汲極擴散區域50下之空氣間隔物110C係連續的。
在一些實施例中，犧牲層形成於基板中之一相對較深位置處，使得基板10之表面區域不含摻雜物(例如As)。在此一情況中，不形成半導體磊晶層25，且表面區域用作一通道區域及源極/汲極擴散區域。
圖18A、圖18B、圖18C及圖18D展示根據本發明之另一實施例之半導體裝置之各種視圖。可在以下實施例中採用相同或類似於結合上述實施例所描述之材料、組態、尺寸、程序及/或操作的材料、組態、尺寸、程序及/或操作，且可省略詳細解釋。在此實施例中，一鰭式FET (Fin FET)與嵌入式絕緣層一起被採用。
圖18A係一平面圖，圖18B係沿圖18A之Y1-Y1之一橫截面圖，圖18C係沿圖18A之X1-X1之一橫截面圖，且圖18D沿圖18A之Y2-Y2之一橫截面圖。
如圖18A及圖18C中所展示，一通道區域(鰭片結構) 225沿X方向延伸，且沿Y方向延伸之一金屬閘極結構260安置於鰭片結構225上方。在鰭片結構之源極/汲極區域中，一磊晶層275圍繞鰭片結構225形成，如圖18B中所展示。此外，形成一源極/汲極接觸層280。源極/汲極接觸層280之導電材料包含Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN或任何其他適合材料之一或多個層。
在一些實施例中，在形成導電材料之前，在鰭片結構225上方形成矽化物層，如圖18A及圖18B中所展示。矽化物層包含WSi、CoSi、NiSi、TiSi、MoSi及TaSi之一或多者。當鰭片結構225包含Ge時，形成Ge及金屬之一合金(例如TiGe、NiGe或CoGe)，且當磊晶層包含Si及Ge時，形成Si、Ge及金屬之一合金(例如NiSiGe或TiSiGe)。當鰭片結構225包含一III-V族半導體時，形成諸如Ni-InAlAs之一合金。
閘極電極層260安置於閘極側壁間隔物248之間且形成於一閘極介電層223上。閘極介電層223包含一或多個介電材料層，諸如氧化矽、氮化矽或高k介電材料、其他適合介電材料及/或其等之組合。高k介電材料之實例包含HfO2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2 -Al2 O3 )合金、其他適合高k介電材料及/或其等之組合。在一些實施例中，閘極介電層223包含形成於通道層與介電材料之間的一界面層。可藉由CVD、ALD或任何適合方法來形成閘極介電層223。在一實施例中，使用一高保形沈積程序(諸如ALD)來形成閘極介電層223以確保具有一均勻厚度之一閘極介電層圍繞各通道層形成。在一實施例中，閘極介電層223之厚度在自約1 nm至約6 nm之一範圍內。
閘極電極層260包含一或多個導電材料層，諸如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適合材料及/或其等之組合。可藉由CVD、ALD、電鍍或其他適合方法來形成閘極電極層260。閘極介電層及電極層亦沈積於一ILD層250之上表面上方。接著，藉由使用(例如) CMP來平坦化形成於ILD層250上方之閘極介電層及閘極電極層，直至顯露ILD層250之頂面。
在本發明之特定實施例中，一或多個功函數調整層(圖中未展示)插入於閘極介電層223與閘極電極層260之間。功函數調整層由一導電材料(諸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC之一單層或兩個或更多個此等材料之一多層)製成。針對一n通道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi之一或多者用作功函數調整層，且針對一p通道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co之一或多者用作功函數調整層。可藉由ALD、PVD、CVD、電子束蒸鍍或其他適合程序來形成功函數調整層。可針對可使用不同金屬層之n通道FET及p通道FET單獨形成功函數調整層。
如圖18B及圖18D中所展示，一隔離絕緣層230 (例如STI)形成於基板210上方。如圖18B至圖18D中所展示，鰭片結構225與一基板210或一底部鰭片結構220由一嵌入式絕緣層270隔絕，嵌入式絕緣層270對應於上述實施例中之隔離絕緣層30之橫向部分。在一些實施例中，嵌入式絕緣層270包含類似於空氣間隔物110之一空氣間隔物。在一些實施例中，一或多個鰭片襯層228形成於底部鰭片結構220上方。鰭片襯層228可由SiN或氮化矽基材料(例如SiON或SiCN)製成。在一些實施例中，一摻雜層213 (下文將解釋之犧牲層212之一部分)安置於相鄰鰭片結構之間。在一些實施例中，一摻雜層安置於嵌入式絕緣層270與鰭片結構225之一底部及/或底部鰭片結構220之一頂部之間。在一些實施例中，由相同絕緣材料連續形成嵌入式絕緣層270及隔離絕緣層230。
圖19A及圖19B展示根據本發明之另一實施例之半導體裝置之各種視圖。可在以下實施例中採用相同或類似於結合上述實施例所描述之材料、組態、尺寸、程序及/或操作的材料、組態、尺寸、程序及/或操作，且可省略詳細解釋。在此實施例中，一環繞式閘極FET (GAA FET)與嵌入式絕緣層一起被採用。
如圖19A及圖19B中所展示，一底部鰭片結構315安置於一基板310上方，且一或多個半導體導線或薄片320安置於底部鰭片結構315上方。導線或薄片320之各者之通道區域由包含一閘極介電層342及一閘極電極層340之一閘極結構包繞。在一些實施例中，閘極電極層340包含一或多個功函數調整層。如圖19A及圖19B中所展示，閘極結構由一閘極側壁間隔物348包圍，且一隔離絕緣層330安置於基板310上方。
在一些實施例中，一源極/汲極磊晶層360形成於導線或薄片320之橫向端上。在其他實施例中，源極/汲極磊晶層360包繞導線或薄片320之源極/汲極區域。
如圖19A及圖19B中所展示，源極/汲極磊晶層360與一基板310或底部鰭片結構315由一嵌入式絕緣層300隔絕，嵌入式絕緣層300對應於上述實施例中之隔離絕緣層30之橫向部分。在一些實施例中，嵌入式絕緣層300包含類似於空氣間隔物110之一空氣間隔物302。
圖20至圖25展示根據本發明之一實施例之用於製造一半導體裝置之各種階段之視圖。應瞭解，可在由圖20至圖25展示之程序之前、由圖20至圖25展示之程序期間及由圖20至圖25展示之程序之後提供額外操作，且針對方法之額外實施例來替換或消除下文將描述之一些操作。操作/程序之順序可互換。可在以下實施例中採用相同或類似於結合上述實施例所描述之材料、組態、尺寸、程序及/或操作的材料、組態、尺寸、程序及/或操作，且可省略詳細解釋。圖20至圖25之半導體裝置對應於圖18A至圖18D之半導體裝置。
類似於圖4，藉由使用一或多個微影操作，在一覆蓋層204上方形成一光阻圖案作為一第一遮罩圖案18'，如圖20中所展示。在一些實施例中，形成一對準鍵202。
類似於圖5及圖6，執行一或多個離子植入操作以形成含有摻雜物之犧牲區域212，如圖21中所展示。在一些實施例中，在離子植入操作及移除遮罩層18'之後，執行一熱程序(例如一退火程序)，類似於圖6。此外，在一些實施例中，執行井植入操作以形成一PFET之一n井200N，且形成一NFET之一p井200P。
接著，類似於圖7，在包含犧牲層212之基板200上方形成一磊晶半導體層225，如圖22中所展示。因為隨後使磊晶半導體層形成為鰭片結構，所以形成一足夠厚磊晶層225。
接著，如圖23中所展示，藉由一或多個光微影及蝕刻操作來形成鰭片結構235。可藉由任何適合方法來圖案化鰭片結構235。例如，可使用包含雙重圖案化或多重圖案化程序之一或多個光微影程序來圖案化鰭片結構。一般而言，雙重圖案化或多重圖案化程序組合光微影及自對準程序以允許產生具有(例如)比原本可使用一單一直接光微影程序來獲得之節距小之節距的圖案。例如，在一實施例中，一虛設層形成於一基板上方且使用一光微影程序來圖案化。使用一自對準程序來使間隔物與圖案化虛設層並排形成。接著，移除虛設層，且接著可使用剩餘間隔物來圖案化鰭片。在一些實施例中，使用一硬遮罩圖案229。
如圖23中所展示，鰭片結構235之各者包含磊晶層225之一部分、犧牲層212及作為一底部鰭片結構201之基板之一部分。
接著，在一些實施例中，形成支撐鰭片結構235之一端部分且暴露通道區域及源極/汲極區域的一支撐層255，如圖24A及圖24B中所展示。圖24A係沿Y方向之一橫截面圖，且圖24B係對應於圖24A之線Z1-Z1之沿X方向之一橫截面圖。在一些實施例中，支撐層由氮化矽、SiON或任何其他適合介電材料製成，其藉由CVD、ALD或任何其他適合膜沈積法來形成。藉由使用一或多個微影操作來圖案化所沈積之介電材料。在一些實施例中，支撐層255覆蓋鰭片結構235之邊緣部分之約1 nm至約10 nm。在一些實施例中，一或多個支撐層255形成於鰭片結構235之一或多個中間部分上方。
在形成鰭片結構235期間或形成鰭片結構235之後，移除硬遮罩圖案229且接著形成支撐層255，如圖24A及圖24B中所展示。在其他實施例中，在形成支撐層255之後移除硬遮罩圖案229。在此一情況中，硬遮罩圖案229之一部分保留於支撐層下。
在形成支撐層255之後移除犧牲層212，如圖25A至圖25C中所展示。圖25A係沿X方向之一橫截面圖，且圖25B係沿Y方向之一橫截面圖。圖25C係對應於圖25B之線Z1-Z1之沿X方向之一橫截面圖。在一些實施例中，完全移除犧牲層212。在其他實施例中，犧牲層212之一部分留作支撐層255下之一殘留物213，如圖25D及圖25E中所展示。在一些實施例中，犧牲層212之一殘留物214留作圖案化磊晶半導體層225之一底部及/或底部鰭片結構201之一頂部，如圖25D及圖25E中所展示。
接著，形成一隔離絕緣層230，如圖26A至圖26C中所展示。隔離絕緣層230包含形成於基板200上方之一或多個絕緣材料層。第一絕緣材料層230之絕緣材料可包含藉由LPCVD (低壓化學汽相沈積)、電漿CVD或可流動CVD或任何其他適合膜形成法所形成之氧化矽、氮化矽、氮氧化矽(SiON)、SiCN、摻氟矽酸鹽玻璃(FSG)或一低K介電材料。在一些實施例中，第一絕緣材料層230由氧化矽製成。可在形成第一絕緣材料層230之後執行一退火操作。在一些實施例中，如圖26C中所展示，在鰭片結構下之第一絕緣材料層230中形成類似於空氣間隔物110之一空氣間隔物232。在一些實施例中，犧牲層212之一部分留作支撐層255下之一殘留物213，如圖26D及圖26E中所展示。在一些實施例中，犧牲層212之一殘留物214保留於第一絕緣材料層230與圖案化磊晶半導體層225之一底部及/或底部鰭片結構201之一頂部之間，如圖26D及圖26E中所展示。
在形成隔離絕緣層230之後，形成一虛設閘極結構。虛設閘極結構包含一虛設閘極介電層及一虛設閘極電極層。虛設閘極介電層包含一或多個絕緣材料層，諸如氧化矽基材料。在一些實施例中，使用藉由CVD所形成之氧化矽。在一些實施例中，虛設閘極介電層之厚度在自約1 nm至約5 nm之一範圍內。
在形成虛設閘極結構之後，藉由使用CVD或其他適合方法來保形形成側壁間隔物之一絕緣材料之一毯覆層。依一保形方式沈積毯覆層，使得其形成為在虛設閘極結構之垂直表面(諸如側壁)、水平表面及頂部上具有實質上相等厚度。在一些實施例中，將毯覆層沈積為自約2 nm至約20 nm之一範圍內之一厚度。在一實施例中，毯覆層之絕緣材料不同於第一隔離絕緣層及第二隔離絕緣層之材料且由氮化矽基材料(諸如SiN、SiON、SiOCN或SiCN及其等之組合)製成。在一些實施例中，毯覆層(側壁間隔物245)由SiN製成。藉由非等向性蝕刻來在虛設閘極結構之對置側壁上形成側壁間隔物245。
在形成側壁間隔物245之後，形成一層間介電(ILD)層250。ILD層250之材料包含包括Si、O、C及/或H之化合物，諸如氧化矽、SiCOH及SiOC。諸如聚合物之有機材料可用於ILD層250。在形成ILD層250之後，執行一平坦化操作(諸如CMP)，使得暴露虛設閘極結構之虛設閘極電極層之頂部部分。
在一些實施例中，接著在鰭片結構225之源極/汲極區域上形成一源極/汲極磊晶層275。在一些實施例中，源極/汲極磊晶層275包含SiP、SiC、SiCP、SiGe、Ge或其他適合材料之一或多個層。
接著，由一金屬閘極結構替換虛設閘極結構且形成一源極/汲極接觸層280，如圖18A至圖18D中所展示。
圖27至圖30展示根據本發明之一實施例之用於製造一半導體裝置之各種階段之視圖。應瞭解，可在由圖27至圖30展示之程序之前、由圖27至圖30展示之程序期間及由圖27至圖30展示之程序之後提供額外操作，且針對方法之額外實施例來替換或消除下文將描述之一些操作。操作/程序之順序可互換。可在以下實施例中採用相同或類似於結合上述實施例所描述之材料、組態、尺寸、程序及/或操作的材料、組態、尺寸、程序及/或操作，且可省略詳細解釋。圖27至圖30之半導體裝置對應於圖19A至圖19B之半導體裝置。
在形成犧牲層212且移除覆蓋層204之後，在基板200上形成包含交替堆疊之第一半導體層223及第二半導體層222之多個層的磊晶層。在一實施例中，第一半導體層223由SiGe製成且第二半導體層222由Si製成。在基板200上方交替磊晶形成第一半導體層及第二半導體層，如圖27中所展示。在一些實施例中，犧牲層212之一部分保留於鰭片結構中，類似於圖13至圖16。
接著，類似於圖23，藉由圖案化操作來形成鰭片結構235，如圖28中所展示。在形成鰭片結構235期間或形成鰭片結構235之後移除犧牲層212，如圖29中所展示。接著，形成一隔離絕緣層230，如圖30中所展示，類似於圖25。
隨後，形成虛設閘極結構，形成閘極側壁間隔物348，形成源極/汲極磊晶層360，且形成一ILD層380。在一些實施例中，蝕刻源極/汲極區域且接著形成源極/汲極磊晶層360。
接著，移除虛設閘極結構以形成一閘極空間且在閘極空間中移除第一半導體層223以留下第二半導體層222作為半導體導線或薄片320。接著，形成閘極介電層342及閘極電極340，如圖19A及圖19B中所展示。
在一些實施例中，犧牲層212之一部分留作支撐層255下之一殘留物213，如圖31A及圖31B中所展示。在一些實施例中，犧牲層212之一殘留物214保留於第一絕緣材料層230與圖案化磊晶半導體層225之一底部及/或底部鰭片結構201之一頂部之間，如圖31A及圖31B中所展示。在一些實施例中，嵌入式絕緣層270包含類似於空氣間隔物110之一空氣間隔物232，如圖31B中所展示。
圖32A、圖32B、圖32C、圖32D及圖32E展示根據本發明之一實施例之一半導體裝置之一製造操作之各種階段之橫截面圖。在一些實施例中，類似於上文所解釋之犧牲層212，在藉由蝕刻來移除犧牲層212之前，在鰭片結構235之兩端上形成一支撐層255以暴露通道區域及源極/汲極區域。在一些實施例中，支撐層255由氮化矽製成。
在形成鰭片結構235 (如圖32A中所展示)之後，形成支撐結構255之一毯覆層(如圖32B中所展示)，且接著形成一遮罩層256 (諸如一光阻圖案)，如圖32C中所展示。接著，蝕刻毯覆層以形成支撐結構255，如圖32D中所展示。如圖32E中所展示，在移除犧牲層及第二半導體層222之後，由支撐結構255支撐鰭片結構之端。
在本發明之實施例中，一空氣間隔物及/或一嵌入式絕緣層安置於源極及/或汲極擴散區域及/或閘極電極下方，且因此可抑制或消除源極/汲極擴散區域及/或閘極電極與基板之間的寄生電容，其繼而可減少功耗且提高半導體裝置之速度。
應瞭解，本文中未必討論所有優點，所有實施例或實例未必需要特定優點，且其他實施例或實例可提供不同優點。
根據本發明之一態樣，在一種製造包含一場效電晶體(FET)之一半導體裝置的方法中，在一基板中形成一犧牲區域，且藉由圖案化該基板及該犧牲區域來形成一鰭片結構。藉由至少部分蝕刻該犧牲區域來形成一空間。使用一絕緣材料來該基板上方形成一隔離絕緣層且藉由使用該絕緣材料填充該空間來形成一嵌入式絕緣層，且形成一閘極結構及一源極/汲極區域。在上述及以下實施例之一或多者中，藉由一離子植入操作來形成該犧牲區域。在上述及以下實施例之一或多者中，藉由該離子植入操作來植入砷離子。在上述及以下實施例之一或多者中，該離子植入操作之一劑量在自5×1013 個離子/cm2 至5×1015 個離子/cm2 之一範圍內。在上述及以下實施例之一或多者中，該離子植入操作之一加速電壓在自0.5 keV至10 keV之一範圍內。在上述及以下實施例之一或多者中，該至少部分蝕刻該犧牲區域包括使用一含氯氣體之一乾式蝕刻操作。在上述及以下實施例之一或多者中，該嵌入式絕緣層定位於該隔離絕緣層之一上表面下方。在上述及以下實施例之一或多者中，該至少部分蝕刻該犧牲區域包括使用氫氧化四甲基銨(TMAH)水溶液之一濕式蝕刻操作。在上述及以下實施例之一或多者中，該嵌入式絕緣層連接至該隔離絕緣層。在上述及以下實施例之一或多者中，在該嵌入式絕緣層中形成一空氣間隔物。在上述及以下實施例之一或多者中，該空氣間隔物由該嵌入式絕緣層之一絕緣材料完全圍封。在上述及以下實施例之一或多者中，含有高於該基板之一量之一雜質的一含雜質區域安置於該空間與該基板之間。
根據本發明之另一態樣，在一種製造包含一FET之一半導體裝置的方法中，在一基板中形成一犧牲區域，在該基板上方交替形成第一磊晶半導體層及第二磊晶半導體層以形成一堆疊層，且藉由圖案化該堆疊層、該犧牲區域及該基板之一部分來形成一鰭片結構。藉由至少部分蝕刻該犧牲區域來形成一空間，使用一絕緣材料在該基板上方形成一隔離絕緣層且藉由使用該絕緣材料填充該空間來形成一嵌入式絕緣層，形成一虛設閘極結構及一源極/汲極區域，移除該虛設閘極結構以形成一閘極空間，在該閘極空間中移除該等第一半導體層，且在該閘極空間中之該等第二半導體層上方形成一金屬閘極結構。在上述及以下實施例之一或多者中，藉由一離子植入操作來形成該犧牲區域。在上述及以下實施例之一或多者中，該犧牲區域之一雜質量在自1×1019 個原子/cm3 至5×1021 個原子/cm3 之一範圍內。在上述及以下實施例之一或多者中，該磊晶半導體層之一厚度在自5 nm至100 nm之一範圍內。在上述及以下實施例之一或多者中，該嵌入式絕緣層包含一空氣間隔物，且在平面圖中，該空氣間隔物之一寬度沿第一方向變動。在上述及以下實施例之一或多者中，該嵌入式絕緣層包含一空氣間隔物，且在平面圖中，該空氣間隔物沿該第一方向在該源極/汲極區域下不連續。
根據本發明之另一態樣，一種半導體裝置包含一鰭式FET。該鰭式FET包含：一半導體鰭片結構，其安置於提供於一基板上方之一底部鰭片結構上方；一隔離絕緣層，其安置於該基板上方；一閘極介電層，其安置於該等半導體鰭片結構之一通道區域上方；一閘極電極，其安置於該閘極介電層上方；一源極及一汲極，其等安置成相鄰於該通道區域；及一嵌入式絕緣層，其安置於該鰭片結構之一底部與該底部鰭片結構之一頂部之間且由相同於該隔離絕緣層之一材料連續製成。在上述及以下實施例之一或多者中，該嵌入式絕緣層連續安置於該鰭片結構之該通道區域及一源極/汲極區域下。在上述及以下實施例之一或多者中，一空氣間隔物形成於該嵌入式絕緣層中。在上述及以下實施例之一或多者中，該空氣間隔物由該嵌入式絕緣層之一絕緣材料完全圍封。在上述及以下實施例之一或多者中，含有高於該底部鰭片結構之一量之一雜質的一含雜質區域安置於該嵌入式絕緣層與該底部鰭片結構之間。
根據本發明之另一態樣，一種半導體裝置包含：數個半導體導線，其等安置於提供於一基板上方之一底部鰭片結構上方；一隔離絕緣層，其安置於該基板上方；一閘極介電層，其包繞該等半導體導線之各者之一通道區域；一閘極電極，其安置於該閘極介電層上方；一源極及一汲極，其等安置成相鄰於該通道區域；及一嵌入式絕緣層，其安置於該等半導體導線下方且由相同於該隔離絕緣層之一材料連續製成。在上述及以下實施例之一或多者中，一空氣間隔物形成於該嵌入式絕緣層中。含有高於該底部鰭片結構之一量之一雜質的一含雜質區域安置於該嵌入式絕緣層與該底部鰭片結構之間。
上文已概述若干實施例或實例之特徵，使得熟習技術者可較佳理解本發明之態樣。熟悉技術者亦應意識到，此等等效建構不應背離本發明之精神及範疇，且其可在不背離本發明之精神及範疇的情況下對本文作出各種改變、替代及更改。
10:基板 12:通道區域 15:覆蓋層 18:第一遮罩圖案/光阻圖案/遮罩層 18':第一遮罩圖案/遮罩層 19:離子植入操作 20:犧牲區域/犧牲層 21:熱程序/快速熱退火(RTA)/退火操作 25:磊晶半導體層 27:第二遮罩圖案 30:隔離絕緣區域/隔離絕緣層/絕緣材料 35:溝渠 42:閘極介電層 44:閘極電極層/閘極電極 46:閘極側壁間隔物 50:源極/汲極擴散區域 55:源極/汲極延伸區域 100:空間 110:空氣間隔物 110A:空氣間隔物 110B:空氣間隔物 110C:空氣間隔物 110D:空氣間隔物 200:基板 200N:n井 200P:p井 201:底部鰭片結構 202:對準鍵 204:覆蓋層 210:基板 212:犧牲層/犧牲區域 213:摻雜層/殘留物 214:殘留物 220:底部鰭片結構 222:第二半導體層 223:閘極介電層/第一半導體層 225:磊晶半導體層/通道區域/鰭片結構 228:鰭片襯層 229:硬遮罩圖案 230:隔離絕緣層/第一絕緣材料層 232:空氣間隔物 235:鰭片結構 245:側壁間隔物 248:閘極側壁間隔物 250:層間介電(ILD)層 255:支撐層/支撐結構 256:遮罩層 260:金屬閘極結構/閘極電極層 270:嵌入式絕緣層 275:源極/汲極磊晶層 280:源極/汲極接觸層 300:嵌入式絕緣層 302:空氣間隔物 310:基板 315:底部鰭片結構 320:半導體導線或薄片 330:隔離絕緣層 340:閘極電極層/閘極電極 342:閘極介電層 348:閘極側壁間隔物 360:源極/汲極磊晶層 380:ILD層 D11:深度 D12:深度 D21:深度 D22:最大深度 D23:最小深度 D24:最小深度 L31:長度 L32:長度 W11:寬度 W12:寬度 W21:寬度 W22:寬度 W31:寬度 W32:寬度 θ:角度
自結合附圖解讀之以下詳細描述最佳理解本發明之態樣。應強調，根據行業標準做法，各種構件未按比例繪製且僅用於說明。事實上，為使討論清楚，可任意增大或減小各種構件之尺寸。
圖1A展示根據本發明之實施例之一半導體裝置之一平面圖，且圖1B、圖1C、圖1D及圖1E展示半導體裝置之橫截面圖。
圖2A、圖2B、及圖2C展示根據本發明之實施例之一半導體裝置之橫截面圖。
圖3展示根據本發明之一實施例之一半導體裝置之一製造操作之各種階段之一者之一橫截面圖。
圖4展示根據本發明之一實施例之一半導體裝置之一製造操作之各種階段之一者之一橫截面圖。
圖5展示根據本發明之一實施例之一半導體裝置之一製造操作之各種階段之一者之一橫截面圖。
圖6展示根據本發明之一實施例之一半導體裝置之一製造操作之各種階段之一者之一橫截面圖。
圖7展示根據本發明之一實施例之一半導體裝置之一製造操作之各種階段之一者之一橫截面圖。
圖8展示根據本發明之一實施例之一半導體裝置之一製造操作之各種階段之一者之一橫截面圖。
圖9展示根據本發明之一實施例之一半導體裝置之一製造操作之各種階段之一者之一橫截面圖。
圖10展示根據本發明之一實施例之一半導體裝置之一製造操作之各種階段之一者之一橫截面圖。
圖11展示根據本發明之一實施例之一半導體裝置之一製造操作之各種階段之一者之一橫截面圖。
圖12展示根據本發明之一實施例之一半導體裝置之一製造操作之各種階段之一者之一橫截面圖。
圖13展示根據本發明之一實施例之一半導體裝置之一製造操作之各種階段之一者之一橫截面圖。
圖14展示根據本發明之一實施例之一半導體裝置之一製造操作之各種階段之一者之一橫截面圖。
圖15展示根據本發明之一實施例之一半導體裝置之一製造操作之各種階段之一者之一橫截面圖。
圖16展示根據本發明之一實施例之一半導體裝置之一橫截面圖。
圖17展示根據本發明之一實施例之一半導體裝置之一平面圖。
圖18A、圖18B、圖18C及圖18D展示根據本發明之另一實施例之半導體裝置之各種視圖。
圖19A及圖19B展示根據本發明之另一實施例之半導體裝置之各種視圖。
圖20、圖21、圖22、圖23、圖24A及圖24B展示根據本發明之另一實施例之一半導體裝置之一製造操作之各種階段之橫截面圖。
圖25A、圖25B、圖25C、圖25D及圖25E展示根據本發明之另一實施例之一半導體裝置之一製造操作之各種階段之橫截面圖。
圖26A、圖26B、圖26C、圖26D及圖26E展示根據本發明之另一實施例之一半導體裝置之一製造操作之各種階段之橫截面圖。
圖27、圖28、圖29及圖30展示根據本發明之另一實施例之一半導體裝置之一製造操作之各種階段之橫截面圖。
圖31A及圖31B展示根據本發明之另一實施例之一半導體裝置之一製造操作之各種階段之橫截面圖。
圖32A、圖32B、圖32C、圖32D及圖32E展示根據本發明之另一實施例之一半導體裝置之一製造操作之各種階段之橫截面圖。
10:基板
12:通道區域
30:隔離絕緣區域/隔離絕緣層/絕緣材料
42:閘極介電層
44:閘極電極層/閘極電極
46:閘極側壁間隔物
50:源極/汲極擴散區域
55:源極/汲極延伸區域
100:空間
110:空氣間隔物
D11:深度
D12:深度
W11:寬度
W12:寬度

Claims (20)

  1. 一種製造一半導體裝置之方法，該半導體裝置包含一場效電晶體(FET)，該方法包括： 在一基板中形成一犧牲區域； 藉由圖案化該基板及該犧牲區域來形成一鰭片結構； 藉由至少部分蝕刻該犧牲區域來形成一空間； 使用一絕緣材料在該基板上方形成一隔離絕緣層且藉由使用該絕緣材料填充該空間來形成一嵌入式絕緣層；及 形成一閘極結構及一源極/汲極區域。
  2. 如請求項1之方法，其中藉由一離子植入操作來形成該犧牲區域。
  3. 如請求項2之方法，其中藉由該離子植入操作來植入砷離子。
  4. 如請求項2之方法，其中該離子植入操作之一劑量在自5×1013 個離子/cm2 至5×1015 個離子/cm2 之一範圍內。
  5. 如請求項2之方法，其中該離子植入操作之一加速電壓在自0.5 keV至10 keV之一範圍內。
  6. 如請求項1之方法，其中該至少部分蝕刻該犧牲區域包括使用一含氯氣體之一乾式蝕刻操作。
  7. 如請求項1之方法，其中該嵌入式絕緣層定位於該隔離絕緣層之一上表面下方。
  8. 如請求項7之方法，其中該至少部分蝕刻該犧牲區域包括使用氫氧化四甲基銨(TMAH)水溶液之一濕式蝕刻操作。
  9. 如請求項1之方法，其中該嵌入式絕緣層連接至該隔離絕緣層。
  10. 如請求項1之方法，其中在該嵌入式絕緣層中形成一空氣間隔物。
  11. 如請求項10之方法，其中該空氣間隔物由該嵌入式絕緣層之一絕緣材料完全圍封。
  12. 如請求項1之方法，其中含有高於該基板之一量之一雜質的一含雜質區域安置於該空間與該基板之間。
  13. 一種半導體裝置，其包含一鰭式FET，該半導體裝置包括： 一半導體鰭片結構，其安置於提供於一基板上方之一底部鰭片結構上方； 一隔離絕緣層，其安置於該基板上方； 一閘極介電層，其安置於該等半導體鰭片結構之一通道區域上方； 一閘極電極，其安置於該閘極介電層上方； 一源極及一汲極，其等安置成相鄰於該通道區域；及 一嵌入式絕緣層，其安置於該鰭片結構之一底部與該底部鰭片結構之一頂部之間且由相同於該隔離絕緣層之一材料連續製成。
  14. 如請求項13之半導體裝置，其中該嵌入式絕緣層連續安置於該鰭片結構之該通道區域及一源極/汲極區域下。
  15. 如請求項13之半導體裝置，其中一空氣間隔物形成於該嵌入式絕緣層中。
  16. 如請求項15之半導體裝置，其中該空氣間隔物由該嵌入式絕緣層之一絕緣材料完全圍封。
  17. 如請求項13之半導體裝置，其中含有高於該底部鰭片結構之一量之一雜質的一含雜質區域安置於該嵌入式絕緣層與該底部鰭片結構之間。
  18. 一種半導體裝置，其包含一鰭式FET，該半導體裝置包括： 數個半導體導線，其等安置於提供於一基板上方之一底部鰭片結構上方； 一隔離絕緣層，其安置於該基板上方； 一閘極介電層，其包繞該等半導體導線之各者之一通道區域； 一閘極電極，其安置於該閘極介電層上方； 一源極及一汲極，其等安置成相鄰於該通道區域；及 一嵌入式絕緣層，其安置於該等半導體導線下方且由相同於該隔離絕緣層之一材料連續製成。
  19. 如請求項18之半導體裝置，其中一空氣間隔物形成於該嵌入式絕緣層中。
  20. 如請求項18之半導體裝置，其中含有高於該底部鰭片結構之一量之一雜質的一含雜質區域安置於該嵌入式絕緣層與該底部鰭片結構之間。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11393713B2 (en) 2019-04-23 2022-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method therefore
US11557650B2 (en) 2019-04-23 2023-01-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11233140B2 (en) * 2019-04-23 2022-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
CN115831752A (zh) * 2022-11-28 2023-03-21 中国科学院微电子研究所 一种半导体器件及其制备方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI528556B (zh) * 2011-05-26 2016-04-01 聯華電子股份有限公司 鰭式場效電晶體結構與形成鰭式場效電晶體結構之方法
CN103578991B (zh) * 2012-07-24 2017-12-12 中国科学院微电子研究所 半导体器件制造方法
US9711608B1 (en) * 2016-06-03 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9984936B1 (en) * 2017-07-17 2018-05-29 Globalfoundries Inc. Methods of forming an isolated nano-sheet transistor device and the resulting device
US10943830B2 (en) * 2017-08-30 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned structure for semiconductor devices

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