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TWI845608B - 用於具有背側接觸金屬化的電晶體結構的深源極及汲極和其製造方法 - Google Patents

用於具有背側接觸金屬化的電晶體結構的深源極及汲極和其製造方法 Download PDF

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TWI845608B
TWI845608B TW109104707A TW109104707A TWI845608B TW I845608 B TWI845608 B TW I845608B TW 109104707 A TW109104707 A TW 109104707A TW 109104707 A TW109104707 A TW 109104707A TW I845608 B TWI845608 B TW I845608B
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里沙 梅安卓
塔何 甘尼
史蒂芬 賽亞
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美商英特爾股份有限公司
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Abstract

電晶體結構包含深源極及/或汲極半導體，該深源極及/或汲極半導體藉由金屬化而從電晶體結構之前側(例如，頂側)與背側(例如，底側)被接觸。該深源極及/或汲極半導體可接著通道區域(其可為單晶體)之結晶度而磊晶。該源極及/或汲極半導體之第一層可具有較低的雜質摻雜，而該源極及/或汲極半導體之第二層可具有較高的雜質摻雜。該深源極及/或汲極半導體可延伸低於該通道區域且鄰近於子通道區域之側壁，使得與該電晶體結構之該背側相接觸之金屬化可通過該源極及/或汲極半導體之第一層之厚度以接觸該源極及/或汲極半導體之該第二層。

Description

用於具有背側接觸金屬化的電晶體結構的深源極及汲極和其製造方法
本發明關於用於具有背側接觸金屬化的電晶體結構的深源極及汲極。
在積體電路(IC)中之裝置密度按照摩爾定律是每十年便會增加。然而，由於裝置結構之橫向尺寸隨著各技術世代縮小，使得進一步減小結構尺寸變得愈來愈困難。
三維(3D)縮放為目前相當關注的，因為在z高度(裝置厚度)的縮減提供了增加整體裝置密度及IC效能的另一個康莊大道。3D縮放可例如呈晶片堆疊或封裝IC堆疊之形式。已知的3D整合技術係昂貴的且可能僅在z高度及裝置密度上提供少許的改良。例如，IC晶片之大部分厚度可能係非作用的基板材料。
3D晶片縮放之一形式包括在包含半導體材料(諸如單晶矽)之裝置層之相對側上的互連金屬化。然而，整合背側互連金屬化由於很多電晶體級結構係從基板之前側建立使得對結構之背側的接達可能需要顯著地避開從前側接達。例如，在一些例項中，對電晶體之源極及/或汲極部分的背側接觸可展示比前側接觸更高的接觸阻抗。因此，達成背側接觸金屬化之低接觸阻抗的技術及架構至少從電晶體及/或晶片效能的觀點而言將是有利的。
200:電晶體結構
201:基板層
205:基板材料層
206:非平面本體
251:前表面
252:後表面
300:電晶體結構
310:介電質材料
400:電晶體結構
500:電晶體結構
520:閘極堆疊
525:閘極側壁間隔件
600:電晶體結構
630:介電質材料
700:電晶體結構
721:閘極介電質
722:閘極電極
745:過渡輪廓
751:前表面
800:電晶體結構
850:半導體材料
851:外間隔件側壁
852:通道側壁
900:電晶體結構
951:前側部分
952:背側部分
961:半導體材料
962:源極及/或汲極半導體材料
1000:電晶體結構
1071:前側源極接觸金屬化
1072:前側汲極接觸金屬化
1075:互連層級
1081:背側源極接觸金屬化
1100:電晶體結構
1150:背側開口
1200:電晶體結構
1281:背側源極接觸金屬化
1300:裝置層
1320:互連金屬化層級
1321:互連金屬化層級
1333:前側互連金屬化
1334:背側金屬化
1350:積體電路
1400:電子運算裝置
1402:母板
1404:處理器
1406:通信晶片
1412:晶片組
1415:觸控螢幕顯示器
1416:電池
1420:揚聲器
1421:功率放大器
1422:圖形處理器
1425:天線
1430:磁性記憶體
1432:DRAM
1435:ROM
1440:全球定位系統(GPS)裝置
1441:攝像機
1445:羅盤
1465:觸控螢幕控制器
1505:平台
1506:伺服器機器
1510:封裝級積體系統
1515:電池
1520:放大圖
1525:RF(無線)積體電路
1530:電源管理積體電路
1535:控制器
1550:IC封裝
1560:中介層
HC:通道側壁高度
HSC:子通道側壁高度
DR:凹部深度
TN:厚度
S:垂直(z軸線)間隔
在本文中描述的材料係藉由實例而非藉由限制方式繪示在附圖中。為了簡化及清楚繪示，在圖式中繪示的元件不一定按比例繪製。例如，為了清楚起見，某些元件可能相對於其他元件係被誇大的。再者，在適當情況下，在若干圖式之間重複元件符號來指示對應的或類似的元件。在圖式中：[圖1]係繪示依照一些實施例形成具有深源極及/或汲極及背側接觸金屬化之電晶體結構之方法的流程圖；[圖2至6]繪示依照一些實施例發展為被界定之鰭部之通道區域的電晶體結構之等角視圖；[圖7A]繪示依照一些實施例在深源極及/或汲極鰭部蝕刻後之電晶體結構的等角視圖；[圖7B]繪示依照一些實施例展示在圖7A中之電晶體結構的截面圖； [圖8A]繪示依照一些實施例在第一源極及/或汲極材料層形成後之電晶體結構的等角視圖；[圖8B]繪示依照一些實施例展示在圖8A中之電晶體結構的截面圖；[圖9A]繪示依照一些實施例在第二源極及/或汲極材料層形成後之電晶體結構的等角視圖；[圖9B]繪示依照一些實施例展示在圖9A中之電晶體結構的截面圖；[圖10A]繪示依照一些實施例在前側互連後之電晶體結構的等角視圖；[圖10B]繪示依照一些實施例展示在圖10A中之電晶體結構的截面圖；[圖11A]繪示依照一些實施例在背側源極及/或汲極接觸蝕刻後之電晶體結構的等角視圖；[圖11B]繪示依照一些實施例展示在圖11A中之電晶體結構的截面圖；[圖12A]繪示依照一些實施例在背側互連後之電晶體結構的等角視圖；[圖12B]繪示依照一些實施例展示在圖12A中之電晶體結構的截面圖；[圖13]繪示依照一些實施例具有前側及背側互連金屬化的電晶體層之截面圖；[圖14]係依照一些實施例之電子運算裝置的功能方塊圖；及 [圖15]係依照一些實施例包含穿過深源極/汲極半導體結構之背側電晶體互連之例示性平台的圖式。
【發明內容】及【實施方式】
將參考所附圖式來描述實施例。儘管詳細描繪及論述特定組態及配置，但應理解，這僅為了闡釋性目的。熟習此技術者將瞭解，在不違背本說明之精神及範疇的情況下仍可實行其他的組態及配置。對熟習此技術者顯而易見的是，本文中描述的技術及/或配置可在本文詳細描述以外的各種其他系統及應用中被採用。
在以下實施方式中係參考附圖，其構成本說明之一部分且繪示例示性實施例。此外，應瞭解可採用其他實施例，且在不違背主張標的之範疇的情況下可實行結構及/或邏輯變化。亦應注意的是，方向及參考，例如，上、下、頂部、底部等等，僅用於方便圖式中之特徵的描述。因此，以下實施方式並不具限制意涵且主張標的之範疇僅由隨附申請專利範圍及其均等物所界定。
在以下描述中，將陳述許多細節。然而，熟習此項技術者將瞭解，可在不需要這些特定細節的情況下實行這些實施例。在一些例項中，眾所周知的方法及裝置係以方塊圖形式來展示，而非詳細展示，以避免混淆實施例。遍及本說明書中所謂的「一實施例」或「一項實施例」或「一些實施例」係表示針對該實施例所描述之特定特徵、結構、功能或特性係被包含在至少一個實施例中。因此，遍 及本說明書各處出現的用語「在一實施例中」或「在一項實施例中」或「一些實施例」並不一定指稱相同的實施例。此外，特定特徵、結構、功能或特性能以任何適當方式組合在一或多項實施例中。例如，第一實施例可與第二實施例組合，只要與這兩個實施例相關聯之特定特徵、結構、功能或特性不互斥。
如在本說明及隨附申請專利範圍中所使用的，單數形式「一」(”a”,”an”)及「該」亦意欲包含複數形式，除非上下文另有明確指示。亦將瞭解，如在本文中所用的術語「及/或」意指且涵蓋相關所列項目之一或多者之任一及所有的可能組合。
術語「耦合」及「連接」及其衍生詞在本文中可使用來描述組件之間的功能或結構關係。應理解，這些術語非意欲為彼此的同義詞。而是，在特定實施例中，「連接」可用於指示兩個或更多個元件係彼此直接實體、光學或電性接觸。「耦合」可用以指示兩個或更多個元件係彼此直接或間接(在它們之間具有其他中介元件)實體或電性接觸，及/或該兩個或更多個元件協同操作或彼此相互作用(例如，成因果關係)。
在本文中使用之術語「之上」、「之下」、「之間」及「在...上」係指一個組件或材料相對於另一個組件或材料的相對位置，其中此等實體關係係值得關注的。例如在材料的內容中，一材料被安置在另一材料之上或之下可以係直接接觸或可具有一或多個中介材料。此外，一材料安 置在兩材料或材料之間可以係直接與該兩層接觸或可具有一或多個中介層。相比而言，在第二材料或材料上之第一材料或材料係與該第二材料/材料直接接觸。在組件總成之內容中亦可作類似的區分。
如在本說明及在申請專利範圍中所使用的，連結有術語「至少一者」或「一或多者」之項目的清單可表示該所列項目之任何組合。例如，用語「A、B或C之至少一者」可表示A；B；C；A及B；A及C；B及C；或A、B及C。
本文中描述採用裝置結構之背側處理的IC裝置結構及製造技術。除了通常在IC裝置結構製造中所採用的前側處理外，也採用IC裝置之背側處理而製造雙側裝置結構。雙側處理可進一步涉及被設計用來促進背側處理的非典型前側處理。在一些例示性實施例中，雙側處理包括前側裝置結構之背側的顯露。
在一IC中，裝置層可含有主動裝置或被動裝置。在一些實施例中，裝置層包括由IC裝置使用之半導體材料。在特定實施例中，裝置層係單晶體半導體材料，因為此材料通常提供優於多晶體或非晶薄膜半導體材料之裝置效能優點。作為一個實例，在電晶體裝置中，諸如場效電晶體(FET)，該電晶體通道係由半導體裝置層所形成。作為另一實例，針對光學裝置，諸如光二極體，漂移及/或增益半導體係由該裝置層所形成。該裝置層亦可被採用在具有IC裝置之被動結構中。例如，光學波導可採用來自該裝置層的半導體圖案化。
儘管在本文中詳細描述具有多個半導體/閘極介面之鰭式FET(finFET)結構，然而在鰭式FET結構的內容中描述的結構及/或技術亦可容易地應用至平面電晶體(例如，僅具有頂側半導體/閘極介面的電晶體)以及奈米線電晶體(例如，具有完全環繞半導體細絲之閘極)。再者，儘管詳細描述之該鰭式FET結構係金屬氧化物半導體(MOS)結構，然而在MOSFET結構之內容中所描述之結構及/或技術亦可容易地應用至其他電晶體類型，諸如(但不限於)其他FET架構、雙極接面電晶體或包含一或多個半導體接面(例如，二極體等等)之其他裝置。
如下文進一步描述的，電晶體結構可包含深源極及/或深汲極半導體，其由電晶體結構之背側(底側)上的金屬化所接觸。深源極及/或汲極半導體亦可由前側(例如，頂側)上的金屬化所接觸。該深源極及/或汲極半導體可接著電晶體結構之通道區域之結晶度而磊晶。該深源極及/或汲極半導體可延伸至低於該通道區域以下的深度而鄰近於通道區域之側壁及下面子通道區域之側壁(未電耦合至閘極電極)兩者。
該源極及/或汲極半導體之具有較低雜質摻雜之第一層可與通道區域及子通道區域之側壁相接觸，而該源極及/或汲極半導體之具有較高雜質摻雜之第二層係在該第一層之上。儘管接觸電晶體結構之前側的金屬化可直接達至源極及/或汲極半導體之第二層，但接觸該電晶體結構之背側的金屬化卻是穿過源極及/或汲極半導體之第一層之 一厚度而在該子通道區域的一深度處來與該源極及/或汲極半導體之第二層接觸。在足夠的源極及/或汲極半導體深度的情況下，該金屬化不必僅接觸源極及/或汲極半導體之第一層，其可能展現較高阻抗及/或非歐姆(肖特基(Schottky))特性，而是可與較重度摻雜的半導體相接觸以藉此確保在金屬化與源極及/或汲極半導體之間的較低接觸阻抗。
圖1係繪示依照一些實施例用於形成具有深源極及/或汲極及背側接觸金屬化之電晶體結構之方法100的流程圖。方法100開始於方塊105，其中一或多個非平面本體(例如，鰭部)由基板之半導體材料層形成。該基板可以係任何直徑(例如，300mm、450mm等等)的晶圓。舉例而言，該半導體材料層可為塊狀半導體基板之一部分或可為絕緣體上半導體(SOI)基板之頂層。該半導體材料層可被遮蔽然後予以蝕刻，例如利用已知適用於半導體材料層的任何蝕刻程序，以界定具有一些橫向寬度及縱向長度之非平面本體。該非平面本體蝕刻可於圍繞該本體之隔離介電質上停止，或可對該非平面本體蝕刻定時且隨後沈積隔離介電質於本體周圍。
在方塊110處，在操作上可由閘極電極(例如，透過場效應)電閘控之通道區域被界定在非平面本體中。通道區域可依照若干不同技術來界定，包含「先閘極」技術，其中在形成永久閘極堆疊之後形成源極及汲極區域，以及「後閘極」技術，其中永久閘極堆疊係在形成源極及汲極 區域之後形成。一些例示性後閘極技術在形成源極及汲極區域之前利用犧牲閘極堆疊來界定通道區域，然後用永久閘極堆疊來取代該犧牲閘極堆疊。儘管如此，在方塊110處，界定一通道區域，例如利用犧牲或永久閘極堆疊。在一些例示性鰭式FET實施例中，在方塊110處界定之該通道區域包含鰭部之半導體材料側壁。在方塊110處界定該通道區域之閘極電極結構可例如延伸於鄰近鰭部側壁之隔離介電質之上。
在方塊120處，在方塊105處形成之非平面本體之一區域(其不是在方塊110處界定之通道區域的部分，或以其他方式被遮蔽)被移除以暴露該通道區域之至少一個端部側壁，且亦暴露在通道區域下方之子通道區域的至少一個端部側壁。在一些例示性實施例中，在方塊105處形成之該非平面本體之相對端部被移除以暴露該通道區域及子通道區域的兩個相對端部。在子通道區域之僅一個端部被暴露之其他實施例中，在方塊105處形成之該非平面本體之相對端部被蝕刻至較少的程度，例如暴露通道區域之側壁，但未暴露子通道區域之側壁。
該子通道區域可為與通道區域相同的基板材料層之部分，或者不是。無論如何，不像該通道區域，該子通道區域在操作上並未藉由與由閘極電極所攜載之偏壓電壓相關聯的場效應而被電閘控。如下文進一步說明，在方塊120處執行之凹部蝕刻可能夠深入至子通道區域以確保通道區域之側壁足夠陡峭(例如，大於70度)，且該子通道區域之 一足夠厚度之側壁亦足夠陡峭(例如，大於70度)。
方法100繼續進行於方塊130處，其中形成輕度摻雜源極及/或汲極(LDD)半導體材料。該輕度摻雜半導體材料可具有顯著大於通道區域的雜質濃度，這有利於最小化最大載子速度等等。該輕度摻雜半導體材料可用任何已知適用於任何選用的材料組成物的技術來沈積，該材料組成物具有有利於原位併入沈積而不是非原位(例如，透過後續物種植入)的雜質摻雜物。在一些有利的實施例中，其中至少通道區域大致上係單晶體，在方塊130處形成之輕度摻雜半導體材料磊晶生長而具有取決於通道區域之結晶度的結晶度。例如，結晶輕度摻雜半導體材料之結構及定向可大致上相同於結晶通道區域半導體之結構及定向，或者另有表示。在通道區域及子通道區域之至少一些部分之上的足夠陡峭側壁斜度可確保該輕度摻雜半導體材料具有良好控制的層厚度，如從通道區域及/或子通道區域之側壁所量測。
在方塊140處，重度摻雜源極及/或汲極半導體材料接著形成在該輕度摻雜源極及/或汲極半導體材料之上。在一些實施例中，該重度摻雜源極及/或汲極半導體材料用提供用於重度摻雜材料之磊晶生長之成核層的輕度摻雜源極及/或汲極半導體材料磊晶生長。重度摻雜材料可具有高於輕度摻雜半導體材料之雜質摻雜物濃度。該雜質摻雜物可有利地原位併入沈積而不是非原位(例如，透過後續物種植入)。
在方塊150處，源極及/或汲極接觸金屬化被製造成用以與源極及/或汲極半導體之前側電接觸。在方塊150處，任何接觸金屬化組成物可依照適於所採用之材料的任何製造技術來形成。在一些實施例中，穿過上覆於源極及/或汲極半導體之介電質材料來形成接觸開口或通孔。該接觸通孔可例如暴露該重度摻雜源極及/或汲極半導體之一部分，因為該重度摻雜材料被沈積及/或生長於該輕度摻雜半導體材料之上。該重度摻雜半導體之高雜質濃度可與接觸金屬化形成低阻抗金屬-半導體接觸接面。
方法100繼續進行於方塊160處，其中該源極及/或汲極半導體之至少一部分的背側被暴露，例如，利用背側接觸或通孔蝕刻程序，其例如可在工件(例如，晶圓)之前側已被接合至載體且該工件從背側薄化之後來執行。在一些實施例中，穿過介電質材料來形成接觸開口或通孔，該介電質材料被沈積在源極及/或汲極半導體材料之背側之上且接著背側研磨及/或拋光。該接觸通孔可例如先暴露該輕度摻雜源極及/或汲極半導體之一部分，因為該重度摻雜材料被沈積及/或生長於該輕度摻雜半導體材料之上。在一些例示性實施例中，背側通孔蝕刻進一步包含蝕刻穿透與該重度摻雜源極及/或汲極半導體材料接觸之輕度摻雜源極及/或汲極半導體材料。由於源極及/或汲極半導體在通道至子通道介面下方具有足夠深度下，該背側通孔蝕刻可以下述為目標：半導體蝕刻深度係足以透過該輕度摻雜源極及/或汲極半導體之厚度，使得該重度摻雜半導體 材料在背側通孔的底部處被暴露。
在方塊170處，源極及/或汲極接觸金屬化被沈積以與重度摻雜源極及/或汲極半導體材料之背側電接觸。在方塊170處，任何接觸金屬化組成物可依照適於所採用之材料的任何製造技術來形成。在一些實施例中，在方塊170處形成之接觸金屬化組成物係與在方塊150處形成之前側接觸金屬化的組成物相同。該重度摻雜半導體之高雜質濃度可與該背側接觸金屬化形成低阻抗金屬-半導體接觸接面。
方法100接著繼續進行於方塊180，其中包含裝置層之積體電路進一步包含在方塊105-170中製造之電晶體結構的一或多者。在一些實施例中，方塊180包含形成一或多個背側互連層級，其將背側接觸金屬化電互連至IC之各個電路節點。在一些實施例中，方塊180包含形成一或多個前側互連層級，其將該前側接觸金屬化電互連至IC之各個電路節點。明顯地，方塊180能用任何數量的製造技術來實施，且任一製造技術可在方塊105-170之各自者之前或之後來實行。因此，所繪示之方塊105-170之順序並不一定為所有實施例所需及/或各個額外方塊可視需要被穿插在方塊105-170中以達成在包括依照方法100形成之電晶體結構之裝置層之上及之下具有至少背側金屬化的IC。
依照一些例示性實施例的電晶體結構將進一步在下文描述。所描述之電晶體結構的屬性及特徵可例如透過方法100的實踐來製造。然而，亦可採用其他的製造技術來達 成本文中描述的電晶體結構，所以用於進一步闡述之緣故所繪示之電晶體結構並不一定要求方法100的實踐。
圖2至6繪示依照一些實施例發展為被界定之鰭部之通道部分的電晶體結構之等角視圖。在圖2中，電晶體結構200包含已被圖案化成基板材料層205之前(頂部)側的複數個非平面本體206。本體206包含前(頂部)表面251及後(底部)表面252。本體206可具有任何非平面(3D)形狀，但在所繪示的實施例中，本體206係鰭部，其具有比其橫向寬度(例如，x軸線)還長的縱向長度(例如，y軸線)。可採用適用於鰭部材料之任何圖案化蝕刻程序來形成本體206。可選擇地，基板材料層205係基板的一個基板層，其進一步包含一或多個下面的基板材料層201。在其中存在基板層201的一些實施例中，基板層201係絕緣體，使得基板材料層205及201包括絕緣體上半導體(SOI)基板結構。在其中不存在基板層201的其他實施例中，基板材料層205可以係塊狀半導體基板之頂部材料層。
在一些實施例中，基板材料層205係晶體半導體。儘管晶體半導體可以係多晶體薄膜，但在一些例示性實施例中，該晶體半導體大致上係單晶體。非平面本體206可因此亦係大致上單晶體。在一些實施例中，基板材料層205及非平面本體206之結晶度係立方體，且前表面251具有例如結晶取向(100)、(111)或(110)。然而，其他結晶取向亦係可能的。
在一些實施例中，基板材料層205係IV族半導體，諸 如(但不限於)大致上純矽(例如，僅具有些微雜質)、矽合金(例如，SiGe)或大致上純鍺(例如，僅具有些微雜質)。在其他實施例中，基板材料層205係具有來自週期表之III族的至少一個元素(例如，Al、Ga、In等)之第一子晶格及週期表之V族的至少一個元素(例如，N、P、As、Sb等)的第二子晶格之III-V族合金。非平面本體206可因此亦具有任何這些相同的組成物。儘管本體206可為大致上同質組成物，但本體206亦可替代地包括一或多個半導體異質接面，其在第二半導體材料上進一步包含第一III-V化合物半導體材料。
基板材料層205可具有任何導電類型且具有任何雜質摻雜程度。在一些實施例中，非平面本體206之至少頂部(前)部分係本質半導體或大致上未摻雜有電活性雜質。在一些NMOS實施例中，非平面本體206之至少頂部部分係本質矽，或具有略微p型導電性。在一些PMOS實施例中，非平面本體206之至少頂部部分係本質矽，或具有略微n型導電性。儘管本體206可以係大致上同質雜質摻雜，但本體206亦可替代地包括一或多個半導體同質接面，其進一步包含第一導電類型(例如，p型或n型)之第一雜質摻雜濃度，其與第二互補導電類型(例如，n型或p型)之第二雜質摻雜濃度介接。
圖3繪示電晶體結構300，其包含被施加至電晶體結構200之前側的介電質材料310。介電質材料310可為適於電晶體之電隔離的任何介電質材料，諸如(但不限於)SiO、 SiON、SiOC、氫倍半矽氧烷、甲基倍半矽氧烷、聚醯亞胺、聚降冰片乙烯、苯並環丁烯，等等。介電質材料310可例如被沈積為可流動的氧化物，且係與前表面251大致上平面。圖4繪示電晶體結構400，其包含在介電質材料310之凹部蝕刻後的電晶體結構300。該凹部蝕刻暴露各非平面本體206之至少一些側壁。
圖5繪示電晶體結構500，其包含被施加至電晶體結構400之前側的閘極結構。該閘極結構保護及/或界定本體206之通道區域。在一些實施例中，該閘極結構包含閘極側壁間隔件525，其鄰近於閘極電極之側壁。閘極側壁間隔件525可以係已知適合作為閘極電極之絕緣體的任何介電質材料，諸如(但不限於)SiO、SiON、SiOC。該閘極結構進一步包含閘極堆疊(或其佔位者)520。閘極堆疊520包含閘極電極(未描繪)，其藉由閘極介電質(未描繪)而與非平面本體206之通道區域隔開。閘極堆疊520可為適合作為犧牲或永久閘極堆疊之任何材料，分別取決於係實施後閘極或先閘極製程。
如圖5進一步繪示，未由介電質材料310覆蓋之本體206的部分(其係由閘極結構覆蓋)界定本體206之通道區域。在圖5中，該通道部分具有通道側壁高度HC。在該通道側壁高度HC內，閘極電極鄰近於本體206之側壁。該閘極結構係在介電質材料310之上且介電質材料310鄰近於本體206之子通道部分的側壁。在圖5中，該子通道部分具有子通道側壁高度Hsc。雖然可預期尺寸會隨著技術節點而 變化，但在其中本體206具有2至15nm之寬度的一些例示性實施例中，通道側壁高度HC係在30至50nm的範圍中。該子通道部分可具有任何側壁高度HSC，諸如10至30nm或甚至50nm或以上。
圖6繪示電晶體結構600，其包含被施加至電晶體結構500之前側的介電質材料630。介電質材料630可為適於電晶體之電隔離的任何介電質材料，諸如(但不限於)SiO、SiON、SiOC、氫倍半矽氧烷、甲基倍半矽氧烷、聚醯亞胺、聚降冰片乙烯、苯並環丁烯，等等。介電質材料630可例如被沈積為可流動氧化物，且係與閘極堆疊520之前表面大致上平面。
圖7A繪示依照一些實施例之電晶體結構700之等角視圖，其係藉由執行前側深源極及/或汲極蝕刻而從電晶體結構600所衍生。圖7B繪示沿著圖7A所示之B-B’平面所取的電晶體結構700之截面圖，依照一些實施例。
如圖7A及7B，未由閘極堆疊及閘極側壁間隔件525保護之本體206的部分係例如利用適於本體206之組成物的任何蝕刻程序而被移除。圖7B以虛線進一步繪示本體206之端部如何隨著更長的蝕刻時間T0、T1、T2而從前表面751更深地凹陷。例如，在T0凹部蝕刻之底部係在距前表面751大致等於該通道側壁高度HC的深度處。依照一些實施例，該前側深源極及/或汲極蝕刻使該本體206凹陷達至少HC，且有利地顯著超過(低於)HC。如圖所示，在蝕刻時間T3處，凹部深度DR遠超過通道側壁高度HC且已停止於子 通道區域內的某處。在一些例示性實施例中，凹部深度DR係在通道側壁高度HC下方10至25nm。因此，針對其中該通道側壁高度HC係40至50nm的一些實施例中，該凹部深度DR可低於該通道區域達通道側壁高度HC的25%至50%。儘管在繪示實施例中，該深源極及/或汲極蝕刻並未到達後表面252，但在凹部蝕刻期間亦可完全移除子通道區域，且該凹部深度DR接著延伸至基板材料層205中，在本體206下方，且在介電質310下方。
在一些實施例中，該深源極及/或汲極蝕刻底切閘極電極側壁間隔件的一部分。在所繪示之實例中，間隔件525被底切而具有從間隔件525之外側壁(由虛線851所定界)凹陷的通道側壁852。間隔件底切量可變化，但通道側壁852可例如大致與閘極介電質721之外邊緣對準，或甚至定位在閘極電極722之一部分的下方。雖然可採用已知適用於本體206的任何閘極堆疊材料，但在一些例示性實施例中，閘極介電質721係高k材料(具有大於9之體相對介電係數)，且閘極電極722包含具有適用於半導體本體206之功函數的金屬。例示性高k材料包含金屬氧化物，諸如(但不限於)主要包括鋁的金屬氧化物(例如，Al2O3)，主要包括鎂之金屬氧化物(例如，MgO)，主要包括鑭之金屬氧化物(例如，La2O3)，主要包括鉿之金屬氧化物(例如，HfO2)，或包括這些金屬之兩者或更多者之主要部分的合金金屬氧化物(例如，HfAlOx)。在一些進一步實施例中，該高k材料進一步包含矽。例如，金屬倍半矽氧烷，諸如 (但不限於)HfSiOx，或TaSiOx亦適合用於一些半導體本體組成物(例如，Si、Ge、SiGe、III-V)。閘極電極722可有利地具有低於5eV的功函數且可包含半導體(例如，多晶矽)、元素金屬層、金屬合金層、這些材料之任何者的積層結構。在一些實施例中，閘極電極係金屬氮化物，諸如TiN(例如，4.0至4.7eV)。閘極電極722亦可包括Al(例如，TiAlN)。其他合金組分亦可採用於閘極電極中，諸如(但不限於)C、Ta、W、Pt及Sn。儘管未描繪，但閘極堆疊520亦可在閘極電極之前(頂部)表面之上進一步包含一或多個介電質材料。
如圖7B進一步展示，在幾近垂直(例如，70-90°)通道側壁852與在深度DR處之凹部的底部之間存在凹部斜坡過渡部，或凹部「拐角」輪廓745。該過渡輪廓745可例如明顯延伸超過外間隔件側壁851。如圖7A中進一步展示，除了本體206之未受保護部分的凹部蝕刻外，介電質材料630之一部分亦可例如被蝕刻以完全地暴露本體206之部分。此一圖案化蝕刻可依照上覆遮罩(未描繪)具有以自對準方式利用對本體206之組成物具選擇性的蝕刻劑執行的本體206之進一步凹部。
圖8A繪示依照一些實施例在電晶體結構700之上形成源極及/或汲極半導體材料850後之電晶體結構800的等角視圖。圖8B繪示沿著圖8A所示之B-B’平面所取的電晶體結構800之截面圖，依照一些實施例。
儘管源極及/或汲極半導體材料850可具有任何半導體 組成物，但在其中本體206大致上為純矽的一些實施例中，源極及/或汲極半導體材料850亦大致上為純矽，具有足夠的雜質摻雜濃度以達成所要導電類型(例如，用於NMOS的N型及用於PMOS的p型)及狀態之密度。在繪示的例示性PMOS實施例中，本體206可大致上為純矽，其中源極及/或汲極半導體材料850係SiGe合金(其可主要包括矽或主要鍺)。
不論主要晶格組成及導電類型，源極及/或汲極半導體材料850係有利地輕度摻雜以具有電活性雜質濃度，其高於本體206之通道區域的雜質濃度。在一些特定實施例中，雜質濃度係在5e19-2e20原子/立方公分的範圍內。源極及/或汲極半導體材料850可具有電活性雜質濃度，其可確保互補於通道部分之導電類型的導電類型。在一些例示性NMOS實施例中，源極及/或汲極半導體材料850包括N型摻雜物，諸如(但不限於)磷。在繪示的例示性PMOS實施例中，源極及/或汲極半導體材料850包括P型摻雜物，諸如(但不限於)硼。
輕度摻雜的源極及/或汲極半導體材料可為非磊晶或為磊晶。在圖8A所示之實例中，源極及/或汲極半導體材料850被選擇性地形成在本體206及/或基板材料層205之暴露部分上。在一些此等實施例中，源極及/或汲極半導體材料利用半導體磊晶生長程序選擇性地形成，其從本體206及/或基板材料層205之上的暴露表面播晶種而來。在磊晶生長的情況下，源極及/或汲極半導體材料850具有與 本體206及/或基板材料層205之結晶度相關聯的結晶度。例如，在本體206及/或基板材料層205具有給定定向之立方形結晶度，源極及/或汲極半導體材料850亦可具有具相同定向之立方形結晶度，特別針對其中源極及/或汲極半導體材料850係單晶體的有利的實施例。甚至針對源極及/或汲極半導體材料850僅係多晶體的替代實施例，磊晶生長源極及/或汲極半導體材料850具有有利於本體206之結晶度的結晶織構。
如圖8B中進一步展示，源極及/或汲極半導體材料850在大致上法向於通道側壁852之方向上具有一厚度TN。在所繪示之實例中，源極及/或汲極半導體材料850在凹部之底部處具有大致上相同厚度TN(亦即，半導體材料850係大致上保形的)。儘管厚度TN可隨實施方案而變化，但在一些實施例中，其係小於或大致等於在閘極堆疊下方之底切量，使得源極及/或汲極半導體材料850在至少整個通道側壁高度HC上不橫向(例如，y維度)延伸超過外間隔件側壁851。
圖9A繪示依照一些實施例在電晶體結構800中形成深源極/汲極半導體後之電晶體結構900的等角視圖。圖9B繪示沿著圖9A所示之B-B’平面所取的電晶體結構900之截面圖，依照一些實施例。
源極及/或汲極半導體材料961至少部分地回填深源極及/或汲極凹部。源極及/或汲極半導體材料961係與源極及/或汲極半導體材料850相接觸。源極及/或汲極半導體材料 961可具有任何半導體組成物，諸如但不限於主要矽、主要鍺或III-V二元、三元或或四元合金。在一些例示性實施例中，源極及/或汲極半導體材料961具有不同於源極及/或汲極半導體材料850的主要晶格組分。例如，在源極及/或汲極半導體材料850係主要矽的情況中，源極及/或汲極半導體材料961包括比源極及/或汲極半導體材料850還要少的矽。或者，在源極及/或汲極半導體材料850係SiGe合金的情況中，源極及/或汲極半導體材料961不是SiGe合金，或其係具有不同Si：Ge比之SiGe合金。在一些其他實施例中，源極及/或汲極半導體材料961具有與源極及/或汲極半導體材料850相同的主要晶格組分。例如，在源極及/或汲極半導體材料850係主要矽的情況中，源極及/或汲極半導體材料961亦係主要矽。或者，在源極及/或汲極半導體材料850係SiGe合金的情況中，源極及/或汲極半導體材料961亦係SiGe合金，且該合金可具有大致上相同的或不相同的Si：Ge比。
不論主要晶格組成及導電類型，源極及/或汲極半導體材料961係有利地重度摻雜以具有電活性雜質濃度，其至少高於源極及/或汲極半導體材料850之雜質濃度。在一些特定實施例中，雜質濃度係在2e20-1e21原子/立方公分的範圍內。源極及/或汲極半導體材料961可具有電活性雜質濃度，以確保其具有互補於通道部分之導電類型的導電類型(因此具有與源極及/或汲極半導體材料850相同的導電類型)及高狀態密度。在一些例示性NMOS實施例中，源極 及/或汲極半導體材料961包括N型摻雜物，諸如(但不限於)磷。在繪示的例示性PMOS實施例中，源極及/或汲極半導體材料961包括P型摻雜物，諸如(但不限於)硼。
重度摻雜的源極及/或汲極半導體材料可為非磊晶或磊晶。在圖9A所示之實例中，源極及/或汲極半導體材料850被選擇性地形成在源極及/或汲極半導體材料850上。在一些此等實施例中，源極及/或汲極半導體材料由半導體磊晶生長程序選擇性地形成，其從源極及/或汲極半導體材料850(用以在磊晶生長期間用作為成核層)播晶種而來。在磊晶生長情況中，源極及/或汲極半導體材料961具有與半導體材料850之結晶度相關聯的結晶度，且因此亦與本體206之結晶度相關聯。例如，在半導體材料850具有給定定向之立方體結晶度的情況中，源極及/或汲極半導體材料961亦可具有具相同定向之立方體結晶度，特別係針對源極及/或汲極半導體材料961主要係單晶體或僅包括少數較大晶體晶粒的實施例。甚至針對源極及/或汲極半導體材料961具有許多晶體晶粒的替代實施例，磊晶生長源極及/或汲極半導體材料961具有有利於半導體材料850之結晶度且因此亦有利於本體206的結晶織構。
如圖9A所示，源極及/或汲極半導體材料961可橫向擴展，其中該生長並未受到介電質材料310及/或630所侷限。取決於鄰近的非平面本體206之間距，其可能例如為30nm或以下，從分開的成核區域生長之源極及/或汲極半導體材料961可合併在一起。針對此結構，多個非平面本 體206可在電氣上平行操作，或至少共用一個共同電端子。
如圖9B所示，源極及/或汲極半導體材料961包含鄰近於通道區域之側壁的前側部分951(在通道側壁高度HC內)及僅在通道側壁852與源極及/或汲極半導體材料961之間的源極及/或汲極半導體材料850。因此，在通道區域中，源極及/或汲極半導體材料850在操作上可作為輕度摻雜源極或汲極(LDD)區域。源極及/或汲極半導體材料961包含背側部分952，其鄰近於子通道區域之側壁(在子通道側壁高度HSC內)。源極及/或汲極半導體材料850之厚度TN係在源極及/或汲極半導體材料961與下面的基板材料205之間。
圖10A繪示依照一些實施例在電晶體結構900前側互連後之電晶體結構1000的等角視圖。圖10B繪示沿著圖10A所示之B-B’平面所取的電晶體結構1000之截面圖，依照一些實施例。在繪示實施例中，前側源極接觸金屬化1071及前側汲極接觸金屬化1072兩者係與源極及/或汲極半導體材料961相接觸。源極及汲極接觸金屬化1071及1072之各者可包括已知適合用於形成低阻抗接觸至源極及/或汲極半導體材料961的一或多個金屬或金屬合金。例如，源極及汲極接觸金屬化1071及1072可具有包含Co、Ti、Vn、Ni、Pt中之至少一者的相同組成物。源極及汲極接觸金屬化1071及1072之各者可進一步包括矽(例如，金屬矽化物)。如圖所示，在源極及/或汲極半導體材料850僅沿著 通道區域之側壁(例如，在閘極側壁間隔件525下方)的情況中，源極及汲極接觸金屬化1071及1072係與源極及/或汲極半導體961相接觸，其達成具有高雜質摻雜及低阻抗歐姆金屬-半導體接面。
儘管繪示源極及汲極接觸金屬化1071及1072兩者，但其中一者或兩者係可不存在於電晶體結構，例如僅依賴在以下進一步描述的背側接觸金屬化。如圖10A至10B中進一步所示，任意數量的前側互連層級1075可將電晶體結構1000互連至各個IC節點。例如，互連層級1075可將源極接觸金屬化1071耦合至IC之源極節點，而互連層級1075可將汲極接觸金屬化1072耦合至IC之汲極節點。明顯地，即使在源極及汲極接觸金屬化1071及1072之一或兩者係存在作為電晶體結構之部分，但源極及汲極接觸金屬化1071及1072之一或兩者可不透過頂側互連層級進一步互連至IC節點。針對此等實施例，源極及/或汲極可僅透過背側接觸金屬化而被互連至IC節點，例如如以下針對電晶體源極端子進一步描述。
圖11A繪示依照一些實施例在背側源極及/或汲極接觸蝕刻後之電晶體結構1100的等角視圖。圖11B繪示沿著圖11A所示之B-B’平面所取的電晶體結構1100之截面圖，依照一些實施例。如圖11A及11B所示相對於圖10A-10B係倒置的，例如在前側晶圓處理後，其中在前側上的介電質可被拋光且接合至載體晶圓。晶圓之背側可被研磨、磨光及/或拋光至接近電晶體結構1100之背側。
在圖11A及11B中，源極及/或汲極半導體材料之後表面係從電晶體結構1100之背側暴露。在所示之實例中，背側開口1150被蝕刻至基板材料層205中(且亦穿過任何背側基板材料層201)。在一實例中，其中源極及/或汲極半導體961在操作上可作為電晶體結構1100之源極端子且源極及/或汲極半導體材料962在操作上可作為電晶體結構1100之汲極端子，僅有一個背側開口1150暴露源極半導體材料且汲極端子在背側源極/汲極接觸蝕刻期間被遮蔽。
背側開口1150延伸或通過內襯該深源極/汲極半導體結構之源極/汲極半導體材料850之厚度，且開口1150與源極及/或汲極半導體材料961之背側部分相交。如圖11B進一步所示，由於源極及/或汲極半導體材料961具有在通道側壁高度HC下方足夠深度且源極/汲極半導體材料850鄰近於幾近垂直地深入至子通道區域的通道區域之側壁，背側開口1150僅通過源極及/或汲極半導體材料850之標稱厚度。再者，源極及/或汲極半導體材料961具有在通道側壁高度HC下方的足夠深度，在通道區域與背側開口1150之間可維持顯著的垂直(z軸線)間隔S，使得該源極及/或汲極半導體材料850可經蝕刻而清除大量的半導體而不會有使通道區域暴露至半導體蝕刻的風險，即使開口1150橫向不對準亦然。
如圖11B進一步所示，鄰近於開口1150之子通道區域的至少一部分可選擇地摻雜雜質至超過該通道區域的濃度位準。在一些此等實施例中，例如，鄰近於開口1150之子 通道區域的一部分可被摻雜(例如，透過離子植入)而具有互補於源極汲極半導體材料850及961的導電性。例如，在其中源極汲極半導體材料850及961係P型的電晶體結構1100中，鄰近於開口1150之該子通道區域的該部分(例如，由虛線定界)具有N型導電性。該深源極及/或汲極結構可藉此而彼此電隔離。替代地，鄰近於開口1150之子通道區域的至少一些部分(例如，由虛線定界)可被轉換或取代為介電質材料，其可用以將該深源極及/或汲極結構彼此電隔離。
圖12A繪示依照一些實施例在背側互連後之電晶體結構1200的等角視圖。圖12B繪示沿著圖12A所示之B-B’平面所取的電晶體結構1200之截面圖，依照一些實施例。如圖所示，背側源極接觸金屬化1281至少部分地回填開口1150。在圖中所繪示之實施例中，僅有背側源極接觸金屬化1281與源極及/或汲極半導體材料961相接觸。然而，在替代實施例中，背側汲極接觸金屬化(未描繪)亦可存在。背側源極接觸金屬化1281可再次包括已知適用於形成對源極及/或汲極半導體材料961之低阻抗接觸的一或多個金屬或金屬合金。背側源極接觸金屬化1281可具有與接觸金屬化1071，1072相同的組成物(例如，Co、Ti、Vn、Ni、Pt)。背側源極接觸金屬化1281可進一步包括矽(例如，金屬矽化物)。如圖所示，背側源極接觸金屬化1081延伸穿過輕度摻雜半導體材料850且與具有高雜質摻雜之源極及/或汲極半導體961接觸。背側源極接觸金屬化1281可因此 亦達成低阻抗歐姆金屬半導體接面。
背側源極接觸金屬化1281可形成第二電互連至電晶體結構1200之源極，且金屬化1071形成第一電連接至電晶體結構1200之源極。金屬化1071及1281可電耦合至不同的電路節點，或金屬化1071可僅保持未被端接而作為該前側接觸金屬化程序之結構人工製品。
圖13繪示依照一些實施例之積體電路1350之截面圖，該積體電路1350包含裝置層1300，在裝置層1300之一側之上具有前側互連金屬化1333，且在裝置層1300之另一側之上具有背側金屬化1334。裝置層1300可例如包含複數個電晶體結構1200。前側互連金屬化1333包含嵌入在層間介電質(ILD)中之複數個互連金屬化層級1320。背側互連金屬化1334包含嵌入在層間介電質(ILD)中之複數個互連金屬化層級1321。前側互連金屬化1333及背側互連金屬化1334可例如具有不同材料組成物及/或尺寸。互連金屬化1333及1334之各者可具有任何數量的層級，且較高層級通常具有比較低層級之尺寸寬鬆之尺寸。裝置層1200(當與前側互連金屬化1333及背側互連金屬化1334兩者完全互連)可以係在3D IC中之一個IC階層。
圖14係依照一些實施例之電子運算裝置1400的功能方塊圖。裝置1400進一步包含託管若干組件之母板1402，組件諸如(但不限於)處理器1404(例如，應用程式處理器)。處理器1404可實體地及/或電耦合至母板1402。在一些實例中，處理器1404包含電晶體結構，其具有至深源極及/ 或汲極半導體的背側接觸金屬化，例如如在本文其他地方所描述的。一般而言，術語「處理器」或「微處理器」可指稱處理來自於暫存器及/或記憶體之電子資料以將該電子資料轉換成可被進一步儲存在暫存器及/或記憶體之其他電子資料的任何裝置或裝置之部分。
在各種實例中，一或多個通信晶片1406亦可實體地及/或電耦合至母板1402。在進一步實施方案中，通信晶片1406可以係處理器1404之部分。取決於其應用，運算裝置1400可包含可或可不實體地及電耦合至母板1402的其他組件。這些其他組件包含(但不限於)揮發性記憶體(例如，DRAM 1432)、非揮發性記憶體(例如，ROM 1435)、快閃記憶體(例如，NAND或NOR)、磁性記憶體(MRAM 1430)、圖形處理器1422、數位信號處理器、加密處理器、晶片組1412、天線1425、觸控螢幕顯示器1415、觸控螢幕控制器1465、電池1416、音訊編解碼器、視訊編解碼器、功率放大器1421、全球定位系統(GPS)裝置1440、羅盤1445、加速計、陀螺儀、揚聲器1420、攝像機1441及大量儲存裝置(諸如硬碟機、固態硬碟(SSD)、光碟(CD)、數位多功能光碟(DVD)等)，等等。在一些例示性實施例，上述功能方塊的至少一者包括包含電晶體結構之IC，該電晶體結構具有至深源極及/或汲極半導體的背側接觸金屬化，例如，如在本文其他地方所描述的。
通信晶片1406可實現無線通信以用於往返運算裝置1400來轉移資料。術語「無線」及其衍生詞可用以描述電 路、裝置、系統、方法、技術、通信通道等等，其可透過使用調變電磁輻射通過非固態媒體來傳達資料。該術語並未暗示相關裝置不含有任何電線，儘管在一些實施例中其並沒有。通信晶片1406可實施任何數量的無線標準或協定，包含(但不限於)在本文其他地方所描述的。如所論述的，運算裝置1400可包含複數個通信晶片1406。例如，第一通信晶片可專用於短距離無線通信，諸如Wi-Fi及藍牙，且第二通信晶片可專用於長距離無線通信，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
圖15係依照一些實施例包含IC之例示性平台1505的圖式，該IC具有穿過深源極/汲極半導體結構之背側電晶體互連。可例如在平台1505或伺服器機器1506內部發現運算裝置1400。該伺服器機器1506可為任何市售伺服器，例如包含被安置在機架中且網路連結在一起以用於電子資料處理的任何數量的高效能運算平台，其在例示性實施例中包含封裝SoC 1550，其進一步包含具有至深源極及/或汲極半導體的背側接觸金屬化之電晶體結構，例如，如在本文其他地方所描述的。行動運算平台1505可為任何可攜式裝置，其經組態以用於電子資料顯示、電子資料處理、無線電子資料傳輸之各者等等。例如，行動運算平台1505可為平板電腦、智慧型電話、膝上型電腦等等之任何者，且可包含顯示螢幕(例如，電容、電感、電阻或光學觸控螢幕)、晶片級或封裝級積體系統1510及電池1515。
不論是安置在以放大圖1520繪示之整合系統1510中，或者是在伺服器機器1506中作為單獨晶片，IC封裝1550可包含具有至深源極及/或汲極半導體的背側接觸金屬化之電晶體結構，例如，如在本文其他地方所描述的。IC封裝1550可連同電源管理積體電路(PMIC)1530、包含寬頻RF(無線)發射器及/或接收器(TX/RX)之RF(無線)積體電路(RFIC)1525(例如，包含數位基頻及類比前端模組進一步包括在發射路徑上的功率放大器及在接收路徑上的低雜訊放大器)及控制器1535之一或多者而進一步耦合至板、基板或中介層1560。
在功能上，PMIC 1530可執行電池電力調節，DC至DC轉換等等，且所以具有耦合至電池1515之輸入端及具有提供電流供應至其他功能模組的輸出端。如進一步繪示的，在例示性實施例，RFIC 1525具有耦合至天線(未圖示)之輸出端以實施若干無線標準或協定之任何者，包含(但不限於)Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物，以及被稱之為3G、4G、5G及更先進的任何其他無線協定。
雖然本文中所述之特定特徵已參考各個實施方案來描述，然而本說明並非意欲以限制意涵來解釋。因此，本文中描述之實施方案的各種修改，以及其他實施方案(對熟習本發明所屬之技術的人士顯而易見的)係被視為落在本 發明之精神及範疇內。
應瞭解，本發明不受限於於所描述之實施例，而是可以實行修改及替代，而不違背隨附發明申請專利範圍之範疇。例如，上述實施例可包含如下文進一步提供之特徵的特定組合。
在第一實例中，電晶體結構包括鰭部，該鰭部包括在子通道區域上之通道區域，該通道區域包括具有第一雜質濃度之第一半導體材料。閘極電極鄰近於該通道區域之側壁，且在鄰近於該子通道區域之側壁的介電質材料之上。源極區域及汲極區域在該閘極電極的相對側上。該源極區域及該汲極區域之至少一者包括第二半導體材料，其具有大於該第一雜質濃度之第二雜質濃度，且在該第二半導體材料及該通道區域與該子通道區域兩者之該側壁之間的第三半導體材料。該第三半導體材料具有超過該第一雜質濃度但小於該第二雜質濃度之第三雜質濃度。第一接觸金屬化耦合至該源極區域或汲極區域之第一側，該第一接觸金屬化與該第二半導體材料相接觸。第二接觸金屬化耦合至該源極區域或汲極區域之與該第一側相對之第二側，該第二接觸金屬化亦與該第二半導體材料相接觸。
在第二實例中，針對該第一實例之任何者，該源極區域包括在該通道區域與該子通道區域兩者之該側壁之間的該第三半導體材料。該第二接觸金屬化延伸穿過該第三半導體材料，且鄰近於該子通道區域之該第三半導體材料之側壁大致上低於在該閘極電極之側壁與該源極區域之間的 閘極間隔件之側壁。
在第三實例中，針對第一至第二實例之任何者，該第一半導體材料係單晶體且主要包括矽。該第二半導體材料與該第三半導體材料相接觸。該第二及第三半導體材料具有與該第一半導體材料之結晶度磊晶之結晶度。
在第四實例中，針對第三實例之任何者，該第二半導體材料包括比該第一半導體材料還要多的鍺。該第二及第三半導體材料皆為p型，且該第二及第三雜質濃度包括p型雜質摻雜物。
在第五實例中，針對第三或第四實例之任何者，該第一、第二及第三半導體材料各主要包括矽，且該第二及第三半導體材料皆為n型，該第二及第三雜質濃度包括至少磷。
在第六實例中，針對第三或第四實例之任何者，該子通道區域係基板層之一部分，且該第二接觸金屬化延伸穿過在該第三半導體材料與該基板層之間之該第二半導體材料的厚度。
在第七實例中，針對第六實例之任何者，該子通道區域主要包括矽且具有與該通道區域之導電類型互補的導電類型。
在第八實例中，針對第一至第七實例之任何者，該第二接觸金屬化之側壁與該第二半導體材料相接觸。
在第九實例中，針對第一至第八實例之任何者，僅該第二半導體材料係在該第二接觸金屬化與該子通道區域之 該側壁之間。
在第十實例中，針對第一至第九實例之任何者，該第二半導體材料係在該第二接觸金屬化與該通道區域之該側壁之間。
在第十一實例中，一種積體電路(IC)，包括複數個第一互連金屬化層級，複數個第二互連金屬化層級及在該第一及第二金屬化層級之間的主動裝置層。該主動裝置層包括複數個電晶體結構。該電晶體結構之至少一者進一步包括鰭部，該鰭部包括在子通道區域之上的通道區域。該通道區域包括具有第一雜質濃度的第一半導體材料。閘極電極鄰近於該通道區域之側壁，且在鄰近於該子通道區域之側壁的介電質材料之上。源極區域與汲極區域位在該閘極電極之相對側上，其中，該源極區域及該汲極區域之至少一者包括第二半導體材料，其具有大於該第一雜質濃度之第二雜質濃度，且在該第二半導體材料及該通道區域與該子通道區域兩者之該側壁之間的第三半導體材料。該第三半導體材料具有超過該第一雜質濃度但小於該第二雜質濃度之第三雜質濃度。該第一互連金屬化層級包括耦合至該源極區域或汲極區域之第一側的第一接觸金屬化，該第一接觸金屬化與該第二半導體材料相接觸。該第二互連金屬化層級包括耦合至該源極區域或汲極區域之與該第一側相對之第二側的第二接觸金屬化，該第二接觸金屬化亦與該第二半導體材料相接觸。
在第十二實例中，針對第十一實例之任何者，該電晶 體結構之個別者藉由在該子通道與該第二互連金屬化層級之間的介電質材料而電隔離。
在第十三實例中，一種運算平台包括第十一實例之該IC及耦合至該第十一實例之該IC的電源供應器。
在第十四實例中，一種製造電晶體結構之方法包括在包括第一半導體材料之基板上形成鰭部、界定該鰭部之通道區域、及藉由蝕刻鄰近該通道區域之第一半導體材料至低於該通道部分之深度而暴露該鰭部之至少一個端部。該方法包括形成耦合至該通道區域的源極區域及汲極區域。形成該源極區域及該汲極區域之至少一者包括在該通道區域之側壁上形成該第二半導體材料，其具有大於該第一雜質濃度之第二雜質濃度，且在該第二半導體材料之上形成第三半導體材料，該第三半導體材料具有超過該第二雜質濃度之第三雜質濃度。製造電晶體結構之方法進一步包括形成耦合至該源極區域或汲極區域之至少一者之第一側的第一接觸金屬化，該第一接觸金屬化與該第三半導體材料相接觸。該方法進一步包括形成耦合至該源極區域或汲極區域之至少一者之與該第一側相對之第二側的第二接觸金屬化，該第二接觸金屬化亦與該第三半導體材料相接觸。
在第十五實例中，針對第十四實例之任何者，形成該第二接觸金屬化進一步包括藉由蝕刻穿過該第二半導體材料至低於該通道部分之該深度處來暴露該第三半導體。
在第十六實例中，針對第十四至十五實例之任何者，形成該第一接觸金屬化包括沈積該第一接觸金屬化與鄰近 於該通道區域之側壁的該第三半導體材料之部分相接觸，且形成該第二接觸金屬化包括沈積該第二接觸金屬化與鄰近於該鰭部之子通道區域之側壁的該第三半導體材料之部分相接觸。
在第十七實例中，針對第十四至第十六實例之任何者，沈積該第二接觸金屬化與該第三半導體材料之該部分相接觸進一步包括沈積該第二接觸金屬化與在低於該通道部分之該深度處的該第二半導體材料相接觸。
在第十八實例中，針對第十四至第十七實例的任何者，界定該鰭部之該通道區域進一步包括圖案化閘極電極側壁間隔件。蝕刻在該通道區域之相對側上之該第一半導體材料至低於該通道部分之該深度包括蝕刻該第一半導體材料之未受保護部分，該蝕刻底切該閘極電極側壁間隔件之至少一部分。在該通道區域之該側壁上形成該第二半導體材料進一步包括在該通道區域之側壁上磊晶生長該第二半導體材料以至少部分地回填從該閘極電極側壁間隔件下方被蝕刻之該第一半導體材料。
在第十九實例中，針對第十四至第十八實例的任何者，蝕刻在該通道區域之相對側上之該第一半導體材料至低於該通道部分之該深度包括蝕刻子通道半導體材料之未受保護部分至低於該通道部分之該深度處。在該通道區域之該側壁上形成該第二半導體材料進一步包括在該子通道區域之側壁上磊晶生長該第二半導體材料。
在第二十實例中，針對第十四至第十九實例的任何 者，形成該鰭部進一步包括蝕刻主要包括矽之單晶體基板層。

Claims (20)

  1. 一種電晶體結構，包括：鰭部，包括在子通道區域上之通道區域，該通道區域包括具有第一雜質濃度之第一半導體材料；閘極電極，鄰近於該通道區域之側壁，且在介電質材料之上，該介電質材料鄰近於該子通道區域之側壁；在該閘極電極之相對側上的源極區域及汲極區域，其中，該源極區域及該汲極區域之至少一者包括：第二半導體材料，其具有大於該第一雜質濃度之第二雜質濃度，其中，該第二半導體材料延伸至低於該通道區域以下的深度而鄰近於該通道區域之該側壁及該子通道區域之該側壁；及在該第二半導體材料與該通道區域及該子通道區域兩者之該側壁之間的第三半導體材料，該第三半導體材料具有超過該第一雜質濃度但小於該第二雜質濃度之第三雜質濃度；第一接觸金屬化，其耦合至該源極區域或汲極區域之第一側，該第一接觸金屬化與該第二半導體材料相接觸；及第二接觸金屬化，其耦合至該源極區域或汲極區域之與該第一側相對之第二側，該第二接觸金屬化亦與該第二半導體材料相接觸。
  2. 如請求項1之電晶體結構，其中：該源極區域包括在該通道區域與該子通道區域兩者之 該側壁之間的該第三半導體材料；該第二接觸金屬化延伸穿過該第三半導體材料；及鄰近於該子通道區域之該第三半導體材料之側壁大致上低於在該閘極電極之側壁與該源極區域之間的閘極間隔件之側壁。
  3. 如請求項1之電晶體結構，其中：該第一半導體材料係單晶體且主要包括矽；該第二半導體材料與該第三半導體材料相接觸；及該第二及第三半導體材料具有與該第一半導體材料之結晶度磊晶之結晶度。
  4. 如請求項3之電晶體結構，其中：該第二半導體材料包括比該第一半導體材料還要多的鍺；該第二及第三半導體材料皆為p型；及該第二及第三雜質濃度包括p型雜質摻雜物。
  5. 如請求項3之電晶體結構，其中：該第一、第二及第三半導體材料各主要包括矽；及該第二及第三半導體材料皆為n型，該第二及第三雜質濃度包括至少磷。
  6. 如請求項3之電晶體結構，其中：該子通道區域係基板層之部分；及該第二接觸金屬化延伸穿過在該第二半導體材料與該基板層之間之該第三半導體材料的厚度。
  7. 如請求項6之電晶體結構，其中，該子通 道區域主要包括矽且具有與該通道區域之導電類型互補的導電類型。
  8. 如請求項6之電晶體結構，其中：該第二接觸金屬化之側壁與該第二半導體材料相接觸。
  9. 如請求項8之電晶體結構，其中，僅該第三半導體材料係在該第二接觸金屬化與該子通道區域之該側壁之間。
  10. 如請求項8之電晶體結構，其中，該第三半導體材料係在該第二接觸金屬化與該子通道區域之該側壁之間。
  11. 一種積體電路(IC)，包括：複數個第一互連金屬化層級；複數個第二互連金屬化層級；及在該第一及第二金屬化層級之間的主動裝置層，該主動裝置層包括複數個電晶體結構，其中，該電晶體結構之至少一者進一步包括：鰭部，包括在子通道區域上之通道區域，該通道區域包括具有第一雜質濃度之第一半導體材料；閘極電極，鄰近於該通道區域之側壁，且在鄰近於該子通道區域之側壁的介電質材料之上；在該閘極電極之相對側上的源極區域及汲極區域，其中，該源極區域及該汲極區域之至少一者包括：第二半導體材料，其具有大於該第一雜質濃 度之第二雜質濃度，其中，該第二半導體材料延伸至低於該通道區域以下的深度而鄰近於該通道區域之該側壁及該子通道區域之該側壁；及第三半導體材料，其與該通道區域及該子通道區域兩者之該側壁相接觸，該第三半導體材料具有超過該第一雜質濃度但小於該第二雜質濃度之第三雜質濃度，其中，該第三半導體材料係在該第二半導體材料與該通道區域及該子通道區域兩者之該側壁之間；其中，該第一互連金屬化層級包括耦合至該源極區域或汲極區域之第一側的第一接觸金屬化，該第一接觸金屬化與該第二半導體材料相接觸；及其中，該第二互連金屬化層級包括耦合至該源極區域或汲極區域之與該第一側相對之第二側的第二接觸金屬化，該第二接觸金屬化亦與該第二半導體材料相接觸。
  12. 如請求項11之IC，其中，該電晶體結構之個別者藉由在該子通道與該第二互連金屬化層級之間的介電質材料而電隔離。
  13. 一種運算平台，該平台包括：如請求項11之該IC，及電源供應器，其耦合至如請求項11之該IC。
  14. 一種製造電晶體結構之方法，該方法包括：在包括具有第一雜質濃度的第一半導體材料之基板上形成鰭部； 界定該鰭部之子通道區域及在該子通道區域上之通道區域；藉由將鄰近於該通道區域之該第一半導體材料蝕刻至低於該通道部分之深度來暴露該鰭部之至少一端部；形成耦合至該通道區域之至少一源極區域及汲極區域，其中，形成該源極區域或該汲極區域之至少一者包括：在該通道區域之側壁上形成具有大於該第一雜質濃度之第二雜質濃度的第二半導體材料，其中，該第二半導體材料與該通道區域之該側壁及該子通道區域之側壁相接觸；於該第二半導體材料之上形成第三半導體材料，該第三半導體材料具有超過該第二雜質濃度之第三雜質濃度，其中，該第三半導體材料延伸至低於該通道區域以下的深度而鄰近於該通道區域之該側壁及該子通道區域之該側壁；形成耦合至該源極區域或汲極區域之至少一者之第一側的第一接觸金屬化，該第一接觸金屬化與該第三半導體材料相接觸；及形成耦合至該源極區域或汲極區域之至少一者之與該第一側相對之第二側的第二接觸金屬化，該第二接觸金屬化亦與該第三半導體材料相接觸。
  15. 如請求項14之方法，其中，形成該第二接觸金屬化進一步包括藉由蝕刻穿過該第二半導體材料至 低於該通道部分之該深度處來暴露該第三半導體。
  16. 如請求項15之方法，其中：形成該第一接觸金屬化包括沈積該第一接觸金屬化與鄰近於該通道區域之側壁的該第三半導體材料之部分相接觸；及形成該第二接觸金屬化包括沈積該第二接觸金屬化與鄰近於該鰭部之子通道區域之側壁的該第三半導體材料之部分相接觸。
  17. 如請求項16之方法，其中，沈積該第二接觸金屬化與該第三半導體材料之該部分相接觸進一步包括沈積該第二接觸金屬化與在低於該通道部分之該深度處的該第二半導體材料相接觸。
  18. 如請求項14之方法，其中：界定該鰭部之該通道區域進一步包括圖案化閘極電極側壁間隔件；蝕刻在該通道區域之相對側上之該第一半導體材料至低於該通道部分之該深度包括蝕刻該第一半導體材料之未受保護部分，該蝕刻底切該閘極電極側壁間隔件之至少一部分；及在該通道區域之該側壁上形成該第二半導體材料進一步包括在該通道區域之側壁上磊晶生長該第二半導體材料以至少部分地回填從該閘極電極側壁間隔件下方被蝕刻之該第一半導體材料。
  19. 如請求項18之方法，其中： 蝕刻在該通道區域之相對側上之該第一半導體材料至低於該通道部分之該深度包括蝕刻子通道半導體材料之未受保護部分至低於該通道部分之該深度處；及在該通道區域之該側壁上形成該第二半導體材料進一步包括在該子通道區域之側壁上磊晶生長該第二半導體材料。
  20. 如請求項14之方法，其中，形成該鰭部進一步包括蝕刻主要包括矽之單晶體基板層。
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020255259A1 (ja) * 2019-06-18 2020-12-24 三菱電機株式会社 半導体装置およびその製造方法
US11502197B2 (en) 2019-10-18 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain epitaxial layers
US11362213B2 (en) * 2020-03-31 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a FinFET device with a backside power rail and a backside self-aligned via by etching an extended source trench
DE102020129842A1 (de) * 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Finfet-vorrichtungen mit rückseitiger stromschiene und rückseitiger selbstjustierender durchkontaktierung
TWI787787B (zh) * 2020-04-24 2022-12-21 台灣積體電路製造股份有限公司 半導體電晶體裝置及形成半導體電晶體裝置的方法
DE102020121223A1 (de) 2020-04-24 2021-10-28 Taiwan Semiconductor Manufacturing Co., Ltd. Selektive Auskleidung auf Rückseitendurchkontaktierung und deren Verfahren
US11342413B2 (en) 2020-04-24 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Selective liner on backside via and method thereof
US11239325B2 (en) * 2020-04-28 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having backside via and method of fabricating thereof
US11581224B2 (en) * 2020-05-08 2023-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming long channel back-side power rail device
US11289606B2 (en) * 2020-05-11 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitance reduction for back-side power rail device
US11664374B2 (en) * 2020-05-29 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Backside interconnect structures for semiconductor devices and methods of forming the same
TW202145484A (zh) * 2020-05-29 2021-12-01 台灣積體電路製造股份有限公司 半導體裝置
US11699742B2 (en) * 2020-05-29 2023-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with varying numbers of channel layers and method of fabrication thereof
US11532713B2 (en) 2020-06-25 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain contacts and methods of forming same
US11532714B2 (en) * 2020-06-25 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming thereof
US11233005B1 (en) * 2020-07-10 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing an anchor-shaped backside via
US11456209B2 (en) * 2020-07-31 2022-09-27 Taiwan Semiconductor Manufacturing Co., Ltd. Spacers for semiconductor devices including a backside power rails
US11335606B2 (en) * 2020-08-19 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Power rails for stacked semiconductor device
US11616143B2 (en) * 2020-08-27 2023-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with backside power rail and methods of fabrication thereof
US11411100B2 (en) * 2020-09-29 2022-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming backside power rails
US12464771B2 (en) * 2021-01-22 2025-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof
US11784228B2 (en) 2021-04-09 2023-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Process and structure for source/drain contacts
US11848372B2 (en) 2021-04-21 2023-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for reducing source/drain contact resistance at wafer backside
US11742286B2 (en) 2021-06-11 2023-08-29 Nanya Technology Corporation Semiconductor device with interconnect part and method for forming the same
US12328920B2 (en) * 2021-06-24 2025-06-10 Intel Corporation Nanoribbon sub-fin isolation by backside Si substrate removal etch selective to source and drain epitaxy
US20230061392A1 (en) * 2021-09-02 2023-03-02 Applied Materials, Inc. Method of ultra thinning of wafer
CN114334830B (zh) * 2021-12-31 2023-09-29 无锡物联网创新中心有限公司 一种肖特基结源漏CMOS finFET及其制作方法
US20230290840A1 (en) * 2022-03-11 2023-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Back side power supply interconnect routing
US12538786B2 (en) * 2022-08-16 2026-01-27 International Business Machines Corporation Backside contact for semiconductor device
US12154945B2 (en) 2022-09-16 2024-11-26 International Business Machines Corporation Backside CMOS trench epi with close N2P space
US12490491B2 (en) * 2022-09-21 2025-12-02 Samsung Electronics Co., Ltd. Integrated circuit devices including a back side power distribution network structure and methods of forming the same
US20240105841A1 (en) * 2022-09-28 2024-03-28 International Business Machines Corporation Vertical-transport field-effect transistors with high performance output
US20250089336A1 (en) * 2023-09-11 2025-03-13 International Business Machines Corporation Dual sided circuit connections
CN118073283B (zh) * 2024-02-09 2025-12-02 北京大学 半导体结构的制备方法、半导体结构、存储器及设备
CN118231413B (zh) * 2024-05-24 2024-08-06 杭州积海半导体有限公司 Pdsoi晶体管及其制造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201535741A (zh) * 2014-03-13 2015-09-16 Macronix Int Co Ltd 高壓場效電晶體及其應用電路
TW201635379A (zh) * 2014-12-26 2016-10-01 台灣積體電路製造股份有限公司 鰭式場效電晶體結構及其製造方法
TW201724272A (zh) * 2015-09-25 2017-07-01 英特爾股份有限公司 有金屬在兩側上的電源閘極
TW201801323A (zh) * 2016-04-01 2018-01-01 英特爾公司 包括以一介電質材料加襯裡的一深通孔的電晶體胞元
TW201814841A (zh) * 2016-09-30 2018-04-16 美商英特爾股份有限公司 用於兩側金屬化之半導體裝置的背側源極／汲極替換
US20180175034A1 (en) * 2016-12-21 2018-06-21 Qualcomm Incorporated Logic circuit block layouts with dual-side processing
US20180261685A1 (en) * 2017-03-13 2018-09-13 International Business Machines Corporation Reducing resistance of bottom source/drain in vertical channel devices
TW201835984A (zh) * 2017-03-06 2018-10-01 三星電子股份有限公司 半導體裝置及其製造方法
US20180315838A1 (en) * 2015-12-18 2018-11-01 Intel Corporation Stacked transistors

Family Cites Families (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376561A (en) 1990-12-31 1994-12-27 Kopin Corporation High density electronic circuit modules
US6627953B1 (en) 1990-12-31 2003-09-30 Kopin Corporation High density electronic circuit modules
JPH05198739A (ja) 1991-09-10 1993-08-06 Mitsubishi Electric Corp 積層型半導体装置およびその製造方法
JPH09260669A (ja) 1996-03-19 1997-10-03 Nec Corp 半導体装置とその製造方法
US6455398B1 (en) 1999-07-16 2002-09-24 Massachusetts Institute Of Technology Silicon on III-V semiconductor bonding for monolithic optoelectronic integration
EP1285466A2 (en) 2000-05-13 2003-02-26 Koninklijke Philips Electronics N.V. Trench-gate semiconductor device and method of making the same
US6605951B1 (en) 2000-12-11 2003-08-12 Lsi Logic Corporation Interconnector and method of connecting probes to a die for functional analysis
EP1453093A4 (en) 2001-11-05 2007-10-10 Zycube Co Ltd SEMICONDUCTOR COMPONENT WITH A LOW-DINE-CIRCULAR MATERIAL FILM AND METHOD FOR THE PRODUCTION THEREOF
US7739624B2 (en) 2002-07-29 2010-06-15 Synopsys, Inc. Methods and apparatuses to generate a shielding mesh for integrated circuit devices
US6924552B2 (en) 2002-10-21 2005-08-02 Hrl Laboratories, Llc Multilayered integrated circuit with extraneous conductive traces
KR101057569B1 (ko) 2009-03-24 2011-08-17 이상윤 3차원 반도체 장치의 제조 방법
KR100615085B1 (ko) 2004-01-12 2006-08-22 삼성전자주식회사 노드 콘택 구조체들, 이를 채택하는 반도체소자들, 이를채택하는 에스램 셀들 및 이를 제조하는 방법들
US7315466B2 (en) 2004-08-04 2008-01-01 Samsung Electronics Co., Ltd. Semiconductor memory device and method for arranging and manufacturing the same
EP1638142A3 (en) 2004-09-20 2006-09-13 Samsung Electronics Co.,Ltd. SRAM cell with stacked thin-film transistors
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7402866B2 (en) 2006-06-27 2008-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Backside contacts for MOS devices
US7485508B2 (en) 2007-01-26 2009-02-03 International Business Machines Corporation Two-sided semiconductor-on-insulator structures and methods of manufacturing the same
KR101275758B1 (ko) 2007-07-20 2013-06-14 삼성전자주식회사 복수개의 적층된 트랜지스터들을 구비하는 반도체 소자 및그 제조방법
JP2009164589A (ja) 2007-12-12 2009-07-23 Elpida Memory Inc 半導体装置及びその製造方法
JP2009164158A (ja) 2007-12-28 2009-07-23 Panasonic Corp 半導体装置及びその製造方法
US9379059B2 (en) 2008-03-21 2016-06-28 Mediatek Inc. Power and ground routing of integrated circuit devices with improved IR drop and chip performance
JP4600576B2 (ja) 2008-05-08 2010-12-15 株式会社デンソー 半導体装置およびその製造方法
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US8084795B2 (en) 2009-05-22 2011-12-27 James Nan Hsi Pan Resonant cavity complementary optoelectronic transistors
US8912646B2 (en) 2009-07-15 2014-12-16 Silanna Semiconductor U.S.A., Inc. Integrated circuit assembly and method of making
KR101818556B1 (ko) 2009-07-15 2018-01-15 퀄컴 인코포레이티드 이면측 바디 연결을 가진 반도체-온-절연체
US8716091B2 (en) 2010-03-30 2014-05-06 International Business Machines Corporation Structure for self-aligned silicide contacts to an upside-down FET by epitaxial source and drain
US8354675B2 (en) 2010-05-07 2013-01-15 International Business Machines Corporation Enhanced capacitance deep trench capacitor for EDRAM
TWI618248B (zh) 2010-10-12 2018-03-11 Qualcomm Incorporated 具有薄基體之垂直半導體元件
WO2013004836A1 (en) 2011-07-06 2013-01-10 Imec Test access architecture for interposer-based 3d die stacks
US8595661B2 (en) 2011-07-29 2013-11-26 Synopsys, Inc. N-channel and p-channel finFET cell architecture
JP5678866B2 (ja) 2011-10-31 2015-03-04 株式会社デンソー 半導体装置およびその製造方法
US8987824B2 (en) * 2011-11-22 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate semiconductor devices
US20130297981A1 (en) 2012-05-01 2013-11-07 Qualcomm Incorporated Low cost high throughput tsv/microbump probe
ITTO20120742A1 (it) 2012-08-24 2014-02-25 St Microelectronics Srl Dispositivo a semiconduttore con modalita' operative lineare e a commutazione migliorate, metodo di fabbricazione del dispositivo a semiconduttore, e metodo di polarizzazione del dispositivo a semiconduttore
US9735243B2 (en) 2013-11-18 2017-08-15 Infineon Technologies Ag Semiconductor device, integrated circuit and method of forming a semiconductor device
KR101968351B1 (ko) 2013-01-28 2019-08-13 서울대학교산학협력단 반도체 장치 및 그 제조 방법
KR102056867B1 (ko) 2013-03-04 2020-01-22 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102011874B1 (ko) 2013-03-05 2019-08-19 삼성전자주식회사 박막 트랜지스터를 포함하는 표시 장치
US9640531B1 (en) 2014-01-28 2017-05-02 Monolithic 3D Inc. Semiconductor device, structure and methods
US20140264632A1 (en) 2013-03-18 2014-09-18 Globalfoundries Inc. Semiconductor structure including a transistor having a layer of a stress-creating material and method for the formation thereof
JP2016514905A (ja) 2013-03-29 2016-05-23 インテル・コーポレーション 延在された凹部スペーサおよび複数のソース／ドレイン領域を有するトランジスタアーキテクチャおよびその製造方法
JP2014220376A (ja) 2013-05-08 2014-11-20 ソニー株式会社 半導体装置およびその製造方法
CN105264655B (zh) 2013-06-25 2018-08-03 英特尔公司 具有局部层间互连的单片三维(3d)ic
US9059123B2 (en) 2013-07-24 2015-06-16 International Business Machines Corporation Active matrix using hybrid integrated circuit and bipolar transistor
US9929133B2 (en) 2013-08-27 2018-03-27 Taiwan Semiconductor Manufacturing Company Limited Semiconductor logic circuits fabricated using multi-layer structures
JP2015050339A (ja) 2013-09-02 2015-03-16 ソニー株式会社 半導体装置およびその製造方法
US9214398B2 (en) 2013-09-09 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Backside contacts for integrated circuit devices
US9123546B2 (en) 2013-11-14 2015-09-01 Taiwan Semiconductor Manufacturing Company Limited Multi-layer semiconductor device structures with different channel materials
JP5737536B2 (ja) 2013-11-21 2015-06-17 株式会社東京精密 プローバ
EP3084814B1 (en) 2013-12-18 2023-08-23 Intel Corporation Heterogeneous layer device
CN104810396B (zh) 2014-01-23 2018-02-06 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US9293437B2 (en) 2014-02-20 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Functional block stacked 3DIC and method of making same
US9455350B2 (en) 2014-03-25 2016-09-27 National Applied Research Laboratories Transistor device structure that includes polycrystalline semiconductor thin film that has large grain size
US9337316B2 (en) * 2014-05-05 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for FinFET device
US9767243B2 (en) 2014-05-27 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. System and method of layout design for integrated circuits
US9385201B2 (en) 2014-06-06 2016-07-05 Stmicroelectronics, Inc. Buried source-drain contact for integrated circuit transistor devices and method of making same
US9431296B2 (en) 2014-06-26 2016-08-30 International Business Machines Corporation Structure and method to form liner silicide with improved contact resistance and reliablity
US20160095221A1 (en) 2014-09-27 2016-03-31 Qualcomm Incorporated Integration of electronic elements on the backside of a semiconductor die
US9401367B2 (en) 2014-09-30 2016-07-26 Wafertech, Llc Nonvolatile memory cell with improved isolation structures
US9305834B1 (en) 2014-12-30 2016-04-05 GlobalFoundries, Inc. Methods for fabricating integrated circuits using designs of integrated circuits adapted to directed self-assembly fabrication to form via and contact structures
US9385195B1 (en) 2015-03-31 2016-07-05 Stmicroelectronics, Inc. Vertical gate-all-around TFET
DE102015105679B4 (de) 2015-04-14 2017-11-30 Infineon Technologies Ag Halbleitervorrichtung, integrierte schaltung und verfahren zum herstellen der halbleitervorrichtung
JP6479579B2 (ja) 2015-05-29 2019-03-06 東芝メモリ株式会社 半導体装置
US20190057959A1 (en) 2015-06-06 2019-02-21 Monolithic 3D Inc. Semiconductor device and structure with thermal isolation
US10367070B2 (en) 2015-09-24 2019-07-30 Intel Corporation Methods of forming backside self-aligned vias and structures formed thereby
US10790281B2 (en) 2015-12-03 2020-09-29 Intel Corporation Stacked channel structures for MOSFETs
CN105633101A (zh) 2016-04-01 2016-06-01 京东方科技集团股份有限公司 Tft阵列基板及其制造方法、显示装置
US9780210B1 (en) 2016-08-11 2017-10-03 Qualcomm Incorporated Backside semiconductor growth
US10420171B2 (en) 2016-08-26 2019-09-17 Qualcomm Incorporated Semiconductor devices on two sides of an isolation layer
CN109952642B (zh) * 2016-12-07 2024-03-26 英特尔公司 具有锯齿状金属迹线布局的集成电路器件
KR102801648B1 (ko) * 2019-05-21 2025-05-02 삼성전자주식회사 반도체 소자
US11239325B2 (en) * 2020-04-28 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having backside via and method of fabricating thereof
US11222892B2 (en) * 2020-06-15 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Backside power rail and methods of forming the same

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201535741A (zh) * 2014-03-13 2015-09-16 Macronix Int Co Ltd 高壓場效電晶體及其應用電路
TW201635379A (zh) * 2014-12-26 2016-10-01 台灣積體電路製造股份有限公司 鰭式場效電晶體結構及其製造方法
TW201724272A (zh) * 2015-09-25 2017-07-01 英特爾股份有限公司 有金屬在兩側上的電源閘極
US20180315838A1 (en) * 2015-12-18 2018-11-01 Intel Corporation Stacked transistors
TW201801323A (zh) * 2016-04-01 2018-01-01 英特爾公司 包括以一介電質材料加襯裡的一深通孔的電晶體胞元
TW201814841A (zh) * 2016-09-30 2018-04-16 美商英特爾股份有限公司 用於兩側金屬化之半導體裝置的背側源極／汲極替換
US20180175034A1 (en) * 2016-12-21 2018-06-21 Qualcomm Incorporated Logic circuit block layouts with dual-side processing
TW201835984A (zh) * 2017-03-06 2018-10-01 三星電子股份有限公司 半導體裝置及其製造方法
US20180261685A1 (en) * 2017-03-13 2018-09-13 International Business Machines Corporation Reducing resistance of bottom source/drain in vertical channel devices

Also Published As

Publication number Publication date
TW202101706A (zh) 2021-01-01
US11688780B2 (en) 2023-06-27
US20200303509A1 (en) 2020-09-24
CN111725317A (zh) 2020-09-29
DE102020103515A1 (de) 2020-09-24

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