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TWI842141B - 包括記憶體單元串之記憶體陣列及用於形成包括記憶體單元串之記憶體陣列之方法 - Google Patents

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TWI842141B
TWI842141B TW111139607A TW111139607A TWI842141B TW I842141 B TWI842141 B TW I842141B TW 111139607 A TW111139607 A TW 111139607A TW 111139607 A TW111139607 A TW 111139607A TW I842141 B TWI842141 B TW I842141B
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Abstract

一種包括記憶體單元串之記憶體陣列包括橫向間隔記憶體區塊，該等橫向間隔記憶體區塊個別地包括包含直接在一導體階層上方交錯配置絕緣階層及導電階層之一垂直堆疊。記憶體單元串包括延伸穿過該等絕緣階層及該等導電階層之通道材料串。該等通道材料串直接與該導體階層之導體材料電耦合。一貫穿陣列通孔(TAV)區包括個別地延伸穿過該等絕緣階層及該等導電階層而至該導體階層中之TAV。該等TAV之個別者包括直接在一下部分上方且與該下部分結合之一上部分。該等個別TAV包括在該等上及下部分結合之一垂直截面中之至少一個外部折彎表面。該下部分在該垂直截面中比該等上及下部分結合處之該上部分寬。亦揭示包含方法之其他實施例。

Description

包括記憶體單元串之記憶體陣列及用於形成包括記憶體單元串之記憶體陣列之方法
本文中揭示之實施例係關於包括記憶體單元串之記憶體陣列及用於形成包括記憶體單元串之一記憶體陣列之方法。
記憶體係一種類型之積體電路系統且在電腦系統中用於儲存資料。可以個別記憶體單元之一或多個陣列製作記憶體。可使用數位線(其等亦可被稱為位元線、資料線或感測線)及存取線(其等亦可被稱為字線)寫入至記憶體單元或自記憶體單元讀取。感測線可使沿陣列之行之記憶體單元導電互連，且存取線可使沿陣列之列之記憶體單元導電互連。各記憶體單元可透過一感測線及一存取線之組合唯一地定址。
記憶體單元可為揮發性、半揮發性或非揮發性的。非揮發性記憶體單元可在不存在電力之情況下儲存資料達延長時段。非揮發性記憶體習知地被指定為具有至少約10年之一留存時間之記憶體。揮發性記憶體消散且因此經再新/重寫以維持資料儲存。揮發性記憶體可具有數毫秒或更少之一留存時間。無論如何，記憶體單元經組態以依至少兩個不同可選擇狀態留存或儲存記憶體。在二進位系統中，該等狀態被視為「0」或「1」。在其他系統中，至少一些個別記憶體單元可經組態以儲存多於兩個資訊位準或狀態。
一場效電晶體係可用於一記憶體單元中之一種類型之電子組件。此等電晶體包括其間具有一半導電通道區之一對導電源極/汲極區。一導電閘極鄰近通道區且藉由一薄閘極絕緣體與該通道區分離。將一適合電壓施加至閘極允許電流自源極/汲極區之一者流動通過通道區而至另一者。當自閘極移除電壓時，在很大程度上防止電流流動通過通道區。場效電晶體亦可包含額外結構(舉例而言，一可逆程式化之電荷儲存區)作為閘極絕緣體與導電閘極之間之閘極構造之部分。
快閃記憶體係一種類型之記憶體且在現代電腦及裝置中具有許多用途。例如，現代個人電腦可具有儲存於一快閃記憶體晶片上之BIOS。作為另一實例，電腦及其他裝置利用固態磁碟中之快閃記憶體取代習知硬碟機變得愈來愈常見。作為又另一實例，快閃記憶體在無線電子裝置中係風行的，此係因為其使製造商能夠在新通信協定變得標準化時支援該等新通信協定，且提供針對增強之特徵遠端地升級裝置之能力。
記憶體陣列可經配置於記憶體頁面、記憶體區塊及部分區塊(例如，子區塊)及記憶體平面中，舉例而言如美國專利申請案公開案第2015/0228651號、第2016/0267984號及第2017/0140833號之任一者中展示且描述。記憶體區塊可至少部分界定垂直堆疊記憶體單元之個別字線階層中之個別字線之縱向輪廓。至此等字線之連接可出現在垂直堆疊記憶體單元陣列之一端部或邊緣處之一所謂的「階梯結構(stair-step structure)」中。階梯結構包含界定個別字線之其上接觸豎向延伸之導電通孔以提供對字線之電接取之接觸區的個別「梯級(stair)」 (替代地被稱為「台階(step)」或「階梯(stair-step)」)。
本發明之實施例涵蓋用於形成一記憶體陣列(舉例而言，具有在陣列下方之周邊控制電路系統(例如，陣列下CMOS)之一NAND或其他記憶體單元陣列)之方法。本發明之實施例涵蓋所謂的「後閘極」或「替換閘極」處理、所謂的「先閘極」處理、及與何時形成電晶體閘極無關之現有或尚待開發之其他處理。本發明之實施例亦涵蓋與製造方法無關之一記憶體陣列(例如，NAND架構)。
參考圖1至圖8及圖13來描述第一例示性實施例。圖1圖解地展示包括包含一記憶體陣列12之一晶粒或晶粒區域100之一例示性實施例構造10。晶粒或晶粒區域100可為一較大基板(例如，一半導體晶圓，且未展示)之部分。替代地，且僅藉由實例，晶粒或晶粒區域100可為一積體電路晶片之部分或含有一積體電路晶片之一封裝之部分。例示性晶粒100包括至少一個記憶體平面區105 (展示四個)、個別記憶體平面區105中之橫向間隔記憶體區塊58、貫穿陣列通孔(TAV)區19、一階梯區60 (在記憶體平面之並排對之相對縱向端部處展示兩個階梯區)及一周邊電路系統區PC (展示兩個)。在本文件中，「區塊」係通用的，以包含「子區塊」。可使用替代定向，舉例而言，在緊鄰記憶體平面(未展示)之間具有一階梯區。圖2至圖8及圖13係晶粒或晶粒區域100之部分之圖解較大及不同標度圖。
記憶體陣列12包括記憶體單元56之豎向延伸串49，其等僅藉由實例展示為在一基底基板11上方，基底基板11包括導電性/導體/導電、半導電性/半導體/半導電及絕緣性/絕緣體/絕緣(即，在本文中，電絕緣)材料之一或多者。各種材料已豎向形成於基底基板11上方。材料可在圖2至圖8、圖13描繪之材料旁邊、在圖2至圖8、圖13描繪之材料之豎向內部或豎向外部。舉例而言，積體電路系統之其他部分或完全製作組件可設置於基底基板11上方、周圍或其中之某處。用於操作記憶體單元之豎向延伸串之陣列12中之組件之控制及/或其他周邊電路系統亦可經製作且可或可不完全或部分處在一陣列或子陣列中。此外，亦可獨立地、協力地、或以其他方式相對於彼此製作並操作多個子陣列。在本文件中，一「子陣列」亦可被視為一陣列。
一「TAV區」 (例如，區19)係其中存在或將形成操作TAV之一區。一「操作TAV」係在已或正在製作之積體電路系統之一成品構造中之不同高度處延伸穿過一堆疊18* (下文描述；使用*作為一後綴以包含可或可不具有其他後綴之全部此等相同數字指定組件)且延伸於電子組件之間的一電路操作導電互連件。一TAV區亦可含有一或多個虛設TAV (即，在已或正在製作之積體電路系統之一成品構造中延伸穿過一堆疊18*之一電路非操作結構)。例示性TAV區19可在個別記憶體平面105中(即，在平面內；例如，圖1)或在平面外(即，在一記憶體平面區(未展示)之外；例如，平面邊緣或在一階梯區60中)。僅藉由實例，在圖1中如此指定例示性平面內TAV區19。繼續進行關於一單個TAV區19之論述，但可能將存在本發明適用之多個TAV區且該多個TAV區係在平面內、在平面外及/或在平面內及在平面外之一組合。一TAV區可在一記憶體區塊區(未展示)中。
包括導體材料17之一例示性導體階層16 (例如，具有一頂部87)在基板11上方。如展示之導體材料17包括上導體材料43，其直接在不同於上導體材料43之組合物之下導體材料44上方且直接電耦合至(例如，直接抵靠)下導體材料44。在一項實施例中，上導體材料43包括導電摻雜半導體材料(例如，n型摻雜或p型摻雜多晶矽)。在一項實施例中，下導體材料44包括金屬材料(例如，一金屬矽化物，諸如WSi x)。導體階層16可包括用於控制對陣列12中之記憶體單元56之讀取及寫入存取的控制電路系統(例如，陣列下周邊電路系統及/或一共同源極線或板極)之部分。
一例示性垂直堆疊18*直接在個別橫向間隔記憶體區塊58中之導體階層16上方且可包括在基板11及導體階層16上方之一下部分18L及一上部分18U。堆疊18*包括垂直交錯配置之導電階層22* (替代地被稱為第一階層)及絕緣階層20* (替代地被稱為第二階層)，其中階層22*之材料具有與階層20*之材料不同之組合物。階層20*及22*之各者之例示性厚度係22至60奈米。僅展示少數階層20*及22*，其中堆疊18*更可能包括數十、一百個或更多個等之階層20*及22*。可或可不為周邊及/或控制電路系統之部分之其他電路系統可介於導體階層16與堆疊18*之間。舉例而言，此電路系統之導電材料及絕緣材料之多個垂直交錯配置階層可在導電階層22*之一最下階層下方及/或在導電階層22*之一最上階層上方。舉例而言，一或多個選擇閘極階層(未展示)可介於導體階層16與最下導電階層22*之間且一或多個選擇閘極階層可在導電階層22*之一最上階層上方。替代地或額外地，所描繪之最上及最下導電階層22之至少一者可為一選擇閘極階層。例示性絕緣階層20*包括絕緣材料24 (例如，二氧化矽及/或氮化矽)。例示性導電階層22*包括舉例而言形成個別導電線29 (例如，字線)之導電材料48。一薄絕緣襯層(例如，Al 2O 3且未展示)可圍繞導電材料48。包括記憶體單元56之例示性記憶體單元串49在通道開口25中且延伸至導體階層16。通道開口25可徑向向內漸縮(及其中之材料且未展示)，從而移動至堆疊18中之更深處。記憶體單元串49可部分進入導體階層16之導體材料17，如展示。
記憶體區塊58可舉例而言沿一方向55縱向伸長且定向。此等被展示為藉由在水平伸長溝槽40中之中介材料57分離或間隔。溝槽40可橫向向內或橫向向外漸縮，從而移動至堆疊18* (未展示)中之更深處。中介材料57可在橫向緊鄰記憶體區塊58之間提供橫向電隔離(絕緣)。中介材料57可包含絕緣材料、半導電材料及導電材料之一或多者且無論如何可促進橫向鄰近導電階層22*相對於彼此短接。例示性絕緣材料係SiO 2、Si 3N 4、Al 2O 3及未摻雜多晶矽之一或多者。作為進一步實例，中介材料57可包括一橫向最外絕緣材料(例如，二氧化矽且未展示)及與該橫向最外絕緣材料之組合物不同之組合物之一橫向內部材料(例如，未摻雜多晶矽且未展示)。額外地及/或替代地，中介材料57可包括一或多個TAV (未展示)。一或多個溝槽40可經形成直接抵靠TAV區19 (未展示)，包含(舉例而言)至少部分在其內(未展示)。替代地，最靠近TAV區19之一溝槽40可與其橫向間隔(如展示)。
在一些實施例中，TAV區19中之下部分18L包括直接在導體材料17 (例如，在TAV區19中)上方(例如，直接抵靠導體材料17)之第二階層20*之一最下階層20z。例示性最下第二階層20z係絕緣的(例如，包括材料62，舉例而言，二氧化矽及/或氮化矽)。第一階層22*之一最下階層22z直接在TAV區19中之最下第二階層20z上方(例如，包括陣列區12中之導電摻雜多晶矽42及TAV區19中之摻雜或未摻雜多晶矽77)。第二階層20*之一次最下第二階層20x直接在最下第二階層20z及最下第一階層22z上方(例如，在TAV區19中；例如，包括材料63，舉例而言，二氧化矽及/或氮化矽)。包括導電材料47 (例如，導電摻雜多晶矽)之一導電材料階層21直接在次最下第二階層20x上方(例如，在TAV區19中)。可存在額外階層。例示性第二階層20x及20z在製作期間可能已在陣列區12中犧牲且因此未在該處展示。舉例而言，陣列區12中之最下導電階層22z中之材料可在分別從階層20x及/或20z移除材料62及/或63之前被犧牲且移除，接著在陣列區12中形成導電材料42。因此，且無論如何，且在如展示之一項實施例中，彼此直接抵靠之階層21及階層22z可共同被視為陣列區12中之最下導電階層。例示性上部分18U展示為在下部分18L上方從一第一階層22開始，但此可替代地從一第二階層20 (未展示)開始。此外，且藉由實例，下部分18L可形成為具有一或多個第一及/或第二階層作為其之一頂部。
電晶體通道材料沿絕緣階層及導電階層豎向位於個別通道開口中，且包括與導體階層中之導電材料直接電耦合之個別操作記憶體單元支柱之至少部分。記憶體陣列之個別記憶體單元可包括一閘極區(例如，一控制閘極區)及橫向介於該閘極區與通道材料之間之一記憶體結構。在一項此類實施例中，記憶體結構經形成以包括一電荷阻擋區、儲存材料(例如，電荷儲存材料)及一絕緣電荷通過材料。個別記憶體單元之儲存材料(例如，浮動閘極材料(諸如摻雜或未摻雜矽)或電荷截留材料(諸如氮化矽、金屬點等))豎向沿著電荷阻擋區之個別者。絕緣電荷通過材料(例如，具有夾置在兩個絕緣體氧化物[例如，二氧化矽]之間之含氮材料[例如，氮化矽]之一帶隙工程設計結構)橫向介於通道材料與儲存材料之間。
作為一通道材料串53之通道材料36沿著絕緣階層20及導電階層22豎向位於通道開口25中，其中通道材料串53與導體階層16之導體材料17直接電耦合。歸因於尺度，材料30、32、34及36共同展示為一些圖中之材料37且僅指定為材料37。例示性通道材料36包含經適當摻雜之結晶半導體材料，諸如一或多個矽、鍺及所謂的III/V族半導體材料(例如，GaAs、InP、GaP及GaN)。材料30、32、34及36之各者之例示性厚度係25埃至100埃。可已進行穿孔蝕刻以從通道開口25 (未展示)之基底移除材料30、32及34以曝露導體階層16，使得通道材料36直接抵靠導體階層16之導體材料17。此穿孔蝕刻可相對於材料30、32及34之各者單獨發生(如展示)或可僅相對於一些材料發生(未展示)。替代地，且僅藉由實例，可不進行穿孔蝕刻且通道材料36可僅藉由一單獨導電互連件(例如，材料42)直接電耦合至導體階層16之導體材料17。無論如何，在形成上部分18U之前，可已在下部分18L中在通道開口25將所處之水平位置中形成犧牲蝕刻停止插塞(未展示)。接著，可藉由蝕刻堆疊18*之材料而形成通道開口25以停止於犧牲插塞之材料上或中，接著在通道開口25中形成材料之前挖出此等插塞之剩餘材料。在通道開口25中展示一徑向中心固體介電材料38 (例如，旋塗介電質、二氧化矽及/或氮化矽)。替代地，且僅藉由實例，通道開口25中之徑向中心部分可包含(若干)空隙空間(未展示)及/或不含固體材料(未展示)。在一項實施例中且如展示，通道材料串藉由在最下導電階層(例如，21/22z)中且直接抵靠多個通道材料串之側壁(例如，41)之導電材料(例如，42)與導體階層之導體材料直接電耦合。
藉由實例且僅為了簡潔起見，通道開口25 (及其中之材料)被展示為配置成每列三個及四個通道開口25之交錯列之群組或行。溝槽40通常將比通道開口25寬(例如，寬3至10倍)。可使用任何替代現有或尚待開發的配置及構造。
電晶體及/或記憶體單元56之近似位置由一括號或由虛線輪廓指示，其中電晶體及/或記憶體單元56在所描繪實例中基本上為環狀或環形的。替代地，電晶體及/或記憶體單元56可能未相對於個別通道開口25完全環繞，使得各通道開口25可具有兩個或更多個豎向延伸串49 (例如，圍繞個別導電階層中之個別通道開口之多個電晶體及/或記憶體單元，其中個別導電階層中之每通道開口可能具有多條字線，且未展示)。導電材料48可被視為具有對應於個別電晶體及/或記憶體單元56之控制閘極區52之終端50。所描繪實施例中之控制閘極區52包括個別導電線29之個別部分。材料30、32及34可被視為橫向介於控制閘極區52與通道材料36之間之一記憶體結構65。
一電荷阻擋區(例如，電荷阻擋材料30)介於儲存材料32與個別控制閘極區52之間。一電荷阻塊可在一記憶體單元中具有以下功能：在一程式化模式中，電荷阻塊可防止電荷載子從儲存材料(例如，浮動閘極材料、電荷截留材料等)傳遞朝向控制閘極，且在一擦除模式中，電荷阻塊可防止電荷載子從控制閘極流動至儲存材料中。因此，一電荷阻塊可用以阻擋個別記憶體單元之控制閘極區與儲存材料之間之電荷遷移。如展示之一例示性電荷阻擋區包括絕緣體材料30。藉由進一步實例，在儲存材料(例如，材料32)係絕緣性之情況下(例如，在一絕緣儲存材料32與導電材料48之間不存在任何不同組合物材料之情況下)，一電荷阻擋區可包括此儲存材料之一橫向(例如，徑向)外部分。無論如何，作為一額外實例，在不存在任何分離組合物絕緣體材料30之情況下，一儲存材料與一控制閘極之導電材料之一介面可足以用作一電荷阻擋區。此外，導電材料48與材料30 (在存在時)之一介面結合絕緣體材料30可一起用作一電荷阻擋區，且替代地或額外地可用作一絕緣儲存材料(例如，氮化矽材料32)之一橫向外區。一例示性材料30係氧化矽鉿及二氧化矽之一或多者。
TAV區19包括個別地延伸穿過絕緣階層20*及導電階層22*而至導體階層16中之TAV構造95。個別TAV構造95包括直接在一下部分75L上方且與下部分75L結合之一上部分75U。TAV構造95包括一徑向外部絕緣襯裡76及在絕緣襯裡76徑向內部之一導電核心78 (例如，包括導電材料73；例如，在其徑向內部具有W之一TiN襯裡)。下部分75L包括導電材料79 (例如，在其徑向內部具有W之一TiN襯裡)，導電材料79在一垂直截面(例如，圖3、圖7及圖8之垂直截面)中比上部分75U中之導電核心78之導電材料73寬以包括在上部分75U與下部分75L結合之垂直截面中之至少一個外部折彎表面(例如，展示兩個外部折彎表面82、83)。在本文件中，與在折彎表面正上方及正下方之表面相比，一「折彎表面」藉由方向突變[至少15°]特性化或定義。在一項實施例中，絕緣襯裡76直接抵靠導電材料79之外部折彎表面(例如，折彎表面82、83之一或兩者)。在一項實施例中，外部折彎表面(例如，折彎表面82、83之一或兩者)在導體階層16之頂部87上方。在一項實施例中，絕緣襯裡76之部分不在個別TAV構造95中之下部分75L之導電材料79旁邊且在一項實施例中，絕緣襯裡76之部分不在導體階層16中。在一項實施例中，外部折彎表面包含水平之一部分且在一項此實施例中，該部分完全水平(例如，在例示性實施例中，(若干)部分係全部折彎表面且完全水平)。
可使用如本文中關於其他實施例展示及/或描述之任一(些)其他屬性或態樣。
藉由圖2至圖8及圖13展示之例示性實施例使其等頂部在導體階層16之頂部87上方且使其等底部在導體階層16中(例如，此等底部在導體材料44之一頂部處之導體材料17中)。然而，此等頂部及/或底部可從藉由圖2至圖8及圖13展示之頂部及/或底部向上或向下。舉例而言，圖9及圖10展示包括包含TAV (例如，材料73及79)之TAV構造95a之一構造10a。已在適當之情況下使用來自上述實施例之相同數字，其中用後綴「a」或用不同數字指示一些構造差異。TAV構造10a中之外部折彎表面(例如，折彎表面82、83之一或兩者)在導體階層16之一頂部87處。可使用如本文中關於其他實施例展示及/或描述之任一(些)其他屬性或態樣。
圖11及圖12展示包括包含TAV (例如，材料73及79)之TAV構造95b之另一例示性構造10b。已在適當之情況下使用來自上述實施例之相同數字，其中用後綴「b」或用不同數字指示一些構造差異。TAV構造10b中之外部折彎表面(例如，折彎表面82、83之一或兩者)在導體階層16下方及中。在一項實施例中，絕緣襯裡76向下延伸至導體階層16中。可使用如本文中關於其他實施例展示及/或描述之任一(些)其他屬性或態樣。
在一項實施例中，包括記憶體單元(例如，56)串(例如，49)之一記憶體陣列(例如，12)包括橫向間隔記憶體區塊(例如，58)，該等橫向間隔記憶體區塊個別地包括包含直接在一導體階層(例如，16)上方之交錯配置絕緣階層(例如，20*)及導電階層(例如，22*)之一垂直堆疊(例如，18*)。記憶體單元串包括延伸穿過絕緣階層及導電階層之通道材料串(例如，53)。通道材料串直接與導體階層之導體材料(例如，17)電耦合。包含一TAV區(例如，19)且其包括個別地延伸穿過絕緣階層及導電階層而至導體階層中之TAV (例如，材料73及79)。TAV之個別者包括直接在一下部分(例如，75L)上方且與該下部分結合之一上部分(例如，75U)。個別TAV包括在上及下部分結合之一垂直截面中之至少一個外部折彎表面(例如，82及/或83，且與存在一絕緣襯裡76無關)。下部分在垂直截面中比上及下部分結合處之上部分寬。可使用如本文中關於其他實施例展示及/或描述之任一(些)其他屬性或態樣。
在一項實施例中，包括記憶體單元(例如，56)串(例如，49)之一記憶體陣列(例如，12)包括橫向間隔記憶體區塊(例如，58)，該等橫向間隔記憶體區塊個別地包括包含直接在一導體階層(例如，16)上方之交錯配置絕緣階層(例如，20*)及導電階層(例如，22*)之一垂直堆疊(例如，18*)。記憶體單元串包括延伸穿過絕緣階層及導電階層之通道材料串(例如，53)。通道材料串直接與導體階層之導體材料(例如，17)電耦合。包含一TAV區(例如，19)且其包括個別地延伸穿過絕緣階層及導電階層而至導體階層中之TAV構造(例如，95*)。TAV構造之個別者包括直接在一下部分(例如，75L)上方且與該下部分結合之一上部分(例如，75U)。個別TAV構造包括一徑向外部絕緣襯裡(例如，76)及在絕緣襯裡徑向內部之一導電核心(例如，78)。絕緣襯裡直接抵靠下部分之一導電頂部表面(例如，82及/或83，且與此是否構成一折彎表面無關)。可使用如本文中關於其他實施例展示及/或描述之任一(些)其他屬性或態樣。
在一項實施例中，包括記憶體單元(例如，56)串(例如，49)之一記憶體陣列(例如，12)包括橫向間隔記憶體區塊(例如，58)，該等橫向間隔記憶體區塊個別地包括包含直接在一導體階層(例如，16)上方之交錯配置絕緣階層(例如，20*)及導電階層(例如，22*)之一垂直堆疊(例如，18*)。記憶體單元串包括延伸穿過絕緣階層及導電階層之通道材料串(例如，53)。通道材料串直接與導體階層之導體材料(例如，17)電耦合。包含一TAV區(例如，19)且其包括個別地延伸穿過絕緣階層及導電階層而至導體階層中之TAV構造(例如，95*)。TAV構造之個別者包括直接在一下部分(例如，75L)上方且與該下部分結合之一上部分(例如，75U)。個別TAV構造包括一徑向外部絕緣襯裡(例如，76)及在絕緣襯裡徑向內部之一導電核心(例如，78)。絕緣襯裡之部分不在個別TAV構造中之下部分之導電材料(例如，79)旁邊。可使用如本文中關於其他實施例展示及/或描述之任一(些)其他屬性或態樣。
本發明之實施例涵蓋用於形成一記憶體陣列之方法。此等實施例涵蓋所謂的「先閘極」處理及與何時形成電晶體閘極無關之現有或尚待開發之其他處理。根據方法實施例形成之記憶體陣列可併入、形成及/或具有關於裝置實施例描述之屬性之任一者。
在一項實施例中，用於形成包括記憶體單元(例如，56)串(例如，49)之一記憶體陣列(例如，12)之一方法包括在一基板(例如，11)上形成包括導體材料(例如，17)之一導體階層(例如，16)。一堆疊(例如，18*)之一下部分(例如，18L)經形成且將包括直接在導體階層上方之垂直交錯配置第一階層(例如，22*)及第二階層(例如，20*)。堆疊包括橫向間隔記憶體區塊區(例如，58)及一TAV區(例如，19)。TAV (例如，材料73及79)之下部分(例如，75L)形成於TAV區中之堆疊之下部分中。堆疊之一上部分(例如，18U)之垂直交錯配置第一階層(例如，22*)及第二階層(例如，20*)直接形成於堆疊之下部分上方且直接形成於TAV之下部分上方。通道材料串(例如，53)經形成且延伸穿過堆疊之上部分中之第一階層及第二階層而至記憶體區塊區中之堆疊之下部分。TAV開口(例如，84)經形成至堆疊之上部分中且其等個別地延伸至TAV之下部分之個別者。TAV之個別者之上部分(例如，75U)經形成於直接抵靠個別TAV之下部分之TAV開口之個別者中。可使用如本文中關於其他實施例展示及/或描述之任一(些)其他屬性或態樣。
上文(若干)處理或構造可被視為相對於作為上文此等組件之一單一堆疊或單一層疊形成或在該單一堆疊或單一層疊內形成或作為一底層基底基板之部分形成的一組件陣列(儘管單一堆疊/層疊可具有多個階層)。用於操作或存取一陣列內之此等組件之控制及/或其他周邊電路系統亦可作為成品構造之部分形成在任何位置，且在一些實施例中可在陣列下方(例如，陣列下CMOS)。無論如何，可在圖中展示或上文描述者上方及/或下方提供或製作一或多個額外此(等)堆疊/層疊。此外，(若干)組件陣列可在不同堆疊/層疊中相對於彼此相同或不同且不同堆疊/層疊可具有相對於彼此相同之厚度或不同之厚度。可在垂直緊鄰堆疊/層疊之間提供中介結構(例如，額外電路系統及/或介電層)。再者，不同堆疊/層疊可相對於彼此電耦合。可單獨且循序地(例如，一個接一個)製作多個堆疊/層疊，或可在基本上相同時間製作兩個或更多個堆疊/層疊。
上文論述之總成及結構可用於積體電路/電路系統中且可併入至電子系統中。此等電子系統可用於舉例而言記憶體模組、裝置驅動器、電源模組、通信數據機、處理器模組及特定應用模組中，且可包含多層、多晶片模組。電子系統可為廣範圍之系統之任一者，諸如(舉例而言)相機、無線裝置、顯示器、晶片組、機上盒、遊戲、照明、車輛、時鐘、電視機、行動電話、個人電腦、汽車、工業控制系統、飛機等。
在本文件中，除非另有指示，否則「豎向」、「更高」、「上」、「下」、「頂部」、「頂上」、「底部」、「上方」、「下方」、「下面」、「之下」、「向上」及「向下」一般參考垂直方向。「水平」指代沿一主基板表面之一大致方向(即，在10度內)且可相對於在製作期間處理之基板之方向，且垂直係大致正交於其之一方向。參考「完全水平」係沿主基板表面之方向(即，未與其成角度)且可相對於在製作期間處理之基板之方向。此外，如本文中使用之「垂直」及「水平」係相對於彼此之大致垂直方向且與基板在三維空間中之定向無關。此外，「豎向延伸」及「在豎向上延伸」指代與完全水平偏離至少45°之一方向。此外，關於一場效電晶體之「在豎向上延伸」、「豎向延伸」、「水平地延伸」、「水平延伸」及類似者參考電晶體之通道長度之定向，電流在操作中沿該定向在源極/汲極區之間流動。對於雙極接面電晶體，「在豎向上延伸」、「豎向延伸」、「水平地延伸」、「水平延伸」及類似者參考基底長度之定向，電流在操作中沿該定向在射極與集極之間流動。在一些實施例中，在豎向上延伸之任何組件、特徵部及/或區垂直地或在垂線之10°內延伸。
此外，「直接在…上方」、「直接在…下方」及「直接在…下面」要求兩個所述區/材料/組件相對於彼此之至少一些橫向重疊(即，水平地)。再者，使用前面未加「直接」之「在…上方」僅要求所述區/材料/組件在另一區/材料/組件上方之某一部分在該另一區/材料/組件豎向外部(即，與兩個所述區/材料/組件是否存在任何橫向重疊無關)。類似地，使用前面未加「直接」之「在…下方」及「在…下面」僅要求所述區/材料/組件在另一區/材料/組件下方/下面之某一部分在該另一區/材料/組件豎向內部(即，與兩個所述區/材料/組件是否存在任何橫向重疊無關)。
本文中描述之材料、區及結構之任一者可為均質或非均質的，且無論如何可連續地或不連續地上覆於任何材料上方。在提供任何材料之一或多個例示性組合物之情況下，該材料可包括此一或多個組合物、基本上由此一或多個組合物組成或由此一或多個組合物組成。此外，除非另有陳述，否則可使用任何適合現有或尚待開發之技術來形成各材料，實例為原子層沈積、化學氣相沈積、物理氣相沈積、磊晶生長、擴散摻雜及離子植入。
此外，「厚度」本身(先前無方向形容詞)定義為自不同組合物之一緊鄰材料或一緊鄰區之一最接近表面垂直通過一給定材料或區之平均直線距離。此外，本文中描述之各種材料或區可具有實質上恆定厚度或具有可變厚度。若具有可變厚度，則厚度指代平均厚度，除非另有指示，且歸因於厚度係可變的，此材料或區將具有某一最小厚度及某一最大厚度。如本文中所使用，舉例而言，若此等材料或區係非均質的，則「不同組合物」僅要求彼此可直接抵靠之兩種所述材料或區之部分在化學及/或物理上不同。若兩個所述材料或區彼此不直接抵靠，則「不同組合物」僅要求：若此等材料或區係非均質的，則彼此最靠近之兩個所述材料或區之部分在化學及/或物理上不同。在本文件中，當所述材料、區或結構彼此至少部分實體接觸時，材料、區或結構彼此「直接抵靠」。相比之下，前面無「直接」之「上方」、「上」、「鄰近」、「沿」及「抵靠」涵蓋「直接抵靠」以及其中(若干)中介材料、區或結構導致所述材料、區或結構彼此不實體接觸之構造。
在本文中，若在正常操作中，電流能夠自一區-材料-組件連續地流動至另一區-材料-組件，且主要藉由亞原子正電荷及/或負電荷(當充分產生亞原子正電荷及/或負電荷時)之移動而流動，則區-材料-組件彼此「電耦合」。另一電子組件可在區-材料-組件之間且電耦合至區-材料-組件。相比之下，當區-材料-組件被稱為「直接電耦合」時，直接電耦合之區-材料-組件之間無中介電子組件(例如，無二極體、電晶體、電阻器、換能器、開關、熔絲等)。
本文件中之「列」及「行」之任何使用係為便於區分特徵之一個系列或定向與特徵之另一系列或定向且已或可沿其形成組件。關於與功能無關之任何系列之區、組件及/或特徵同義地使用「列」及「行」。無論如何，列相對於彼此可為筆直的及/或彎曲的及/或平行的及/或不平行的，行亦可如此。此外，列及行可按90°或按一或多個其他角度(即，除直角以外)彼此相交。
本文中之導電性/導體/導電材料之任一者之組合物可為金屬材料及/或導電摻雜半導電性/半導體/半導電材料。「金屬材料」係一元素金屬、兩個或更多個元素金屬之任何混合物或合金、及任一或多個導電金屬化合物之任一者或組合。
在本文中，關於蝕刻(etch/etching)、移除(removing/removal)、沈積、形成(forming及/或formation)之「選擇性」之任何使用係對一個所述材料相對於另一所述材料以至少2:1體積比之一比率作用之此一動作。此外，對選擇性地沈積、選擇性地生長或選擇性地形成之任何使用係針對至少前75埃之沈積、生長或形成使一個材料相對於另一(些)所述材料以至少2:1體積比之一比率沈積、生長或形成。
除非另有指示，否則本文中對「或」之使用涵蓋任一者及兩者。 總結
在一些實施例中，一種包括記憶體單元串之記憶體陣列包括橫向間隔記憶體區塊，該等橫向間隔記憶體區塊個別地包括包含直接在一導體階層上方之交錯配置絕緣階層及導電階層之一垂直堆疊。記憶體單元串包括延伸穿過該等絕緣階層及該等導電階層之通道材料串。該等通道材料串直接與該導體階層之導體材料電耦合。一貫穿陣列通孔(TAV)區包括個別地延伸穿過該等絕緣階層及該等導電階層而至該導體階層中之TAV。該等TAV之個別者包括直接在一下部分上方且與該下部分結合之一上部分。該等個別TAV包括在該等上及下部分結合之一垂直截面中之至少一個外部折彎表面。該下部分在該垂直截面中比該等上及下部分結合處之該上部分寬。
在一些實施例中，一種包括記憶體單元串之記憶體陣列包括橫向間隔記憶體區塊，該等橫向間隔記憶體區塊個別地包括包含直接在一導體階層上方之交錯配置絕緣階層及導電階層之一垂直堆疊。記憶體單元串包括延伸穿過該等絕緣階層及該等導電階層之通道材料串。該等通道材料串直接與該導體階層之導體材料電耦合。一貫穿陣列通孔(TAV)區包括個別地延伸穿過該等絕緣階層及該等導電階層而至該導體階層中之TAV構造。該等TAV構造之個別者包括直接在一下部分上方且與該下部分結合之一上部分。該等個別TAV構造包括一徑向外部絕緣襯裡及在該絕緣襯裡徑向內部之一導電核心。該絕緣襯裡直接抵靠該下部分之一導電頂部表面。
在一些實施例中，一種包括記憶體單元串之記憶體陣列包括橫向間隔記憶體區塊，該等橫向間隔記憶體區塊個別地包括包含直接在一導體階層上方之交錯配置絕緣階層及導電階層之一垂直堆疊。記憶體單元串包括延伸穿過該等絕緣階層及該等導電階層之通道材料串。該等通道材料串直接與該導體階層之導體材料電耦合。一貫穿陣列通孔(TAV)區包括個別地延伸穿過該等絕緣階層及該等導電階層而至該導體階層中之TAV構造。該等TAV構造之個別者包括直接在一下部分上方且與該下部分結合之一上部分。該等個別TAV構造包括一徑向外部絕緣襯裡及在該絕緣襯裡徑向內部之一導電核心。該絕緣襯裡之部分不在該等個別TAV構造中之該下部分之導電材料旁邊。
在一些實施例中，一種包括記憶體單元串之記憶體陣列包括橫向間隔記憶體區塊，該等橫向間隔記憶體區塊個別地包括包含直接在一導體階層上方之交錯配置絕緣階層及導電階層之一垂直堆疊。記憶體單元串包括延伸穿過該等絕緣階層及該等導電階層之通道材料串。該等通道材料串直接與該導體階層之導體材料電耦合。一貫穿陣列通孔(TAV)區包括個別地延伸穿過該等絕緣階層及該等導電階層而至該導體階層中之TAV構造。該等TAV構造之個別者包括直接在一下部分上方且與該下部分結合之一上部分。一徑向外部絕緣襯裡及一導電核心在該上部分中之該絕緣襯裡徑向內部。該下部分之導電材料在一垂直截面中比該上部分中之該導電核心之導電材料寬以包括在該等上及下部分結合之該垂直截面中之至少一個外部折彎表面。該絕緣襯裡直接抵靠該導電材料之該外部折彎表面。
在一些實施例中，一種用於形成包括記憶體單元串之一記憶體陣列之方法包括在一基板上形成包括導體材料之一導體階層。形成一堆疊之一下部分，其將包括直接在該導體階層上方之垂直交錯配置第一階層及第二階層。該堆疊包括橫向間隔記憶體區塊區及一貫穿陣列通孔(TAV)區。TAV之下部分形成於該TAV區中之該堆疊之該下部分中。該堆疊之一上部分之該等垂直交錯配置第一階層及第二階層直接形成於該堆疊之該下部分上方且直接形成於該等TAV之該等下部分上方。形成通道材料串，其等延伸穿過該堆疊之該上部分中之該等第一階層及該等第二階層而至該等記憶體區塊區中之該堆疊之該下部分。TAV開口形成至該堆疊之該上部分中，其等個別地延伸至該等TAV之該等下部分之個別者。該等TAV開口之個別者中之該等TAV之個別者之上部分經形成直接抵靠該等個別TAV之該等下部分。
根據法規，本文中揭示之標的物已用或多或少特定於結構及方法特徵之語言進行描述。然而，應理解，發明申請專利範圍不限於所展示及描述之特定特徵，此係因為本文中揭示之構件包括例示性實施例。因此，發明申請專利範圍應被給予如字面措詞之全範疇且應根據均等論加以適當解釋。
10: 構造 10a: 貫穿陣列通孔(TAV)構造 10b: 貫穿陣列通孔(TAV)構造 11: 基底基板 12: 記憶體陣列 16: 導體階層 17: 導體材料 18L: 下部分 18U: 上部分 19: 貫穿陣列通孔(TAV)區 20: 第二階層/絕緣階層 20x: 次下第二階層 20z: 最下第二階層 21: 導電材料階層 22: 第一階層/導電階層 22z: 最下第一階層/最下導電階層 24: 絕緣材料 25: 通道開口 29: 導電線 30: 電荷阻擋材料/絕緣體材料 32: 絕緣儲存材料 34: 材料 36: 通道材料 37: 材料 38: 徑向中心固體介電材料 40: 溝槽 41: 側壁 42: 導電摻雜多晶矽/導電材料 43: 上導體材料 44: 下導體材料 47: 導電材料 48: 導電材料 49: 豎向延伸串/記憶體單元串 50: 終端 52: 控制閘極區 53: 通道材料串 55: 方向 56: 記憶體單元 57: 中介材料 58: 橫向間隔記憶體區塊 60: 階梯區 62: 材料 63: 材料 65: 記憶體結構 73: 導電材料 75L: 下部分 75U: 上部分 76: 絕緣襯裡 77: 摻雜或未摻雜多晶矽 78: 導電核心 79: 導電材料 82: 外部折彎表面/導電頂部表面 83: 外部折彎表面/導電頂部表面 84: 貫穿陣列通孔(TAV)開口 87: 頂部 95: 貫穿陣列通孔(TAV)構造 95a: 貫穿陣列通孔(TAV)構造 95b: 貫穿陣列通孔(TAV)構造 100: 晶粒或晶粒區域 105: 記憶體平面區 PC: 周邊電路系統區
圖1至圖13係根據本發明之實施例之包括記憶體單元串之記憶體陣列之視圖。
10:構造
11:基底基板
12:記憶體陣列
16:導體階層
17:導體材料
18L:下部分
18U:上部分
19:貫穿陣列通孔(TAV)區
20:第二階層/絕緣階層
20x:次下第二階層
20z:最下第二階層
21:導電材料階層
22:第一階層/導電階層
22z:最下第一階層/最下導電階層
24:絕緣材料
25:通道開口
29:導電線
37:材料
38:徑向中心固體介電材料
40:溝槽
41:側壁
42:導電摻雜多晶矽/導電材料
43:上導體材料
44:下導體材料
47:導電材料
48:導電材料
49:豎向延伸串/記憶體單元串
56:記憶體單元
57:中介材料
58:記憶體區塊
62:材料
63:材料
73:導電材料
76:絕緣襯裡
77:摻雜或未摻雜多晶矽
78:導電核心
79:導電材料
84:貫穿陣列通孔(TAV)開口
87:頂部
95:貫穿陣列通孔(TAV)構造

Claims (18)

  1. 一種包括記憶體單元串之記憶體陣列，其包括：橫向間隔記憶體區塊，其等個別地包括包含直接在一導體階層上方之交錯配置絕緣階層及導電階層之一垂直堆疊，記憶體單元串包括延伸穿過該等絕緣階層及該等導電階層之通道材料串，該等通道材料串直接與該導體階層之導體材料電耦合；及一貫穿陣列通孔(TAV)區，其包括個別地延伸穿過該等絕緣階層及該等導電階層而至該導體階層中之TAV，該等TAV之個別者包括直接在一下部分上方且與該下部分結合之一上部分，該等個別TAV包括在該等上及下部分結合之一垂直截面中之至少一個外部折彎表面，該下部分在該垂直截面中比該等上及下部分結合處之該上部分寬。
  2. 如請求項1之記憶體陣列，其中該外部折彎表面在該導體階層之一頂部上方。
  3. 如請求項1之記憶體陣列，其中該外部折彎表面在該導體階層之一頂部處。
  4. 如請求項1之記憶體陣列，其中該外部折彎表面在該導體階層之一頂部下方且在該導體階層中。
  5. 如請求項1之記憶體陣列，其中該外部折彎表面包含在該垂直截面中 水平之一部分。
  6. 如請求項1之記憶體陣列，其包括在該等個別TAV中之該垂直截面中之兩個外部折彎表面。
  7. 如請求項6之記憶體陣列，其中該兩個外部折彎表面個別地包含在該垂直截面中水平之一部分。
  8. 如請求項6之記憶體陣列，其中該兩個外部折彎表面在該導體階層之一頂部上方。
  9. 如請求項6之記憶體陣列，其中該兩個外部折彎表面在該導體階層之一頂部處。
  10. 如請求項6之記憶體陣列，其中該兩個外部折彎表面在該導體階層之一頂部下方且在該導體階層中。
  11. 如請求項1之記憶體陣列，其中上及下折彎表面個別地包含水平之一部分。
  12. 如請求項11之記憶體陣列，其中該部分完全水平。
  13. 如請求項1之記憶體陣列，其中該等通道材料串藉由在該等導電階層 之一最下階層中且直接抵靠多個該等通道材料串之側壁之導電材料與該導體階層之該導體材料直接電耦合。
  14. 如請求項1之記憶體陣列，其包括NAND。
  15. 一種包括記憶體單元串之記憶體陣列，其包括：橫向間隔記憶體區塊，其等個別地包括包含直接在一導體階層上方之交錯配置絕緣階層及導電階層之一垂直堆疊，記憶體單元串包括延伸穿過該等絕緣階層及該等導電階層之通道材料串，該等通道材料串直接與該導體階層之導體材料電耦合；及一貫穿陣列通孔(TAV)區，其包括個別地延伸穿過該等絕緣階層及該等導電階層而至該導體階層中之TAV構造，該等TAV構造之個別者包括直接在一下部分上方且與該下部分結合之一上部分，該等個別TAV構造包括一徑向外部絕緣襯裡及在該絕緣襯裡徑向內部之一導電核心，該絕緣襯裡直接抵靠該下部分之一導電頂部表面。
  16. 一種包括記憶體單元串之記憶體陣列，其包括：橫向間隔記憶體區塊，其等個別地包括包含直接在一導體階層上方之交錯配置絕緣階層及導電階層之一垂直堆疊，記憶體單元串包括延伸穿過該等絕緣階層及該等導電階層之通道材料串，該等通道材料串直接與該導體階層之導體材料電耦合；及一貫穿陣列通孔(TAV)區，其包括個別地延伸穿過該等絕緣階層及該等導電階層而至該導體階層中之TAV構造，該等TAV構造之個別者包括直 接在一下部分上方且與該下部分結合之一上部分，該等個別TAV構造包括一徑向外部絕緣襯裡及在該上部分中之該絕緣襯裡徑向內部之一導電核心，在該上部分中之該絕緣襯裡之部分未向下延伸至該等個別TAV構造中之該下部分之導電材料旁邊。
  17. 一種包括記憶體單元串之記憶體陣列，其包括：橫向間隔記憶體區塊，其等個別地包括包含直接在一導體階層上方之交錯配置絕緣階層及導電階層之一垂直堆疊，記憶體單元串包括延伸穿過該等絕緣階層及該等導電階層之通道材料串，該等通道材料串直接與該導體階層之導體材料電耦合；及一貫穿陣列通孔(TAV)區，其包括個別地延伸穿過該等絕緣階層及該等導電階層而至該導體階層中之TAV構造，該等TAV構造之個別者包括：一上部分，其直接在一下部分上方且與該下部分結合；一徑向外部絕緣襯裡及在該上部分中之該絕緣襯裡徑向內部之一導電核心；及該下部分之導電材料，其在一垂直截面中比該上部分中之該導電核心之導電材料寬以包括在該等上及下部分結合之該垂直截面中之至少一個外部折彎表面，該絕緣襯裡直接抵靠該導電材料之該外部折彎表面。
  18. 一種用於形成包括記憶體單元串之一記憶體陣列之方法，其包括：在一基板上形成包括導體材料之一導體階層；形成一堆疊之一下部分，其將包括直接在該導體階層上方之垂直交 錯配置第一階層及第二階層，該堆疊包括橫向間隔記憶體區塊區及一貫穿陣列通孔(TAV)區；在該TAV區中之該堆疊之該下部分中形成TAV之下部分；形成直接在該堆疊之該下部分上方且直接在該等TAV之該等下部分上方之該堆疊之一上部分之該等垂直交錯配置第一階層及第二階層，及形成延伸穿過該堆疊之該上部分中之該等第一階層及該等第二階層而至該等記憶體區塊區中之該堆疊之該下部分的通道材料串；形成進入該堆疊之該上部分中之TAV開口，其等個別地延伸至該等TAV之該等下部分之個別者；及形成直接抵靠該等個別TAV之該等下部分之該等TAV開口之個別者中之該等TAV之個別者之上部分。
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