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TWI841911B - 用於逐次逼近暫存器類比數位轉換器的電路 - Google Patents

用於逐次逼近暫存器類比數位轉換器的電路 Download PDF

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TWI841911B
TWI841911B TW111104177A TW111104177A TWI841911B TW I841911 B TWI841911 B TW I841911B TW 111104177 A TW111104177 A TW 111104177A TW 111104177 A TW111104177 A TW 111104177A TW I841911 B TWI841911 B TW I841911B
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黃詩雄
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Abstract

本申請揭露一種電路，包含：正端P型晶體管；負端P型晶體管；正端N型晶體管，其中該正端P型晶體管和該正端N型晶體管疊接於第一參考電壓和第二參考電壓之間；負端N型晶體管，其中該負端P型晶體管和該負端N型晶體管疊接於該第一參考電壓和該第二參考電壓之間；第一正端電容，該第一正端電容的頂板耦接該正端N型晶體管的閘極；第一負端電容，該第一負端電容的頂板耦接該負端N型晶體管的閘極；及第一控制電路，用來依據該正端輸出信號、該負端輸出信號及該目標共模電壓產生第一控制信號至該第一正端電容及該第一負端電容之該底板。

Description

用於逐次逼近暫存器類比數位轉換器的電路
本申請內容係關於電路，尤指一種用於逐次逼近暫存器類比數位轉換器的電路。
差動放大器的共模電壓若偏離預設值，則會壓縮輸出動態範圍。此外，隨著製程的推進，操作電壓越來越低，因此，如何在不額外疊接電晶體的情況下，有效地調整放大器的共模電壓，已成為本領域亟需解決的問題之一。
本申請提供一種電路，包含：正端P型晶體管；負端P型晶體管；正端N型晶體管，其中該正端P型晶體管和該正端N型晶體管疊接於第一參考電壓和第二參考電壓之間，該正端N型晶體管的汲極耦接該正端P型晶體管的汲極並輸出正端輸出信號；負端N型晶體管，其中該負端P型晶體管和該負端N型晶體管疊接於該第一參考電壓和該第二參考電壓之間，該負端N型晶體管的汲極耦接該負端P型晶體管的汲極並輸出負端輸出信號；第一正端電容，該第一正端電容的頂板耦接該正端N型晶體管的閘極；第一負端電容，該第一負端電容的頂板耦接該負端N型晶體管的閘極；及第一控制電路，用來依據該正端輸出信號、該負端輸出信號及該目標共模電壓產生第一控制信號，其中該第一控制信號選擇性地耦接該第一正端電容之該頂板以及該第一負端電容之該頂板；其中該放大器的正端輸入信號選擇性地耦接該第一正端電容的底板，及該放大器的負端輸入信號選擇性地耦接該第一負端電容的底板。 本申請提供一種電路，包含：正端P型晶體管；負端P型晶體管；正端N型晶體管，其中該正端P型晶體管和該正端N型晶體管疊接於第一參考電壓和第二參考電壓之間，該正端N型晶體管的汲極耦接該正端P型晶體管的汲極並輸出正端輸出信號；負端N型晶體管，其中該負端P型晶體管和該負端N型晶體管疊接於該第一參考電壓和該第二參考電壓之間，該負端N型晶體管的汲極耦接該負端P型晶體管的汲極並輸出負端輸出信號；第一正端電容，該第一正端電容的頂板耦接該正端N型晶體管的閘極；第一負端電容，該第一負端電容的頂板耦接該負端N型晶體管的閘極；及第一控制電路，用來依據該正端輸出信號、該負端輸出信號及該目標共模電壓產生第一控制信號至該第一正端電容之該底板以及該第一負端電容之該底板；其中該放大器的正端輸入信號選擇性地耦接該第一正端電容的頂板，及該放大器的負端輸入信號選擇性地耦接該第一負端電容的頂板。 通過本申請，可以在不額外疊接電晶體的情況下，有效地調整差動放大器的共模電壓，且本申請的電路適合用於SAR ADC。
圖1A和圖1B為本申請的電路的第一實施例的示意圖。電路100包含有由正端P型電晶體PMp、負端P型電晶體PMn、正端N型電晶體NMp及負端N型電晶體NMn構成的放大器，電路100還包含正端電容陣列102及負端電容陣列104。其中正端P型電晶體PMp及正端N型電晶體NMp疊接於參考電壓V1和參考電壓V2之間；負端P型電晶體PMn及負端N型電晶體NMn疊接於參考電壓V1和參考電壓V2之間。具體來說，正端P型電晶體PMp的汲極耦接正端N型電晶體NMp的汲極；負端P型電晶體PMn的汲極耦接負端N型電晶體NMn的汲極。 在本實施例中，參考電壓V1高於參考電壓V2，且參考電壓V2為接地電壓。電路100的差動輸入信號對包含正端輸入信號VIP及負端輸入信號VIN，分別通過正端電容陣列102及負端電容陣列104耦接至正端N型電晶體NMp及正端P型電晶體PMp的閘極和負端N型電晶體NMn及負端P型電晶體PMn的閘極；差動輸出信號對包含正端輸出信號VOP及負端輸出信號VON，分別從正端P型電晶體PMp的汲極和負端P型電晶體PMn的汲極輸出。 正端電容陣列102包含n個電容Cp 1至Cp n，負端電容陣列104包含n個電容Cn 1至Cn n，其中n可為大於零的整數。電容Cp 1至Cp n中各電容的頂板（電容符號中直線部分）耦接該正端N型晶體管NMp的閘極和正端P型電晶體PMp的閘極，以及通過開關swp s1耦接控制信號S1。電容Cp 1至Cp n中各電容的底板（電容符號中弧線部分）通過開關swp vi及開關swp 1至swp n選擇性地耦接正端輸入信號VIP、參考電壓V3或參考電壓V4。電容Cn 1至Cn n中各電容的頂板（電容符號中直線部分）耦接該負端N型晶體管NMn的閘極和負端P型電晶體PMn的閘極，以及通過開關swn s1耦接控制信號S1。電容Cn 1至Cn n中各電容的底板（電容符號中弧線部分）通過開關swn vi及開關swn 1至swn n選擇性地耦接負端輸入信號VIN、參考電壓V3或參考電壓V4。 一般來說，會在設計之初配置正端N型電晶體NMp、負端N型電晶體NMn、正端P型電晶體PMp和負端P型電晶體PMn的導通能力，使正端輸出信號VOP及負端輸出信號VON的共模電壓維持在目標共模電壓VCMR，例如（V1+V2）/2。但現實上，可能由於製程、供應電壓或溫度的改變，造成正端N型電晶體NMp及負端N型電晶體NMn的導通程度或導通能力高於正端P型電晶體PMp及負端P型電晶體PMn的導通程度或導通能力，使該共模電壓遠離目標共模電壓VCMR。 因此，在本實施例中，額外設置控制電路106來控制正端P型電晶體PMp、正端N型電晶體NMp、負端P型電晶體PMn及負端N型電晶體NMn的導通程度， 具體來說，控制電路106可以依據正端輸出信號VOP及負端輸出信號VON來得到該共模電壓，再依據該共模電壓和目標共模電壓VCMR來估計控制信號S1，其實施方式不限。在某些實施例中，控制電路106可以包含比較器，用來比較該共模電壓和目標共模電壓VCMR，控制電路106並據以產生控制信號S1。在某些實施例中，控制電路106可以包含積分器，用來對該共模電壓和目標共模電壓VCMR的差進行積分，控制電路106並據以產生控制信號S1。 在某些實施例中，電路100另包含比較器及SAR ADC（逐次逼近類比數位轉換器）控制器（未繪示於圖中）形成底板採樣形式的SAR ADC。其中該比較器用來依據正端輸出信號VOP及負端輸出信號VON產生比較結果。該SAR ADC控制器用來依據該比較結果控制正端電容陣列102和控制信號S1、正端輸入信號VIP、參考電壓V3及參考電壓V4的耦接關係，以及控制負端電容陣列104和控制信號S1、負端輸入信號VIN、參考電壓V3及參考電壓V4的耦接關係，好讓電路100得以操作在SAR ADC的各操作階段。 當電路100操作在採樣階段，該SAR ADC控制器控制開關swp s1、swp vi及swp 1至swp n成為如圖1A的設定，使正端電容陣列102耦接控制信號S1及正端輸入信號VIP；該SAR ADC控制器還控制開關swn s1、swn vi及swn 1至swn n，使負端電容陣列104耦接控制信號S1及負端輸入信號VIN。在此階段該共模電壓會依據控制信號S1被校正。 當電路100離開該採樣階段並進入电荷再分配階段，該SAR ADC控制器控制開關swp s1、swp vi及swp 1至swp n成為如圖1B的設定，使正端電容陣列102視逐次逼近的結果耦接參考電壓V3或V4，但不耦接控制信號S1及正端輸入信號VIP；該SAR ADC控制器還控制開關swn s1、swn vi及swn 1至swn n，使負端電容陣列104視逐次逼近的結果耦接參考電壓V3或V4，但不耦接控制信號S1及負端輸入信號VIN。 舉例來說，若控制電路106判斷該共模電壓過低，可在該採樣階段降低控制信號S1的電壓，這樣一來會使正端P型電晶體PMp、正端N型電晶體NMp、負端P型電晶體PMn及負端N型電晶體NMn的閘極電壓降低，以增強正端P型電晶體PMp及負端P型電晶體PMn的導通程度及抑制正端N型電晶體NMp及負端N型電晶體NMn的導通程度，來抬高該共模電壓；若控制電路106判斷該共模電壓過高，則進行相反的操作。 圖2為本申請第二實施例的電路的示意圖。電路200中，正端電容陣列102不再同時耦接正端P型電晶體PMp及正端N型電晶體NMp的閘極，而是僅耦接正端N型電晶體NMp的閘極；負端電容陣列104不再同時耦接負端P型電晶體PMn及負端N型電晶體NMn的閘極，而是僅耦接負端N型電晶體NMn的閘極。電路200中額外設置正端電容陣列202耦接正端P型電晶體PMp的閘極；及負端電容陣列204耦接負端P型電晶體PMn的閘極。正端電容陣列202的結構和控制方法可以和正端電容陣列102相同，負端電容陣列204的結構和控制方法可以和負端電容陣列104相同，差別在於對於正端電容陣列202及負端電容陣列204來說，可以接收控制電路206產生的控制信號S2，由於控制信號S2可以不同於控制信號S1，這樣可以在調整該共模電壓時，對正端P型電晶體PMp的閘極和正端N型電晶體NMp的閘極施加不同於的電壓，以及對負端P型電晶體PMn的閘極和負端N型電晶體NMn的閘極施加不同於的電壓。在某些實施例中，控制信號S2也可以仍使用控制信號S1取代。 圖3A和圖3B為本申請的電路的第三實施例的示意圖。電路300和電路100的差異在於，控制信號S1是從正端電容陣列102的電容Cp 1至Cp n及負端電容陣列104的電容Cn 1至Cn n的底板饋入，而正端輸入信號VIP和負端輸入信號VIN分別從正端電容陣列102的電容Cp 1至Cp n及負端電容陣列104的電容Cn 1至Cn n的頂板饋入。 在某些實施例中，電路300另包含比較器及SAR ADC控制器（未繪示於圖中）形成頂板採樣形式的SAR ADC。其中該比較器用來依據正端輸出信號VOP及負端輸出信號VON產生比較結果。該SAR ADC控制器用來依據該比較結果控制正端電容陣列102和控制信號S1、正端輸入信號VIP、參考電壓V3及參考電壓V4的耦接關係，以及控制負端電容陣列104和控制信號S1、負端輸入信號VIN、參考電壓V3及參考電壓V4的耦接關係，好讓電路300得以操作在SAR ADC的各操作階段。 當電路300操作在採樣階段，該SAR ADC控制器控制開關swp s1、swp vi及swp 1至swp n成為如圖3A的設定，使正端電容陣列102耦接控制信號S1及正端輸入信號VIP；該SAR ADC控制器還控制開關swn s1、swn vi及swn 1至swn n，使負端電容陣列104耦接控制信號S1及負端輸入信號VIN。 當電路300離開該採樣階段並進入电荷再分配階段，該SAR ADC控制器控制開關swp s1、swp vi及swp 1至swp n成為如圖3B的設定，使正端電容陣列102不耦接正端輸入信號VIP，以及使負端電容陣列104不耦接負端輸入信號VIN。以及使正端電容陣列102及負端電容陣列104由耦接至控制信號S1改為耦接至參考電壓V3或參考電壓V4。以耦接至參考電壓V3為例，參考電壓V3和控制信號S1的電壓差會反應在正端電容陣列102的電容Cp 1至Cp n及負端電容陣列104的電容Cn 1至Cn n的頂板，進而校正該共模電壓。接着該SAR ADC控制器才依據逐次逼近的結果控制正端電容陣列102及負端電容陣列104耦接參考電壓V3或V4。 舉例來說，若控制電路106判斷該共模電壓過低，可在該採樣階段提高控制信號S1的電壓，當電路300離開該採樣階段並進入电荷再分配階段時，控制信號S1的電壓會反向地反應在正端P型電晶體PMp、正端N型電晶體NMp、負端P型電晶體PMn及負端N型電晶體NMn的閘極，也就是可以使正端P型電晶體PMp、正端N型電晶體NMp、負端P型電晶體PMn及負端N型電晶體NMn的閘極電壓降低，因此可增強正端P型電晶體PMp及負端P型電晶體PMn的導通程度及抑制正端N型電晶體NMp及負端N型電晶體NMn的導通程度，來抬高該共模電壓；若控制電路106判斷該共模電壓過高，則進行相反的操作。 圖4為本申請第四實施例的電路的示意圖。電路400是依據電路300變化而來，其變化的原則相同於電路100變化為電路200的概念，因此便不對其細節多做贅述。 圖5為本申請第五實施例的電路的示意圖。在電路500中，正端電容陣列102及負端電容陣列104可以不再耦接到控制信號S1，而是在原有的正端電容陣列102及負端電容陣列104之外還設置了正端電容陣列502及負端電容陣列504。正端電容陣列502包含m個電容CpS 1至CpS m，負端電容陣列504包含m個電容CnS 1至CnS m，其中m可為大於零的整數。電容CpS 1至CpS m中各電容的頂板（電容符號中直線部分）耦接該正端N型晶體管NMp的閘極和正端P型電晶體PMp的閘極，以及通過開關swp vi耦接正端輸入信號VIP。電容CpS 1至CpS m中各電容的底板（電容符號中弧線部分）耦接控制信號S1。電容CnS 1至CnS m中各電容的頂板（電容符號中直線部分）耦接該負端N型晶體管NMn的閘極和負端P型電晶體PMn的閘極，以及通過開關swn vi耦接負端輸入信號VIN。電容CnS 1至CnS m中各電容的底板（電容符號中弧線部分）耦接控制信號S1。 若控制電路106判斷該共模電壓過低，可降低控制信號S1的電壓，並通過正端電容陣列102及負端電容陣列104使正端P型電晶體PMp、正端N型電晶體NMp、負端P型電晶體PMn及負端N型電晶體NMn的閘極電壓降低，以增強正端P型電晶體PMp及負端P型電晶體PMn的導通程度及抑制正端N型電晶體NMp及負端N型電晶體NMn的導通程度，來抬高該共模電壓；若控制電路106判斷該共模電壓過高，則進行相反的操作。
100、200、300、400、500:電路 102、202、502:正端電容陣列 104、204、504:負端電容陣列 106、206:控制電路 Cn 1～Cn n、CnS 1～CnS m:電容 Cp 1～Cp n、CpS 1～CpS m:電容 NMn:負端N型電晶體 NMp:正端N型電晶體 PMn:負端P型電晶體 PMp:正端P型電晶體 S1、S2:控制信號 swn 1～swn n、swn vi、swn s1:開關 swp 1～swp n、swp vi、swp s1:開關 V1、V2、V3、V4:參考電壓 VCMR:目標共模電壓 VIN:負端輸入信號 VIP:正端輸入信號 VON:負端輸出信號 VOP:正端輸出信號
在閱讀了下文實施方式以及附隨圖式時，能夠最佳地理解本揭露的多種態樣。應注意到，根據本領域的標準作業習慣，圖中的各種特徵並未依比例繪製。事實上，為了能夠清楚地進行描述，可能會刻意地放大或縮小某些特徵的尺寸。 圖1A為本申請第一實施例的電路操作在採樣階段的示意圖。 圖1B為本申請第一實施例的電路操作在电荷再分配階段的示意圖。 圖2為本申請第二實施例的電路的示意圖。 圖3A為本申請第三實施例的電路操作在採樣階段的示意圖。 圖3B為本申請第三實施例的電路操作在电荷再分配階段的示意圖。 圖4為本申請第四實施例的電路的示意圖。 圖5為本申請第五實施例的電路的示意圖。
102:正端電容陣列
104:負端電容陣列
106:控制電路
300:電路
Cn1~Cnn:電容
Cp1~Cpn:電容
NMn:負端N型電晶體
NMp:正端N型電晶體
PMn:負端P型電晶體
PMp:正端P型電晶體
S1:控制信號
swn1~swnn:開關
swnvi、swns1:開關
swp1~swpn:開關
swpvi、swps1:開關
V1、V2、V3、V4:參考電壓
VCMR:目標共模電壓
VIN:負端輸入信號
VIP:正端輸入信號
VON:負端輸出信號
VOP:正端輸出信號

Claims (10)

  1. 一種電路，包含：正端P型晶體管；負端P型晶體管；正端N型晶體管，其中該正端P型晶體管和該正端N型晶體管疊接於第一參考電壓和第二參考電壓之間，該正端N型晶體管的汲極耦接該正端P型晶體管的汲極並輸出正端輸出信號；負端N型晶體管，其中該負端P型晶體管和該負端N型晶體管疊接於該第一參考電壓和該第二參考電壓之間，該負端N型晶體管的汲極耦接該負端P型晶體管的汲極並輸出負端輸出信號；第一正端電容，該第一正端電容的頂板耦接該正端N型晶體管的閘極；第一負端電容，該第一負端電容的頂板耦接該負端N型晶體管的閘極；及第一控制電路，用來接收目標共模電壓、該正端輸出信號及該負端輸出信號，其中該目標共模電壓為介於該第一參考電壓與該第二參考電壓之間的定值，且該第一控制電路還依據該正端輸出信號及該負端輸出信號來得到該正端輸出信號與該負端輸出信號的共模電壓，並比較該共模電壓及該目標共模電壓以產生第一控制信號，其中該第一控制信號選擇性地被耦接到該第一正端電容之該頂板以及該第一負端電容之該頂板，以使該共模電壓維持在該目標共模電壓； 其中該電路的正端輸入信號選擇性地耦接該第一正端電容的底板，及該電路的負端輸入信號選擇性地耦接該第一負端電容的底板。
  2. 如請求項1的電路，其中該第一正端電容之該頂板還耦接該正端P型晶體管的閘極，以及該第一負端電容之該頂板還耦接該負端P型晶體管的閘極。
  3. 如請求項1的電路，其中該第一正端電容之該底板及該第一負端電容之該底板還選擇性地耦接第三參考電壓或第四參考電壓。
  4. 如請求項3的電路，另包含：第二正端電容，與該第一正端電容構成第一正端電容陣列，其中該第二正端電容的頂板耦接該第一正端電容之該頂板，該第二正端電容的底板選擇性地耦接該正端輸入信號、該第三參考電壓或該第四參考電壓；及第二負端電容，與該第一負端電容構成第一負端電容陣列，其中該第二負端電容的頂板耦接該第一負端電容之該頂板，該第二負端電容的底板選擇性地耦接該負端輸入信號、該第三參考電壓或該第四參考電壓。
  5. 如請求項4的電路，還包括：比較器，用來依據該正端輸出信號及該負端輸出信號產生比較結果；以及 SAR ADC控制器，用來依據該比較結果控制該第一正端電容陣列和該第一控制信號、該正端輸入信號、該第三參考電壓及該第四參考電壓的耦接關係，以及控制該第二正端電容陣列和該第一控制信號、該負端輸入信號、該第三參考電壓及該第四參考電壓的耦接關係。
  6. 如請求項4的電路，另包含：第二正端電容陣列，耦接該正端P型晶體管的閘極，該第二正端電容陣列選擇性地耦接第二控制信號、該正端輸入信號、該第三參考電壓及該第四參考電壓；及第二負端電容陣列，耦接該負端P型晶體管的閘極，該第二負端電容陣列選擇性地耦接第二控制信號、該負端輸入信號、該第三參考電壓及該第四參考電壓。
  7. 一種電路，包含：正端P型晶體管；負端P型晶體管；正端N型晶體管，其中該正端P型晶體管和該正端N型晶體管疊接於第一參考電壓和第二參考電壓之間，該正端N型晶體管的汲極耦接該正端P型晶體管的汲極並輸出正端輸出信號；負端N型晶體管，其中該負端P型晶體管和該負端N型晶體管疊接於該第一參考電壓和該第二參考電壓之間，該負端N型晶體管的汲極耦接該負端P型晶體管的汲極並輸出負端輸出信號； 第一正端電容，該第一正端電容的頂板耦接該正端N型晶體管的閘極；第一負端電容，該第一負端電容的頂板耦接該負端N型晶體管的閘極；及第一控制電路，用來接收目標共模電壓、該正端輸出信號及該負端輸出信號，其中該目標共模電壓為介於該第一參考電壓與該第二參考電壓之間的定值，且該第一控制電路還依據該正端輸出信號及該負端輸出信號來得到該正端輸出信號與該負端輸出信號的共模電壓，並比較該共模電壓及該目標共模電壓以產生第一控制信號至該第一正端電容之該底板以及該第一負端電容之該底板，以使該共模電壓維持在該目標共模電壓；其中該電路的正端輸入信號選擇性地耦接該第一正端電容的頂板，及該電路的負端輸入信號選擇性地耦接該第一負端電容的頂板。
  8. 如請求項7的電路，其中該第一正端電容之該頂板還耦接該正端P型晶體管的閘極，以及該第一負端電容之該頂板還耦接該負端P型晶體管的閘極。
  9. 如請求項7的電路，其中該第一正端電容之該底板及該第一負端電容之該底板選擇性地耦接該第一控制信號、第三參考電壓或第四參考電壓。
  10. 如請求項9的電路，另包含：第二正端電容，與該第一正端電容構成第一正端電容陣列，其中 該第二正端電容的頂板耦接該第一正端電容之該頂板，該第二正端電容的底板選擇性地耦接該第一控制信號、該第三參考電壓或該第四參考電壓；及第二負端電容，與該第一負端電容構成第一負端電容陣列，其中該第二負端電容的頂板耦接該第一負端電容之該頂板，該第二負端電容的底板選擇性地耦接該第一控制信號、該第三參考電壓或該第四參考電壓。
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