CN203377849U - 高速失调补偿动态比较器 - Google Patents

Abstract

本实用新型涉及一种高速失调补偿动态比较器，所述高速失调补偿动态比较器，包括用于对待转换信号及参考电压信号进行采样的共模不敏感开关采样网络，共模不敏感开关采样网络的输出端与锁存比较器的输入端连接，以将输出的差分信号输入至锁存比较器内；锁存比较器的输出端通过失调补偿环路反馈连接到所述锁存比较器的输入端，失调补偿环路将补偿电压反馈到锁存比较器，以消除锁存比较器的失调。本实用新型在参考电压判定点附近通过失调补偿环路作用交叉输出0、1电平，一方面均衡噪声，另一方面消除因工艺制造不匹配带来的失调误差对比较器量化的影响，结构简单紧凑，量化速度快，精度高，适应范围广，安全可靠。

Description

高速失调补偿动态比较器

技术领域

本实用新型涉及一种比较器电路，尤其是一种高速失调补偿动态比较器，具体地说是一种运用于高速高精度流水线模数转换器的高速失调补偿动态比较器，属于比较器电路的技术领域。

背景技术

随着数字信号处理技术的不断发展，电子系统的数字化和集成化是必然趋势。然而现实中的信号大都是连续变化的模拟量，需经过模数转换（Analog toDigital Converter，ADC）变成数字信号方可输入到数字系统中进行处理和控制，因而模数转换器在未来的数字系统设计中是不可或缺的组成部分。在宽带通信、数字高清电视和雷达等应用领域，系统要求模数转换器同时具有非常高的采样速率和分辨率。这些应用领域的便携式终端产品对于模数转换器的要求不仅要高采样速率和高分辨率，其功耗还应该最小化。

目前，能够同时实现高采样速率和高分辨率的模数转换器结构为流水线结构模数转换器。流水线结构是一种多级的转换结构，每一级使用低精度的基本结构的模数转换器，输入信号经过逐级的处理，最后由每级的结果组合生成高精度的输出。流水线结构模数转换器的基本思想就是把总体上要求的转换精度平均分配到每一级，每一级的转换结果合并在一起可以得到最终的转换结果。由于流水线结构模数转换器可以在速度、功耗和芯片面积上实现最好的折中，因此在实现较高精度的模数转换时仍然能保持较高的速度和较低的功耗。

流水线这种多级结构是由每级进行量化输出、输入信号（或前级余量输出）与本级子DAC（Digital to Analog Converter）量化值作差得余量值和对余量值进行放大的步骤来完成，这就决定了每级子ADC的误差对最终量化输出的影响逐级递减的特性，因此对于高速高精度的流水线模数转换器而言，第一级的性能要求随着精度的增加而越来越高，所以学术界提出了各种方法来降低每一子ADC的误差（尤其是第一级），如①、电阻网络随机抖动技术：在产生比较器参考比较电压的电阻网络中引入随机分量，使得每个比较器的参考电压由原来的+REF/-REF变为+REF+ΔV和-REF-ΔV（这里的ΔV可以是负值）。通过合理的设置ΔV的值使得由此引入的判别误差可以通过子ADC的冗余位叠加而消除，而不需要额外的数字电路来进行抵消；②、子DAC随机抖动技术的原理是在子DAC输出的模拟余量信号Vres上叠加了一个随机的ΔV，然后Vres+ΔV一起经过放大器放大后输出给后级的子ADC级进行处理。然后通过在数字电路中减去相应的数字码来还原正确的数字输出；③、消除各级比较器的输入失调电压，避免量化误码。

在模数转换器的各子级流水线电路中均会使用大量的高速动态比较器电路，高速动态比较器的量化速度和精度对流水线模数转换器的速度和精度有直接影响。因此，为保证模数转换器中比较器的量化速度和精度，有必要提供一种能补偿失调的高速动态比较器电路。

发明内容

本实用新型的目的是克服现有技术中存在的不足，提供一种高速失调补偿动态比较器，其结构简单紧凑，量化速度快，精度高，适应范围广，安全可靠。

按照本实用新型提供的技术方案，所述高速失调补偿动态比较器，包括用于对待转换信号及参考电压信号进行采样的共模不敏感开关采样网络，共模不敏感开关采样网络的输出端与锁存比较器的输入端连接，以将输出的差分信号输入至锁存比较器内；锁存比较器的输出端通过失调补偿环路反馈连接到所述锁存比较器的输入端，失调补偿环路将补偿电压反馈到锁存比较器，以消除锁存比较器的失调。

所述锁存比较器包括前置差分运算放大器、交叉锁存比较器及输出驱动电路，前置差分运算放大器的输出端与交叉锁存比较器的输入端连接，交叉锁存比较器的差分输出端连接到输出驱动电路。

所述前置差分运算放大器包括第一MOS管、第二MOS管、第三MOS管、第四MOS管及第五MOS管；第一MOS管的栅极端与共模不敏感开关采样网络的第一差分输出端连接，第二MOS管的栅极端与共模不敏感开关采样网络的第二差分输出端连接；第一MOS管的源极端及第二MOS管的源极端与第五MOS管的漏极端连接，第五MOS管的源极端接地，第五MOS管的栅极端与偏置电源V_bias连接；第一MOS管的漏极端与第三MOS管的漏极端及第三MOS管的栅极端连接，并形成第一负差分输出端，第三MOS管的源极端接电源VC；第二MOS管的漏极端与第四MOS管的栅极端连接，并形成第一正差分输出端，第四MOS管的源极端连接电源VC；第一负差分输出端、第一正差分输出端与交叉锁存比较器的输入端连接。

所述交叉锁存比较器包括第六MOS管、第七MOS管、第八MOS管、第九MOS管及第十MOS管；第六MOS管的栅极端与第一负差分输出端连接，第七MOS管的栅极端与第一正差分输出端连接，第六MOS管的源极端及第七MOS管的源极端与电源VC连接；第六MOS管的漏极端与第八MOS管的漏极端、第九MOS管的栅极端及第十MOS管的漏极端连接，并形成第二正差分输出端；第七MOS管的漏极端与第八MOS管的栅极端、第九MOS管的漏极端及第十MOS管的源极端连接，第十MOS管的栅极端与时钟信号Φ_reset连接。

所述输出驱动电路包括第一与非门、第一非门、第二与非门及第二非门，第一与非门的第一输入端与第二正差分输出端连接，第一与非门的第二输出端与时钟信号S_clk连接，第一与非门的输出端与第一非门的输入端连接，第二与非门的第一输入端与第二负差分输出端连接，第二与非门的第二输入端与时钟信号S_clk连接，第二与非门与第二非门的输入端连接。

所述失调补偿环路包括第三与非门，第三与非门的输出端与失调补偿调控信号产生器的控制端连接，失调补偿调控信号产生器的输出端与电荷泵传输门的一端连接，电荷泵传输门的另一端与补偿差分运算放大器连接。

所述失调补偿环路包括第三与非门，第三与非门的输出端与失调补偿调控信号产生器的控制端连接，失调补偿调控信号产生器的输出端与电荷泵传输门的一端连接，电荷泵传输门的另一端与补偿差分运算放大器连接。

所述失调补偿调控信号产生器包括第一产生器模块、第二产生器模块、第三产生器模块及第四产生器模块；第一产生器模块包括第一时钟反相器、第二时钟反相器及第三时钟反相器；第一时钟反相器的P控制端及第二时钟反相器的N控制端均与第三与非门的输出端连接；第一时钟反相器的输入端与时钟信号Φ_reset连接，第二时钟反相器的输入端与时钟信号_Φ_reset连接，第一时钟反相器的输出端及第二时钟反相器的输出端与第三时钟反相器的输入端连接，第三时钟反相器输出端分别连接第一时钟反相器的N控制端及第二时钟反相器的P控制端；第三时钟反相器的P控制端接地，第三时钟反相器的N控制端接电源VC；

所述第二产生器模块包括第四时钟反相器、第五时钟反相器及第六时钟反相器，所述第四时钟反相器的输入端与时钟信号_Φ_reset连接，第四时钟反相器的P控制端及第五时钟反相器的N控制端与第三时钟反相器的输出端连接，第五时钟反相器的输入端与时钟信号Φ_reset连接，第四时钟反相器的输出端及第五时钟反相器的输出端均与第六时钟反相器的输入端连接，第六时钟反相器的输出端与第四时钟反相器的N控制端及第五时钟反相器的P控制端连接；第六时钟反相器的P控制端接地，第六时钟反相器的N控制端接电源VC；

第三产生器模块包括第七时钟反相器、第八时钟反相器及第九时钟反相器，第七时钟反相器的输入端与时钟信号S_clk连接，第七时钟反相器的P控制端及第八时钟反相器的N控制端与第六时钟反相器的输出端连接，第八时钟反相器的输出端与时钟信号_S_clk连接，第七时钟反相器的输出端及第八时钟反相器的输出端与第九时钟反相器的输入端连接，第九时钟反相器的输出端与第七时钟反相器的N控制端及第八时钟反相器的P控制端连接；第九时钟反相器的P控制端接地，第九时钟反相器的N控制端接电源VC；

第四产生器模块包括第十时钟反相器、第十一时钟反相器及第十二时钟反相器，第十时钟反相器的输入端与时钟信号_S_clk连接，第十时钟反相器的P控制端及第十一时钟反相器的N控制端与第九时钟反相器的输出端连接，第十一时钟反相器的输入端与时钟信号S_clk连接，第十时钟反相器的输出端及第十一时钟反相器）的输出端均与第十二时钟反相器的输入端连接，第十二时钟反相器的输出端与第十时钟反相器的N控制端及第十一时钟反相器的P控制端连接；第十二时钟反相器的P控制端接地，第十二时钟反相器的N控制端接电源VC。

所述补偿差分运算放大器包括第十一MOS管、第十二MOS管及第十三MOS管；第十二MOS管的栅极端与电荷泵的传输门连接，第十三MOS管的栅极端接共模信号Vcm，第十二MOS管的源极端及第十三MOS管的源极端与第十一MOS管的漏极端连接，第十一MOS管的源极端接地，第十一MOS管的栅极端与偏置电压Vbias连接，第十二MOS管的漏极端与第一负差分输出端连接，第十三MOS管的漏极端与第一正差分输出端连接。

本实用新型的优点：采用共模不敏感开关采样网络、锁存比较器和失调补偿环路；在参考电压判定点附近通过失调补偿环路作用交叉输出0、1电平，一方面均衡噪声，另一方面消除因工艺制造不匹配带来的失调误差对比较器量化的影响，结构简单紧凑，量化速度快，精度高，适应范围广，安全可靠。

附图说明

图1为本实用新型高速失调补偿动态比较器电路结构框图。

图2为本实用新型共模不敏感开关采样电路原理图。

图3为本实用新型锁存比较器电路原理图。

图4为本实用新型失调补偿环路电路原理图。

图5为本实用新型的失调补偿调控信号产生器电路原理图。

图6为本实用新型的失调补偿环路电路的工作时序图。

图7为本实用新型的高速失调补偿动态比较器在125MHz时钟频率，V_ip-V_in=62.4μV条件下的仿真波形。

具体实施方式

下面结合具体附图和实施例对本实用新型作进一步说明。

如图1所示，为本实用新型高速失调补偿动态比较器电路结构框图。所述高速失调补偿动态比较器000包括共模不敏感开关采样网络100、锁存比较器电路110及失调补偿环路120。共模不敏感开关采样网络100对第一输入信号V_ip、第二输入信号V_in、第一参考电压V_refp及第二参考电压V_refn进行采样处理，得到第一差分信号Vi+、第二差分信号Vi-，然后经锁存比较器110量化出数字码D和数字码D_n，失调补偿环路120在共模不敏感开关采样网络100采样期间检测锁存比较器110的输出失调电压，调整第一补偿电压Vc+、第二补偿电压Vc-，并在共模不敏感开关采样网络100保持期间反馈回锁存比较器110，与两个差分输入信号共同作用比较器的量化输出。

具体地：待转换输入信号包括第一输入信号V_ip、第二输入信号V_in；同时，第一参考电压V_refp、第二参考电压V_refn接到共模不敏感开关采样网络100的输入端，共模不敏感开关采样网络100的输出连接到锁存比较器电路110的输入端，锁存比较器110连接到失调补偿环路120的输入端，失调补偿环路120的输出端连接到锁存比较器电路110的输入端，锁存比较器电路110的最终的量化输出端输出数字码D、数字码Dn。

图2为本实用新型共模不敏感开关采样网络100的电路原理图。共模不敏感开关采样网络100的基本结构为普通开关电容信号检测电路，时钟cp和时钟cp1为两相不交叠时钟。所述工模不敏感开关采样网络100包括第一开关24，第二开关25、第三开关26及第四开关27，第一开关24的一端与第一输入信号V_ip相连，第一开关24的另一端与第一电容23p的顶极板22p连接，第三开关26的一端与第一参考电压V_refp连接，另一端与第一电容23p的顶极板22p连接；第二开关25的一端与第二输入信号V_in连接，另一端与第二电容23n的顶极板22n连接，第四开关27的一端与第二参考电压V_refn连接，另一端与第二电容23n的顶极板22n连接。第一电容23p的底极板与第二电容23n的底极板间通过第一复位开关28、第二复位开关29连接，第一复位开关28与第二复位开关29串接，第一复位开关28与第二复位开关29连接部与电压V_set连接（V_set信号一般为共模信号，电压值为VC/2），第一复位开关28与第一电容23p相连的一端形成第一差分输出端Vi+，第二复位开关29与第二电容23n相连的一端形成第二差分输出端Vi-。本实用新型实施例中，第一开关24、第二开关25、第一复位开关28及第二复位开关29均受时钟信号cp1控制，第三开关26及第四开关27均受时钟信号cp控制。第一开关24、第二开关25、第三开关26、第四开关27、第一复位开关28及第二复位开关29可以采用普通MOS管或CMOS管实现。

本实用新型共模不敏感开关采样网络100的工作原理为：当时钟处于cp1相时，第一开关24对第一输入信号V_ip进行采样，第二开关25对第二输入信号V_in进行采样，第一输入信号V_ip与第二输入信号V_in被采样到采样第一电容23p和第二电容23n上；当时钟处于cp相时，存储在第一电容23p和第二电容23n之上的采样得到第一输入信号V_ip与第二输入信号V_in将会别被第一参考电压V_refp与第二参考电压V_refn迭加并作为第一差分输出端Vi+与第二差分输出端Vi-的输出，输出到后级的锁存比较器110中。

对于图2中电路，当时钟处于cp1相时：

Vi+＝Vi-＝V_set；

当时钟处于cp相时：

Vi+＝V_set-(V_ip-V_refp)；

Vi-＝V_set-(V_in-V_refn)；

V_d＝Vi+－Vi-＝V_refp-V_refn-(V_ip-V_in)；

其中，第一参考电压V_refp为电荷检测开关检测得到的正基准信号；第二参考电压V_refn为电荷检测开关检测得到的负基准信号；第一输入信号V_ip为电荷检测开关检测得到的待比较正输入信号；第二输入信号V_in为电荷检测开关检测得到的待比较负输入信号。

从上可以看出，本实用新型共模不敏感开关采样网络100的输出差分信号V_d大小为V_refp-V_refn-(V_ip-V_in)，与输入信号共模电平无关。同时锁存比较器110比较的电压量为输入差分信号的差值V_ip-V_in与基准信号的差值V_refp-V_refn。要实现对输入差分信号V_ip-V_in的量化比较，只需调整基准信号的差值V_refp-V_refn，便可以实现不同状态的比较结果。

如图3所示，为一种可以应用于本实用新型的锁存比较器电路原理图。所述锁存比较器110包括一个前置差分运算放大器31、一个交叉锁存比较器32和输出驱动电路33。前置差分运算放大器31的输出连接交叉锁存比较器32的输入端，交叉锁存比较器32的差分输出连接到输出驱动电路33得到最后比较结果。

其中，前置差分运算放大器31包括M1～M5共5个MOS管，第一MOS管M1、第二MOS管M2为NMOS差分输入对管，第三MOS管M3、第四MOS管M4采用有PMOS电流镜负载形式，第五MOS管M5为NMOS管，第五MOS管M5在偏置电压V_bias的偏置下构成电流源；具体地，所述前置差分运算放大器31包括第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4及第五MOS管M5；第一MOS管M1的栅极端与共模不敏感开关采样网络100的第一差分输出端Vi+连接，第二MOS管M2的栅极端与共模不敏感开关采样网络100的第二差分输出端Vi-连接；第一MOS管M1的源极端及第二MOS管M2的源极端与第五MOS管M5的漏极端连接，第五MOS管M5的源极端接地，第五MOS管M5的栅极端与偏置电源V_bias连接；第一MOS管M1的漏极端与第三MOS管M3的漏极端及第三MOS管M3的栅极端连接，并形成第一负差分输出端O1，第三MOS管M3的源极端接电源VC；第二MOS管M2的漏极端与第四MOS管M4的栅极端连接，并形成第一正差分输出端O2，第四MOS管M4的源极端连接电源VC；第一负差分输出端O1、第一正差分输出端O2与交叉锁存比较器32的输入端连接。本实用新型实施例中，电源VC为1.8V电压。

交叉锁存比较器32包括M6～M10共5个MOS管，第六MOS管M6、第七MOS管M7为PMOS输入对管，第八MOS管M8、第九MOS管M9为NMOS交叉负载管，第十MOS管M10为NMOS开关管321；具体地，所述交叉锁存比较器32包括第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9及第十MOS管M10；第六MOS管M6的栅极端与第一负差分输出端O1连接，第七MOS管M7的栅极端与第一正差分输出端O2连接，第六MOS管M6的源极端及第七MOS管M7的源极端与电源VC连接；第六MOS管M6的漏极端与第八MOS管M8的漏极端、第九MOS管M9的栅极端及第十MOS管M10的漏极端连接，并形成第二正差分输出端O3；第七MOS管M7的漏极端与第八MOS管M8的栅极端、第九MOS管M9的漏极端及第十MOS管M10的源极端连接，第十MOS管M10的栅极端与时钟信号Φ_reset连接。

所述输出驱动电路33包括第一与非门34、第一非门35、第二与非门36及第二非门37，第一与非门34的第一输入端与第二正差分输出端O3连接，第一与非门34的第二输出端与时钟信号S_clk连接，第一与非门34的输出端与第一非门35的输入端连接，第二与非门36的第一输入端与第二负差分输出端O4连接，第二与非门36的第二输入端与时钟信号S_clk连接，第二与非门36与第二非门37的输入端连接。第一与非门34及第二与非门36在时钟信号S_clk的作用下输出整个锁存比较器110的量化输出数字码D、数字码Dn。本实用新型实施例中：时钟信号Φ_reset为交叉所存比较器32的复位时钟信号，Φ_reset在高电平期间产生一个距离上升沿为t_d、脉宽为t_h的低脉冲；时钟信号S_clk跟时钟信号Φ_reset（高电平期间无低脉冲）相位相反。

本实用新型实施例中，前置差分运算放大器31将共模不敏感开关采样网络100输出的差分信号进行预放大，同时使“回踢”（kickback）效应最小化。前置差分运算放大器31的放大倍数一般小于10，因为高的增益会牺牲比较器的速度。交叉锁存比较器32利用正反馈原理对前置运算放大器31的输出信号进一步放大，使之变成全摆幅的数字信号。最后输出驱动电路33用于对交叉锁存比较器32的输出信号进行整形，使之成为真正的数字信号，同时在时钟信号Φ_reset为高电平时将所述锁存比较器110的输出复位为低电平以减小后续电路的功耗。

如图4所示，为一种可以应用于本实用新型的失调补偿环路电路原理图。该失调补偿环路包括用于脉冲检测的第三与非门41、失调补偿调控信号产生器42、电荷泵43和一个补偿差分运算放大器44。第三与非门41的输出端与失调补偿调控信号产生器42的控制端连接，失调补偿调控信号产生器42的输出端与电荷泵43传输门的一端连接，电荷泵43传输门的另一端与补偿差分运算放大器44连接。

交叉锁存比较器32的第二正差分输出端O3信号和时钟信号_S_clk作为第三与非门41的输入，第三与非门41的输出接到失调补偿调控信号产生器42的控制端，时钟信号Φ_reset、时钟信号_Φ_reset、时钟信号S_clk、时钟信号_S_clk接到失调补偿调控信号产生器42的输入端，失调补偿调控信号产生器42的输出接到电荷泵43的传输门的一端，传输门的另一端接第五电容C5的上级板，并接到补偿差分运算放大器44的第十一MOS管M11的栅极端，所述补偿差分运算放大器44包括第十一MOS管M11、第十二MOS管M12及第十三MOS管M13；第十二MOS管M12的栅极端与电荷泵43的传输门连接，第十二MOS管M12的源极端及第十三MOS管M13的源极端与第十一MOS管M11的漏极端连接，第十一MOS管M11的源极端接地，第十一MOS管M11的栅极端与偏置电压Vbias连接，第十二MOS管M12的漏极端与第一负差分输出端O1连接，第十三MOS管M13的漏极端与第一正差分输出端O2连接。第十三MOS管M13的栅极端接共模信号V_cm，V_cm可以与V_set信号一样，一般均为VC/2。本实用新型实施例中时钟信号Φ_reset与时钟信号_Φ_reset相位相反，时钟信号S_clk与时钟信号_S_clk相位相反。

具体地：第三与非门41在时钟信号_S_clk作用下检测交叉锁存比较器32的第二正差分输出端O3信号，生成脉冲信号T₀作为选通信号作用于失调补偿调控信号产生器42，选通四个时钟信号Φ_reset、时钟信号_Φ_reset、时钟信号S_clk、时钟信号_S_clk并产生用于补偿调控的充放电信号T₁，充放电信号T₁经传输门在时钟信号Φ_chag、时钟信号_Φ_chag作用下对电荷泵43的第五电容C5进行充、放电，产生的补偿电压V_comp和共模参考电压V_cm通过补偿差分运算放大器44对锁存比较器110进行失调补偿。

如图5所示，为一种可以应用于本实用新型的失调补偿调控信号产生器电路原理图，所述失调补偿调控信号产生器42包括第一产生器模块51、第二产生器模块52、第三产生器模块53及第四产生器模块54；第一产生器模块51包括第一时钟反相器511、第二时钟反相器512及第三时钟反相器513；第一时钟反相器511的P控制端及第二时钟反相器512的N控制端均与第三与非门41的输出端连接；第一时钟反相器511的输入端与时钟信号Φ_reset连接，第二时钟反相器512的输入端与时钟信号_Φ_reset连接，第一时钟反相器511的输出端及第二时钟反相器512的输出端与第三时钟反相器513的输入端连接，第三时钟反相器513输出端分别连接第一时钟反相器511的N控制端及第二时钟反相器512的P控制端；第三时钟反相器513的P控制端接地，第三时钟反相器513的N控制端接电源VC；

本实用新型实施例中，第一时钟反相器511、第二时钟反相器512及第三时钟反相器513均可采用常规的时钟反相器，第一时钟反相器511及第二时钟反相器512均需要时钟控制，第三时钟反相器513的P和N控制端分别接地和电源VC，可以用一个普通的反相器代替；第三时钟反相器513的输出端连接到第一时钟反相器511的N控制端及第二时钟反相器512的P控制端的连接状态未示出，通过对应的输出端对应表述；第二产生器模块52、第三产生器模块53及第四产生器模块54与第一产生器模块51的结构及连接均相同，下面不再赘述。

所述第二产生器模块52包括第四时钟反相器521、第五时钟反相器522及第六时钟反相器523，所述第四时钟反相器521的输入端与时钟信号_Φ_reset连接，第四时钟反相器521的P控制端及第五时钟反相器522的N控制端与第三时钟反相器513的输出端连接，第五时钟反相器522的输入端与时钟信号Φ_reset连接，第四时钟反相器521的输出端及第五时钟反相器522的输出端均与第六时钟反相器523的输入端连接，第六时钟反相器523的输出端与第四时钟反相器521的N控制端及第五时钟反相器522的P控制端连接；第六时钟反相器523的P控制端接地，第六时钟反相器523的N控制端接电源VC；

第三产生器模块53包括第七时钟反相器531、第八时钟反相器532及第九时钟反相器533，第七时钟反相器531的输入端与时钟信号S_clk连接，第七时钟反相器531的P控制端及第八时钟反相器532的N控制端与第六时钟反相器523的输出端连接，第八时钟反相器532的输出端与时钟信号_S_clk连接，第七时钟反相器531的输出端及第八时钟反相器532的输出端与第九时钟反相器533的输入端连接，第九时钟反相器533的输出端与第七时钟反相器531的N控制端及第八时钟反相器532的P控制端连接；第九时钟反相器533的P控制端接地，第九时钟反相器533的N控制端接电源VC；

第四产生器模块54包括第十时钟反相器541、第十一时钟反相器542及第十二时钟反相器543，第十时钟反相器541的输入端与时钟信号_S_clk连接，第十时钟反相器541的P控制端及第十一时钟反相器542的N控制端与第九时钟反相器533的输出端连接，第十一时钟反相器542的输入端与时钟信号S_clk连接，第十时钟反相器541的输出端及第十一时钟反相器542的输出端均与第十二时钟反相器543的输入端连接，第十二时钟反相器543的输出端与第十时钟反相器541的N控制端及第十一时钟反相器542的P控制端连接，第十二时钟反相器543的P控制端接地，第十二时钟反相器543的N控制端接电源VC。

具体地：第一产生器模块51在脉冲T₀的作用下选通时钟信号Φ_reset或时钟信号_Φ_reset信号传递到第三时钟反向器513的输出端E_{1_2}，第三时钟反相器的输出端E_{1_2}信号又反馈作用于第一时钟反相器511和第二时钟反相器512的选通端，同T₀共同作用迅速进行自我调节，并持续其影响，如此通过第一产生器模块51、第二产生器模块52、第三产生器模块53、第四产生器模块54的级联最终生成可用于调控补偿电压V_comp的充放电信号T₁。

图6所示本实用新型的失调补偿环路电路120的工作时序图。首先，本实用新型提出的高速动态比较器中的交叉锁存比较器32的时钟信号Φ_reset是经过重新设计的，在整个比较器的采样阶段（交叉锁存比较器32为复位状态），时钟信号Φ_reset在高电平期间（T/2）产生一个距离上升沿为t_d、脉宽为t_h的低脉冲，其中t_d+t_h+t_r=T/2，且t_d和t_h根据实际流片可以进行修改。在这个低脉冲期间，前置运算放大器31的输入为共模状态，失调补偿环路120检测交叉锁存比较器32的第二正差分输出端O3信号，产生脉冲T₀，T₀的低脉冲作用于失调补偿调控信号产生器42产生T1，从而改变失调补偿电压V_comp；

其次，这是一个反馈环路，失调补偿电压V_comp、V_cm信号在采样阶段(S_a)经t_h阶段采样生成第二正差分输出端O3，第二正差分输出端O3又经时钟信号S_clk采样和失调补偿调控信号产生器42作用生成T₁，T₁决定下一采样阶段(S_b)对失调补偿电压V_comp信号的充放电，如此周而复始，失调补偿电压V_comp、V_cm差分电压在S_a、S_b、S_c阶段交替变化，直到S_d阶段，V_A1仍然大于V_A2，导致第二正差分输出端O3在t_h阶段连续为高，从而导致T₁在S_e阶段持续为低，最终V_comp信号放电至最低电平，开始新的交替变化的周期；

最后，失调补偿电压V_comp、V_cm在保持阶段(H_a、H_b、H_c等)补偿输入端失调信号，共同作用于比较器，此阶段的输入等效电压可以表示为：

V_d(p-n)=(Vi+-Vi-)+λ(V_comp-V_cm)

其中，λ是第十二MOS管M12、第十三MOS管M13、第十一MOS管M11相对于第一MOS管M1、第二MOS管M2、第五MOS管M5的宽长比比例(<1)，如需增大补偿强度，可以增大该比例因子。所以当输入信号在比较器的参考电压判定点附近时，即(Vi+-Vi-)≈0时，输入等效电压即由V_comp、V_cm决定，由图6的时序可知V_comp、V_cm信号使得比较器交叉输出0、1电平，均化了参考电压判定点，从而消除了输入失调电压给锁存比较器110带来的影响；当输入信号远离判定点时，因比例因子λ的存在，使得比较器不受反馈环路的影响，正常输出温度计码。

如图7所示，为本实用新型的高速低失调动态比较器在125MHz时钟频率，Vip-Vin=62.4μV条件下的仿真波形，可见，当差分输入信号在比较器的参考电压判定点附近时，失调补偿环路强制比较器量化交叉输出0、1电平，一方面均衡噪声，另一方面消除因工艺制造不匹配带来的失调误差对比较器量化的影响。

本实用新型包括共模不敏感开关采样网络100、锁存比较器110和失调补偿环路120；在参考电压判定点附近通过失调补偿环路作用交叉输出0、1电平，一方面均衡噪声，另一方面消除因工艺制造不匹配带来的失调误差对比较器量化的影响，结构简单紧凑，量化速度快，精度高，适应范围广，安全可靠。

Claims (9)

1.一种高速失调补偿动态比较器，其特征是：包括用于对待转换信号及参考电压信号进行采样的共模不敏感开关采样网络（100），共模不敏感开关采样网络（100）的输出端与锁存比较器（110）的输入端连接，以将输出的差分信号输入至锁存比较器（110）内；锁存比较器（110）的输出端通过失调补偿环路（120）反馈连接到所述锁存比较器（110）的输入端，失调补偿环路（120）将补偿电压反馈到锁存比较器（110），以消除锁存比较器（110）的失调。

2.根据权利要求1所述的高速失调补偿动态比较器，其特征是：所述锁存比较器（110）包括前置差分运算放大器（31）、交叉锁存比较器（32）及输出驱动电路（33），前置差分运算放大器（31）的输出端与交叉锁存比较器（32）的输入端连接，交叉锁存比较器（32）的差分输出端连接到输出驱动电路（33）。

3.根据权利要求2所述的高速失调补偿动态比较器，其特征是：所述前置差分运算放大器（31）包括第一MOS管（M1）、第二MOS管（M2）、第三MOS管（M3）、第四MOS管（M4）及第五MOS管（M5）；第一MOS管（M1）的栅极端与共模不敏感开关采样网络（100）的第一差分输出端连接，第二MOS管（M2）的栅极端与共模不敏感开关采样网络（100）的第二差分输出端连接；第一MOS管（M1）的源极端及第二MOS管（M2）的源极端与第五MOS管（M5）的漏极端连接，第五MOS管（M5）的源极端接地，第五MOS管（M5）的栅极端与偏置电源V_bias连接；第一MOS管（M1）的漏极端与第三MOS管（M3）的漏极端及第三MOS管（M3）的栅极端连接，并形成第一负差分输出端（O1），第三MOS管（M3）的源极端接电源VC；第二MOS管（M2）的漏极端与第四MOS管（M4）的栅极端连接，并形成第一正差分输出端（O2），第四MOS管（M4）的源极端连接电源VC；第一负差分输出端（O1）、第一正差分输出端（O2）与交叉锁存比较器（32）的输入端连接。

4.根据权利要求3所述的高速失调补偿动态比较器，其特征是：所述交叉锁存比较器（32）包括第六MOS管（M6）、第七MOS管（M7）、第八MOS管（M8）、第九MOS管（M9）及第十MOS管（M10）；第六MOS管（M6）的栅极端与第一负差分输出端（O1）连接，第七MOS管（M7）的栅极端与第一正差分输出端（O2）连接，第六MOS管（M6）的源极端及第七MOS管（M7）的源极端与电源VC连接；第六MOS管（M6）的漏极端与第八MOS管（M8）的漏极端、第九MOS管（M9）的栅极端及第十MOS管（M10）的漏极端连接，并形成第二正差分输出端（O3）；第七MOS管（M7）的漏极端与第八MOS管（M8）的栅极端、第九MOS管（M9）的漏极端及第十MOS管（M10）的源极端连接，第十MOS管（M10）的栅极端与时钟信号Φ_reset连接。

5.根据权利要求4所述的高速失调补偿动态比较器，其特征是：所述输出驱动电路（33）包括第一与非门（34）、第一非门（35）、第二与非门（36）及第二非门（37），第一与非门（34）的第一输入端与第二正差分输出端（O3）连接，第一与非门（34）的第二输出端与时钟信号S_clk连接，第一与非门（34）的输出端与第一非门（35）的输入端连接，第二与非门（36）的第一输入端与第二负差分输出端（O4）连接，第二与非门（36）的第二输入端与时钟信号S_clk连接，第二与非门（36）与第二非门（37）的输入端连接。

6.根据权利要求1所述的高速失调补偿动态比较器，其特征是：所述失调补偿环路（120）包括第三与非门（41），第三与非门（41）的输出端与失调补偿调控信号产生器（42）的控制端连接，失调补偿调控信号产生器（42）的输出端与电荷泵（43）传输门的一端连接，电荷泵（43）传输门的另一端与补偿差分运算放大器（44）连接。

7.根据权利要求3所述的高速失调补偿动态比较器，其特征是：所述失调补偿环路（120）包括第三与非门（41），第三与非门（41）的输出端与失调补偿调控信号产生器（42）的控制端连接，失调补偿调控信号产生器（42）的输出端与电荷泵（43）传输门的一端连接，电荷泵（43）传输门的另一端与补偿差分运算放大器（44）连接。

8.根据权利要求6所述的高速失调补偿动态比较器，其特征是：所述失调补偿调控信号产生器（42）包括第一产生器模块（51）、第二产生器模块（52）、第三产生器模块（53）及第四产生器模块（54）；第一产生器模块（51）包括第一时钟反相器（511）、第二时钟反相器（512）及第三时钟反相器（513）；第一时钟反相器（511）的P控制端及第二时钟反相器（512）的N控制端均与第三与非门（41）的输出端连接；第一时钟反相器（511）的输入端与时钟信号Φ_reset连接，第二时钟反相器（512）的输入端与时钟信号_Φ_reset连接，第一时钟反相器（511）的输出端及第二时钟反相器（512）的输出端与第三时钟反相器（513）的输入端连接，第三时钟反相器（513）输出端分别连接第一时钟反相器（511）的N控制端及第二时钟反相器（512）的P控制端；第三时钟反相器（513）的P控制端接地，第三时钟反相器（513）的N控制端接电源VC；

所述第二产生器模块（52）包括第四时钟反相器（521）、第五时钟反相器（522）及第六时钟反相器（523），所述第四时钟反相器（521）的输入端与时钟信号_Φ_reset连接，第四时钟反相器（521）的P控制端及第五时钟反相器（522）的N控制端与第三时钟反相器（513）的输出端连接，第五时钟反相器（522）的输入端与时钟信号Φ_reset连接，第四时钟反相器（521）的输出端及第五时钟反相器（522）的输出端均与第六时钟反相器（523）的输入端连接，第六时钟反相器（523）的输出端与第四时钟反相器（521）的N控制端及第五时钟反相器（522）的P控制端连接；第六时钟反相器（523）的P控制端接地，第六时钟反相器（523）的N控制端接电源VC；

第三产生器模块（53）包括第七时钟反相器（531）、第八时钟反相器（532）及第九时钟反相器（533），第七时钟反相器（531）的输入端与时钟信号S_clk连接，第七时钟反相器（531）的P控制端及第八时钟反相器（532）的N控制端与第六时钟反相器（523）的输出端连接，第八时钟反相器（532）的输出端与时钟信号_S_clk连接，第七时钟反相器（531）的输出端及第八时钟反相器（532）的输出端与第九时钟反相器（533）的输入端连接，第九时钟反相器（533）的输出端与第七时钟反相器（531）的N控制端及第八时钟反相器（532）的P控制端连接；第九时钟反相器（533）的P控制端接地，第九时钟反相器（533）的N控制端接电源VC；

第四产生器模块（54）包括第十时钟反相器（541）、第十一时钟反相器（542）及第十二时钟反相器（543），第十时钟反相器（541）的输入端与时钟信号_S_clk连接，第十时钟反相器（541）的P控制端及第十一时钟反相器（542）的N控制端与第九时钟反相器（533）的输出端连接，第十一时钟反相器（542）的输入端与时钟信号S_clk连接，第十时钟反相器（541）的输出端及第十一时钟反相器（542）的输出端均与第十二时钟反相器（543）的输入端连接，第十二时钟反相器（543）的输出端与第十时钟反相器（541）的N控制端及第十一时钟反相器（542）的P控制端连接；第十二时钟反相器（543）的P控制端接地，第十二时钟反相器（543）的N控制端接电源VC。

9.根据权利要求7所述的高速失调补偿动态比较器，其特征是：所述补偿差分运算放大器（44）包括第十一MOS管（M11）、第十二MOS管（M12）及第十三MOS管（M13）；第十二MOS管（M12）的栅极端与电荷泵（43）的传输门连接，第十三MOS管（M13）的栅极端接共模信号Vcm，第十二MOS管（M12）的源极端及第十三MOS管（M13）的源极端与第十一MOS管（M11）的漏极端连接，第十一MOS管（M11）的源极端接地，第十一MOS管（M11）的栅极端与偏置电压Vbias连接，第十二MOS管（M12）的漏极端与第一负差分输出端（O1）连接，第十三MOS管（M13）的漏极端与第一正差分输出端（O2）连接。

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