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TWI840566B - 半導體結構及其形成方法 - Google Patents

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TWI840566B
TWI840566B TW109118715A TW109118715A TWI840566B TW I840566 B TWI840566 B TW I840566B TW 109118715 A TW109118715 A TW 109118715A TW 109118715 A TW109118715 A TW 109118715A TW I840566 B TWI840566 B TW I840566B
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etching
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江國誠
潘冠廷
林志昌
朱熙甯
王志豪
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例提供一種具有金屬閘極的半導體結構的形成方法。半導體結構係先於半導體基板之上製造鰭片，再形成源極與汲極凹口。接著，可於源極與汲極凹口之中沉積源極與汲極區。閘極結構可沉積於鰭片之間的區域之中。閘極結構包括介電與金屬層。在鰭片之間的區域中，絕緣層隔離了閘極結構以及源極與汲極區。

Description

半導體結構及其形成方法
本發明實施例是關於一種半導體結構及其形成方法，特別是關於一種鰭狀場效電晶體及其形成方法。
半導體產業的其中一個目標是持續縮小個別場效電晶體的尺寸並增加其速度。為了達到這些目標，而發展出鰭狀場效電晶體(fin field-effect transistor,FinFET)。鰭狀場效電晶體是基於傳統金屬氧化物半導體場效電晶體(metal-oxide-semiconductor FET,MOSFET)的變化，且其包括形成於矽或絕緣體上覆矽(silicon-on insulator,SOI)基板上非平面的雙閘極電晶體。鰭狀場效電晶體與金屬氧化物半導體場效電晶體的區別在於其具有位於基板之上的薄矽「鰭片」反轉通道(inversion channel)，使閘極得以與鰭片的左側與右側接觸。
電晶體進一步的微型化在鰭狀場效電晶體的製造與設計中存在著各種挑戰。例如，製造鰭狀場效電晶體時，可使用金屬閘極取代典型的多晶矽閘極電極，以改善裝置性能。形成金屬閘極結構的其中一種製程稱為取代閘極(replacement-gate)或閘極後製(gate-last)製程，其中最後才製造最終的閘極結構，如此可減少後續製程的數量，包括形成閘極後進行的高溫處理。然而，執行這樣的製程有著許多的挑戰，特別是對於微縮化的裝置部件與複雜的表面形貌(topology)。其中一個挑戰是於緊密相隔的鰭片之間形成金屬閘極結構。
本發明實施例提供一種半導體結構的形成方法，半導體結構包括半導體基板，其包括被鰭片凹蝕區分離的鰭片，方法包括：利用一第一材料填充該鰭片凹蝕區，以形成一填充半導體結構；於填充半導體結構的第一部份之上形成頂層；從填充半導體結構的第二部份蝕刻出源極凹蝕區與汲極凹蝕區；從源極與汲極凹蝕區所露出之第一部分的前側與後側側壁橫向地蝕刻一部份的第一材料，以形成前側與後側側壁溝槽；沉積第二材料至前側與後側側壁溝槽之中；於源極凹蝕區中形成源極區，且於汲極凹蝕區中形成汲極區；移除頂層，以露該第一部分的頂表面；移除第一材料，且部分地重新露出鰭片凹蝕區；沉積閘極介電層，其順應於部分地重新露出的鰭片凹蝕區之表面；以及沉積導電材料至鰭片凹蝕區的剩餘部分之中。
本發明實施例亦提供一種半導體結構的形成方法，半導體結構包括半導體基板，其包括被鰭片凹蝕區分離的鰭片，方法包括：沉積第一填充材料，以對鰭片凹蝕區的表面形成順應層；沉積第二填充材料，以形成填充半導體結構；於填充半導體結構的第一部分之上形成頂層；從填充半導體結構的第二部分蝕刻出源極凹蝕區與汲極凹蝕區；從源極與汲極凹蝕區所露出之第一部分的前側與後側側壁橫向地蝕刻一部份的第一填充材料，以形成前側與後側側壁溝槽；沉積第二材料至前側與後側側壁溝槽之中；於源極凹蝕區中形成源極區，且於汲極凹蝕區中形成汲極區；移除頂層，以露出第一部分的頂表面；移除第一與第二填充材料，且部分地重新露出鰭片凹蝕區；沉積閘極介電層，其順應於部分地重新露出的鰭片凹蝕區之表面；以及沉積導電材料至鰭片凹蝕區的剩餘部分之中。
本發明實施例亦提供一種半導體結構，用於形成鰭狀場效電晶體 裝置，半導體結構包括：鰭片區，從半導體基板延伸出，鰭片區包括至少一對鰭片，其中此對鰭片被第一材料所填充的填充區分離，第一材料與用於形成至少一對鰭片的材料相比具有較高的蝕刻速率，第一材料係磊晶成長以形成填充區，鰭片區包括第一組表面與第二組表面；以及源極區與汲極區，源極區鄰近於鰭片區的第一組表面，且汲極區鄰近於鰭片區的第二組表面。
100,500:半導體結構
101:埋入式絕緣層
102:基板
103,103G,103H:鰭片
104:隔離區
106:閘極介電層
108:閘極結構
110A:源極區
110B:汲極區
134:鰭片凹蝕區
140:前側
142:後側
144:頂部部分
202:鰭片節距
204,210:高度
206,730,810,910:寬度
221:遮罩
221A,221B:膜層
300,600,700,800,900,1100,1900:結構
310A,310B,501,901A,901B,1802:絕緣層
400:填充半導體結構
401,503,801:填充區
403,1601,1607:頂表面
411,412:填充材料
601:頂層
603,605,607:次層
701:鰭片區
710A:源極凹蝕區
710B:汲極凹蝕區
720:深度
802,830,1011,1027,1028B,1711:區域
805:剖面平面
807,807A,807B:表面
825A:前側溝槽
825B:後側溝槽
908A、908B:絕緣區
911A,911B,911C:介電次層
918,919:介電層
1010,1040:凹蝕區
1015:溝槽
1017:絕緣間隔層
1101,1101A,1101B:源極/汲極區
1103:刻面
1201,1901,1902:層間介電層
1203:襯層
1221,1235:空隙
1250:平面
1420:凹口
1602:側壁表面
1701,1702:界面次層
1703:阻障次層
1704:金屬層
1801:頂導電層
1904:間隔物層
2000:製程
2001,2002,2003,2004,2005,2006,2007,2008,2009,2010,2011,2012,2013,2014:步驟
2110:裝置設計系統
2112:裝置設計
2114:裝置製造系統
2116:裝置
2120:電路設計系統
2122:電路設計
2124:電路製造系統
2126:電路
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。
第1A圖是與各種例示性實施例一致，可用於形成鰭狀場效電晶體裝置的例示性半導體結構的三維示意圖。
第1B圖是與各種例示性實施例一致，可用於形成鰭狀場效電晶體裝置的例示性半導體結構的上視圖。
第2A-2C、6B、7C、8C、9C-9F、10A-10D、11C-11E、13A-13B、14A-14B、15A-15B、16-18圖是與各種例示性實施例一致，半導體結構形成步驟時的中間結構的剖面圖。
第3A-3B、4A-4B、5A-5B、6A、7A-7B、8A-8B、8D-8E、9A-9B、11A-11B、12A-12C、19圖是與各種例示性實施例一致，半導體結構形成步驟時的中間結構的透視圖。
第20圖是與各種例示性實施例一致的製程流程圖。
第21圖是與各種例示性實施例一致的製造過程的例示性流程圖。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在......下方」、「在......之下」、「下方的」、「在......上方」、「在......之上」、「上方的」等類似用詞，是為了便於描述圖式中一個(些)部件或特徵與另一個(些)部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
當比較半導體結構中兩區域之間的距離，且半導體結構橫向與垂直延伸一特徵長度、寬度及高度時，如本文所使用的，除非另外指明，「在......附近(in proximity)」、「接近(close to)」、「緊鄰的(proximate)」等用詞指的是上述區域最多為特徵長度、特徵寬度或特徵高度的百分之十。用詞「特徵長度」為半導體結構的最大長度方向尺寸，用詞「特徵寬度」為半導體結構的最大寬度方向尺寸，且用詞「特徵高度」為半導體結構的最大高度方向尺寸。當比較半導體結構中的多個區域時，「在......附近」、「接近」、「緊鄰的」等用詞也可指的是鄰近的多個區域(例如，與另一區域接觸的多個區域，或與另一區域隔離的多個區域)。如本文所使用的，除非另外指明，用詞「遠離的(remote)」指的是彼此不相鄰的區域。
如本文所使用的，除非另外指明，膜層的「厚度」一詞指的是在膜層各處所量測到的最小厚度，膜層可包括可變厚度。
當比較兩數值，且第一數值多於第二數值時，如本文所使用的，除非另外指明，「多於」、「高於」、「大於」、「在......之上」等用詞指的是第一數值至少比第二數值多百分之一。同樣地，當比較兩數值，且第一數值少於第二數值時，除非另外指明，「少於」、「低於」、「小於」等用詞指的是第一數值至少比第二數值少百分之一。當比較兩數值時，如本文所使用的，除非另外指明，「相當的」、「相似的」等用詞指的是一數值在另一數值的百分之十到百分之一千的範圍內。
再者，如本文所使用的，除非另外指明，用詞「組(set)」指的是一或多個(亦即，至少一個)，且片語「任何解決方法」指的是任何目前已知或後來所發展的解決方法。再者，當比較第一組數值與第二組數值時，如本文所使用的，除非另外指明，用詞「實質上相同」指的是第一組數值中的數值與第二組數值中的數值最多有百分之十的差異。再者，當比較形成區域的材料時，用詞「實質上相同」指的是除了用於形成區域的製造技術所導致的非預期變化之外，區域中的材料相同。
再者，當比較兩表面時，如本文所使用的，除非另外指明，「平行」一詞指的是平均而言，兩表面具有彼此平行的配向，其中「平均而言」指的是第一法線與第二法線可為共線的，但與完全共線最多差10度，第一法線係垂直指向第一表面的任意點，且第二法線係垂直指向第二表面的任意點。當比較兩表面時，如本文所使用的，除非另外指明，「非平行」一詞指的是表面並不如上述定義而平行。
各種實施例一般是關於半導體裝置，且特別是關於利用閘極的半導體裝置。例如，半導體裝置可包括鰭狀場效電晶體裝置，且可包括形成於晶 圓中的複數個鰭片以及覆蓋一部份鰭片的閘極。鰭片被閘極覆蓋的部分可作為裝置的通道區。部分的鰭片也可於閘極下延伸出，且可為裝置源極與汲極區的一部分。
根據各種實施例，提供可用於製造鰭狀場效電晶體的一種半導體結構及其形成方法。此外，一些實施例將用於平面裝置中的態樣納入考量，平面裝置如平面場效電晶體，且其他實施例將用於全繞式閘極(gate all-around,GAA)裝置的態樣納入考量，全繞式閘極裝置如全繞式閘極場效電晶體。本文亦說明形成半導體結構的中間階段。於此所討論的一些實施例是在利用閘極後製製程形成場效電晶體的背景下進行討論。本發明所屬技術領域中具有通常知識者將能輕易理解在本發明的範圍內可作其他可思及之變化。雖然方法實施例是根據特定順序的步驟進行討論，但可進行具有任何邏輯順序步驟的其他各種方法實施例，且其他各種方法實施例可包括較少或更多在此所述的步驟。
在各種實施例中，半導體結構可包括基板、閘極區與各種介電層。第1A圖繪示出半導體結構100透視圖的一範例，半導體結構100可用以形成半導體裝置如鰭狀場效電晶體。半導體結構100可包括基板102、埋入式(buried)絕緣層101及形成於基板102之上的複數個鰭片103。鰭片103可被鰭片凹蝕區(fin recess region)134隔離。鰭片凹蝕區134可指的是位於各個鰭片103之間的許多凹蝕區。結構100可包括隔離區104，其中鰭片103突出於隔離區104之上。隔離區104可指的是位於各個鰭片103之間的許多區域。閘極介電層106可沿著鰭片103的側壁及頂表面之上沉積。由導電材料所形成的閘極結構108可沉積於基板102的第一部份之上以及閘極介電層106之上，且源極/汲極區110A與110B可設置於鰭片103相對於閘極介電層106與閘極結構108之兩側。
為了達到本發明的目的，可就結構100的前側部分140、結構100的後側142以及結構100的頂部部分144描述結構100。在很多情況下，結構100前 側部分140的各種元件可與結構100後側部分中相關的原件相同或相似，且對於所述情況中，僅繪示出結構100前側部分140的元件，應能理解相同或相似的元件存在於結構的後側部分中。當需區別結構100前側部分中的元件與後側部分中的相關元件時，前側部分中的元件以數字及副標「A」標示(例如，15A等)，而後側部分中的元件以相同數字及副標「B」標示(例如，15B等)。例如，第1A圖中的源極/汲極區以110A與110B標示，但一般提及時或不需區別結構100前側與後側部分的元件時，源極/汲極區也可以110標示。選擇圖式中所示組件的特定數量及剖面方向，以最佳地說明在此所述的各種實施例。
後續圖式中所述的各種元件可包括含有材料的膜層與區域。這些元件以數字或數字及副標標示。在各種實施例中，可使用用於提及由這些材料所形成的元件之相同數字或相同數字及副標提及形成這些元件的材料。若有需要的話，在一些情況下，可利用與標示個別元件不同的數字(或數字及副標)標示形成元件的材料。在各種實施例中，元件可包括含空腔(cavity)的區域(例如，凹口、溝槽(trench)、開口等)。
第1A圖更繪示出用於後續圖式中的剖面圖。「G視角」剖面圖橫跨結構100的通道、閘極介電層106與閘極結構108。此剖面圖在描述相關的後續圖式時稱為G視角。「F視角」剖面圖垂直於G視角並沿著其中一鰭片103的縱軸方向，例如，係在源極/汲極區110A與110B間電流的方向。此剖面圖在描述相關的後續圖式時稱為F視角。「R視角」剖面圖與F視角平行，且係通過鰭片凹蝕區134所繪示。此剖面圖在描述相關的後續圖式時稱為R視角。為了清楚的目的，後續圖式將提及這些參考剖面圖。若有需要，則在一些後續圖式表示出剖面圖的平面。
第1B圖繪示出結構100的「T視角」上視圖與G視角、F視角及R視角剖面圖。如圖所示，R視角的剖面平面位於鰭片凹蝕區134的中心。也可使用 並未穿過鰭片凹蝕區134中心的其他各種R視角平面。這樣的R視角平面稍後將在相關圖式的背景下描述。
第1A與1B圖繪示出可存在於結構100中的各種膜層。當結構100係用於形成如鰭狀場效電晶體的半導體裝置，可沉積其他膜層如間隔物(spacer)介電層、層間介電層、自對準接觸層(self-aligned contact layer)以及/或接觸電極。未繪示於第1A與1B圖中的各種所述膜層將在後續圖式的背景下討論。
現在參照圖式，其中類似的組件以類似的數字所標示。形成半導體結構100的例示性製造步驟是根據各種實施例所繪示，且將於以下更詳細地描述。應注意的是，一些圖式繪示出結構100的各種剖面圖，其中會適當地標示圖式以指明剖面圖。再者，應注意的是，雖然此說明書會以單數提及結構100的一些組件，但在圖式中可繪示出一個以上的組件。然而，應注意的是，特定元件可以數字及副標表示(例如，100A等)。一般提及此些元件時，僅會使用數字(例如，100等)。
第2A圖繪示出基板102與形成於基板102之上的鰭片103。第2A圖也繪示出鰭片的形成步驟。此步驟可為製造半導體結構100過程中的其中一步驟。基板102可為半導體基板如塊狀(bulk)半導體、絕緣體上覆半導體(semiconductor-on-insulator,SOI)基板或類似基板，可為摻雜(例如，使用p型或n型摻質(dopant))或未摻雜的。基板102可為晶圓如矽晶圓。一般而言，絕緣體上覆半導體基板包括形成於絕緣層上的一層半導體材料。例如，絕緣層可為埋入式氧化物(buried oxide,BOX)層101，其可由氧化矽等所形成。絕緣層係提供於基板上，一般為矽或玻璃基板。也可使用其他基板如多層(multi-layered)基板。在一些實施例中，基板102的半導體材料可包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)以及/或銻化銦(indium antimonide)；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP以及/或GaInAsP或前述之組合。
第2A圖繪示出部分的結構100的G視角，其包括基板102與鰭片103。鰭片103可具有高度204、寬度206與鰭片間的間隔，鰭片間的間隔稱為鰭片節距(pitch)202。對於先進的鰭狀場效電晶體裝置，高度204、寬度206與鰭片節距202可以奈米來衡量。在一範例實施例中，高度204可介於10至200nm的範圍間，寬度206可介於1至50nm的範圍間，且鰭片節距202可介於10至100nm的範圍間。第2B圖繪示出隔離區104沉積於鰭片之間的一範例實施例。隔離區104可由介電絕緣材料所形成。第2B圖繪示出鰭片103的高度210，高度210是從隔離區104的頂表面所測量。如第1A圖中所繪示，鰭片103突出穿過隔離區的部分為裝置可由閘極結構108控制的部分。
可藉由使用自對準雙重圖案化(self-aligned double patterning)形成繪示於第2A與2B圖中的鰭片103，並藉由後續的蝕刻形成鰭片間的鰭片凹蝕區(fin recess region)。例示性的鰭片凹蝕區134繪示於第1B與2B圖中。可使用任何合適的蝕刻製程形成鰭片凹蝕區134，合適的蝕刻製程如反應離子蝕刻(reactive ion etch,RIE)、中子束蝕刻(neutral beam etch,NBE)等或前述之組合。蝕刻可為非等向性的(anisotropic)。第2A圖繪示出蝕刻基板102所得之結構的例示性實施例。蝕刻基板102之前，如第2A圖中所繪示，可於基板102之上形成包括許多膜層(例如，膜層221A與221B)的遮罩221。遮罩221的膜層221A可為利用可接受的光學微影製程或類似製程所圖案化的光阻。
此外，又或者，可藉由磊晶(epitaxial)成長形成鰭片103。第2B圖繪示出使用磊晶成長所得之結構的例示性實施例。首先，可於基板102之上沉積遮罩221，且利用如自對準雙重圖案化的方式圖案化遮罩221，以於遮罩中形成一組開口。可接著於上述的一組開口中磊晶成長鰭片103。例如，可使用金屬 有機化學氣相沉積(metal-organic chemical vapor deposition,MOCVD)、分子束磊晶(molecular beam epitaxy,MBE)、液相磊晶(liquid phase epitaxy,LPE)、氣相磊晶(vapor phase epitaxy,VPE)、選擇性磊晶成長(selective epitaxial growth,SEG)等或前述之組合磊晶成長而形成鰭片103。
在各種實施例中，形成鰭片103之後，可移除遮罩221。若遮罩221為光阻，可藉由使用如氧氣電漿之適當的灰化(ashing)製程移除遮罩221。在其他實施例中，可利用蝕刻或類似方法移除遮罩221。
在一些實施例中，鰭片可包括底部與頂部部分。可如上述方式蝕刻底部部分，且可磊晶成長鰭片103的頂部部分。在一些實施例中，鰭片103頂部部分的材料可與鰭片103底部部分的材料不同。在一些實施例中，鰭片103的底部部分可由基板102的材料所形成，基板102的材料如矽，且鰭片103的頂部部分可由III-V族化合物半導體所形成。III-V族化合物半導體的材料可包括InAs、AlAs、GaAs、GaAsP、InP、GaInP(In的百分比為1-90%)、AlInP(In的百分比為1-90%)、GaN、InGaAs(In的百分比為1-90%)、InAlAs(In的百分比為1-90%)、InGaAlAs(In的百分比為1-90%)、GaSb、AlSb、AlP或GaP等，但並非以此為限。在其他實施例中，鰭片103的頂部部分可包括其他材料如矽、碳化矽、鍺或II-VI族化合物半導體等。
形成鰭片103(藉由蝕刻或磊晶成長)之前，可對基板102使用平坦化(planarization)製程如化學機械研磨(chemical mechanical polish,CMP)，以研磨基板102的頂表面。
如第2A與2B圖分別所繪示，在蝕刻鰭片凹蝕區134形成鰭片103的步驟(或在磊晶成長鰭片形成凹蝕區134的步驟)之後，如第2C圖中所繪示，可於鰭片凹蝕區134中沉積隔離區104的絕緣材料。隔離區104的絕緣材料可為氧化物如氧化矽、氮化物等或前述之組合，且可利用高密度電漿化學氣相沉積 (high-density plasma CVD,HDP-CVD)、流動式化學氣相沉積(flowable CVD,FCVD，例如，化學氣相沉積材料於遠程(remote)電漿系統中的沉積方法，並進行後固化(post curing)以轉換成另一材料如氧化物)等或前述之組合沉積隔離區104的絕緣材料。可使用任何合適的製程形成其他絕緣材料。一旦形成絕緣材料後，可進行退火(anneal)製程。在各種實施例中，隔離區104可包括由不同絕緣材料所形成的兩層或更多次層。例如，第一次層可為一層氧化層並接著一層氮化層。上述次層的例示性實施例於第3B圖中繪示為膜層310A與310B。
第3A圖繪示出例示性結構300的透視圖，例示性結構300包括鰭片103、隔離區104與遮罩層221A與221B。在一些情況下，可在結構300的邊界形成鰭片103H與103G，但其並不會用於製造鰭狀場效電晶體。第3B圖繪示出結構300的例示性實施例，其中隔離區104可包括第一與第二絕緣次層310A與310B。在各種實施例中，可使用多於兩層的絕緣次層。在一例示性實施例中，絕緣層310A可由氧化矽所形成，且絕緣層310B可由氮化矽所形成。在各種實施例中，可使用各種絕緣材料。在一些實施例中，絕緣層310B可為蝕刻停止層。
如第2B至3B圖中所繪示，於鰭片凹蝕區134中沉積隔離區104的絕緣材料的步驟之後，可於鰭片凹蝕區134中沉積填充材料形成填充區401，進而形成如第4A圖中所示的填充結構400。在一範例實施例中，結構400可包括含有填充材料412、膜層221A與221B、隔離區104及鰭片103的填充區401。或者，在沉積填充材料412之前，可移除膜層221A與221B。填充材料可為SiGe，且可藉由使用化學氣相沉積、低壓化學氣相沉積(low pressure CVD,LPCVD)、超高真空化學氣相沉積(ultra-high vacuum CVD,UHV-CVD)、分子束磊晶以及/或類似方法的磊晶成長形成填充材料。SiGe的磊晶成長可使得填充結構400不含有空缺以及/或裂縫。可使用相對於形成鰭片103與基板102的材料具有高蝕刻選擇性的其他材料。在一範例實施例中，填充材料相對於形成鰭片103的材料的蝕刻選 擇性可大於7。在一些實施例中，填充材料可包括氧化矽或氮化矽。一旦形成填充區401後，可進行退火製程。第4A圖繪示出填充半導體結構400的頂表面403，可利用如化學機械研磨的平坦化製程製造出頂表面403，以移除任何過多的填充材料。
填充材料412的磊晶成長可包括形成具有目標形態(morphology)的填充材料。「形態」一詞指的是材料結構(亦即，存在著奈米結構的錯位(dislocation)、點缺陷(point defects)、雜質(impurity)、裂縫、形狀與尺寸以及材料組成的變化與相似的度量(metric))。在一範例實施例中，填充材料412可包含具有不同形態的區域。例如，填充材料可包含具有第一形態且鄰近於(或接近於)鰭片表面的第一區域，而遠離鰭片表面的第二區域可具有第二形態。例如，形成第一區域使其包含低錯位密度以及/或低點缺陷密度，而可形成第二區域使其包含較高的錯位密度以及/或較高的點缺陷密度。在一些實施例中，第一與第二區域由於各別存在著第二區域與第一區域，可歷經張拉(tensile)或壓縮(compressive)應力。存在於區域中的應力與錯位可影響這些區域的蝕刻速率。在各種實施例中，可選擇沉積相對於形成鰭片103的材料具有高蝕刻選擇性的填充材料412。在一些實施例中，與形成鰭片103的材料之蝕刻速率相比，可以高蝕刻速率來蝕刻填充材料。在一些實施例中，磊晶成長由SiGe所形成的填充區401時，可改變鍺的組成。在一些實施例中，鍺的莫耳分率可高於或接近鄰近的鰭片表面，且在一些實施例中，鍺的莫耳分率在遠離鰭片表面的區域中可較高。所述鍺實施例組成變化的範例僅為例示性的，且在填充區401之中可使用各種其他變化。例如，在一些實施例中，填充區401組成的變化可與填充區401的形態改變相關。
可利用磊晶成長形成填充區401的材料之參數，控制填充區401的形態特性。例如，磊晶成長時，可利用溫度、壓力、前驅物(precursor)濃度的 變化控制填充區401的形態特性。
第4B圖繪示出結構400的例示性實施例，結構400具有使用一種以上的填充材料(例如，填充材料412與411)之填充區401。例如，填充材料412可包括SiGe，且可利用磊晶成長沉積填充材料412。在一些實施例中，包含材料412的膜層可為1至100nm厚。填充材料411可包括絕緣材料如氧化矽、氮化矽以及/或類似材料或前述之組合。可利用化學氣相沉積、原子層沉積(atomic layer deposition,ALD)以及/或類似方法沉積絕緣材料。在一些實施例中，填充材料411可形成如第4B圖中所示位於鰭片凹蝕區134之中的絕緣層。在一些實施例中，絕緣層可為1至100nm厚。在一些實施例中，材料412所形成的膜層之厚度可由存在於此膜層中的容許應力所限制。例如，由於與形成鰭片103的材料晶格不匹配，形成於鰭片表面上的SiGe可呈現出壓縮應力。
與單一填充材料所形成的填充區401之形成製程相似，可對一種以上填充材料所形成的填充區401進行退火製程。再者，在第4B圖中，如化學機械研磨的平坦化製程可移除任何過多的填充材料412與411，以形成填充半導體結構400的頂表面403。雖然第4B圖中僅繪示出兩種填充材料412與411，可存在著兩種以上的材料。例如，可使用許多絕緣材料以形成絕緣層411。在一例示性實施例中，絕緣層411可包括絕緣材料的次層。在一範例實施例中，次層可由蝕刻速率與材料412相似的絕緣材料所形成。
形成填充區401的步驟之後，如第5A與5B圖中所繪示，可於表面403之上沉積絕緣材料而形成絕緣層501。第5A與5B圖繪示出半導體結構500的例示性實施例，半導體結構500包括形成於填充半導體結構400的頂表面403之上的絕緣層501。第5A圖繪示出與第4A圖中的半導體結構400相關的半導體結構500，且第5B圖繪示出與第4B圖中的半導體結構400相關的半導體結構500。根據第5A與5B圖中所繪示的例示性實施例，結構500可具有頂表面503。在一些實施 例中，絕緣層501可作為蝕刻停止層以及/或可提供其他的作用。絕緣層501可包括絕緣材料如SiN、SiO2、HFO2、ZnO以及/或ZrN等。可利用低壓化學氣相沉積、化學氣相沉積、原子層沉積、電漿增強化學氣相沉積(plasma enhanced CVD,PECVD)或其他已知的形成技術形成膜層501。絕緣層501的厚度可介於1nm至100nm的範圍間。
形成絕緣層501的步驟之後，可於表面503的一部分之上沉積頂層601，並接著蝕刻部分的絕緣層501而形成頂層601，以進而形成如第6A圖中所繪示的結構600。在一範例實施例中，膜層501可為防止蝕刻到下方膜層的蝕刻停止層。頂層601可包括次層603、605與607。頂層601可覆蓋結構500頂表面503的一部分，且可藉由在頂表面503之上沉積次層603、605與607，且遮蔽次層603、605與607的一部分，並接著進行蝕刻未遮蔽的次層之步驟，以製造出頂層601。蝕刻步驟可包括乾式或濕式蝕刻。例如，乾式蝕刻製程可使用含氯氣體、含氟氣體、其他蝕刻氣體或前述之組合。濕式蝕刻溶液可包括NH4OH、HF(氫氟酸)或稀釋的HF、去離子水、四甲基氫氧化銨(tetramethylammonium hydroxide,TMAH)、其他合適的濕式蝕刻溶液或前述之組合。在一些實施例中，可進行多種蝕刻步驟。例如，在第一步驟中，可進行緩衝氧化物蝕刻(buffered oxide etching,BOE)，以移除次層605與607，並接著進行使用氯基電漿的乾式蝕刻以移除次層603。可能的蝕刻步驟範例僅為例示性的，且可使用其他蝕刻步驟。
在一替代實施例中，可於頂表面503之上沉積遮罩層，並接著進行光學微影的步驟，以形成用於沉積頂層601的開口。在一例示性實施例中，頂層可沉積於遮罩層中形成的開口。在一例示性實施例中，可移除遮罩層而露出絕緣層501。可在移除遮罩層的步驟之後，蝕刻露出的絕緣層501。
根據各種例示性實施例，可使用各種材料形成次層607、605與603。例如，次層607可為如氧化矽的氧化層，次層605可為如氮化矽的一層絕緣 材料，且次層603可為多晶(polycrystalline)矽。所述材料僅為例示性的，且可使用各種其他的材料。
第6B圖繪示出結構600的例示性剖面F視角。結構600包括鰭片103、上述的膜層221B與221A、絕緣層501以及具有次層603、605與607的頂層601。頂層601可作為遮罩層覆蓋填充半導體結構400的第一部分。可於未被頂層601覆蓋的區域中蝕刻填充半導體結構400。可利用任何合適的蝕刻製程如反應離子蝕刻、中子束蝕刻等或前述之組合蝕刻結構400。在一些實施例中，可使用濕式蝕刻，且濕式蝕刻可包括四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)或任何其他能夠蝕刻結構400的濕式蝕刻劑。蝕刻可為非等向性的並僅蝕刻結構400未被頂層601覆蓋的部分。
形成頂層601的步驟之後，可蝕刻結構400(結構400如第4A與4B圖中所繪示)未被頂層601覆蓋的一部分，以形成源極/汲極凹蝕區710，進而形成如第7A圖中所繪示的階梯形半導體結構700。為了清楚描述的目的，半導體結構的第一部分可被頂層601所覆蓋，且可蝕刻半導體結構的的第二部分以形成如第7A圖中所繪示的源極/汲極凹蝕區710A與710B。第7B圖繪示出另一例示性實施例，其中鰭片之間使用了填充材料411與412。在一例示性實施例中，取決於填充材料411與412，第7B圖中所示的結構700可包括凹蝕區710A與710B，根據各種熟知的技術，可藉由蝕刻如第4A圖中所示的結構400而形成凹蝕區710A與710B。例如，可先利用乾式蝕刻並接著利用濕式蝕刻來蝕刻凹蝕區710A與710B。
第7C圖繪示出結構700的F視角，結構700包括鰭片區701、前側與後側各別的源極/汲極凹蝕區710A與710B(此處亦共同稱為區域710)及頂層601。鰭片區701於蝕刻上述源極/汲極凹蝕區710A與710B後形成。在一些實施例中，區域710A為源極凹蝕區，且區域710B為汲極凹蝕區。在其他實施例中，區域710A為汲極凹蝕區，且區域710B為源極凹蝕區。
第7C圖繪示出在各種實施例中，可選擇源極/汲極凹蝕區710的深度720，使結構700所形成的半導體裝置得以達到最佳的性能。在一範例實施例中，從第2B圖中所示的隔離區104之頂表面進行測量，深度720可至少與鰭片103的高度210相同或大於鰭片103的高度210。在一些實施例中，結構700的蝕刻製程可在到達隔離區104的頂表面時停止，以使得深度720與第2B圖中所示的鰭片高度210相同。在各種實施例中，可選擇源極/汲極凹蝕區710的寬度730，以使源極/汲極區得以如以下進一步所述而形成，且使分離源極/汲極區與閘極結構的絕緣間隔物(spacer)層得以如下述而形成。
蝕刻結構400(結構400如第4A與4B圖中所繪示)的一部分的步驟之後，如第8A圖中所繪示，可部分地橫向蝕刻如第4A圖中的填充區401。第8A至8C圖繪示出被蝕刻的半導體結構800的例示性實施例。在第8A圖中所示的一例示性實施例中，結構800可包括基板102、鰭片區701與被蝕刻的填充區801。在一些實施例中，區域802可不被蝕刻(如第8B圖中所繪示)，且在一些實施例中，區域802可被部分地蝕刻(如第8A圖中所繪示)。被蝕刻的隔離區802可為隔離區104(第1A圖中所繪示的區域104)在蝕刻源極/汲極凹蝕區710(如第7A圖中所繪示)之後所形成之部分，且被蝕刻的填充區801可為填充區401(如第4A圖中所繪示)在蝕刻源極/汲極凹蝕區710以及此述額外的蝕刻步驟之後所形成之部分。填充區801額外的蝕刻步驟可包括從前側140與後側142蝕刻填充區801，以形成第8A圖中所示的前側與後側側壁溝槽825。第8B圖繪示出被蝕刻的填充區801之另一例示性實施例，其包括被蝕刻的絕緣層411。第8C圖繪示出結構800從第8A圖中的剖面平面805所取得的R視角。在一範例實施例中，第8C圖繪示出被蝕刻的填充區801包括前側溝槽825A與後側溝槽825B。在各種實施例中，鰭片區701(如第8A圖中所繪示)包括表面807，表面807包括第8A與8C圖中所示之溝槽825的側表面。表面807的寬度810可對應至前側與後側溝槽825的深度。第8C 圖繪示出頂層601於前側與後側溝槽之上延伸。回到第8B圖，在一些實施例中，可不蝕刻材料411而蝕刻材料412。在一些實施例中，如第8D與8E圖中所繪示，可部分地蝕刻材料411(如第8A圖中所繪示)。在一些實施例中，如第8D與8E圖中所繪示，絕緣層411可突出至溝槽825之中，突出量取決於形成溝槽825的蝕刻方法。
為了清楚的目的，第8D與8E圖分別繪示出第8B圖中所指明的區域830的前透視圖與後透視圖。根據一範例實施例，第8D圖展示出部分的區域830如頂層601、被蝕刻的鰭片701、前側溝槽825A、表面807A與絕緣層411。同樣地，第8E圖展示出結構800的後透視圖，且繪示出表面807B、後側側壁溝槽825B與絕緣層411。
在各種實施例中，可在第9A圖中所示的前側與後側溝槽825中沉積絕緣層901。第9A至9C圖繪示出藉由沉積絕緣層901A至前側溝槽825A所獲得之結構900的一例示性實施例，其中絕緣層901A形成鄰近於區域710A。第9C圖是根據一例示性實施例，繪示出結構900的R視角，R視角是在穿過第9B圖中所示的膜層901A的剖面平面。在一範例實施例中，第9C圖繪示出絕緣層901A與901B沉積於第8D與8E圖中所示對應的前側與後側溝槽825A與825B之中。在各種實施例中，選擇絕緣層901的寬度910，以防止透過絕緣層901導電。第9D圖繪示出由許多介電次層911A至911C所形成的絕緣層901A或901B的一範例實施例。介電次層的一些例示性材料可包括SiO、LaO、AlO、AlN、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、TiO、TaO、ZrAlO、YO、TaCN、ZrSi、HfSi、SiOCN、SiOC與SiCN。可利用低壓化學氣相沉積、化學氣相沉積、原子層沉積、電漿增強化學氣相沉積或其他已知的形成技術形成介電次層。在各種實施例中，絕緣層901可由相對於填充區401的填充材料具有高蝕刻選擇性的材料所形成。第9B圖繪示出絕緣層901沉積於包含絕緣層411的溝槽825(如第8B圖中所示的溝槽825A)中 的一例示性實施例。
此外，又或者，絕緣材料(例如，形成絕緣層901的材料)不僅可沉積於溝槽825中，也可沉積於部分的源極/汲極凹蝕區710A與710B中。在第9E圖中所示的一例示性實施例中，絕緣材料可沉積於凹蝕區710之中並可形成絕緣區908。在一些實施例中，絕緣區908可包括如第9F圖中所示的多層介電層(例如，918與919)一層沉積於另一層上。在第10A圖中所示的一例示性實施例中，可移除絕緣區的一部分，以形成凹蝕區1010與區域1011。可利用蝕刻絕緣材料的各種已知的蝕刻技術(例如，緩衝氧化物蝕刻)形成凹蝕區1010。
在一替代實施例中，如第10B圖中的範例所示，可於絕緣區908B中形成溝槽1015，接著沉積第10C圖中所示的絕緣間隔層1017。絕緣間隔層1017可由各種材料所形成且可包括次層。在第10C圖中所示的一例示性實施例，區域1027與1028B鄰近於絕緣間隔層1017。在一例示性實施例中，膜層1017可由相對於形成區域1027與1028B的材料具有高蝕刻選擇性的材料所形成。在一範例實施例中，如第10D圖中所繪示，可移除第10C圖中所示形成區域1027的材料以形成凹蝕區1040。例如，可透過使用各種已知的蝕刻技術蝕刻區域1027的材料而形成凹蝕區1040。例如，可進行緩衝氧化物蝕刻，以移除形成區域1027的材料。第10D圖繪示出絕緣間隔層1017與區域1028B，絕緣間隔層1017與區域1028B與第10C圖中所示的膜層1017與區域1028B相同。
如第9A圖中的範例所示，沉積絕緣層901的步驟之後，如第11A圖中所繪示，源極/汲極區1101可形成於源極/汲極凹蝕區710(如第7C圖中所繪示)中。第11C圖是根據一例示性實施例，繪示出結構1100在第11B圖中所示之剖面平面的R視角。源極/汲極區1101A與1101B可磊晶成長於鰭片103之上並鄰近於絕緣層901。在各種實施例中，源極/汲極區1101可部分或完全地填充源極/汲極凹蝕區710。
源極/汲極區1101可由任何合適的材料所形成，合適的材料如SiGe、SiGeB、Ge或SeSn等。磊晶源極/汲極區1101可具有從鰭片103的個別表面抬升的表面，且可具有如第11A圖中所示的刻面(facet)1103。可使用摻質(dopant)佈植磊晶源極/汲極區1101以及/或鰭片103。例如，當結構100是用於製造n型金屬氧化物半導體鰭狀場效電晶體時，可佈植n型雜質，且n型雜質可包括磷或砷等。對於製造p型金屬氧化物半導體鰭狀場效電晶體，可佈植p型雜質，且p型雜質可包括硼或鎵等。佈植雜質之後，可進行退火步驟以活化p型或n型雜質。源極/汲極區可具有介於約1019cm-3至約1021cm-3間的雜質濃度。在一些實施例中，於原位(in situ)摻雜磊晶成長時，可於源極/汲極區1101中導入雜質。在一些實施例中，為了移除源極/汲極區1101表面上的損傷，可進行氧化製程。氧化製程時，受損部分可與氧氣反應而形成氧化物層。接著可利用如濕式蝕刻的蝕刻方法移除氧化物層。
第11D圖繪示出源極/汲極區1101B形成於源極/汲極凹蝕區1010中的一例示性實施例，源極/汲極凹蝕區1010鄰近於第10A圖中所示的區域1011。同樣地，第11E圖繪示出源極/汲極區1101形成於凹蝕區1040(凹蝕區1040繪示於第10D圖中)中。
沉積源極/汲極區1101的步驟之後，如第12A圖中所繪示，層間介電(interlayer dielectric,ILD)層1201可形成於源極/汲極區1101之上。在各種實施例中，層間介電層1201可鄰近於第12A圖中所示的頂層601。層間介電層1201可由介電材料所形成，介電材料如氧化物(例如，氧化矽)、氮化物(例如，氮化矽)、磷矽酸鹽玻璃(phospho-silicate glass,PSG)、硼矽酸鹽玻璃(boro-silicate glass,BSG)、摻硼磷矽酸鹽玻璃(boron-doped PSG,BPSG)或未摻雜矽酸鹽玻璃(undoped silicate glass,USG)等。可利用任何合適的方法如化學氣相沉積、電漿增強化學氣相沉積或原子層沉積來沉積膜層1201。層間介電層1201的空隙 (void)1221的高度可為1nm至500nm之間，但可使用較小或較大的高度。接著，可利用化學機械研磨平坦化層間介電層1201。在一些實施例中，如氮化矽的襯層(liner)1203可形成於源極/汲極區1101與層間介電層1201一部分的表面之上。
形成層間介電層1201的步驟之後，可移除頂層601而形成如第12B圖中所示的空隙1221或如第12C圖中所示的空隙1235。移除頂層601時，如第5A圖中所示的絕緣層501可作為蝕刻停止層。可利用任何已知的方法如濕式蝕刻、乾式(電漿)蝕刻以及/或其他製程蝕刻頂層601。例如，乾式蝕刻製程可使用含氯氣體、含氟氣體、其他蝕刻氣體或前述之組合。濕式蝕刻溶液可包括NH4OH、HF(氫氟酸)或稀釋的HF、去離子水、四甲基氫氧化銨、其他合適的濕式蝕刻溶液或前述之組合。或者，如第12C圖中所繪示，可利用如化學機械研磨的平坦化製程移除頂層601與部分的層間介電層1201，以形成空隙1235並使層間介電層1201的頂表面與膜層221B的頂表面及填充區401的頂表面齊平。第12C圖中所示的空隙1235對應至移除材料的區域。移除頂層601與部分的層間介電層1201形成了第12C圖中所示的結構。
第13A繪示出填充半導體結構1200沿著第12A圖中所示的平面1250的G視角，其中頂層601與部分的層間介電層1201被移除。第13A圖繪示出填充區401的剖面圖，填充區401具有填充材料412、移除材料後的空隙1235、膜層221B及第1A圖中所示的隔離區104。第13B圖繪示出具有填充區401的填充半導體結構1200的G視角，填充區401包括鄰近於填充材料412的絕緣層411以及初次繪示於第2A圖中的膜層221B。
移除頂層601的步驟之後，可移除形成填充區401的填充材料，移除填充區401可包括許多次步驟。第14A與14B圖繪示出第一次步驟，從結構1200移除如先前繪示於第13A與13B圖中的膜層221B，以形成凹口1420。在後續的下個次步驟中，可透過蝕刻移除形成填充區401的填充材料，以形成如第15A圖中 所示的部分地露出或重新露出的鰭片凹蝕區134，其中「露出」或「重新露出」一詞指的是復原鰭片凹蝕區134至形成填充區401之前的狀態。片語「部分地露出」或「部分地重新露出」指的是透過蝕刻結構400的一部分且移除第13A圖中所示的填充區401而修飾鰭片凹蝕區134。區域134露出個別磊晶鰭片的通道區。每個通道區設置於磊晶源極/汲極區1101的鄰近對之間。在一例示性實施例中，如第13A圖中所示，從區域401蝕刻填充材料412時，如第15B圖中所繪示，沉積於絕緣層310A之上的絕緣層310B可作為蝕刻停止層。在各種實施例中，可選擇性地使用一或多種蝕刻製程移除填充區401。蝕刻製程可包括合適的濕式蝕刻、乾式(電漿)蝕刻以及/或其他製程。蝕刻製程可取決於用於形成填充區401的材料。例如，對於SiGe的填充材料412，可使用乾式蝕刻製程，且乾式蝕刻製程可包括含氯氣體、含氟氣體、其他蝕刻氣體或前述之組合。乾式蝕刻時，可利用使用SF6/O2電漿的反應離子蝕刻、中子束蝕刻、低溫深度反應離子蝕刻(deep cryogenic RIE)來進行非等向性蝕刻。在一些實施例中，當填充區401包括多種填充材料(如第4B圖中所示的填充材料412與411)時，可使用濕式與乾式蝕刻。例如，對於絕緣填充材料411，可使用濕式蝕刻。濕式蝕刻溶液可包括NH4OH、HF(氫氟酸)或稀釋的HF、去離子水、四甲基氫氧化銨、其他合適的濕式蝕刻溶液或前述之組合。濕式蝕刻後可接著進行上述的乾式蝕刻。
從區域401移除填充材料412的步驟之後，可沉積如第16與17圖中所示的閘極介電層106。閘極介電層106可沉積在鄰近於鰭片103的鰭片凹蝕區134中。例如，第16圖繪示出閘極介電層106順應地沉積在鄰近於磊晶鰭片103的頂表面1601與側壁表面1602的凹蝕區134以及隔離區104的頂表面1607。根據一些實施例，閘極介電層106可由氧化矽、氮化矽或上述的多層所形成。在一些實施例中，閘極介電層106可由高介電常數的介電材料所形成。例如，膜層106可包括金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb及前述之組合的矽化物。 膜層106的形成方法可包括分子束沉積、原子層沉積或電漿增強化學氣相沉積等。
在一些實施例中，閘極介電層106可包括具有多個次層的結構。例如，膜層106可包括鄰近於鰭片103的第一次層。在一例示性實施例中，如第17圖中所繪示，界面次層1701可鄰近於鰭片103。界面次層1701可包括介電材料如氧化矽層(SiO2)或氮氧化矽以及/或另一合適的介電質，且可利用化學氧化、熱氧化、原子層沉積、化學氣相沉積形成界面次層1701。在一例示性實施例中，界面次層1701上接著是介電次層1702，介電次層1702由高介電常數的介電材料所形成，高介電常數的介電材料如HfO2、Al2O3、La2O3、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、前述之組合或其他合適的材料。可利用原子層沉積以及/或其他合適的方法形成介電次層1702。介電次層1702上接著是阻障(barrier)次層1703，其用以保護介電次層1702不受沉積含金屬的閘極結構108而產生的金屬雜質所影響。在各種實施例中，阻障次層1703可包括金屬元素。例如，阻障次層1703可包括氮化鉭、氮化鈦或氮化鈮等。在一範例實施例中，利用原子層沉積、物理氣相沉積(physical vapor deposition,PVD)、化學氣相沉積或其他合適的方法形成阻障次層1703，且阻障次層1703可具有約數Å至數nm間的厚度。可選擇阻障次層1703的厚度與材料，以減少或防止用於形成閘極結構108的金屬擴散至介電次層1702與界面次層1701。在本發明的各種實施例中，更可使用另一次層形成閘極介電層106。例如，高介電常數的介電材料所形成的介電次層1702可包括不同高介電常數的介電材料的多個次層。同樣地，阻障次層1703可包括許多次層，其可由金屬氮化物與金屬氧化物材料如氮化鉭、氮化鈦、氧化鉭與氧化鈦。可利用各種已知的方式沉積其他氧化物或氮化物材料。
形成閘極介電層106的步驟之後，如第17與18圖中所繪示，可沉積閘極結構108。第17圖繪示出金屬層1704可沉積於閘極介電層106之上。金屬層 1704可由具有所選功函數的金屬所形成。金屬層1704的功函數可為p型或n型功函數。p型功函數的例示性金屬包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、其他合適的p型功函數材料或前述之組合。這些金屬可用於形成p型金屬氧化物半導體鰭狀場效電晶體。n型功函數的例示性金屬包括Ti、Ag、TaAl、TaAlC、TaAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的n型功函數材料或前述之組合。這些金屬可用於形成n型金屬氧化物半導體鰭狀場效電晶體。金屬層1704可包括複數個膜層，且可利用化學氣相沉積、物理氣相沉積以及/或另一合適的製程沉積金屬層1704。
沉積金屬層1704之後，可於剩餘空間中沉積如第17圖中所示之形成區域1711的金屬閘極電極材料，以完成閘極結構108。區域1711可包括鋁、鎢、鈷、銅以及/或其他合適的材料。可利用化學氣相沉積、物理氣相沉積、電鍍(plating)以及/或其他合適的製程形成區域1711。可進行化學機械研磨製程移除過多的材料，以平坦化閘極結構108的頂表面並完成形成閘極結構108的步驟。
在各種實施例中，如第18圖中所示的頂導電層1801可形成於閘極結構108之上。頂導電層1801可保護閘極結構108不受各種後續製程影響，後續製程如蝕刻或退火等。頂導電層1801可包括如鎢。在各種實施例中，絕緣層1802(亦稱為自對準層)可沉積於頂導電層1801之上。絕緣層1802可防止源極/汲極與閘極之間形成電性連接，且絕緣層1802可包括低介電常數材料(例如，介電常數小於15的材料)。在一些實施例中，膜層1802可包括SiN、SiO2、HfO2、ZnO以及/或ZrN等。
第1A圖中所示的半導體結構100可用於製造如鰭狀場效電晶體的半導體裝置。對於製造鰭狀場效電晶體裝置，結構可更包括源極/汲極接觸件(contact)，其接觸源極/汲極區1101。源極/汲極接觸件可包括導電材料(例如，如鎢的金屬、多晶矽(polysilicon)或含金屬材料)。在各種實施例中，層間介 電層可沉積於源極/汲極區之上。例如，第19圖繪示出包括層間介電層1901的結構1900，層間介電層1901沉積於形成在鰭片103上的源極/汲極區1101之上。結構1900可包括間隔物(spacer)層1904，其沉積於閘極結構108與源極/汲極區1101之間。在各種實施例中，例如，間隔物層1904可包括多個介電層。間隔物1904可由氧化矽、氧化鉿、或氮化矽等所形成。再者，結構1900可包括層間介電層1902沉積於間隔物層1904之上。可對層間介電層的上表面平坦化層間介電層1901與1902。在一些實施例中，可利用位於源極/汲極1101與層間介電層1901之界面的襯層材料保護源極/汲極接觸件。例如，襯層材料可為氮化鈦。在一些實施例中，矽化物層(未繪示)可形成於源極/汲極區1101之上。
在各種實施例中，如第20圖中所繪示，可提供形成各種所述半導體結構的製程2000。在製程2000的步驟2001，鰭片可形成於半導體結構102之上(如第1A圖所繪示)。在步驟2002，可沉積如第2B圖中所示的隔離區，且在步驟2003，如第4A或4B圖中作為範例所示，可填充鰭片之間的區域。在步驟2004，可形成如第5A圖中所示的絕緣層501，且在步驟2005，可於第6A圖中所示的表面503的一部分之上沉積頂層601。在步驟2006，可形成如第7A圖中所示的源極/汲極凹蝕區710，且在步驟2007，可部分地蝕刻如第8A圖中所示的填充區401。在步驟2008，可於第9A圖中所示的前側與後側溝槽825中沉積絕緣層901，且在步驟2009，可於第11A圖中所示的源極/汲極凹蝕區710中形成源極/汲極區1101。在步驟2010，可於第12圖中所示的源極/汲極區1101之上形成層間介電層，且在步驟2011，可移除如第12B與12C圖中所示的頂層601。在步驟2012，可移除形成填充區401的填充材料，且在步驟2013，可沉積如第16與17圖中所示的閘極介電層106。在步驟2014，可沉積如第17與18圖中所示的閘極結構108。
揭露的實施例包括一種電路的設計以及/或製造方法，電路包括基於此述的各種結構所設計與製造的其中一或多種裝置(例如，包括使用此述半 導體結構所製造的一或多種裝置)。在此背景下，第21圖是根據一實施例繪示出製造電路2126的例示性流程圖。最初，使用者可利用裝置設計系統2110產生半導體裝置的裝置設計2112，半導體裝置包括在此所述的半導體結構100。裝置設計2112可包括程式碼，裝置製造系統2114可使用程式碼，以根據裝置設計2112所定義的特徵產生一組包括半導體結構100的實體裝置2116。同樣地，可向電路設計系統2120提供裝置設計2112(例如，如可用於電路的組件)，使用者可以此產生電路設計2122(例如，藉由連接一或多個輸入與輸出至包含於電路中的各種裝置)。電路設計2122可包括程式碼，程式碼可包括如上述所設計的裝置。在任何情況下，可向電路製造系統2124提供電路設計2122以及/或一或多種實體裝置2116，電路製造系統2124可根據電路設計2122產生實體電路2126。實體電路2126可包括一或多個裝置2116，而裝置2116包括如此述所設計的半導體結構100。
揭露的實施例提供用於設計的一種裝置設計系統2110以及/或一種裝置製造系統2114，裝置製造系統2114用於製造包括此述半導體結構100的半導體裝置2116。在此情況下，系統2110與2114可包括計算(computing)裝置，專門程控執行包括此述半導體結構100的半導體裝置2116的設計以及/或製造方法。同樣地，各種實施例提供用於設計的一種電路設計系統2120以及/或一種電路製造系統2124，電路製造系統2124用於製造包括至少一裝置2116的電路2126，而裝置2116包括如此述所設計以及/或製造的半導體結構100。在此情況下，系統2120、2124可包括計算裝置，專門程控執行包括至少一半導體裝置1016的電路2126，而半導體裝置1016包括在此所述的半導體結構100。
在一些情況下，揭露的實施例可包括安裝於至少一電腦可讀取媒體(computer-readable medium)中的電腦程式，執行電腦程式時，可使電腦系統實施包括此述半導體結構100的半導體裝置的設計以及/或製造方法。例如，電 腦程式可使裝置設計系統2110產生在此所述的裝置設計2112。於此情況下，電腦可讀取媒體包括程式碼，當電腦系統執行程式碼時，程式碼實施一些或所有在此所述的製程。應理解的是，用詞「電腦可讀取媒體」包括目前已知或後來所發展的其中一或多種任何形態的實質表達方式，從上述的實質表達方式可透過計算裝置理解、再製或傳達程式碼的儲存複本。
在一些情況下，揭露的實施例可包括程式碼複本的提供方法，當電腦系統執行程式碼時，程式碼實施一些或所有在此所述的製程。在此情況下，電腦系統可處理程式碼的複本而產生或傳送(為了在不同的第二位置接收)具有其中一或多種特性集合(characteristics set)的一組資料訊號，以及/或以編碼此組資料訊號中程式碼的複本的方式來改變程式碼。同樣地，各種實施例提供程式碼複本的取得方法，程式碼實施一些或所有在此所述的製程，其包括電腦系統接收在此所述的此組資料訊號，且將此組資料訊號轉譯成安裝於至少一電腦可讀取媒體中的電腦程式的複本。在任一情況下，可利用任何形態的通訊鏈(communication link)傳送/接收此組資料訊號。
在一些情況下，揭露的實施例可包括一種用於設計的裝置設計系統2110的產生方法以及/或裝置製造系統2114，裝置製造系統2114用於製造包括此述半導體結構100的半導體裝置。在此情況下，可取得(例如，製造、維護、使得以使用等)電腦系統，且可取得(例如，製造、購買、使用、修改等)進行此述製程的一或多個組件並部署至電腦系統。於此情況下，部署的步驟可包括以下其一或多者：(1)於計算裝置安裝程式碼；(2)於電腦系統新增一或多個計算以及/或輸入/輸出裝置；以及/或(3)合併以及/或修改電腦系統使其能執行在此所述的製程等。
在此所述的例示性方法與技術可用於製造積體電路晶片。製造者可以未加工的晶圓形式(亦即，具有多個未封裝晶片的單一晶圓)或以封裝形 式分發所製得的積體電路晶片，未加工的晶圓形式如裸晶片(bare die)。在封裝形式的情況下，晶片以單一晶片封裝(例如，塑膠載體(carrier)，具有引線(lead)附接至母板)或以多晶片封裝(例如，具有表面內連線或埋入式內連線其一或兩者的陶瓷載體)的方式裝載。上述晶片接著與其他晶片、離散(discrete)電路元件以及/或其他訊號處理裝置整合，上述元件為(a)半成品如母板或(b)最終產品的一部分。最終產品可為包括積體電路晶片的任何產品，從玩具與其他低階應用到具有許多組件的先進電腦產品，上述組件例如顯示器、鍵盤或其他輸入裝置以及/或中央處理器，上述並非限定的範例。除非另外描述或除了此處所述，「沉積」可包括適合用於欲沉積材料的任何目前已知或後來所發展的技術，包括化學氣相沉積、低壓化學氣相沉積、電漿增強化學氣相沉積、半常壓化學氣相沉積(semi-atmosphere CVD,SACVD)、高密度電漿化學氣相沉積、快速熱化學氣相沉積(rapid thermal CVD,RTCVD)、超高真空化學氣相沉積、限制反應處理化學氣相沉積(limited reaction processing CVD,LRPCVD)、金屬有機化學氣相沉積、濺鍍(sputtering)沉積、離子束沉積、電子束沉積、雷射輔助沉積、熱氧化、熱氮化(thermal nitridation)、旋轉塗佈(spin-on)方法、物理氣相沉積、原子層沉積、化學氧化、分子束磊晶、電鍍或蒸鍍(evaporation)，但並非以此為限。
除非另外描述或除了此處所述，「蝕刻」可包括適合用於移除材料的任何目前已知或後來所發展的技術，包括乾式蝕刻(例如，電漿蝕刻、無電漿氣體蝕刻、濺射蝕刻、離子蝕刻(ion milling)、反應離子蝕刻)或濕式蝕刻(例如，以酸、鹼或溶劑溶解部分結構，或將部分結構研磨掉的研磨劑(abrasive)配方)，但並非以此為限。
在此所述的例示性方法與結構用於製造具有金屬閘極的半導體結構。此半導體結構可用以形成鰭狀場效電晶體與類似的裝置。在各種實施例中， 先於半導體基板上製造鰭片而形成半導體結構。可透過蝕刻半導體基板、磊晶成長或兩者組合的製程製造鰭片。在各種實施例中，多個鰭片形成於半導體基板之上。在各種實施例中，填充材料磊晶成長於鰭片之間的區域中。在一些實施例中，填充材料可包括SiGe。磊晶成長填充材料之後，可於填充半導體結構之上沉積頂層，且可形成源極與汲極凹口。接著，可於源極與汲極凹口之中沉積源極與汲極區。在各種實施例中，移除頂層之後可接著移除鰭片之間的填充材料。移除填充材料之後，可於鰭片之間的區域之中沉積閘極結構。在各種實施例中，閘極結構包括介電與金屬層。在各種實施例中，於鰭片之間的區域中，絕緣層分離閘極結構與源極及汲極區。
與揭露的實施例一致，提供一種半導體結構的製造方法，半導體結構包括半導體基板，其包括被鰭片凹蝕區分離的鰭片。半導體結構的製造方法可包括以第一材料填充鰭片凹蝕區，以形成填充半導體結構；於填充半導體結構的第一部分之上形成頂層；以及從填充半導體結構的第二部分蝕刻出源極凹蝕區與汲極凹蝕區。再者，半導體結構的製造方法可包括從源極與汲極凹蝕區所露出之第一部分的前側與後側側壁橫向地蝕刻一部份的第一材料，以形成前側與後側側壁溝槽；沉積第二材料至前側與後側側壁溝槽之中；於源極凹蝕區中形成源極區，且於汲極凹蝕區中形成汲極區。再者，半導體結構形成方法可包括移除頂層以露出第一部分的頂表面；移除第一填充材料，且部分地重新露出鰭片凹蝕區；沉積閘極介電層，其順應於部分地重新露出的鰭片凹蝕區之表面；以及沉積導電材料至鰭片凹蝕區的剩餘部分之中。
與另一揭露的實施例一致，提供一種半導體結構的製造方法，半導體結構包括半導體基板，其包括被鰭片凹蝕區分離的鰭片。半導體結構的製造方法可包括沉積第一填充材料，以對鰭片凹蝕區的表面形成順應層；沉積第二填充材料，以形成填充半導體結構；於填充半導體結構的第一部分之上形成 頂層；以及從填充半導體結構的第二部分蝕刻出源極凹蝕區與汲極凹蝕區。再者，半導體結構的製造方法可包括從源極與汲極凹蝕區所露出之第一部分的前側與後側側壁橫向地蝕刻一部份的第一填充材料，以形成前側與後側側壁溝槽；沉積第二材料至前側與後側側壁溝槽之中；於源極凹蝕區中形成源極區，且於汲極凹蝕區中形成汲極區。再者，半導體結構的製造方法可包括移除頂層，以露出第一部分的頂表面；移除第一與第二填充材料，且部分地重新露出鰭片凹蝕區；沉積閘極介電層，其順應於部分地重新露出的鰭片凹蝕區之表面；以及沉積導電材料至鰭片凹蝕區的剩餘部分之中。
與另一揭露的實施例一致，半導體結構包括從半導體基板延伸出的鰭片區，鰭片區包括至少一對鰭片。所述的一對鰭片被使用第一材料填充的填充區分離，其中第一材料與用於形成至少一對鰭片的材料相比具有較高的蝕刻速率。第一材料係磊晶成長以形成填充區，且鰭片區包括第一組表面與第二組表面。半導體結構也包括源極區與汲極區，源極區鄰近於鰭片區第一組表面，且汲極區鄰近於鰭片區第二組表面。
所附圖式與此說明書繪示出及描述各種實施例及其部件與組件。本發明所屬技術領域中具有通常知識者應理解，說明書中使用的任何特定術語僅是為了便利的目的，因此各種實施例不應被此術語識別以及/或指明的特定製程所侷限。因此，期望在此所述的實施例應視所有態樣為例式性的而非限制性的，且應參考發明申請專利範圍而決定各種實施例的範圍。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範 圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
100:半導體結構
101:埋入式絕緣層
102:基板
103:鰭片
104:隔離區
106:閘極介電層
108:閘極結構
110A:源極區
110B:汲極區
134:鰭片凹蝕區
140:前側
142:後側
144:頂部部分

Claims (10)

  1. 一種半導體結構的形成方法，該半導體結構包括被一鰭片凹蝕區(fin recess region)分離的多個鰭片，該方法包括：利用一第一材料填充該鰭片凹蝕區，以形成一填充半導體結構；於該填充半導體結構的一第一部份之上形成一頂層；從該填充半導體結構的一第二部份蝕刻出一源極凹蝕區與一汲極凹蝕區；從該些源極與汲極凹蝕區所露出之該第一部分的一前側與一後側側壁橫向地蝕刻一部份的該第一材料，以形成一前側與一後側側壁溝槽(trench)；沉積一第二材料至該前側與該後側側壁溝槽之中；於該源極凹蝕區中形成一源極區，且於該汲極凹蝕區中形成一汲極區；移除該頂層，以露出該第一部分的一頂表面；移除該第一材料，且部分地重新露出該鰭片凹蝕區；沉積一閘極介電層，其順應於(conformal)該部分地重新露出的鰭片凹蝕區之一表面；以及沉積一導電材料至該鰭片凹蝕區的一剩餘部分之中。
  2. 如請求項1所述之半導體結構的形成方法，更包括在利用該第一材料填充該鰭片凹蝕區的步驟前，沉積一氧化物材料至該鰭片凹蝕區之中，且部分地填充該鰭片凹蝕區。
  3. 如請求項2所述之半導體結構的形成方法，其中從該填充半導體結構的該第二部份蝕刻出該源極凹蝕區與該汲極凹蝕區的步驟包括蝕刻該第二部分至至少露出該氧化物材料之深度。
  4. 一種半導體結構的形成方法，該半導體結構包括被一鰭片凹蝕區分離的多個鰭片，該方法包括：沉積一絕緣材料，以對該鰭片凹蝕區的一表面形成一順應層； 沉積一填充材料，以形成一填充半導體結構；於該填充半導體結構的一第一部分之上形成一頂層；從該填充半導體結構的一第二部分蝕刻出一源極凹蝕區與一汲極凹蝕區；從該些源極與汲極凹蝕區所露出之該第一部分的一前側與一後側側壁橫向地蝕刻一部份的該填充材料，以形成一前側與一後側側壁溝槽；沉積一第二材料至該前側與該後側側壁溝槽之中；於該源極凹蝕區中形成一源極區，且於該汲極凹蝕區中形成一汲極區；移除該頂層，以露出該第一部分的一頂表面；移除該填充材料，且部分地重新露出該鰭片凹蝕區；沉積一閘極介電層，其順應於該部分地重新露出的鰭片凹蝕區之一表面；以及沉積一導電材料至該鰭片凹蝕區的一剩餘部分之中。
  5. 一種半導體結構，用於形成一鰭狀場效電晶體(fin field-effect transistor,FinFET)裝置，該半導體結構包括：一鰭片區，從一半導體基板延伸出，該鰭片區包括至少一對鰭片，其中該對鰭片被一第一材料所填充的一填充區分離，該第一材料與用於形成該至少一對鰭片的材料相比具有較高的蝕刻速率，該第一材料係磊晶成長以形成該填充區，該鰭片區包括一第一組表面與一第二組表面；以及一源極區與一汲極區，該源極區鄰近於該鰭片區的該第一組表面，且該汲極區鄰近於該鰭片區的該第二組表面。
  6. 如請求項5所述之半導體結構，更包括一蝕刻停止層，該蝕刻停止層與該填充區接觸，且該蝕刻停止層包括SiN、SiO2、HFO2、ZnO或ZrN的至少其中一種，其中該蝕刻停止層具有大於或等於1nm且小於或等於100nm的厚度。
  7. 如請求項6所述之半導體結構，更包括一頂層，該頂層與該蝕刻停止層接觸，且該頂層至少包括一第一頂次層及一第二頂次層，其中：該第一頂次層係由使用一濕蝕刻液體的蝕刻所形成，以及該第二頂次層係由使用電漿乾蝕刻的蝕刻所形成。
  8. 一種半導體結構，包括：複數個半導體鰭片，由具有一第一蝕刻速率的一材料所形成，該些半導體鰭片被磊晶成長的一填充材料彼此分離，且該填充材料具有一第二蝕刻速率，該第二蝕刻速率與該第一蝕刻速率不同；一源極區，鄰近於該些半導體鰭片的一第一組表面；以及一汲極區，鄰近於該些半導體鰭片的一第二組表面，該第一組表面與該第二組表面位於該些半導體鰭片的兩側。
  9. 如請求項8所述之半導體結構，更包括一絕緣材料，該絕緣材料分離該些半導體鰭片與該填充材料，其中該絕緣材料具有大於或等於1nm且小於或等於100nm的厚度。
  10. 一種半導體結構，包括：一鰭片區，從一半導體基板延伸出，該鰭片區包括至少一對鰭片，其中該對鰭片被一第一材料所填充的一填充區分離，該第一材料與用於形成該至少一對鰭片的材料相比具有較高的蝕刻速率，該第一材料係磊晶成長以形成該填充區，該鰭片區包括一第一組表面與一第二組表面；一源極區與一汲極區，該源極區鄰近於該鰭片區的該第一組表面，且該汲極區鄰近於該鰭片區的該第二組表面；以及一第一絕緣層與一第二絕緣層，該第一絕緣層實質上平行於該第二絕緣層，且其中該第一絕緣層與該第一組表面接觸，且該第二絕緣層與該第二組表面接觸。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11257758B2 (en) * 2020-06-24 2022-02-22 Taiwan Semiconductor Manufacturing Company Limited Backside connection structures for nanostructures and methods of forming the same
US11955336B2 (en) * 2021-04-23 2024-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150028426A1 (en) * 2013-07-29 2015-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. Buried sige oxide finfet scheme for device enhancement
TW201841233A (zh) * 2017-01-20 2018-11-16 美商應用材料股份有限公司 自對準磊晶接觸流
TW201913817A (zh) * 2017-08-30 2019-04-01 台灣積體電路製造股份有限公司 半導體結構及其形成方法
TW201916120A (zh) * 2017-09-29 2019-04-16 台灣積體電路製造股份有限公司 鰭式場效電晶體裝置的製造方法
TW201916114A (zh) * 2017-09-28 2019-04-16 台灣積體電路製造股份有限公司 基底上的鰭式場效電晶體及其製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12484272B2 (en) * 2018-06-28 2025-11-25 Intel Corporation Source or drain structures with relatively high germanium content
US11532619B2 (en) * 2019-03-27 2022-12-20 Intel Corporation Transistor structures including a non-planar body having variable and complementary semiconductor and insulator portions

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150028426A1 (en) * 2013-07-29 2015-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. Buried sige oxide finfet scheme for device enhancement
TW201841233A (zh) * 2017-01-20 2018-11-16 美商應用材料股份有限公司 自對準磊晶接觸流
TW201913817A (zh) * 2017-08-30 2019-04-01 台灣積體電路製造股份有限公司 半導體結構及其形成方法
TW201916114A (zh) * 2017-09-28 2019-04-16 台灣積體電路製造股份有限公司 基底上的鰭式場效電晶體及其製造方法
TW201916120A (zh) * 2017-09-29 2019-04-16 台灣積體電路製造股份有限公司 鰭式場效電晶體裝置的製造方法

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