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TWI857741B - 半導體裝置及其製造方法 - Google Patents

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TWI857741B
TWI857741B TW112130078A TW112130078A TWI857741B TW I857741 B TWI857741 B TW I857741B TW 112130078 A TW112130078 A TW 112130078A TW 112130078 A TW112130078 A TW 112130078A TW I857741 B TWI857741 B TW I857741B
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潘姿文
林育賢
汪于仕
林益安
梁家銘
陳嘉仁
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台灣積體電路製造股份有限公司
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Abstract

提供一種半導體裝置。半導體裝置包含半導體鰭片。半導體裝置包含於半導體鰭片上的多個第一分隔物。半導體裝置包含於半導體鰭片上的金屬閘極結構，其至少被多個第一分隔物夾在中間。半導體裝置包含接觸金屬閘極結構的閘極電極。金屬閘極結構和閘極電極之間的界面具有以第一距離向半導體鰭片延伸的側邊部分和以第二距離向半導體鰭片延伸的中央部分，第一距離實質上小於第二距離。

Description

半導體裝置及其製造方法
本揭露實施例是有關於半導體裝置與其製造方法，且特別是有關於閘極結構及其製造方法。
由於各種電子元件(例如電晶體、二極體、電阻器、電容器等)的積體密度不斷改善，半導體產業經歷了快速增長。在很大程度上，這種積體密度的改善來自於最小部件尺寸的反復減少，這使得更多的元件可整合至給定的區域中。
本揭露的一個實施例為一種半導體裝置。半導體裝置包含半導體鰭片。半導體裝置包含在半導體鰭片上的第一分隔物。半導體裝置包含位於半導體鰭片上的金屬閘極結構，其至少被第一分隔物夾在中間。半導體裝置包含接觸金屬閘極結構的閘極電極。金屬閘極結構和閘極電極之間的界面具有以第一距離向半導體鰭片延伸的側邊部分和以第二距離向半導體鰭片延伸的中央部分，第一距離實質上小於第二距離。
本揭露的另一個實施例為一種半導體裝置。半導體裝置包含半導體鰭片。半導體裝置包含設置在半導體鰭片上的金屬閘極結構。半導體裝置包含具有與金屬閘極結構的上表面接觸的底面的閘極電極。閘極電極具有從其頂面向半導體鰭片延伸第一深度的側邊部分和從其頂面向半導體鰭片延伸第二深度的中央部分，第一深度實質上大於第二深度。
本揭露的又一個實施例為一種半導體裝置的製造方法。方法包含在半導體鰭片上形成閘極溝槽，閘極溝槽被閘極分隔物包圍。方法包含在閘極溝槽中沉積第一功函數金屬。方法包含在閘極溝槽中的第一功函數金屬上沉積第二功函數金屬。方法包含蝕刻第一功函數金屬同時維持第二功函數金屬實質上完整，以形成金屬閘極結構。方法包含在閘極溝槽中沉積電極金屬，以形成與金屬閘極結構接觸的閘極電極。
以下的揭露內容提供許多不同的實施例或範例，以實施本案的不同部件。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了第一部件形成於第二部件之上或上方，即表示其可能包含上述第一部件與上述第二部件是直接接觸的實施例，亦可能包含了有附加部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與第二部件可能未直接接觸的實施例。另外，以下揭露書的不同範例中可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
與空間相關用詞，例如“在…的下方”、“之下”、“下”、“在…的上方”、“之上”、“上”、“底部”及類似的用詞，係為了便於描述圖式中一個元件或部件與另一個(些)元件或部件之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，且在此使用的空間相關詞也可依此對應地解釋。
一般而言，可藉由取代虛設(例如多晶矽)閘極結構來形成，電晶體裝置(例如FinFET、環閘極(gate-all-around，GAA)電晶體等)的主動(例如金屬)閘極結構。這種金屬閘極結構可具有多個相互堆疊的功函數金屬。藉由組合不同的功函數金屬，可實現所得的電晶體裝置的各種閾值電壓。在現有技術中，在沉積多個功函數金屬後，通常很難通過僅調整(例如，蝕刻)其中一個功函數金屬，來調整閾值電壓。因此，可能無法準確控制閾值電壓。因此，現有的電晶體裝置金屬閘極結構的形成技術在很多方面都不能令人完全滿意。
本揭露提供了具有無上述問題的金屬閘極結構的電晶體裝置的各種實施例。在各種實施例中，如本文所揭露的金屬閘極結構可具有堆疊在彼此之上的多個功函數金屬。功函數金屬可具有各自不同的導電類型。在沉積功函數金屬之後，可執行至少一個選擇性蝕刻製程，以蝕刻功函數金屬中的一者，同時使其他功函數金屬基本完整。因此，可維持金屬柵極結構的高度（或厚度），這可有利地降低金屬閘極結構的有效電阻。再者，可藉由僅調整功函數金屬中的一者，來調整所得的電晶體裝置的閾值電壓，這有利地允許閾值電壓被精確地調整。由於蝕刻功函數金屬中之一者，功函數金屬可呈現不同的高度。之後沉積的閘極電極可繼承功函數金屬在不同高度的輪廓，這使得閘極電極具有「虎牙(tiger tooth)」輪廓。例如，這樣的虎牙輪廓可具有向下延伸較長距離的第一(例如，側邊)部分和向下延伸較短距離的第二(例如，中央)部分。
第1圖是根據各種實施例繪示範例性的FinFET裝置100的透視圖。FinFET裝置100包含基底102和突出於基底102上的鰭片104。隔離區106形成在鰭片104的兩側上，其中鰭片104突出於隔離區106上。閘極介電質108沿著側壁且在鰭片104的頂面上，且閘極110在閘極介電質108上。源極/汲極區112D和112S在鰭片104內且在閘極介電質108及閘極的兩側上。取決於上下文，源極/汲極區可單獨地或共同地指源極或汲極。源極/汲極區112D和112S從閘極110向外延伸。提供第1圖作為參考以說明後續圖式中的多個剖面圖。例如，剖面B-B沿著FinFET裝置100的閘極110的縱軸延伸。剖面A-A垂直於剖面B-B且沿著鰭片104的縱軸且在例如源極/汲極區112S/112D之間的電流方向上。為清楚起見，後續圖式參考這些參考剖面。
第2圖是根據本揭露的一或多個實施例繪示非平面電晶體裝置的形成方法200的流程圖。例如，方法200的至少一些操作可用於形成FinFET裝置(例如，FinFET裝置100)、奈米片電晶體裝置、環閘極電晶體裝置、奈米線電晶體裝置、垂直電晶體等。  需要注意的是，方法200僅為一範例，並不用於限制本揭露。因此，應當理解的是，可在第2圖的方法200之前、期間和之後提供額外的操作，且其他一些操作在此可僅作簡要說明。在一些實施例中，方法200的操作可與範例FinFET裝置在各個製造階段的剖面圖相關聯，分別如第3、4、5、6、7、8、9、10、11、12、13、14、15、16和17圖中所示，這將在以下進一步詳細討論。
簡而言之，方法200開始於提供基底的操作202。方法200繼續至形成鰭片的操作204。方法200繼續至形成隔離區的操作206。方法200繼續至形成虛設閘極結構的操作208。虛設閘極結構可跨越鰭片的一(例如，中央)部分。方法200繼續至形成輕摻雜汲極(lightly doped drain，LDD)區和閘極分隔物的操作210。閘極分隔物沿著虛設閘極結構的側壁延伸。方法200繼續至成長源極/汲極區的操作212。方法200繼續至形成層間介電質(interlayer dielectric，ILD)的操作214。方法200繼續至移除虛設閘極結構的操作216。在移除虛設閘極結構後，可重新露出鰭片的覆蓋部分。方法200繼續至沉積閘極介電質、第一功函數金屬、第二功函數金屬和膠水金屬(glue metal)的操作218。方法200繼續至移除部分膠水金屬、部分第一功函數金屬、部分第二功函數金屬和部分膠水金屬的操作220。方法200繼續至選擇性蝕刻第一或第二功函數金屬之一的操作222。方法200繼續至形成閘極電極的操作224。方法200繼續至形成閘極接觸的操作226。
如上所述，第3至17圖分別以剖面圖繪示於第2圖的方法200的各個製造階段的FinFET裝置300的一部分。FinFET裝置300與第1圖所示的FinFET裝置100實質上相似，但具有閘極結構。例如，第3至6圖繪示FinFET裝置300沿剖面B-B的剖面圖(如第1圖所示)；且第7至17圖繪示FinFET裝置300沿剖面A-A的剖面圖(如第1圖所示)。雖然第3至17圖繪示FinFET裝置300，但應當理解的是，FinFET裝置300可包含許多其他裝置，例如電感器、熔斷器、電容器、線圈等，這些為了清楚說明的目的未在第3至17圖中示出。
對應至第2圖的操作202，第3圖是在其中一個製造階段的包含半導體基底302的FinFET裝置300的剖面圖。基底302可為半導體基底，例如主體半導體(bulk semiconductor)、絕緣體上半導體(semiconductor-on-insulator，SOI)基底等，其可被摻雜(例如用P型或N型摻雜劑)或未摻雜。基底302可為晶圓，例如矽晶圓。通常，SOI基底包含形成在絕緣體層上的半導體材料層。絕緣體層可為例如掩埋氧化物(buried oxide，BOX)層、氧化矽層等。 提供絕緣體層在基底上，通常是矽或玻璃基底。也可使用其他基底，例如多層或梯度基底。在一些實施例中，基底302的半導體材料可包含矽；鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或前述之組合。
對應至第2圖的操作204，第4圖是在其中一個製造階段的包含(半導體)鰭片404的FinFET裝置300的剖面圖。雖然在第4圖(和後續圖式)的繪示實施例中顯示了一個鰭片，應當理解的是，FinFET裝置300可包含任何數量的鰭片，同時維持在本揭露的範圍內。在一些實施例中，藉由使用例如光微影和蝕刻技術，將基底302圖案化來形成鰭片404。例如，在基底302上形成遮罩層，例如襯墊氧化物層406和上層的襯墊氮化物層408。襯墊氧化物層406可為包含例如使用熱氧化製程形成的氧化矽的薄膜。襯墊氧化物層406可作為基底302和上層的襯墊氮化物層408之間的黏著層。在一些實施例中，襯墊氮化物層408由氮化矽、氮氧化矽、碳氮化矽等或前述之組合形成。例如可使用低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)或電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)來形成襯墊氮化物層408。
可使用光微影技術將遮罩層圖案化。通常，光微影技術利用沉積、照射(曝光)和顯影的光阻材料(未示出)，以移除一部分的光阻材料。剩餘的光阻材料保護下面的材料，例如本範例中的遮罩層，免受後續製程步驟(例如蝕刻)的影響。例如，光阻材料用於將襯墊氧化層406和襯墊氮化物層408圖案化，以形成圖案化的遮罩410，如第4圖所示。
圖案化的遮罩410隨後用來將基底302的暴露部分圖案化，以形成溝槽(或開口)411，從而在相鄰溝槽411之間定義鰭片404，如第4圖所示。當形成多個鰭片時，這種溝槽可設置在任何相鄰的鰭片之間。在一些實施例中，藉由使用例如反應性離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)等或前述之組合，在基底302中蝕刻溝槽來形成鰭片404。蝕刻可為異向性的。在一些實施例中，溝槽411可為彼此平行且彼此緊密間隔的條帶(從頂部看)。在一些實施例中，溝槽411可為連續且圍繞鰭404。鰭片404在下文中也可以稱為鰭404。
鰭片404可藉由任何合適的方法圖案化。例如，可使用一或多個光微影製程，來將鰭片404圖案化，包含雙重圖案化或多重圖案化製程。通常，雙重圖案化或多重圖案化製程結合了光微影和自對準製程，允許產生具有例如比使用單一直接的光微影製程所獲得的間距更小的間距的圖案。然後移除犧牲層，然後可使用剩餘的分隔物或心軸來將鰭片圖案化。
對應至第2圖的操作206，第5圖是在其中一個製造階段的包含隔離區500的FinFET裝置300的剖面圖。 由絕緣材料形成的隔離區500可將相鄰的鰭片彼此電性隔離。絕緣材料可為氧化物，例如氧化矽、氮化物等或前述之組合，且可藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDP-CVD)、可流動CVD (flowable CVD，FCVD)(例如遠程電漿系統中基於CVD的材料沉積和後固化以使其轉化為另一材料(例如氧化物)等或前述之組合。可使用其他絕緣材料和/或其他形成製程。在所繪示的實施例中，絕緣材料是藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，就可執行退火製程。例如化學機械研磨(chemical mechanical polish，CMP)之類的平坦化製程可移除任何多餘的絕緣材料且形成共平面的隔離區500的頂面和鰭片404的頂面(未示出，隔離區500將被凹蝕，如第5圖所示)。圖案化的遮罩410(第4圖)也可藉由平坦化製程移除。
在一些實施例中，隔離區500在每個隔離區500和基底302 (鰭片404)之間的界面處包含內襯(liner)，例如內襯氧化物(未示出)。在一些實施例中，形成內襯氧化物以減少基底302和隔離區500之間的界面處的晶體缺陷。類似地，內襯氧化物也可用於減少鰭片404和隔離區500之間的界面處的晶體缺陷。內襯氧化物(例如氧化矽)可為透過對基底302的表面層進行熱氧化而形成的熱氧化物，但也可使用其他合適的方法來形成內襯氧化物。
接下來，將隔離區500凹蝕以形成淺溝槽隔離(shallow trench isolation，STI)區500，如第5圖所示。隔離區500凹蝕後，使得鰭片404的上部從相鄰的STI區500之間突出。STI區500的各個頂面可具有平坦表面(如圖所示)、凸面、凹面(例如碟形)或前述之組合。STI區500的頂面可藉由適當的蝕刻形成平坦的、凸的和/或凹的。可使用可接受的蝕刻製程將隔離區500凹蝕，例如對隔離區500的材料具有選擇性的蝕刻製程。例如，可執行使用稀氫氟酸(dilute hydrofluoric，DHF)的乾式蝕刻或濕式蝕刻，來將隔離區500凹蝕。
第3圖至第5圖繪示形成一或多個鰭狀物(例如鰭片404)的實施例，但可在各種不同的製程中形成鰭片。例如，基底302的頂部可被合適的材料取代，例如適合要形成的預期類型(例如，N型或P型)的半導體裝置的磊晶材料。此後，在頂部具有磊晶材料的基底302被圖案化以形成包含磊晶材料的鰭片404。
作為另一範例，可在基底的頂面上形成介電層；可穿過介電層蝕刻溝槽；可在溝槽內磊晶成長同質磊晶結構；且介電層可被凹蝕，使得同質磊晶結構突出介電層，形成一或多個鰭片。
在又一範例中，可在基底的頂面上形成介電層；可穿過介電層蝕刻溝槽；可使用不同於基底的材料在溝槽內磊晶成長異質磊晶結構；介電層可被凹蝕，使得異質磊晶結構突出介電層，形成一或多個鰭片。
在成長磊晶材料或磊晶結構(例如，異質磊晶結構或同質磊晶結構)的實施例中，成長的材料或結構可在成長期間原位摻雜，這可避免之前和隨後的佈植，但原位摻雜和佈植摻雜可一起使用。更再者，在NMOS區中磊晶成長不同於PMOS區中的材料的材料可能是有利的。在各種實施例中，鰭片404可包含矽鍺(Si xGe 1-x，其中x可在0和1之間)、碳化矽、純或實質上純的鍺、III-V族化合物半導體、II-VI族化合物半導體等。例如，可用於形成III-V族化合物半導體的材料包含但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
對應至第2圖的操作208，第6圖是在其中一個製造階段的包含虛設閘極結構600的FinFET裝置300的剖面圖。 在一些實施例中，虛設閘極結構600包含虛設閘極介電質602和虛設閘極604。可在虛設閘極結構600上形成遮罩606。為了形成虛設閘極結構600，在鰭片404上形成介電層。介電層可為例如氧化矽、氮化矽、前述之多層等，且可沉積或熱成長。
在介電層上形成閘極層，在閘極層上形成遮罩層。可在介電層上沉積閘極層，然後平坦化，例如藉由CMP。可在閘極層上沉積遮罩層。閘極層可由例如多晶矽形成，但也可使用其他材料。遮罩層可由例如氮化矽等形成。
在形成各個層(例如，介電層、閘極層和遮罩層)之後，可使用可接受的光微影和蝕刻技術將遮罩層圖案化，以形成遮罩606。然後可藉由可接受的蝕刻技術將遮罩606的圖案轉移到閘極層和介電層，以分別形成虛設閘極604和下面的虛設閘極介電質602。虛設閘極604和虛設閘極介電質602覆蓋鰭片404的中央部分(例如通道區)。虛設閘極604也可具有實質上垂直於鰭片404的縱向方向(例如第1圖中的B-B方向)。鰭片404的縱向方向(例如，第1圖的A-A方向)。
在第6圖的範例中，虛設閘極介電質602被顯示為形成在鰭片404上(例如，在鰭片404的頂面和側壁上)和在STI區500上。在另一些實施例中，虛設閘極介電質602可藉由例如鰭片404的材料的熱氧化來形成，因此可形成於鰭片404之上而不是STI區500之上。應當理解的是，這些和其他變化仍然包含在本揭露的範圍內。
第7至17圖顯示了FinFET裝置300沿剖面A-A (沿鰭片404的縱軸)的進一步製程(或製造)的剖面圖，如第1圖所示。簡而言之，在第7至11圖的範例中，三個虛設閘極結構600A、600B和600C被繪示在鰭片404之上。為簡單起見，虛設閘極結構600A、600B和600C有時可統稱為虛設閘極結構600。應理解的是，可在鰭片404上形成多於或少於三個虛設閘極結構，同時保留在本揭露的範圍內。
對應至第2圖的操作210，第7圖是在其中一個製造階段的包含在鰭片404中形成的輕摻雜汲極(lightly doped drain，LDD)區700的FinFET裝置300的剖面圖。LDD區700可藉由電漿摻雜製程形成。電漿摻雜製程可包含形成和將遮罩圖案化例如光阻，以覆蓋FinFET裝置300之要被保護免受電漿摻雜製程影響的區域。電漿摻雜製程可在鰭片404中佈植N型或P型雜質，以形成LDD區700。例如，可在鰭片404中佈植P型雜質例如硼，以形成用於P型裝置的LDD區700。在另一範例中，可將例如磷的N型雜質佈植至鰭片404中，以形成用於N型裝置的LDD區700。在一些實施例中，LDD區700鄰接FinFET裝置300的其中一個通道區(例如，由虛設結構600之一者覆蓋的鰭片404的中央部分)。部分的LDD區700可在虛設閘極結構600下延伸且進入FinFET裝置300的通道區。第7圖繪示LDD區700的非限制性範例。LDD區700的其他配置、形狀和形成方法也是可能的且且完全意圖包含在本揭露的範圍內。例如，可在形成將在下面討論的閘極分隔物702/704之後形成LDD區700。在一些實施例中，省略了LDD區域700。
仍然參閱第7圖，在形成LDD區700之後，在一些實施例中，在虛設閘極結構600周圍(例如沿著並接觸其側壁)形成第一閘極分隔物702，且在形成第一閘極分隔物702周圍(例如沿著並接觸其側壁)形成第二閘極分隔物704。例如，可在虛設閘極結構600的相對側壁上形成第一閘極分隔物702。可在第一閘極分隔物702上形成第二閘極分隔物704。應當理解的是，可在虛擬柵極結構 600周圍形成任意數量的閘極分隔物，同時保留在本揭露的範圍內。
第一閘極分隔物702可為低k分隔物且可由合適的介電材料形成，例如氧化矽、碳氮氧化矽等。第二閘極分隔物704可由氮化物形成，例如氮化矽、氮氧化矽、碳氮化矽等或前述之組合。可使用例如熱氧化、化學氣相沉積(chemical vapor deposition，CVD)等任何合適的沉積方法，來形成第一閘極分隔物702和第二閘極分隔物704。根據各種實施例，第一閘極分隔物702和第二閘極分隔物704由不同材料形成，以在後續處理中提供蝕刻選擇性。第一閘極分隔物702和第二閘極分隔物704有時可統稱為閘極分隔物702/704。
如第7圖(以及後續圖式)所示的閘極分隔物702-704的形狀和形成方法僅僅是非限制性範例，其他形狀和形成方法也是可能的。這些和其他變化完全意圖包含在本揭露的範圍內。
對應至第2圖的操作212，第8圖是在其中一個製造階段的包含多個源極/漏極區800的FinFET裝置300的剖面圖。在與虛設閘極結構600相鄰的鰭片404的凹陷中形成源極/汲極區800。例如，源極/汲極區800和虛設閘極結構600交替排列。換句話說，一個源極/漏極區800夾在相鄰的虛設閘極結構600之間和/或僅源極/汲極區800的一側相鄰虛設閘極結構600設置。在一些實施例中，藉由例如使用虛設閘極結構600作為蝕刻遮罩的異向性蝕刻製程，來形成凹槽，但也可使用任何其他合適的蝕刻製程。
藉由使用合適的方法例如金屬有機CVD (metal-organic CVD，MOCVD)、分子束磊晶(molecular beam epitaxy，MBE)、液相磊晶(liquid phase epitaxy，LPE)、氣相磊晶(liquid phase epitaxy，VPE)、選擇性磊晶成長(selective epitaxial growth，SEG)等或前述之組合，在凹陷中磊晶成長半導體材料而形成源極/汲極區800。
如第8圖所示，磊晶源極/汲極區800可具有從鰭片404的各個表面突起的表面(例如，在鰭片404的非凹蝕部分之上突起)並且可具有刻面。在一些實施例中，相鄰鰭片的源極/汲極區800可合併，以形成連續的磊晶源極/汲極區(未示出)。在一些實施例中，相鄰鰭片的源極/汲極區800可以不合併在一起且維持分離的源極/汲極區800(未示出)。在一些實施例中，當所得的FinFET裝置是N型FinFET時，源極/汲極區800可包含碳化矽(SiC)、矽磷(SiP)、摻磷碳矽(SiCP)等。在一些實施例中，當所得的FinFET裝置是P型FinFET時，源極/汲極區800包含SiGe和例如硼或銦的P型雜質。
磊晶源極/汲極區800可佈植摻雜劑，以形成源極/汲極區800，隨後進行退火製程。佈植製程可包含形成和圖案化例如光阻的遮罩，以覆蓋FinFET裝置300之要被保護免受佈植製程影響的區域。源極/汲極區800的雜質(例如摻雜劑)濃度可在約1×10 19cm -3至約1×10 21cm -3的範圍內。可將例如硼或銦的P型雜質佈植到P型電晶體的源極/汲極區800中。可將例如磷或砷化物的N型雜質佈植到N型電晶體的源極/汲極區800中。在一些實施例中，磊晶源極/汲極區800可在其成長期間被原位摻雜。
對應至第2圖的操作214，第9圖是在其中一個製造階段的包含層間介電質(interlayer dielectric，ILD)900的FinFET裝置300的剖面圖。在一些實施例中，在形成ILD 900之前，在第9圖所示的結構上形成接觸蝕刻停止層(contact etch stop layer，CESL) 902。CESL 902可作為後續蝕刻製程中的蝕刻停止層，且可包含合適的材料，例如氧化矽、氮化矽、氮氧化矽、前述之組合等，且可藉由合適的形成方法例如CVD、PVD、前述之組合等來形成。
接下來，在CESL 902上和虛設閘極結構600 (例如，600A、600B和600C)上形成ILD 900。在一些實施例中，ILD 900由例如氧化矽、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、硼摻雜磷矽酸鹽玻璃(boron-doped phosphosilicate glass，BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass，USG)等的介電材料形成， 且可透過任何合適的方法沉積，例如CVD、PECVD或FCVD。在形成ILD 900之後，在ILD 900上形成介電層904。介電層904可作為保護層以防止或減少ILD 900在後續蝕刻製程中的損失。可使用合適的方法，例如CVD、PECVD或FCVD和合適的材料，例如氮化矽、碳氮化矽等，來形成介電層904。在形成介電層904之後，可執行例如CMP製程的平坦化製程，以獲得介電層904的水平上表面。CMP還可以移除遮罩606和設置在虛設閘極604上的部分CESL 902。在一些實施例中，在平坦化製程之後，介電層904的上表面與虛設閘極604的上表面齊平。
隨後執行範例後閘極製程(gate-last process)(有時稱為取代閘極製程)，來用主動閘極(也可稱為取代閘極或金屬閘極)取代虛設閘極結構600的每一者的虛設閘極604和虛設介電質602。
對應至第2圖的操作216，第10圖是在其中一個製造階段的FinFET裝置300的剖面圖，其中虛設閘極結構600A、600B和600C (第9圖)被移除，以分別形成閘極溝槽1000A、1000B和1000C。接著，藉由移除第一閘極分隔物702的相對上部，而水平擴展了閘極溝槽1000A、1000B和1000C的上部，使得每個閘極溝槽1000A、1000B和1000C具有上溝槽1000U和下溝槽1000L，其中上溝槽1000U在水平方向上比下溝槽1000L寬。下面將討論形成閘極溝槽1000A至C的細節。為簡單起見，閘極溝槽1000A至C有時可統稱為閘極溝槽1000。
在一些實施例中，為了移除虛設閘極結構600，執行一或多個蝕刻步驟，以移除虛設閘極604和直接在虛設閘極604下的虛設閘極介電質602，使得閘極溝槽1000 (也可稱為作為凹陷)形成於相應的第一閘極分隔物702之間。每個閘極溝槽1000暴露出鰭片404的通道區。在虛設閘極的移除過程中，虛設閘極介電質602可作為蝕刻虛設閘極604時的蝕刻停止層。然後可在移除虛設閘極604之後，移除虛設閘極介電質602。
接著，執行異向性蝕刻製程，例如乾式蝕刻製程，以移除第一閘極分隔物702的上部。在一些實施例中，使用對第一閘極分隔物702的材料具有選擇性(例如，具有較高蝕刻速率)的蝕刻劑，來執行異向性蝕刻製程，將第一閘極分隔物702凹蝕(例如，移除上部)而實質上不攻擊第二閘極分隔物704和介電層904。移除第一閘極分隔物702的上部後，露出第二閘極分隔物704的上側壁704SU。
如第10圖所示，移除上部第一閘極分隔物702之後，每個閘極溝槽1000具有上溝槽1000U和下溝槽1000L。下溝槽1000L位於第一閘極分隔物702的剩餘下部之間。上溝槽1000U在下溝槽1000L之上，且由第二閘極分隔物704的上側壁704SU定義(例如接壤)。第10圖繪示上溝槽1000U和下溝槽1000L之間的象徵性界面1001。界面1001與第一閘極分隔物702的剩餘下部的上表面1000U齊平。
對應至第2圖的操作218，第11圖是在製造的各個階段之一的包含閘極介電質(層)1100、第一功函數金屬(層)1102、第二功函數金屬(層)1104和膠水金屬(層)1106的FinFET裝置300的剖面圖。
閘極介電質1100、第一功函數金屬1102、第二功函數金屬1104和膠水金屬1106依序形成在閘極溝槽1000中。在第11圖的繪示範例中，形成閘極介電質1100以形成閘極溝槽1100的內襯，形成第一功函數金屬1102以形成閘極介電質1100的內襯，且形成第二功函數金屬1104以形成第一功函數金屬1102的內襯，其中膠水金屬1106填充閘極溝槽1000的剩餘部分。如此，至少在下溝槽1000L中，閘極介電質1100、第一功函數金屬1102和第二功函數金屬1104均可具有U形輪廓，其中第二功函數的U形輪廓被第一功函數金屬1102的U形輪廓包圍。在一些實施例中，膠水金屬1106可填充下溝槽1000L和上溝槽1000U，如第11圖所示。
例如，閘極介電質1100(例如共形地)沉積在閘極溝槽1000中，例如在鰭片404的頂面和側壁上，在閘極分隔物702/704的頂面和側壁上，及在介電層904的頂面上。根據一些實施例，閘極介電質1100包含氧化矽、氮化矽或前述之多層。在範例實施例中，閘極介電質1100包含高k介電材料，且在這些實施例中，閘極介電質1100可具有大於約7.0的k值(介電常數)，且可包含金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb及前述之組合的矽酸鹽。閘極介電質1100的形成方法可包含分子束沉積(molecular beam deposition，MBD)、原子層沉積(atomic layer deposition，ALD)、PECVD等。作為範例，閘極介電質1100的厚度可在約8埃(Å)和約20埃之間。作為另一範例，閘極介電質1100的厚度可在約5奈米(nm)和約25 nm之間。
接著，將第一功函數金屬1102(例如共形地)沉積在閘極介電質1100上，將第二功函數金屬1104(例如共形地)沉積在第一功函數金屬1102上。在一些實施例中，第一功函數金屬1102可為P型功函數層，而第二功函數金屬1104可為N型功函數層。在一些其他實施例中，第一功函數金屬1102可為N型功函數層，而第二功函數金屬1104可為P型功函數層。在本文的討論中，功函數層也可稱為功函數金屬。
可被包含在P型裝置的閘極結構中的範例P型功函數金屬包含TiN、TaN、Ru、Mo、Al、WN、ZrSi 2、MoSi 2、TaSi 2、NiSi 2、WCN、其他合適的P型功函數材料或前述之組合。可被包含在N型裝置的閘極結構中的範例N型功函數金屬包含Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的N型功函數材料或前述之組合。功函數值與功函數層的材料組成相關聯，因此，選擇功函數層的材料來調整其功函數值，從而在待形成的裝置中實現目標閾值電壓V t。可藉由CVD、物理氣相沉積(physical vapor deposition，PVD)、ALD和/或其他合適的製程，來沉積功函數金屬。作為範例，P型功函數層的厚度可在約8 Å和約15 Å之間，且P型功函數層的厚度可在約15 Å和約30 Å之間。 作為另一範例，P型功函數層(例如第一功函數金屬1102)的厚度可在約5奈米(nm)和約25 nm之間，且N型功函數層(例如第二功函數金屬1104)的厚度可在約5 nm和約25 nm之間。
接下來，在第二功函數金屬1104上形成膠水金屬1106。膠水金屬1106作為底下的層(例如1104)和之後在膠水金屬1106上形成的閘極電極材料之間的黏著層。可使用例如CVD、PVD、ALD等的合適的沉積方法，由例如氮化鈦的合適的材料，來形成膠水金屬1106。作為範例，膠水金屬1106的厚度可在約5奈米(nm)和約25 nm之間。
第12至17圖繪示形成FinFET裝置300的金屬閘極結構的後續製程操作。為了簡單起見，第12至16圖各自僅繪示FinFET裝置300的一部分。特別地，第12至16圖各自繪示第11圖中的區域1120的放大(加大)視圖。例如，第12圖顯示了在形成膠合金屬1106之後，第11圖的區域1120。
對應至第2圖的操作220，第13圖是FinFET裝置300的剖面圖，其中閘極介電質1100、第一功函數金屬1102、第二功函數金屬1104和膠水金屬1106的相應部分在其中一個製造階段中被移除。
在各種實施例中，可透過蝕刻製程1301將閘極介電質1100、第一功函數金屬1102、第二功函數金屬1104和膠水金屬1106圖案化，以移除它們各自的部分。如第13圖所示，可移除上溝槽1000U中的各個部分。再者，閘極介電質1100、第一功函數金屬1102、第二功函數金屬1104和膠水金屬1106也可在下溝槽1000L中被凹蝕。
蝕刻製程1301可為乾式蝕刻製程。 例如，蝕刻製程1301可包含電漿蝕刻製程，其可以具有一定量的異向性特性。在這樣的電漿蝕刻製程(包含自由基電漿蝕刻、遠程電漿蝕刻和其他合適的電漿蝕刻製程)中，蝕刻劑氣體源例如氯氣(Cl 2)、三氯化硼(BCl 3)和其他合適的氣體源及前述之組合可與鈍化氣體(passivation gas)一起使用，例如氮氣(N 2)、氧氣(O 2)、二氧化碳(CO 2)、二氧化硫(SO 2)、一氧化碳(CO)和其他合適的鈍化氣體及前述之組合。此外，可用例如氬氣(Ar)、氦氣(He)、氖氣(Ne)和其他合適的稀釋氣體及前述之組合的氣體，來稀釋氣體源和/或鈍化氣體，以將閘極介電質1100、第一功函數金屬1102、第二功函數金屬1104和膠水金屬1106圖案化。
作為非限制性範例，約4000瓦至約1200瓦的源功率、約0瓦至約100瓦的偏置功率，約1毫托(millitorr)至約200毫托的壓力、每分鐘約0標準立方公分至每分鐘400標準立方公分 (standard cubic centimeters per minute，SCCM)的蝕刻劑/鈍化氣體流量可用於蝕刻製程1301。例如，可使用以下流速中的至少一者：流速為約0 SCCM至約400 SCCM的三氯化硼、流速為約0 SCCM至約400 SCCM的氯或流速為約 0 SCCM至約10 SCCM的氧氣。然而，應注意的是，也可考慮這些範圍之外的源功率、偏置功率、壓力和流速。
對應至第2圖的操作222，第14圖是FinFET裝置300的剖面圖，其中第一功函數金屬1102或第二功函數金屬1104中的一者在其中一個製造階段中被選擇性地蝕刻。
在各種實施例中，可執行蝕刻製程1401以僅蝕刻第一功函數金屬1102或第二功函數金屬1104中的一者。如在第14圖的範例中所示，第一功函數金屬1102被凹蝕，而第二功函數金屬1104保持實質上完整。在一些實施例中，閘極介電質1100和膠水金屬1106也可在蝕刻製程1401期間保持實質上完整。因此，第一功函數金屬1102具有從閘極介電質1100、第二功函數金屬1102和膠水金屬1106的其他頂面凹陷一深度的頂面。所得的第一功函數金屬1102和第二功函數金屬1104有時可統稱為主動(例如金屬)閘極結構1410。在一些實施例中，金屬閘極結構1410可包含所得的閘極介電質1100。
在第一功函數金屬1102具有P型且第二功函數金屬1104具有N型的實施例中，蝕刻製程1401可包含選擇性蝕刻第一功函數金屬1102的濕式蝕刻製程，同時第二功函數金屬1104維持實質上完整。例如，這樣的濕式蝕刻製程可包含至少一種以下蝕刻劑溶液：APM (氫氧化銨(NH 4OH)、過氧化物和去離子水的混合物(比例為約1：1：120至約1：1：5)、HPM (鹽酸(HCl)、過氧化物和去離子水的混合物，比例為約1：1：120至約1：1：5)、或稀釋過氧化物(比例為約1：120至約1：5)。例如，這樣的乾式蝕刻製程可包含電漿蝕刻製程，其使用例如氯氣(Cl 2)和/或三氯化硼(BCl 3)的蝕刻氣體源及例如氧氣(O 2)的鈍化氣體；且這樣的濕式蝕刻製程可包含至少一種以下蝕刻劑溶液：稀氫氟酸(HF)(比例為約1：100至約1：2000)或稀氫氧化銨(NH 4OH)(比例為約1：5至約1：2000)。
對應至第2圖的操作224，第15圖是在其中一個製造階段的包含閘極電極1502的FinFET裝置300的剖面圖。
在將第一功函數金屬1102凹蝕之後，在金屬閘極結構1410上沉積電極金屬，以形成閘極電極1502。在一些實施例中，閘極電極1502可遵循金屬閘極結構1410的尺寸和輪廓。具體地，閘極電極1502可具有從閘極電極1502的頂面向基底/鰭片延伸相對較長距離的側邊部分1502S和從閘極電極1502的頂面向基底/鰭片延伸相對較短距離的中央部分1502C，如第15圖的範例所示。這種輪廓有時可被稱為虎牙輪廓。或者說，金屬閘極結構1410和閘極電極1502之間的界面(例如1510)也可呈現這樣的虎牙輪廓。再者，雖然閘極電極1502形成為使其頂面位於象徵性界面1001下(即第一閘極分隔物702的頂面)，但應當理解的是，閘極電極1502的頂面可以對準或位於界面1001上。
閘極電極1502的電極金屬可包含藉由例如PVD、CVD、電鍍、化學電鍍等的合適方法形成的例如鎢(W)的合適金屬。 除了鎢之外，其他合適的材料，例如銅(Cu)、金(Au)、鈷(Co)、前述之組合、前述之多層、前述之合金等也可作為閘極電極1502。
為了說明界面或閘極電極1502的虎牙輪廓的一些範例尺寸，第16圖中顯示了包含金屬閘極結構1410和閘極電極1502的進一步放大的剖面圖，其中具有多個標註的尺寸測量值。
例如，閘極介電質1100可具有從其頂面至其底面(下面的鰭片404的頂面)測量的高度(「L 1」)，其在約8 nm至約20 nm的範圍內。閘極電極1502可具有從其頂面測量至閘極介電質1100和第一功函數金屬1102之間的界面處的最高點的高度(「L 2」)的側壁，其範圍為約0 nm至約13 nm。閘極電極1502可在其側邊部分(例如，第一功函數金屬1102的最低點)具有在約0 nm至約18 nm的範圍內的高度(「L 3」)。閘極電極1502可具有從其頂面至第一功函數金屬1102和第二功函數金屬1104之間的界面處的一點所測量的另一高度(「L 4」)，其在約0 nm至約13 nm的範圍內。閘極電極1502可具有從其頂面至第二功函數金屬1104的最高點所測量的另一高度(「L 5」)，其在約0 nm至約10 nm的範圍內。閘極電極1502可具有從其頂面至第二功函數金屬1104和膠水金屬1106之間的界面處的一點所測量的又一高度(「L 6」)，其在約0 nm至約10 nm的範圍內。閘極電極1502可具有從其頂面到膠水金屬1106的最低點所測量的又一高度(「L 7」)，其在從約0 nm至約10 nm的範圍內。 如此一來，虎牙輪廓的第一高度(或第一延伸深度/距離，例如L 3)與第二高度(或第二延伸深度/距離，例如L 5/L 6/L 7)的比值大於1，例如在一些實施例中，約1.8。
進一步在第16圖中，閘極介電質1100的側壁與第一功函數層1102的頂面的一部分之間的夾角 (「A 1」)在約0度至約45度的範圍內。第一功函數金屬1102的頂面的一部分與第一和第二功函數金屬之間的界面的夾角(「A 2」)在約0度至約45度的範圍內。第二功函數金屬1104的頂面的一部分與第一和第二功函數金屬之間的界面的夾角(「A 3」)在約135度至約180度的範圍內。第二功函數金屬1104的頂面的一部分與第二功函數金屬和膠水金屬之間的界面的角度(「A 4」)在約45度至約135度的範圍內。
對應至第2圖的操作226，第17圖是在其中一個製程階段的FinFET裝置300的剖面圖，其中形成一或多個閘極接觸1702。
如圖所示，在(例如，延伸穿過)介電材料1704中形成閘極接觸1702，以電耦合至閘極電極1502。在一些實施例中，介電材料1704先沉積在閘極溝槽1000的剩餘部分中。使用例如PVD、CVD等合適的形成方法，在閘極溝槽1000中形成介電材料1704 (例如，氧化矽、氮化矽、低k介電材料等)。接下來，然後使用例如光微影和蝕刻，在介電材料中形成接觸開口，以露出對應的閘極電極1502。一旦形成接觸開口，就可在接觸開口中依序形成阻擋層、種子層和填充金屬，以形成對應的閘極接觸1702。
阻擋層包含例如氮化鈦的導電材料，但也可替代地使用其它材料，例如氮化鉭、鈦、鉭等。可使用例如PECVD的CVD製程來形成阻擋層。 然而，可替代地使用例如濺射、金屬有機化學氣相沉積(metal organic chemical vapor deposition，MOCVD)或ALD的其他替代製程。
在阻擋層上形成種子層。 種子層可包含銅、鈦、鉭、氮化鈦、氮化鉭等或前述之組合，且可藉由ALD、濺射、PVD等來沉積。在一些實施例中，種子層是金屬層，其可為單層或包含多個由不同材料形成的子層的複合層。例如，種子層可包含鈦層和在鈦層之上的銅層。
填充金屬沉積在種子層上，且填充接觸開口的剩餘部分。填充金屬可為含金屬的材料，例如銅(Cu)、鋁(Al)、鎢(W)等、前述之組合、或前述之多層，且可藉由例如電鍍、化學電鍍或其他合適的方法來形成。在形成填充金屬之後，可執行例如CMP的平坦化製程，以移除阻擋層、種子層和填充金屬的多餘部分，這些多餘部分在介電層904的上表面上(再次參閱第11圖)。由此產生的阻擋層、種子層和填充金屬的剩餘部分形成閘極接觸1702。
在本揭露的一種態樣中，揭露了一種半導體裝置。半導體裝置包含半導體鰭片。半導體裝置包含在半導體鰭片上的第一分隔物。半導體裝置包含位於半導體鰭片上的金屬閘極結構，其至少被第一分隔物夾在中間。半導體裝置包含接觸金屬閘極結構的閘極電極。金屬閘極結構和閘極電極之間的界面具有以第一距離向半導體鰭片延伸的側邊部分和以第二距離向半導體鰭片延伸的中央部分，第一距離實質上小於第二距離。
在一些實施例中，金屬閘極結構包含第一功函數金屬以及第二功函數金屬。
在一些實施例中，側邊部分部分地由第一功函數金屬的各自頂面形成，且中央部分部分地由第二功函數金屬形成。
在一些實施例中，第一功函數金屬具有P型功函數金屬，且第二功函數金屬具有N型功函數金屬。
在一些實施例中，第一功函數金屬具有第一U型輪廓，且第二功函數金屬具有至少部分被第一U型輪廓包圍的第二U型輪廓。
在一些實施例中，閘極電極包含從側邊部分延伸至閘極電極的頂面的第一高度，及從中央部分延伸至閘極電極的頂面的第二高度，且其中第一高度實質上大於第二高度。
在一些實施例中，第二高度和第一高度的比值為約1.8。
在一些實施例中，金屬閘極結構包含分別具有不同的導電類型的複數個功函數金屬，且閘極電極包含鎢。
在一些實施例中，半導體裝置更包含第二分隔物在半導體鰭片上，第二分隔物比第一分隔物從半導體鰭片延伸更遠；其中第一分隔物更被第二分隔物夾在中間。
在一些實施例中，閘極電極的側壁分別與第一分隔物的內側壁直接接觸。
在本揭露的另一種態樣中，揭露了一種半導體裝置。半導體裝置包含半導體鰭片。半導體裝置包含設置在半導體鰭片上的金屬閘極結構。半導體裝置包含具有與金屬閘極結構的上表面接觸的底面的閘極電極。閘極電極具有從其頂面向半導體鰭片延伸第一深度的側邊部分和從其頂面向半導體鰭片延伸第二深度的中央部分，第一深度實質上大於第二深度。
在一些實施例中，金屬閘極結構包含具有第一U型輪廓的第一功函數金屬；以及具有第二U型輪廓的第二功函數金屬；其中第二功函數金屬至少部分地被第一功函數金屬包圍。
在一些實施例中，第一深度是從閘極電極的頂面測量至第一功函數金屬的頂面，且第二深度是從閘極電極的頂面測量至第二功函數金屬的頂面。
在一些實施例中，第一功函數金屬及第二功函數金屬分別具有不同的導電類型。
在一些實施例中，第二深度和第一深度的比值為1.8。
在一些實施例中，半導體裝置更包含第一閘極分隔物將金屬閘極結構和閘極電極夾在中間。
在一些實施例中，閘極電極具有側壁分別與第一閘極分隔物的內側壁直接接觸。
在一些實施例中，半導體裝置更包含更將第一閘極分隔物夾在中間的第二閘極分隔物；其中第二閘極分隔物比第一閘極分隔物從半導體鰭片延伸更遠。
在本揭露的又一種態樣中，揭露了一種半導體裝置的製造方法。半導體裝置的製造方法包含在半導體鰭片上形成閘極溝槽，閘極溝槽被閘極分隔物包圍。半導體裝置的製造方法包含在閘極溝槽中沉積第一功函數金屬。半導體裝置的製造方法包含在閘極溝槽中的第一功函數金屬上沉積第二功函數金屬。半導體裝置的製造方法包含蝕刻第一功函數金屬同時維持第二功函數金屬實質上完整，以形成金屬閘極結構。半導體裝置的製造方法包含在閘極溝槽中沉積電極金屬，以形成與金屬閘極結構接觸的閘極電極。
在一些實施例中，第一功函數金屬及第二功函數金屬分別具有不同的導電類型。
如本文所用，術語「約」和「大約」通常表示所述值的加減10%。例如，約0.5包含0.45和0.55，約10包含9到11，約1000包含900到1100。
前述內文概述了許多實施例的部件，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100:FinFET裝置 102:基底 104:鰭片 106:隔離區 108:閘極介電質 110:且閘極 112S,112D:源極/汲極區 200:方法 202,204,206,208,210,212,214,216,218,220,222,224,226:操作 300:FinFET裝置 302:基底 404:鰭片 406,408:襯墊氧化物層 410:遮罩 411:溝槽 500:隔離區 600,600A,600B,600C:虛設閘極結構 602:虛設閘極介電質 604:虛設閘極 606:遮罩 700:輕摻雜汲極區 702:第一閘極分隔物 704:第二閘極分隔物 704SU:上側壁 800:源極/漏極區 900:層間介電質 902:接觸蝕刻停止層 904:介電層 1000,1000A,1000B,1000C:閘極溝槽 1000U:上溝槽 1000L:下溝槽 1001:界面 1100:閘極介電質 1102:第一功函數金屬 1104:第二功函數金屬 1106:膠水金屬 1120:區域 1301,1401:蝕刻製程 1410:金屬閘極結構 1502:閘極電極 1502C:中央部分 1502S:側邊部分 1510:界面 1702:閘極接觸 1704:介電材料 A 1,A 2,A3,A 4:夾角 L 1:閘極介電質的高度 L 2:閘極電極的側壁的高度 L 3:閘極電極在其側邊部分的高度 L 4:閘極介電質的另一高度 L 5:閘極介電質的另一高度 L 6:閘極介電質的又一高度 L 7:閘極介電質的又一高度 A-A,B-B:剖面
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，各種部件並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1圖是根據一些實施例繪示鰭式場效應電晶體(fin field-effect transistor，FinFET)裝置的透視圖。 第2圖是根據一些實施例繪示用於製造非平面電晶體裝置的範例方法的流程圖。 第3圖是根據一些實施例繪示由第2圖的方法所製造的範例FinFET裝置(或範例FinFET裝置的一部分)在一個製造階段的剖面圖。 第4圖是根據一些實施例繪示由第2圖的方法所製造的範例FinFET裝置(或範例FinFET裝置的一部分)在一個製造階段的剖面圖。 第5圖是根據一些實施例繪示由第2圖的方法所製造的範例FinFET裝置(或範例FinFET裝置的一部分)在一個製造階段的剖面圖。 第6圖是根據一些實施例繪示由第2圖的方法所製造的範例FinFET裝置(或範例FinFET裝置的一部分)在一個製造階段的剖面圖。 第7圖是根據一些實施例繪示由第2圖的方法所製造的範例FinFET裝置(或範例FinFET裝置的一部分)在一個製造階段的剖面圖。 第8圖是根據一些實施例繪示由第2圖的方法所製造的範例FinFET裝置(或範例FinFET裝置的一部分)在一個製造階段的剖面圖。 第9圖是根據一些實施例繪示由第2圖的方法所製造的範例FinFET裝置(或範例FinFET裝置的一部分)在一個製造階段的剖面圖。 第10圖是根據一些實施例繪示由第2圖的方法所製造的範例FinFET裝置(或範例FinFET裝置的一部分)在一個製造階段的剖面圖。 第11圖是根據一些實施例繪示由第2圖的方法所製造的範例FinFET裝置(或範例FinFET裝置的一部分)在一個製造階段的剖面圖。 第12圖是根據一些實施例繪示由第2圖的方法所製造的範例FinFET裝置(或範例FinFET裝置的一部分)在一個製造階段的剖面圖。 第13圖是根據一些實施例繪示由第2圖的方法所製造的範例FinFET裝置(或範例FinFET裝置的一部分)在一個製造階段的剖面圖。 第14圖是根據一些實施例繪示由第2圖的方法所製造的範例FinFET裝置(或範例FinFET裝置的一部分)在一個製造階段的剖面圖。 第15圖是根據一些實施例繪示由第2圖的方法所製造的範例FinFET裝置(或範例FinFET裝置的一部分)在一個製造階段的剖面圖。 第16圖是根據一些實施例繪示由第2圖的方法所製造的範例FinFET裝置(或範例FinFET裝置的一部分)在一個製造階段的剖面圖。 第17圖是根據一些實施例繪示由第2圖的方法所製造的範例FinFET裝置(或範例FinFET裝置的一部分)在一個製造階段的剖面圖。
300:FinFET裝置
302:基底
404:鰭片
700:輕摻雜汲極區
702:第一閘極分隔物
704:第二閘極分隔物
800:源極/漏極區
900:層間介電質
902:接觸蝕刻停止層
904:介電層
1502:界面
1702:閘極接觸
1704:介電材料

Claims (10)

  1. 一種半導體裝置，包括：一半導體鰭片；複數個第一分隔物，在該半導體鰭片上；一金屬閘極結構，在該半導體鰭片上，至少被該些第一分隔物夾在中間；以及一閘極電極，接觸該金屬閘極結構；其中在該金屬閘極結構和該閘極電極之間的一界面具有複數個側邊部分以一第一距離向該半導體鰭片延伸及一中央部分以一第二距離向該半導體鰭片延伸，該第一距離實質上小於該第二距離。
  2. 如請求項1之半導體裝置，其中該金屬閘極結構包括：一第一功函數金屬；及一第二功函數金屬，其中該些側邊部分部分地由該第一功函數金屬的各自頂面形成，該中央部分部分地由該第二功函數金屬形成。
  3. 如請求項1之半導體裝置，其中該閘極電極包括從該些側邊部分延伸至該閘極電極的頂面的一第一高度，及從該中央部分延伸至該閘極電極的頂面的一第二高度，且其中該第一高度實質上大於該第二高度，且該第二高度和該第一高度的比值為約1.8。
  4. 如請求項1之半導體裝置，其中該金屬閘極結構包 括分別具有不同的導電類型的複數個功函數金屬，且該閘極電極包括鎢。
  5. 如請求項1之半導體裝置，更包括：複數個第二分隔物，在該半導體鰭片上，其中該些第二分隔物比該些第一分隔物從該半導體鰭片延伸更遠；其中該些第一分隔物更被該些第二分隔物夾在中間，且該閘極電極的側壁分別與該些第一分隔物的內側壁直接接觸。
  6. 一種半導體裝置，包括：一半導體鰭片；一金屬閘極結構，設置在該半導體鰭片上一閘極電極，具有與該金屬閘極結構的一上表面接觸的一底面；其中該閘極電極具有從該閘極電極的頂面向該半導體鰭片延伸一第一深度的一側邊部分和從該閘極電極的頂面向該半導體鰭片延伸一第二深度的一中央部分，該第一深度實質上大於該第二深度。
  7. 如請求項6之半導體裝置，其中該金屬閘極結構包括：一第一功函數金屬，具有一第一U型輪廓；及一第二功函數金屬，具有一第二U型輪廓的；其中該第二功函數金屬至少部分地被該第一功函數金屬包圍。
  8. 如請求項7之半導體裝置，其中該第一深度是從該閘極電極的頂面測量至該第一功函數金屬的頂面，且該第二深度是 從該閘極電極的頂面測量至該第二功函數金屬的頂面。
  9. 如請求項6之半導體裝置，更包括：複數個第一閘極分隔物，將該金屬閘極結構和該閘極電極夾在中間；及複數個第二閘極分隔物，進一步將該些第一閘極分隔物夾在中間；其中該些第二閘極分隔物比該些第一閘極分隔物從該半導體鰭片延伸更遠。
  10. 一種半導體裝置的製造方法，包括：在一半導體鰭片上形成一閘極溝槽，該閘極溝槽被複數個閘極分隔物包圍；在該閘極溝槽中沉積一第一功函數金屬；在該閘極溝槽中的該第一功函數金屬上沉積一第二功函數金屬；蝕刻該第一功函數金屬同時維持該第二功函數金屬實質上完整，以形成一金屬閘極結構；在該閘極溝槽中沉積一電極金屬，以形成與該金屬閘極結構接觸的一閘極電極。
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