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TWI840185B - 選擇器結構、記憶體單元及記憶體陣列 - Google Patents

選擇器結構、記憶體單元及記憶體陣列 Download PDF

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TWI840185B
TWI840185B TW112113050A TW112113050A TWI840185B TW I840185 B TWI840185 B TW I840185B TW 112113050 A TW112113050 A TW 112113050A TW 112113050 A TW112113050 A TW 112113050A TW I840185 B TWI840185 B TW I840185B
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李泓儒
張國彬
丁裕偉
陳佑昇
陳慶恩
黃國欽
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台灣積體電路製造股份有限公司
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Abstract

一種選擇器結構，包含底部電極、第一切換膜和第一頂部電極。底部電極包含底部低熱導率金屬和第一底部高熱導率金屬。第一切換膜位於底部電極上且具有可藉由電場切換的電阻率。第一頂部電極在第一切換膜上且包含第一頂部低熱導率金屬和第一頂部高熱導率金屬。

Description

選擇器結構、記憶體單元及記憶體陣列
本揭露是關於一種選擇器結構、記憶體單元及記憶體陣列。
記憶體裝置中的記憶體單元可以是包含以串聯方式連接電阻器的選擇器，像這樣的記憶體單元可被稱為一選擇器一電阻器(one selector,one resistor；1S1R)之記憶體元件。選擇器能有助於抑制操作記憶體裝置期間洩漏的電流，而電阻元件可包含如非揮發性記憶體(non-volatile memory；NVM)元件。特別的是，選擇器的頂部電極(top electrode；TE)可連接到非揮發性記憶體的底部。在許多記憶體裝置中，選擇器元件可由包含高閾值電壓之低漏電流特性材料形成。
本揭露之一方面是指一種選擇器結構，其包含底部電極、第一切換膜和第一頂部電極。底部電極包含底部低 熱導率(low thermal conductivity；LTC)金屬和第一底部高熱導率(high thermal conductivity；HTC)金屬，其中第一底部高熱導率金屬位於底部電極的中心區域中，且底部低熱導率金屬位於第一底部高熱導率金屬之相對兩側。第一切換膜位於底部電極上，其包含包括硒、碲或鍺中至少一者之雙向閾值切換(ovonic threshold switching；OTS)膜，且其具有可由電場切換的電阻率。第一頂部電極位於第一切換膜上且包含第一頂部低熱導率金屬和第一頂部高熱導率金屬，其中第一頂部高熱導率金屬位於第一頂部電極的中心區域中，且第一頂部低熱導率金屬位於第一頂部高熱導率金屬之相對兩側。
本揭露之另一方面是指一種記憶體單元，其包含電阻元件和選擇器結構。選擇器結構電性耦合至電阻元件，且包含底部電極、切換膜和頂部電極。底部電極包含底部低熱導率金屬及底部高熱導率金屬。切換膜位於底部電極上，且具有可由電場切換的電阻率。頂部電極位於切換膜上，且包含頂部低熱導率金屬及頂部高熱導率金屬。
本揭露之又一方面是指一種記憶體陣列，其包含多個字元線、多個位元線和多個記憶體單元。此些位元線垂直於此些字元線。此些記憶體單元分別位於此些字元線以及此些位元線的交叉處，且此些記憶體單元中的第一記憶體單元包含第一電阻元件和選擇器結構的第一選擇器。第一選擇器電性耦合至第一電阻元件，且包含底部電極、第一切換膜和第一頂部電極。底部電極，包含底部低熱導率 金屬及底部高熱導率金屬。第一切換膜位於底部電極上，且具有可由電場切換的電阻率。第一頂部電極位於第一切換膜上，且包含第一頂部低熱導率金屬及第一頂部高熱導率金屬。
100:選擇器結構
107:字元線選擇開關
113:位元線選擇開關
114:感測放大器
116:字元線選擇訊號
117:位元線選擇訊號
120:底部電極
120a:底部低熱導率金屬
120a-L1:第一低熱導率金屬層
120a-L2:第二低熱導率金屬層
120b:第一底部高熱導率金屬
120b-L:高熱導率金屬層
125:高熱導率耦合線
140:第一切換膜
140-L:切換膜層
142:底部熱能
146:頂部熱能
148:局部化細絲
160:第一頂部電極
160a:第一頂部低熱導率金屬
160b:第一頂部高熱導率金屬
200:基板
310,320,330,910,920,930,940,950:步驟
402:記憶體單元
402b:電阻元件
402c1:第一端子
402c2:第二端子
402d:連接線
406,406a,406b,406c,706:字元線
412,412a,412b,412c:位元線
501:第一選擇器
502:第二選擇器
520b:第二底部高熱導率金屬
540:第二切換膜
560:第二頂部電極
560a:第二頂部低熱導率金屬
560b:第二頂部高熱導率金屬
712a:第一位元線
712b:第二位元線
750:介電層
850:第一介電層
852:第二介電層
853:第三介電層
854:第四介電層
1010,1020,1030,1040:電壓-電流分佈
1400:記憶體陣列
1600:記憶體裝置
A,B:區域
IB,IT:界面
I-I’:線段
O1,O2,O3,O4,O5:開口
W120b:遠端寬度
W’120b:近端寬度
W160b:遠端寬度
W’160b:近端寬度
當配合隨附圖式閱讀時，自以下詳細描述是最好理解本揭示的態樣。應注意的是，根據工業標準實務，多個特徵並非按比例繪製。實際上，基於論述的清晰此些特徵的尺寸可能會任意地增加或縮減。
圖1A為依據一或多個實施例之具基本配置的選擇器結構(例如雙向閾值切換(ovonic threshold switching；OTS)選擇器)的剖面視圖。
圖1B為依據一或多個實施例之在電場影響下的選擇器結構的示意圖。
圖2A繪示依據一或多個實施例之形成底部低熱導率金屬後之中間結構。
圖2B繪示依據一或多個實施例之在底部低熱導率金屬形成一個開口後之中間結構。
圖2C繪示依據一或多個實施例之形成第一底部高熱導率金屬後之中間結構。
圖2D繪示依據一或多個實施例之平坦化底部低熱導率金屬及第一底部高熱導率金屬後之中間結構。
圖2E繪示依據一或多個實施例之形成第一切換膜後之中 間結構。
圖2F繪示依據一或多個實施例之形成第一頂部低熱導率金屬後之中間結構。
圖2G繪示依據一或多個實施例之在第一頂部低熱導率金屬形成一個開口後之中間結構。
圖2H繪示依據一些實施例之形成第一頂部高熱導率金屬後之中間結構。
圖2I繪示依據一或多個實施例之平坦化第一頂部低熱導率金屬及第一頂部高熱導率金屬後之中間結構。
圖3為依據一或多個實施例繪示之形成選擇器結構之方法的各個步驟的流程圖。
圖4為依據一或多個實施例之記憶體單元存在於記憶體陣列中的示意圖。
圖5繪示依據一或多個實施例之選擇器結構之替代設計。
圖6繪示依據一或多個實施例之圖5中選擇器結構之替代設計的操作。
圖7繪示依據一或多個實施例之圖5中選擇器結構之替代設計的記憶體陣列的實現。
圖8A繪示依據一或多個實施例之形成第一介電層後之中間結構。
圖8B繪示依據一或多個實施例之在第一介電層中形成一個開口後之中間結構。
圖8C繪示依據一或多個實施例之形成底部電極的金屬化物後之中間結構。
圖8D繪示依據一或多個實施例之進行平坦化後之中間結構。
圖8E繪示依據一或多個實施例之形成切換膜層後之中間結構。
圖8F繪示依據一或多個實施例之在切換膜層中形成開口後之中間結構。
圖8G繪示依據一或多個實施例之形成第三介電層後之中間結構。
圖8H繪示依據一或多個實施例之在第三介電層中形成一個開口後之中間結構。
圖8I繪示依據一或多個實施例之形成第一頂部電極及第二頂部電極後之中間結構。
圖9為依據一或多個實施例繪示之形成具圖5所述替代設計之選擇器結構之方法的各個步驟的流程圖。
圖10為依據一或多個實施例之具基本配置的選擇器結構的立體視圖。
圖11為依據一或多個實施例之具替代設計之基本配置(例如見圖1A)的選擇器結構的立體視圖。
圖12為依據一或多個實施例之具替代高熱導率金屬設計的選擇器結構的剖面視圖。
圖13為依據一或多個實施例之具第二替代高熱導率金屬設計的選擇器結構的剖面視圖。
圖14為依據一或多個實施例之包含選擇器結構之多個記憶體單元(例如見圖4)的記憶體陣列的示意圖。
圖15提供依據一或多個實施例繪示之選擇器結構之電壓-電流分佈的圖表。
圖16為依據一或多個實施例繪示之包含記憶體陣列的記憶體裝置。
以下揭露內容提供用於實施所提供的主題的不同特徵的許多不同的實施例或示例。以下描述組件及配置的特定實例以簡化本揭露。當然，此等僅僅為實例，而無意於進行限制。舉例而言，在以下描述中，在第二特徵上方或上的第一特徵的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可能不直接接觸的實施例。另外，本揭露可在各個示例中重複參考數字和/或字母。此重複係出於簡單及清楚的目的，且其本身並不指示所論述的各種實施例和/或組態之間的關係。
另外，為了便於描述，本文中可能使用諸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」等空間相對術語，以描述一個元件或特徵與另一(或另一些)元件或特徵的關係，如圖中所繪示。除了在圖中描述的定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。可以其他方式定向(旋轉90度或其他定向)設備，且在本文中使用的空間相對描述語亦可對應地進行解釋。另外，除非另有明確說明，否則假設具有相 同參考數字和/或字母之每個元件皆具有相同的材料組成並且具有相同厚度範圍內的厚度。
典型的記憶體單元選擇器可包含例如雙向閾值切換(ovonic threshold switching；OTS)選擇器。雙向閾值切換選擇器包含位於兩種其他材料之間之基於雙向閾值切換(OTS-based)的膜(例如硒膜、Te膜、Ge膜等)。根據與基於雙向閾值切換的膜比較之相對位置，可將這兩種其他材料分別稱為頂部電極(top electrode；TE)和底部電極(bottom electrode；BE)。頂部電極和底部電極兩者通常可由低熱導率(low thermal conductivity；LTC)金屬形成。
典型的雙向閾值切換選擇器可包含絲狀導體(例如導電絲)。意即，在關閉狀態(例如初始狀態)下，導電原子可分散在基於雙向閾值切換的膜中。然而，在所施加的外部電場影響下(例如處於導通狀態或激發狀態)，導電原子細絲可在基於雙向閾值切換的膜之隨機區域中形成。意即，細絲可在電場的影響下隨機出現。絲狀導體的傳導方向(例如從頂部電極至底部電極)可由外部電場所控制。
為達雙向閾值切換選擇器能夠抑制漏電流之目的，故而選擇形成基於雙向閾值切換的膜的材料(例如基於雙向閾值切換的材料)。然而，提供低漏電流的材料也具有高閾值電壓特性。如此高閾值電壓特性可能是不需要的。因此，盼能設計和製造出一種提供低漏電流及低閾值電壓的雙向閾值切換選擇器。
本揭露之一或多個實施例可包含選擇器結構(例如雙向閾值切換選擇器結構或散熱型選擇器結構)，其可包含頂部電極和/或底部電極之局部熱增強結構(local thermal enhancement structure；LTES)。因此，選擇器結構可稱為LTES-OTSS。選擇器結構可具有低漏電流和低閾值電壓。相較於典型僅為電驅動的雙向閾值切換選擇器，具LTES的選擇器結構可為電驅動和熱驅動。不同於典型雙向閾值切換選擇器中的導電原子細絲可形成在基於雙向閾值切換的膜的隨機區域中，在選擇器結構的各種實施例中，導電原子細絲可包含局部形成(例如緊鄰頂部和底部電極的高耐熱區域)的「局部化細絲」。
特別的是，選擇器結構可包含形成在頂部電極和底部電極之間的切換膜(例如基於雙向閾值切換的膜)。切換膜具有在存在外部電場的情況下可切換的導電率。意即，可藉由施加橫跨膜的電壓(例如在厚度方向上)來切換切換膜的導電率。
選擇器結構的頂部電極和/或底部電極包含低熱導率金屬和高熱導率(high thermal conductivity；HTC)金屬。低熱導率金屬具低電阻率，且因此可提供導電性。高熱導率金屬具高電阻率，且因此可提供高局部加熱。
藉由來自高熱導率金屬(例如局部加熱器)的熱輔助，可降低記憶體單元的操作偏壓(例如可提升記憶體單元的切換效率)。因此，選擇器結構的閾值電壓可在不增加漏電流下降低。因此，選擇器結構可用於低功率記憶體 應用。
切換膜(例如基於雙向閾值切換的膜)的厚度在約5nm至約50nm的範圍內，但更厚或更薄的膜也可使用。頂部電極和底部電極中的每一個的厚度在約1nm至500nm範圍內，但也可以是更大或更小的厚度。頂部電極的厚度與底部電極的厚度實質相同。低熱導率金屬與高熱導率金屬的熱導率比可在約1：10至約1：10000的範圍內。頂部電極與底部電極的電性連接可位在上述兩電極之中心區域(例如在橫向方向上)。
選擇器結構之一或多個實施例在高溫下可具有低閾值電壓。選擇器結構可由電場所驅動，但選擇器結構的環境溫度(例如選擇器結構中之切換膜的溫度)可扮演切換用輔助能量的角色。意即，高熱導率金屬可被認為是可產生與施加的電壓成比例的熱能的加熱元件(例如加熱器)。選擇器結構可具有與選擇器結構之溫度(例如基於雙向閾值切換的膜的溫度)成反比的閾值電壓。
在一或多個實施例中，低熱導率金屬和高熱導率金屬之間的接觸面積比應大到足以產生電流擁擠(current crowding)。低熱導率金屬和高熱導率金屬的接觸面積比可在約1：1至約10000：1的範圍內。
選擇器結構之底部電極的延伸配置(例如U形配置)可為記憶體陣列應用提供有效區域。具有延伸配置之底部電極的選擇器結構特性(例如操作特性)可與具有基本配置的底部電極的選擇器結構一致。
金屬厚度或切換膜(例如基於雙向閾值切換的膜)可改變電流擁擠。切換膜的厚薄度可能導致電極和切換膜之間的高電流擁擠。高電流擁擠可能會產生可降低操作偏差的局部加熱(例如熱能)。意即，重點在於高熱導率金屬和切換膜之間產生的電阻比。高電阻比可能導致可造成高加熱速率的高電流擁擠。
選擇器結構可為記憶體陣列的設計提供面積層面的益處。特別的是，選擇器結構可為兩個記憶體單元提供共用字元線，並且每個記憶體單元可彼此獨立地操作。因此，選擇器結構可減少記憶體陣列的總面積。
此外，相較於典型的雙向閾值切換選擇器，一或多個實施例可提供降低的總功耗。典型的雙向閾值切換選擇器可能需要更高的寫入電壓(Vwrite)以防止由於高漏電流而導致的操作失敗。然而，具有選擇器結構(LTES OTSS)的陣列可具有由於在選擇器結構中的低漏電流而造成的低功耗。
由於選擇器結構具有相較於典型雙向閾值切換選擇器更低的閾值電壓，故其亦可提供比典型雙向閾值切換選擇器更大(例如更寬)的讀取電壓(Vread)窗口。讀取電壓Vread窗口可由非揮發性記憶體(non-volatile memory；NVM)之設定電壓(Vset)與選擇器結構之閾值電壓(Vt)的差值決定(例如讀取電壓Vread窗口等於非揮發性記憶體之設定電壓Vset減去選擇器結構之閾值電壓Vt)。因此，包含選擇器結構(LTES OTSS)的記憶 體陣列可具有低閾值電壓，進而導致操作上更大的讀取餘裕(read margin)(例如更寬的讀取餘裕)。
選擇器結構可具有例如柱狀，諸如圓柱狀、方形柱狀(立方體狀)等。在一或多個實施例中，沿選擇器結構高度的剖面視圖可以是均勻的(例如沿平行於基於雙向閾值切換的膜與頂部電極或底部電極之間的界面之平面所截取之剖面形狀)。低熱導率金屬與高熱導率金屬的接觸面積比可設計為與導電率成比例。
在一或多個實施例中，高熱導率金屬的寬度可變化。特別地，高熱導率金屬的寬度可在朝向切換膜的方向上減小。意即，對於切換膜來說，高熱導率金屬在其遠端的遠端寬度可大於高熱導率金屬在其近端的近端寬度。在一或多個實施例中，隨著遠端寬度和近端寬度之間的差異增加，選擇器結構的性能(例如效率)亦可增加。
圖1A為根據一或多個實施例之具有基本配置的選擇器結構100(例如雙向閾值切換選擇器)的垂直剖面視圖。如圖1A所示，選擇器結構100包含底部電極120，且底部電極120包含底部低熱導率金屬120a及第一底部高熱導率金屬120b。例如，第一底部高熱導率金屬120b可位於底部電極120的中心區域(例如在x-y平面中)，並且底部低熱導率金屬120a可位於第一底部高熱導率金屬120b的相對側上。特別的是，底部低熱導率金屬120a可在x-y平面中實質圍繞於第一底部高熱導率金屬120b。
底部低熱導率金屬120a及第一底部高熱導率金屬120b中之每一者可包含具高導電率(例如約1×107 Siemens/meter或更大)的金屬材料(例如金屬、金屬合金等)。金屬材料可包含例如銅、金、銀、鋁、鎢、鎳、鉑和氮化鎢中之一或多種。底部電極120的厚度可在約1nm至約500nm的範圍內。第一底部高熱導率金屬120b的熱導率可大於底部低熱導率金屬120a的熱導率。特別的是，底部低熱導率金屬120a的熱導率與第一底部高熱導率金屬120b的熱導率比可在約1：10至約1：10000的範圍內。
選擇器結構100還可包含在底部電極120上的第一切換膜140。第一切換膜140可包含具有可藉由電場切換電阻率的膜。意即，可藉由在膜上(例如在厚度方向上)施加感應電場的電壓來切換第一切換膜140的導電率。
第一切換膜140可包含例如包含硒、碲和鍺中之一或多種基於雙向閾值切換的膜。第一切換膜140還可包含一或多種可用於控制第一切換膜140特性的摻雜劑。摻雜劑可包含例如砷、矽、銻、氮、碳和硼中之一或多種。第一切換膜140(例如基於雙向閾值切換的膜)的厚度可在約5nm至約50nm的範圍內。
選擇器結構100還可包含在第一切換膜140上的第一頂部電極160。第一頂部電極160可具有與底部電極120實質相同的結構。第一頂部電極160可包含第一頂部低熱導率金屬160a和第一頂部高熱導率金屬160b。第一 頂部高熱導率金屬160b可位於例如第一頂部電極160的中心區域(例如在x-y平面中)，並且第一頂部低熱導率金屬160a可位於第一頂部高熱導率金屬160b的相對側上。特別的是，第一頂部低熱導率金屬160a可在x-y平面中實質圍繞於第一頂部高熱導率金屬160b。
第一頂部低熱導率金屬160a和第一頂部高熱導率金屬160b中之每一者皆可包含具有高導電率(例如大約1×107 Siemens/meter或更大)的金屬材料(例如金屬、金屬合金等)。金屬材料可包含例如銅、金、銀、鋁、鎢、鎳、鉑和氮化鎢中之一或多種。第一頂部電極160的厚度可在約1nm至約500nm的範圍內。第一頂部電極160的厚度可與底部電極120的厚度實質相同。第一頂部高熱導率金屬160b的熱導率可大於第一頂部低熱導率金屬160a的熱導率。特別的是，第一頂部低熱導率金屬160a的熱導率與第一頂部高熱導率金屬160b的熱導率比可在約1：10至約1：10000的範圍內。
需要說明的是，在第一切換膜140與底部電極120之間的界面IB處，第一切換膜140與底部低熱導率金屬120a之間的接觸面積及第一切換膜140與第一底部高熱導率金屬120b之間的接觸面積兩者的接觸面積比應足夠大以產生電流擁擠。特別的是，接觸面積比可在約1：1至約10000：1的範圍內。
另外，在第一切換膜140與第一頂部電極160之間的界面IT處，第一切換膜140與第一頂部低熱導率金屬 160a之間的接觸面積及第一切換膜140與第一頂部高熱導率金屬160b之間的接觸面積兩者的接觸面積比應足夠大以產生電流擁擠。特別的是，接觸面積比也可在約1：1至約10000：1的範圍內。
在一或多個實施例中，圖1B是選擇器結構100在電場的影響下進行操作的示意圖。例如，可藉由將頂部電壓施加到第一頂部電極160並將小於頂部電壓的底部電壓施加到底部電極120來產生電場(由圖1B中的向下箭頭指示)。
一般來說，選擇器結構100可包含頂部電極和/或底部電極的局部散熱型結構(LTES)。具有LTES的選擇器結構100可以是電驅動和熱驅動。底部低熱導率金屬120a和第一頂部低熱導率金屬160a具有低電阻率，且因此可提供導電性。第一底部高熱導率金屬120b和第一頂部高熱導率金屬160b具有高電阻率，且因此可提供高局部性加熱。
特別的是，第一底部高熱導率金屬120b可在第一切換膜140中產生底部熱能142，並且第一頂部高熱導率金屬160b可在第一切換膜140中產生頂部熱能146。因此，局部化細絲148可在靠近第一底部高熱導率金屬120b與第一頂部高熱導率金屬160b的局部形成導電原子。
因此，在各種選擇器結構之實施例中，包含中央第一底部高熱導率金屬120b及被第一底部低熱導率金屬120a與第一頂部低熱導率金屬160a包圍的第一頂部高熱 導率金屬160b可各自受益於由第一底部高熱導率金屬120b和第一頂部高熱導率金屬160b(例如局部加熱器)產生的熱輔助，可降低包含選擇器結構100之記憶體單元的操作偏壓(例如可提升記憶體單元的切換效率)，進而在不增加漏電流下降低閾值電壓。因此，選擇器結構100可用於多種低功耗記憶體應用。
選擇器結構100在高溫下可具有低閾值電壓。選擇器結構100可由電場驅動，而選擇器結構100的環境溫度(例如選擇器結構100中第一切換膜140的溫度)可扮演切換用輔助能量的角色。意即，第一底部高熱導率金屬120b及第一頂部高熱導率金屬160b中之每一者可被認為是可產生與施加到選擇器結構100的電壓成比例之熱能的加熱元件(例如加熱器)。選擇器結構100可具有與選擇器結構100的溫度(例如第一切換膜140的溫度)成反比的閾值電壓。
圖2A-2I繪示依據一或多個實施例之形成選擇器結構100的方法的順序操作。特別的是，圖2A繪示依據一或多個實施例之形成底部低熱導率金屬120a後的中間結構。底部低熱導率金屬120a可包含一或多種具有高導電率的金屬或金屬材料，例如銅、金、銀、鋁、鎢、鎳、鉑和氮化鎢。底部低熱導率金屬120a可在基板200上形成以用於處理。底部低熱導率金屬120a可藉由薄膜創造而沉積，例如藉由化學氣相沉積(chemical vapor deposition；CVD)、電漿輔助化學氣相沉積 (plasma-enhanced CVD；PECVD)、低壓化學氣相沉積(low pressure CVD；LPCVD)、物理氣相沉積(physical vapor deposition；PVD)(例如濺鍍)或原子層沉積(atomic layer deposition；ALD)。底部低熱導率金屬120a的厚度可在約1nm至約500nm的範圍內，但也可以是更大或更小的厚度。
圖2B繪示依據一或多個實施例之在底部低熱導率金屬120a形成開口O1後之中間結構。可蝕刻底部低熱導率金屬120a以在底部低熱導率金屬120a中形成開口O1。例如，可藉由微影製程進行蝕刻。微影製程可包含在底部低熱導率金屬120a上形成圖案化的光阻遮罩(未示出)，並經由光阻遮罩中的開口蝕刻(例如濕式蝕刻、乾式蝕刻等)暴露的上表面。隨後可藉由灰化、溶解光阻遮罩或藉由在蝕刻期間消耗光阻遮罩而去除光阻遮罩。
圖2C繪示依據一個或多個實施例在形成第一底部高熱導率金屬120b後的中間結構。可形成第一底部高熱導率金屬120b以填充開口O1。第一底部高熱導率金屬120b可包含一或多種具有高導電率的金屬或金屬材料，例如銅、金、銀、鋁、鎢、鎳、鉑和氮化鎢。第一底部高熱導率金屬120b可藉由薄膜創造而沉積，例如藉由化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、物理氣相沉積(例如濺鍍)或原子層沉積。
圖2D繪示依據一或多個實施例之平坦化底部低熱導率金屬120a與第一底部高熱導率金屬120b後之中 間結構。底部低熱導率金屬120a的上表面和第一底部高熱導率金屬120b的上表面可藉由例如化學機械研磨(chemical mechanical polishing；CMP)或其他合適的平坦化製程而平坦化。
圖2E繪示依據一或多個實施例之形成第一切換膜140後之中間結構。第一切換膜140可包含具有可藉由電場切換電阻率的膜，例如包含硒、碲和鍺中的一或多種之基於雙向閾值切換的膜。第一切換膜140可藉由例如化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、物理氣相沉積或原子層沉積的方式形成沉積。第一切換膜140(例如基於雙向閾值切換的膜)可沉積約5nm至約50nm範圍內的厚度，但也可使用更大或更小的厚度。
在沉積第一切換膜140後，可藉由合適的注入製程將摻雜劑選擇性地注入第一切換膜140中，以控制第一切換膜140的特性。摻雜劑可包含例如砷、矽、銻、氮、碳和硼中的一或多種。
圖2F繪示依據一或多個實施例之形成第一頂部低熱導率金屬160a後之中間結構。與底部低熱導率金屬120a類似，第一頂部低熱導率金屬160a可包含一或多種具有高導電率的金屬或金屬材料，例如銅、金、銀、鋁、鎢、鎳、鉑和氮化鎢。第一頂部低熱導率金屬160a可藉由例如化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、物理氣相沉積(例如濺鍍)或原子層沉積等方式而沉積。第一頂部低熱導率金屬160a的厚度可在約 1nm至約500nm的範圍內，但也可使用更大或更小的厚度。
圖2G繪示依據一或多個實施例之在第一頂部低熱導率金屬160a中形成開口O2後之中間結構。可蝕刻第一頂部低熱導率金屬160a以在第一頂部低熱導率金屬160a中形成開口O2。蝕刻可藉由例如微影製程而進行。微影製程可包含形成圖案化的光阻遮罩(未示出)，並經由光阻遮罩中的開口蝕刻(例如濕法蝕刻、乾法蝕刻等)暴露的上表面。隨後可藉由灰化、溶解光阻遮罩或藉由在蝕刻期間消耗光阻遮罩而去除光阻遮罩。
圖2H繪示依據一或多個實施例之形成第一頂部高熱導率金屬160b後之中間結構。可形成第一頂部高熱導率金屬160b以填充開口O2。第一頂部高熱導率金屬160b可包含一或多種具有高導電率的金屬或金屬材料，例如銅、金、銀、鋁、鎢、鎳、鉑和氮化鎢。第一頂部高熱導率金屬160b可藉由薄膜形成來沉積，例如藉由化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、物理氣相沉積(例如濺鍍)或原子層沉積。
圖2I繪示依據一或多個實施例之平坦化第一頂部低熱導率金屬160a和第一頂部高熱導率金屬160b後之中間結構。第一頂部低熱導率金屬160a的上表面和第一頂部高熱導率金屬160b的上表面可藉由例如化學機械研磨或其他合適的平坦化製程而平坦化。
圖3為依據一或多個實施例繪示之形成選擇器結 構100之實施例方法的各個步驟的流程圖。形成選擇器結構100的方法可包含步驟310，形成包含底部低熱導率金屬120a和第一底部高熱導率金屬120b的底部電極120。此方法亦可包含步驟320，在底部電極120上形成第一切換膜140(例如基於雙向閾值切換的膜或具有可藉由電場切換電阻率之其他合適的膜)。此方法亦可包含步驟330，在第一切換膜140上形成包含第一頂部低熱導率金屬160a和第一頂部高熱導率金屬160b的第一頂部電極160。
圖4為依據一或多個實施例之記憶體陣列之記憶體單元402的示意圖。如圖4所示，記憶體單元402可包含在字元線406和位元線412之間串聯配置之實施例選擇器結構100和電阻元件402b。
記憶體單元402亦可包含用於將記憶體單元402連接(例如耦合)至位元線412的第一端子402c1。特別的是，第一端子402c1可將電阻元件402b連接至位元線412。記憶體單元402亦可包含用於將記憶體單元402連接至字元線406的第二端子402c2。特別的是，第二端子402c2可將選擇器結構100連接至字元線406。
如圖4所示，可在第一底部高熱導率金屬120b和第一頂部高熱導率金屬160b處對選擇器結構100產生電性連接。電性連接可替代地在底部低熱導率金屬120a和第一頂部低熱導率金屬160a處產生。
記憶體單元402亦可包含將選擇器結構100電性 連接至電阻元件402b的連接線402d。連接線402d可包含例如金屬線或金屬導線。在至少一個實施例中，可省略連接線402d以使得選擇器結構100和電阻元件402b直接實體接觸。記憶體單元402亦可包含用於將記憶體單元402連接到字元線406和位元線412的其他連接線。需要注意的是，記憶體單元402至字元線406的連接及記憶體單元402至位元線412的連接不一定需要直接連接。
選擇器結構100可具有初始處於第一閾值並且可降低至第二閾值的閾值電壓。電阻元件402b可具有可變電阻。電阻元件402b可包含例如非揮發性記憶體元件。電阻元件402b可包含例如PCRAM資料儲存材料、RRAM資料儲存材料、FeRAM資料儲存材料或CBRAM資料儲存材料。
選擇器結構100可與電阻元件402b配合以將資料儲存在記憶體單元402中。當記憶體單元402未被選擇時，選擇器結構100可抑制(例如防止)漏電流的產生。記憶體陣列中的每個記憶體單元402最初處於「邏輯0」的狀態，並且可藉由對其進行寫入操作而切換到「邏輯1」的狀態。
圖5說明在一或多個實施例中選擇器結構100的替代設計。如圖5所示之替代設計，選擇器結構100可包含具有共同底部電極120的第一選擇器501和第二選擇器502。在此種替代設計中，選擇器結構100的底部電極120可為記憶體陣列應用提供有效區域。特別的是，此種替代 設計可特別適用於低功耗記憶體陣列應用。
特別的是，第一選擇器501可包含具有第一底部高熱導率金屬120b的底部電極120、第一切換膜140和第一頂部電極160中。第二選擇器502可包含底部電極120和在底部電極120中的第二底部高熱導率金屬520b。第二底部高熱導率金屬520b與第一底部高熱導率金屬120b實質相同。
第二選擇器502還可包含在底部電極120上的第二切換膜540。第二切換膜540與第一切換膜140實質相同。第二選擇器502還可包含在第二切換膜540上的第二頂部電極560。第二頂部電極560可包含第二頂部低熱導率金屬560a(類似於第一頂部低熱導率金屬160a)和第二頂部高熱導率金屬560b(類似於第一頂部高熱導率金屬160b)。
如圖5所示，第二底部高熱導率金屬520b可在厚度方向上與第二頂部高熱導率金屬560b實質對齊。另外，第一底部高熱導率金屬120b可藉由高熱導率耦合線125電性耦合至第二底部高熱導率金屬520b。高熱導率耦合線125可具有與第一底部高熱導率金屬120b和第二底部高熱導率金屬520b實質相同的結構(例如材料成分、厚度等)。
圖6繪示依據一或多個實施例之圖5中選擇器結構100的替代設計的操作。替代設計的特性(例如操作特性)可與圖1A中具有基本配置之底部電極120的選擇器 結構100一致。
透過替代設計，底部電極120可便利地耦合到記憶體陣列的字元線406。第一選擇器501可包含在記憶體陣列的第一記憶體單元(未示出)中並且耦合到記憶體陣列中的第一位元線712a。第二選擇器502可包含在記憶體陣列的第二記憶體單元(未示出)中並且耦合到記憶體陣列中的第二位元線712b。
在記憶體陣列中，替代設計可為包含第一選擇器501的第一記憶體單元和包含第二選擇器502的第二記憶體單元提供共同字元線。第一記憶體單元和第二記憶體單元中之每一者皆可獨立地操作。替代設計可考慮到記憶體陣列的總面積的減小。
如圖6所示，在替代設計的操作中，可選擇第一選擇器501(在第一記憶體單元中)並且可不選擇第二選擇器502(在第二記憶體單元中)。在這種情況下，可在第一頂部電極160和底部電極120之間施加足夠的電壓以產生用於改變第一切換膜140的電場。第一底部高熱導率金屬120b可在第一切換膜140中產生底部熱能142，並且第一頂部高熱導率金屬160b可在第一切換膜140中產生頂部熱能146。結果，導電原子的局部化細絲148可形成在靠近第一底部高熱導率金屬120b和第一頂部高熱導率金屬160b的局部。
圖7繪示依據一或多個實施例之圖5中選擇器結構100之替代設計的記憶體陣列的實現。如圖7所示，底 部電極120可具有延伸配置。延伸配置可允許記憶體陣列的字元線706便利地形成在底部電極120的上表面上。特別的是，如圖7所示，字元線706可接觸上方形成有第一切換膜140和第二切換膜540之底部電極120的同一上表面。
因此，字元線706可為包含第一選擇器501的第一記憶體單元(未示出)和包含第二選擇器502的第二記憶體單元(未示出)兩者共有。另外，第一位元線712a可連接至第一記憶體單元中的第一頂部電極160，並且第二位元線712b可連接至第二記憶體單元中的第二頂部電極560。雖然未繪示於圖7中，但第一位元線712a可透過第一記憶體單元(例如參見圖4)的電阻元件(例如非揮發性記憶體)連接到第一頂部電極160，而第二位元線712b可透過第二記憶體單元中的電阻元件(例如非揮發性記憶體)連接到第二頂部電極560。
如圖7進一步繪示，介電層750(例如層間介電)可位於底部電極120上。第一選擇器501(例如第一切換膜140和第一頂部電極160)及第二選擇器502(例如第二切換膜540和第二頂部電極560)的其他元件可形成在介電層750(例如一或多個介電層)中。字元線706、第一位元線712a和第二位元線712b也可形成在介電層750中。
圖8A-8I繪示依據一或多個實施例之形成具圖5之替代設計的選擇器結構100的方法的順序操作。特別的 是，圖8A繪示依據一或多個實施例之形成第一介電層850後之中間結構。第一介電層850可包含任何合適的介電材料(例如SiO2)。第一介電層850可藉由例如任何合適的沉積方式形成，例如化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、物理氣相沉積或原子層沉積。
圖8B繪示依據一或多個實施例之在第一介電層850中形成開口O3後之中間結構。可蝕刻第一介電層850以在第一介電層850中形成開口O3。可藉由例如微影製程進行蝕刻。微影製程可包含在第一介電層850上形成圖案化的光阻遮罩(未示出)，並經由光阻遮罩中的開口蝕刻(例如濕式蝕刻、乾式蝕刻等)暴露的上表面。隨後可藉由灰化、溶解光阻遮罩或藉由在蝕刻期間消耗光阻遮罩而去除光阻遮罩。
圖8C繪示依據一或多個實施例之形成底部電極120的金屬化物後之中間結構。如圖8C所示，金屬化物可包含第一低熱導率金屬層120a-L1、高熱導率金屬層120b-L和第二低熱導率金屬層120a-L2。第一低熱導率金屬層120a-L1、高熱導率金屬層120b-L和第二低熱導率金屬層120a-L2可依序並順應性地形成在開口O3中與第一介電層850的上表面上。金屬化物之總厚度可在約1nm至500nm的範圍內。第一低熱導率金屬層120a-L1、高熱導率金屬層120b-L和第二低熱導率金屬層120a-L2中之每一者可藉由例如任何合適的沉積手段而形成，例如藉由化學氣相沉積、電漿輔助化學氣相沉積、 低壓化學氣相沉積、物理氣相沉積(例如濺鍍)或原子層沉積。
可在第二低熱導率金屬層120a-L2上形成第二介電層852。第二介電層852可由與第一介電層850相同的材料或其他合適的介電材料形成。第二介電層852可藉由例如任何合適的沉積方式形成，例如化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、物理氣相沉積或原子層沉積。
圖8D繪示依據一或多個實施例之進行平坦化後之中間結構。如圖8D所示，可進行平坦化以去除形成在開口O3外部的金屬化物。因此，可形成包含第一低熱導率金屬層120a-L1、高熱導率金屬層120b-L和第二低熱導率金屬層120a-L2的金屬化物的均勻上表面。金屬化物的均勻上表面也可與第一介電層850和第二介電層852的上表面共平面。圖8D中的平坦化步驟可完成包含底部低熱導率金屬120a、第一底部高熱導率金屬120b、第二底部高熱導率金屬520b和高熱導率耦合線125的底部電極120的形成。可例如藉由化學機械研磨或其他合適的平坦化製程而進行平坦化。
圖8E說明在一或多個實施例中形成切換膜層140-L後之中間結構。切換膜層140-L可包含例如包含硒、碲或鍺中之一或多種基於雙向閾值切換的膜。切換膜層140-L可形成為具有約5nm至約50nm的厚度。切換膜層140-L可形成在底部電極120、第一介電層850和 第二介電層852的平坦化表面上。切換膜層140-L可藉由例如任何合適的沉積方式形成，例如化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、物理氣相沉積(例如濺鍍)或原子層沉積等方式。
圖8F繪示依據一或多個實施例之在切換膜層140-L中形成開口O4後之中間結構。可蝕刻切換膜層140-L以在切換膜層140-L中形成開口O4並暴露第二介電層852的上表面。蝕刻可完成第一切換膜140及第二切換膜540的形成，並且可藉由微影製程而進行。微影製程可包含在切換膜層140-L上形成圖案化的光阻遮罩(未示出)，並經由光阻遮罩中的開口蝕刻(例如濕式蝕刻、乾式蝕刻等)暴露的上表面。隨後可藉由灰化、溶解光阻遮罩或藉由在蝕刻期間消耗光阻遮罩來去除光阻遮罩。
圖8G繪示依據一或多個實施例之形成第三介電層853後之中間結構。第三介電層853可形成在開口O4中與第二介電層852的上表面上。第三介電層853也可形成在第一切換膜140與第二切換膜540上。第三介電層853可由與第一介電層850和第二介電層852相同的材料或其他合適的介電材料形成。第三介電層853可藉由例如任何合適的沉積方式形成，例如化學氣相沉積、電漿輔助化學氣相沉積、低壓化學氣相沉積、物理氣相沉積或原子層沉積。
圖8H繪示依據一或多個實施例之在第三介電層853中形成開口O5後之中間結構。可蝕刻第三介電層853 以在第三介電層853中形成開口O5，並且暴露第一切換膜140的上表面和第二切換膜540的上表面。可藉由微影製程進行蝕刻。微影製程可包含在第三介電層853上形成圖案化的光阻遮罩(未示出)，並經由光阻遮罩中的開口蝕刻(例如濕式蝕刻、乾式蝕刻等)暴露的上表面。隨後可藉由灰化、溶解光阻遮罩或藉由在蝕刻期間消耗光阻遮罩來去除光阻遮罩。
圖8I繪示依據一或多個實施例之形成第一頂部電極160和第二頂部電極560後之中間結構。特別的是，第一頂部電極160可形成在第一切換膜140上，且第二頂部電極560可形成在第二切換膜540上。
第一頂部電極160和第二頂部電極560可藉由類似於上述圖8C和圖8D所繪示之製程形成在開口O5中。例如，用於第一頂部電極160和第二頂部電極560之金屬化物(例如低熱導率金屬和高熱導率金屬)可依序並順應性地沉積在開口O5中。可在金屬化物上形成第四介電層854，並且可進行平坦化以去除形成在開口O5外部的金屬化物。因此，可形成金屬化物的均勻上表面，並且可完成第一頂部電極160和第二頂部電極560的形成。
圖9為依據一或多個實施例之形成具有圖5之替代設計之選擇器結構100的方法的各個步驟的流程圖。形成具有替代設計的選擇器結構100的實施例方法可包含步驟910，在第一介電層中形成第一開口，在第一開口中形成金屬化物，以及在金屬化物上形成第二介電層。上述實 施例方法亦可包含步驟920，平坦化第一介電層、第二介電層和金屬化物的上表面。上述實施例方法亦可包含步驟930，在平坦化的上表面上形成切換膜層，在切換膜層中蝕刻第二開口，以及在第二開口中形成第三介電層。上述實施例方法還可包含步驟940，在第三介電層中蝕刻第三開口，在第三開口中形成金屬化物，以及在金屬化物上形成第四介電層。上述實施例方法還可包含步驟950，平坦化第三介電層、第四介電層和第二金屬化物的上表面。
圖10為依據一或多個實施例之具基本配置之選擇器結構100的立體視圖。圖1A中的剖面視圖可以是選擇器結構100沿圖10中線段I-I'的剖面的視圖。
如圖10所繪示，選擇器結構100可具有方形柱狀(例如立方體)。特別的是，底部電極120、第一切換膜140和第一頂部電極160中之每一者可具有方形柱狀。第一頂部高熱導率金屬160b和第一底部高熱導率金屬120b(未示出)亦可具有方柱體形狀。第一頂部低熱導率金屬160a可具有方形圓環狀並且實質圍繞於第一頂部高熱導率金屬160b。
圖11為依據一或多個實施例中具替代設計之基本配置(例如見圖1A)的選擇器結構100的立體視圖。如圖11所示，選擇器結構100可具有圓形柱狀。特別的是，底部電極120、第一切換膜140和第一頂部電極160中之每一者可具有圓形柱狀。第一頂部高熱導率金屬160b和第一底部高熱導率金屬120b(未示出)亦可具有圓形柱狀。 第一頂部低熱導率金屬160a可具有圓環形狀並且實質圍繞於第一頂部高熱導率金屬160b。
在圖10和圖11之每一圖中，選擇器結構100的形狀可沿z方向保持實質相同。意即，選擇器結構100在x-y平面中的剖面形狀可在z方向上沿著選擇器結構100的長度為均勻的。另外，選擇器結構100中的底部低熱導率金屬120a與第一底部高熱導率金屬120b的接觸面積比及第一頂部低熱導率金屬160a與第一頂部高熱導率金屬160b的接觸面積比皆可被設計為與選擇器結構100中使用之高熱導率金屬和低熱導率金屬的導電率成比例。例如，在高熱導率金屬是銅並且低熱導率金屬是鎢的情況下，接觸面積比(低熱導率金屬：高熱導率金屬)可在約8至13的範圍內。在高熱導率金屬是銅並且低熱導率金屬是鋁的情況下，接觸面積比(低熱導率金屬：高熱導率金屬)可在約1至5的範圍內。在高熱導率金屬是鋁並且低熱導率金屬是鎢的情況下，接觸面積比(低熱導率金屬：高熱導率金屬)可在約3至8的範圍內。
圖12為依據一或多個實施例之具有替代高熱導率金屬設計之選擇器結構100的剖面視圖。如圖12所示，選擇器結構100包含高熱導率金屬(例如第一頂部高熱導率金屬160b和第一底部高熱導率金屬120b)之近端和遠端寬度的適度差異。(注意此處的術語「近端」和「遠端」是參照第一切換膜140而使用)。選擇器結構100的性能(例如效率)可隨著高熱導率金屬寬度的這種差異的增加 而增加。
因此，圖12中選擇器結構100的效率可藉由使高熱導率金屬之寬度在朝向第一切換膜140的方向上減小而提升。意即，第一底部高熱導率金屬120b的遠端寬度W120b可大於第一底部高熱導率金屬120b的近端寬度W'120b，並且第一頂部高熱導率金屬160b的遠端寬度W160b可大於第一頂部高熱導率金屬160b的近端寬度W'160b。在一或多個實施例中，高熱導率金屬的近端寬度可以是高熱導率金屬的遠端寬度的約10%至70%。
圖13為依據一或多個實施例之具第二替代高熱導率金屬設計之選擇器結構100的剖面視圖。如圖13所示，選擇器結構100包含高熱導率金屬(例如第一頂部高熱導率金屬160b和第一底部高熱導率金屬120b)之近端寬度和遠端寬度的大差異。由於圖13中高熱導率金屬的近遠端寬度差大於圖12中高熱導率金屬的近遠端寬度差，故圖13中的選擇器結構100可能比圖12中的選擇器結構100具有更高的效率。
在圖13的選擇器結構中，高熱導率金屬的近端寬度可能小於高熱導率金屬遠端寬度的10%。意即，第一底部高熱導率金屬120b的近端寬度W'120b可小於第一底部高熱導率金屬120b的遠端寬度W120b的10%，並且第一頂部高熱導率金屬160b的近端寬度W'160b可小於第一頂部高熱導率金屬160b的遠端寬度W160b的10%。在一或多個實施例中，第一底部高熱導率金屬120b的近端寬度 W'120b和第一頂部高熱導率金屬160b的近端寬度W'160b均可趨近為零，以優化選擇器結構100的性能。
值得注意的是，對於圖12和圖13中的選擇器結構來說，第一底部高熱導率金屬120b的寬度差不一定與第一頂部高熱導率金屬160b的寬度差相同。例如，第一底部高熱導率金屬120b中的寬度差可以是大約50%，但第一頂部高熱導率金屬160b中的寬度差可小於10%。
圖14為依據一或多個實施例之包含選擇器結構100之多個記憶體單元402(例如見圖4)的記憶體陣列1400的示意圖。如圖14所示，記憶體陣列1400可包含多條字元線406a-406c和與多條字元線406a-406c相交的多條位元線412a-412c。記憶體單元402形成在多條字元線406a-406c中的字元線和多條位元線412a-412c中的位元線的交叉處。圖14中的虛線繪示在字元線406b和位元線412b之交叉點處記憶體單元402的選擇。
與典型的雙向閾值切換選擇器相比，選擇器結構100可為記憶體陣列1400提供更低的總功耗。在進行寫入操作時，典型的雙向閾值切換選擇器可使用Vwrite的電壓來防止由於高漏電流而導致的操作失敗。然而，選擇器結構100可具有低漏電流，因此可允許記憶體陣列1400使用小於寫入電壓Vwrite的寫入電壓Vwrite’(即Vwrite’<Vwrite)來進行寫入操作。由於選擇器結構100中的低漏電流，具有選擇器結構100的記憶體陣列1400 因而可具有低功耗。
由於選擇器結構100具有比典型雙向閾值切換選擇器更低的閾值電壓，選擇器結構100可為記憶體陣列1400提供比典型雙向閾值切換選擇器更大(例如更寬)的讀取電壓Vread窗口。讀取電壓Vread窗口可由電阻元件402b(例如非揮發性記憶體)的設定電壓(Vset)與選擇器結構100的閾值電壓Vt之間的差值(例如讀取電壓Vread窗口等於設定電壓Vset減去閾值電壓Vt)決定。因此，包含選擇器結構100的記憶體陣列1400可具有低閾值電壓，進而導致操作上更大的讀取餘裕(例如更寬的讀取餘裕)。
圖15提供依據一或多個實施例繪示之選擇器結構100之電壓電流分佈的圖表。特別的是，本圖說明了選擇器結構100在室溫下的電壓-電流分佈1010、典型的基於雙向閾值切換的選擇器在室溫下的電壓-電流分佈1020、典型的基於雙向閾值切換的選擇器在室溫加上△T1下的電壓-電流的電壓-電流分佈1030、和典型的基於雙向閾值切換的選擇器在室溫下加上大於△T1的△T2下的電壓-電流分佈1040。
如圖15的圖表所示，閾值電壓Vt可與溫度成反比。特別的是，電壓-電流分佈1020的閾值電壓Vt1020可具有最高閾值電壓，接著是電壓-電流分佈1030的閾值電壓Vt1030，且接著是電壓-電流分佈1040的閾值電壓Vt1040。
如圖15中特別標註之區域A所繪示，選擇器結構100之電壓-電流分佈1010的閾值電壓可與電壓-電流分佈1040的Vt1040實質相同。另外，圖15中特別標註之區域B繪示選擇器結構100可具有比典型基於雙向閾值切換的選擇器相對更低的漏電流的事實。
圖16為依據一或多個實施例繪示之包含記憶體陣列1400的記憶體裝置1600。記憶體陣列1400可包含任何合適數量的行和列。例如，記憶體陣列1400可包含R個行和C個列，其中R是大於或等於1的整數，並且C是大於或等於2的整數。
可操作記憶體單元402之一行連接到多條字元線406中的字元線406。可操作每條字元線406連接到字元線選擇開關107。字元線選擇開關107可基於可在字元線選擇訊號線上接收的字元線選擇訊號116選擇特定的字元線406。字元線選擇訊號116可在記憶體裝置1600的內部或外部產生。字元線選擇開關107可包含在例如字元線選擇電路中。字元線選擇開關107可包含例如電晶體(例如場效應電晶體(field effect transistor；FET))。
可操作記憶體單元402之一列連接到多條位元線412中的位元線412。可操作每條位元線412連接到位元線選擇開關113。位元線選擇開關113可基於可在位元線選擇訊號線117上接收的位元線選擇訊號來選擇特定位元線412。位元線選擇訊號可在記憶體裝置1600的內部或外部產生。位元線選擇開關113可包含在例如字元線選擇 電路中。位元線選擇開關113可包含例如電晶體(例如場效應電晶體)。
可操作處理裝置(未示出)連接至記憶體陣列1400並且控制記憶體陣列1400上的操作(例如寫入操作、讀取操作等)。特別的是，處理裝置可連接至字元線406、字元線選擇開關107、位元線412和位元線選擇開關113。例如，處理裝置可產生字元線選擇訊號116和位元線選擇訊號117。處理裝置可包含例如中央處理單元、微處理器、特殊應用積體電路、圖形處理單元、場域可程式邏輯陣列或上述之某種組合。
亦可操作電源供應器(未示出)連接至記憶體陣列1400和處理裝置。與電源供應器配合，處理裝置可使一或多個偏壓被施加到記憶體陣列1400中的記憶體單元402。
處理裝置和/或電源供應器可在記憶體裝置1600的內部或外部。特別的是，處理裝置和/或電源供應器可與記憶體陣列1400設置在相同的電路(例如相同的積體電路)中，或者處理裝置和/或電源供應器可設置在與記憶體陣列1400分離的電路中並且可操作地連接到記憶體陣列1400。記憶體裝置1600、處理裝置和電源供應器可例如包含在電子裝置的積體電路中，諸如計算機、電話、電視、相機和可穿戴式裝置等。
當資料將被寫入記憶體單元402(例如記憶體單元402將被編程)時，或者當資料將從記憶體單元402被 讀取時，可在字元線選擇訊號線上接收字元線選擇訊號116以用於與記憶體單元402相關聯的字元線406。字元線選擇訊號116可導通相關聯的字元線406上的字元線選擇開關107以啟動(activate)或觸發(assert)相關聯之字元線406。此外，可在與記憶體單元402相關聯之位元線412的位元線選擇訊號線上接收位元線選擇訊號117。位元線選擇訊號117可導通相關聯之位元線412上的位元線選擇開關113以啟動或觸發相關聯的位元線412。接著，可將資料寫入記憶體單元402或從記憶體單元402讀取。
記憶體裝置1600亦可包含連接到多條位元線412的一或多個感測放大器114(例如差分放大器)。當要從選定的記憶體單元402讀取資料時，可將電壓施加到與選定之記憶體單元402相關聯的字元線406和位元線412。這可能導致在與所選定之記憶體單元402相關聯的位元線選擇開關113上產生可感知電流(例如低電壓訊號)。訊號可代表儲存在讀取記憶體單元402中的資料(1或0)。感測放大器114可感測並放大訊號。
如圖1A-16所示，選擇器結構100可包含底部電極120，底部電極120包含底部低熱導率金屬120a和第一底部高熱導率金屬120b，在底部電極120上的第一切換膜140具有可藉由電場切換的電阻率，且在第一切換膜140上的第一頂部電極160包含第一頂部低熱導率金屬160a和第一頂部高熱導率金屬160b。第一頂部高熱導率 金屬160b可在厚度方向上與第一底部高熱導率金屬120b實質對齊。第一頂部高熱導率金屬160b和第一底部高熱導率金屬120b中之每一者可包含近端和遠端，並且遠端的寬度可大於近端的寬度。第一頂部高熱導率金屬160b可位於第一頂部電極160的中心區域，並且第一底部高熱導率金屬120b可位於底部電極120的中心區域。第一頂部低熱導率金屬160a可位於第一頂部高熱導率金屬160b的相對側，並且底部低熱導率金屬120a可位於第一底部高熱導率金屬120b的相對側。第一切換膜140可包含包括硒、碲或鍺中至少一種的雙向閾值切換膜。第一頂部電極160的寬度和底部電極120的寬度可與第一切換膜140的寬度實質相同。第一切換膜140的厚度可在約5nm至約50nm的範圍內。第一頂部電極160和底部電極120中之每一者可具有約1nm至約500nm的範圍內的厚度。第一頂部低熱導率金屬160a的熱導率與第一頂部高熱導率金屬160b的熱導率比及底部低熱導率金屬120a的熱導率與第一底部高熱導率金屬120b的熱導率比兩者皆在約1：10至約1：10000的範圍內。第一頂部低熱導率金屬160a的接觸面積與第一頂部高熱導率金屬160b的接觸面積比及底部低熱導率金屬120a的接觸面積與第一底部高熱導率金屬120b的接觸面積比兩者皆在約1：1至約10000：1的範圍內。選擇器結構100的形狀可包含圓形柱或方形柱中的一種。選擇器結構100還可包含第一選擇器501，其包含底部電極120、第一切換膜140 和第一頂部電極160；選擇器結構100還可包含第二選擇器502，其包含底部電極120、位於底部電極120上的第二切換膜540和在第二切換膜540上的第二頂部電極560，其中第二頂部電極560可包含第二頂部高熱導率金屬560b和第二頂部低熱導率金屬560a，並且底部電極120還可包含第二底部高熱導率金屬520b可在厚度方向上與第二頂部高熱導率金屬560b實質對齊。底部電極120還可包含將第一底部高熱導率金屬120b連接至第二底部高熱導率金屬520b的高熱導率耦合線125。
如圖1A-16所示，記憶體單元402包含電阻元件402b及電性耦合至電阻元件402b的選擇器結構100，其可包含底部電極120、第一切換膜140和第一頂部電極160，其中底部電極120包含底部低熱導率金屬120a和第一底部高熱導率金屬120b，第一切換膜140位於底部電極120上且具有可藉由電場切換電阻率，且第一頂部電極160位於第一切換膜140上並且包含第一頂部高熱導率金屬160b和第一頂部低熱導率金屬160a。第一頂部高熱導率金屬160b可在厚度方向上與第一底部高熱導率金屬120b實質對齊第一頂部高熱導率金屬160b和第一底部高熱導率金屬120b中之每一者可包含近端和遠端，並且遠端的寬度可大於近端的寬度。
參照圖1A-16，記憶體陣列1400可包含多條字元線406、垂直於多條字元線406延伸的多條位元線412、以及分別位於多條字元線406與多條位元線412之交叉處 的多個記憶體單元402，其中多個記憶體單元402中的第一記憶體單元402可包含第一電阻元件402b和選擇器結構100的第一選擇器501，其中第一選擇器501可電性耦合至第一電阻元件402b並且可包含底部電極120、第一切換膜140和第一頂部電極160，其中底部電極120包含底部低熱導率金屬120a和第一底部高熱導率金屬120b，第一切換膜140在底部電極120上具有可藉由電場切換電阻率，且第一頂部電極160在第一切換膜140上並且包含第一頂部低熱導率金屬160a和第一頂部高熱導金屬160b的。多個記憶體單元402中的第二記憶體單元402可包含第二電阻元件402b和選擇器結構100的第二選擇器502，其中第二選擇器502可電性耦合至第二電阻元件402b並且可包含底部電極120、在底部電極120上的第二切換膜540以及在第二切換膜540上的第二頂部電極560，其中第二頂部電極560可包含第二頂部高熱導率金屬560b，並且底部電極120還可包含第二底部高熱導率金屬520b，其可在厚度方向上與第二頂部高熱導率金屬560b實質對齊。多條字元線406中的一條字元線406可連接到底部電極120，多條位元線412中的第一位元線412可連接到第一記憶體單元的第一頂部電極160，且多條位元線412中的第二位元線412可耦合至第二記憶體單元402的第二頂部電極560。
前文概述了若干實施例或示例之特徵，使得熟習此項技藝者可較佳理解本揭露的態樣。熟習此項技藝者應瞭 解其可容易地使用本揭露作為設計或修改用於實現相同目的及/或達成本文中所介紹的實施例或實例的相同優勢的其他製程及結構之基礎。熟習此項技藝者亦應認識到此些等效構造不脫離本揭露的精神及範疇，且其可在不脫離本揭露的精神及範疇的情況下在本文中進行各種改變、代替及替換。
100:選擇器結構
120:底部電極
120a:底部低熱導率金屬
120b:第一底部高熱導率金屬
140:第一切換膜
160:第一頂部電極
160a:第一頂部低熱導率金屬
160b:第一頂部高熱導率金屬
IB,IT:界面

Claims (10)

  1. 一種選擇器結構，包含：一底部電極，包含一底部低熱導率(low thermal conductivity；LTC)金屬及一第一底部高熱導率(high thermal conductivity；HTC)金屬，其中該第一底部高熱導率金屬位於該底部電極的中心區域中，且該底部低熱導率金屬位於該第一底部高熱導率金屬之相對兩側；一第一切換膜，位於該底部電極上，該第一切換膜包含由硒、碲或鍺中至少一者構成之一雙向閾值切換(ovonic threshold switching；OTS)膜，且該第一切換膜具有可由一電場切換的電阻率；以及一第一頂部電極，位於該第一切換膜上，且包含一第一頂部低熱導率金屬及一第一頂部高熱導率金屬，其中該第一頂部高熱導率金屬位於該第一頂部電極的中心區域中，且該第一頂部低熱導率金屬位於該第一頂部高熱導率金屬之相對兩側。
  2. 如請求項1所述之選擇器結構，其中該第一頂部高熱導率金屬和該第一底部高熱導率金屬在一厚度方向上實質對齊，且兩者皆包含一近端和一遠端，又該遠端的寬度大於該近端的寬度。
  3. 如請求項1所述之選擇器結構，其中該第一頂部電極的寬度、該底部電極的寬度和該第一切換膜的寬 度實質相同，該第一切換膜具有在約5nm至約50nm的範圍內的厚度，而該第一頂部電極與該底部電極中之每一者具有在約1nm至約500nm的範圍內的厚度。
  4. 如請求項1所述之選擇器結構，其中該第一頂部低熱導率金屬之熱導率與該第一頂部高熱導率金屬之熱導率的比值和該底部低熱導率金屬之熱導率與該第一底部高熱導率金屬之熱導率的比值中之每一者在約1：10至約1：10000的範圍內，且該第一頂部低熱導率金屬之接觸面積與該第一頂部高熱導率金屬之接觸面積的比值與該底部低熱導率金屬之接觸面積與該第一底部高熱導率金屬之接觸面積的比值中之每一者在約1：1至約10000：1的範圍內。
  5. 如請求項1所述之選擇器結構，更包含：一第一選擇器，包含該底部電極、該第一切換膜及該第一頂部電極；以及一第二選擇器，包含該底部電極、在該底部電極上的一第二切換膜及在該第二切換膜上的一第二頂部電極，其中該第二頂部電極包含一第二頂部高熱導率金屬及一第二頂部低熱導率金屬，且該底部電極更包含在一厚度方向上與該第二頂部高熱導率金屬實質對齊的一第二底部高熱導率金屬。
  6. 一種記憶體單元，包含：一電阻元件；以及一選擇器結構，電性耦合至該電阻元件且包含：一底部電極，包含一底部低熱導率金屬及一底部高熱導率金屬；一切換膜，位於該底部電極上，且具有可由一電場切換的電阻率；以及一頂部電極，位於該切換膜上，且包含一頂部低熱導率金屬及一頂部高熱導率金屬。
  7. 如請求項6所述之記憶體單元，其中該頂部高熱導率金屬和該底部高熱導率金屬在一厚度方向上實質對齊，且該頂部高熱導率金屬和該底部高熱導率中之每一者包含一近端和一遠端，該遠端的寬度大於該近端的寬度。
  8. 一種記憶體陣列，包含：複數個字元線；複數個位元線，垂直於該些字元線；以及複數個記憶體單元，分別位於該些字元線以及該些位元線的交叉處，其中該些記憶體單元中之一第一記憶體單元包含：一第一電阻元件；以及一選擇器結構的一第一選擇器，電性耦合至該第一電 阻元件且包含：一底部電極，包含一底部低熱導率金屬及一底部高熱導率金屬；一第一切換膜，位於該底部電極上，且具有可由一電場切換的電阻率；以及一第一頂部電極，位於該第一切換膜上，且包含一第一頂部低熱導率金屬及一第一頂部高熱導率金屬。
  9. 如請求項8所述之記憶體陣列，其中該些記憶體單元中之一第二記憶體單元包含：一第二電阻元件；以及該選擇器結構的一第二選擇器，電性耦合至該第二電阻元件且包含：該底部電極；一第二切換膜，位於該底部電極上；以及一第二頂部電極，位於該第二切換膜上，其中該第二頂部電極包含一第二頂部高熱導率金屬，且該底部電極更包含在一厚度方向上與該第二頂部高熱導率金屬實質對齊的一第二底部高熱導率金屬。
  10. 如請求項9所述之記憶體陣列，其中該些字元線中之一字元線耦合至該底部電極，該些位元線中之一第一位元線耦合至該第一記憶體單元的該第一頂部電極，且該些位元線中之一第二位元線耦合至該第二記憶體單元 的該第二頂部電極。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8841644B2 (en) * 2012-07-06 2014-09-23 Micron Technology, Inc. Thermal isolation in memory cells
US20210151674A1 (en) * 2019-11-20 2021-05-20 Applied Materials, Inc. Controlling positive feedback in filamentary rram structures
US20210296568A1 (en) * 2020-03-17 2021-09-23 Kioxia Corporation Memory device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102551799B1 (ko) * 2016-12-06 2023-07-05 삼성전자주식회사 반도체 소자
US10971684B2 (en) * 2018-10-30 2021-04-06 Taiwan Semiconductor Manufacturing Co., Ltd. Intercalated metal/dielectric structure for nonvolatile memory devices
JP2023140374A (ja) * 2022-03-23 2023-10-05 キオクシア株式会社 記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8841644B2 (en) * 2012-07-06 2014-09-23 Micron Technology, Inc. Thermal isolation in memory cells
US20210151674A1 (en) * 2019-11-20 2021-05-20 Applied Materials, Inc. Controlling positive feedback in filamentary rram structures
US20210296568A1 (en) * 2020-03-17 2021-09-23 Kioxia Corporation Memory device

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