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TWI453962B - 電流相對於由電極定義的軸橫向流動的相變化唯讀記憶體 - Google Patents

電流相對於由電極定義的軸橫向流動的相變化唯讀記憶體 Download PDF

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TWI453962B
TWI453962B TW100133050A TW100133050A TWI453962B TW I453962 B TWI453962 B TW I453962B TW 100133050 A TW100133050 A TW 100133050A TW 100133050 A TW100133050 A TW 100133050A TW I453962 B TWI453962 B TW I453962B
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TW
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electrode
phase change
memory
dielectric
memory device
Prior art date
Application number
TW100133050A
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English (en)
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TW201225363A (en
Inventor
Hsiang Lan Lung
Chung-Hon Lam
Original Assignee
Macronix Int Co Ltd
Ibm
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Publication date
Application filed by Macronix Int Co Ltd, Ibm filed Critical Macronix Int Co Ltd
Publication of TW201225363A publication Critical patent/TW201225363A/zh
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Description

電流相對於由電極定義的軸橫向流動的相變化唯讀記憶體
本發明係有關於一種記憶體裝置，特別係有關於一種相變化唯讀記憶體。
在相變化記憶體單元中，相變化容積尺寸的最小化係受限於崩潰電壓因素。舉例來說，在具有相變化容積(phase change volume)的記憶體單元構造中，其中相變化容積係大體上沿著頂電極與底電極之間的垂直電流路徑，相變化容積中的電壓降係垂直地發生在電阻的相變化容積中。如果電壓降係發生跨過過薄的相變化容積，接著電場過高，則相變化容積中會發生崩潰。因此，相變化容積具有最小的厚度，以避免此電壓崩潰。此最小的厚度也避免讀取干擾的問題。因此，目前的相變化記憶體單元必須構造成具有相變化材料厚度，其超過實際上需用來表現相變化特性的量。
在相變化記憶體單元構造中，相變化材料之作用區容積(active region volume)(其改變相變化材料的相)會隨著鄰近的加熱物或接觸(contact)尺寸增加。由於經歷相變化的作用區為一容積，其厚度大於鄰近的加熱物或接觸的最大寬度，因此最終菇狀的表現輪廓也使得其被稱作相變化記憶體單元構造。
在2003年Stefan Lai of Intel Corp.在IEDM發表的“Current Status of Phase change memory and its Future”中，相變化元件的厚度超過底電極的寬度，如此相變化元件係足夠大以支撐作用區的半球狀容積。
各種實施例的相變化記憶體單元具有厚度減少的相變化材料結構。
相變化容積由於改善的構造而具有相當低的崩潰電壓，其中相變化表面係直接接觸金屬接觸(contact)兩者。藉由在電極與相變化容積之間插入介電質例如氧化物或氧化矽，相變化容積的崩潰電壓係被提升。只要達到電壓差異的延長路徑，可改變介電質的形狀與尺寸。
接著電壓差異發生在相變化容積中沿著環繞介電質的相對延長路徑。由於大電極的表面係等電位的，因此電極的尺寸係被限制，且因此大電極的表面在延長路徑避免了預期的電壓差異；相變化容積的電壓差異係遠離電極發生。
一記憶體單元構造具有相變化容積，其中相變化容積係沿著頂電極與底電極之間大致上垂直的電流路徑，且電極與相變化容積之間係插入介電質，在此記憶體單元構造中，相變化容積的電壓降係沿著介電質相對於相變化容積橫向地發生。由於較長的橫向路徑支撐了減少的電場強度較長的距離，因此提高了崩潰電壓。
由於環繞介電質之相對延長路徑的提高的崩潰電壓，相變化材料容積的最小厚度尺寸不再受限於崩潰電壓的考量。相反地，相變化容積的最小厚度尺寸係受限於必需使相變化操作可行的最小容積。即使相變化容積的厚度係縮減至1 nm-2 nm，相變化操作仍確實執行在較小的作用區容積。
此較薄的相變化材料造成尺寸減小的作用區容積，其降低的重置功率與電流，提高速度，並改善了，資料記憶力。改善的資料記憶力係由於較薄的非結晶相相變化材料，其展現了較佳的非結晶相維持特性。當相變化材料的厚度小於20 nm時，實質上會有較小的重置電流與功率與改善的資料記憶力。
與一般的菇狀相變化記憶體單元構造不同的是，鄰近加熱物或與作用區接觸之相變化材料的最大厚度係小於加熱物或接觸的最大寬度。
一記憶體單元構造具有相變化容積，其中相變化容積係沿著頂電極與底電極之間大致上垂直的電流路徑，在此記憶體單元構造中，接近底電極之相變化容積部分的厚度係小於底電極或加熱物的最大寬度。
技術的一方面係為一記憶體裝置，包括第一電極、第二電極、介電結構與相變化記憶體結構。
第二電極相對於第一電極。介電結構配置在第一電極與第二電極之間。相變化記憶體結構與第一電極接觸並與第二電極接觸。相變化記憶體結構圍繞介電結構。
於一實施例中，介電結構的表面未與第一電極接觸且未與第二電極接觸。
於一實施例中，至少相變化記憶體結構係介於介電結構之任一表面與第一電極及第二電極兩者之間。
於一實施例中，相變化記憶體結構的厚度小於第一電極的寬度而大於第一電極的寬度的一半。
於一實施例中，介電結構的多數個表面係與相變化記憶體結構接觸。
於一實施例中，經歷相變化的作用區係在部分的相變化記憶體結構中，其中相變化記憶體結構的厚度相近於第一電極之電極接觸表面。
於一實施例中，經歷相變化的作用區係實質上填充介於介電結構與第一電極之間的相變化記憶體結構，除了鄰近於介電結構的一部分厚度。由於鄰近介電結構導致較低密度的電流流過相變化記憶體結構的鄰近部分，因此上述鄰近於介電結構的厚度部分並不會經歷相變化。因此相變化記憶體結構之厚度中的作用區大致上具有薄煎餅(pancake)形狀或釘頭(nailhead)形狀。
於一實施例中，第一電極包括加熱材料。
技術的另一方面係為一記憶體裝置，也包括第一電極、第二電極、介電結構與相記憶體結構。
第一電極與第二電極之間具有一電流路徑。於一些實施例中，第一電極為底電極，且第二電極為頂電極，在其他實施例中係調換配置並改變方位，例如換成側邊對側邊的方位(side-to-side orientation)。介電結構配置在第一電極與第二電極之間。電極之間的電流路徑行經鄰近介電結構。相變化記憶體結構決定電流路徑中電流的量。相變化記憶體結構圍繞介電結構。
於一實施例中，介電結構阻擋第一電極與第二電極之間的任一直線電流路徑，使得第一電極中的電流方向係不同於第一電極與第二電極之間的至少部分的相變化記憶體結構中的電流方向。
於一實施例中，歷相變化的作用區係在介於介電結構與第一電極之間的相變化記憶體結構的一部分中。於一實施例中，經歷相變化的作用區係實質上填充介於介電結構與第一電極之間的相變化記憶體結構，的一部分。除了鄰近於介電結構的一部分厚度。於一實施例中，相變化記憶體結構之作用區的作用寬度係大於電極最大寬度。
於一實施例中，相變化記憶體結構中的電流路徑係鄰近介電結構。
於一實施例中，第一電極與相變化記憶體結構之間的一界面係定義一平面，電流路徑的至少一部分係沿著上述平面走。於一實施例中，第一電極與第二電極定義一軸，行經在第一電極與第二電極之間，且此電流路徑的至少一部分鄰近介電結構並垂直於軸。
於一實施例中，第一電極包括加熱材料。
於一實施例中，至少相變化記憶體結構係介於介電結構之任一表面與第一電極及第二電極兩者之間。
於一實施例中，相變化記憶體結構的厚度小於第一電極的寬度而大於第一電極的寬度的一半。一控制電路在陣列上執行操作，其改變相變化記憶體結構之作用區的性質。
技術的又另一方面係為積體電路，其具有在此所述的記憶體裝置的陣列。控制電路，提供一具有足夠功率的重置脈波至陣列中的記憶體裝置，以實質上將介電結構與第一電極之間的相變化記憶體結構的一部分填充一非結晶相材料，同時維持記憶體裝置之預定的正規操作特性。預定的正規操作特性範例為具有不同相的相變化記憶體結構的記憶體裝置的電阻範圍、電流範圍與電壓範圍。在此說明陣列中記憶體單元的範例。
技術的又再一方面係在此所述之記憶體裝置的製造方法。
下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
各種實施例縮減了相變化容積厚度。造成的一或更多個優點有，舉例來說，重置功率與重置電流的下降。
第1圖顯示實施例之相變化記憶體單元，具有位於氧化物與底電極之間的薄相變化材料層。以下詳細討論第1圖之實施例的製造方法。
底電極33位於接觸插塞15上。填充氧化物21圍繞底電極33與接觸插塞15。相變化材料53圍繞氧化物結構69。金屬層/位元線位於相變化材料53上。相變化材料53的作用區80鄰近底電極33；於其他實施例中，一加熱物係鄰近相變化材料53的作用區80，其中加熱物係介於底電極33與相變化材料53之間，或為部分的底電極33。所示的相變化記憶體結構53的作用區80填充位於氧化物結構69與底電極33之間的相變化記憶體結構的厚度。底電極33具有電極接觸表面其接觸相變化材料53。實質上填充作用區之相變化區域(其在不同的相之間轉換)的最大厚度係小於底電極33之電極接觸表面的最大寬度。即使當最大厚度係實質上填充了非結晶材料，記憶體單元仍具有正規的操作特性，例如記憶體單元的電壓範圍、電阻範圍、或電流範圍。
第2圖至第13圖顯示一範例中製造實施例之相變化記憶體單元的製程步驟。
第2圖顯示電晶體閘極11與13，其分別控制源極線17與接觸插塞15之間的電性耦合，與源極線17與接觸插塞19之間的電性耦合。介電質21例如氧化物填充容積。所有的結構係位於一基底或井上。
第3圖至第8圖顯示底電極的形成。
第3圖顯示將要變成記憶體單元之底電極的薄膜23，例如TiN、TaN、W、WN、TiAlN或TaAlN，或上述材料之組合。第4圖顯示遮罩底電極層23之微影層25與27的形成。第5圖顯示縮減遮罩底電極層23的微影層25與27；在縮減步驟之後，窄化的微影層29與31更窄地遮罩底電極層23。第6圖顯示蝕刻底電極層23，其中底電極層23被窄化的微影層29與31遮罩。在蝕刻底電極層23之後，係從底電極層23保留底電極33與35，並移除窄化的微影層29與31。第7圖顯示以介電質37例如氧化物填充容積。第8圖顯示平坦化步驟，例如化學機械研磨，其留下具有底電極79與81的平坦化界面39，其中介電質37圍繞底電極79與81。
第9圖至第12圖顯示形成記憶體單元，包括相變化記憶體元件與頂電極。
第9圖顯示相變化層41與氧化層43。第10圖顯示形成微影層45與47，其遮罩相變化層41與氧化層43。第11圖顯示蝕刻相變化層41與氧化層43，其被微影層45與47所遮罩。在蝕刻相變化層41與氧化層43之後，記憶堆疊49與51從相變化層41與氧化層43保留下，且移除微影層45與47。記憶堆疊49包括相變化元件67與氧化物結構69。記憶堆疊51包括相似的部件。第12圖顯示形成相變化層53，其覆蓋露出的氧化物(平坦化界面39)與記憶堆疊的氧化物結構例如氧化物結構69。
第13圖顯示沉積金屬層55與形成位元線之後所完成的記憶體裝置。
第14圖顯示一實施例之相變化記憶體單元的另一製程，其中相變化記憶體單元具有單一沉積的相變化材料，相變化材料與穿過於其中的頂電極/位元線接觸。
在第14圖中，記憶堆疊57與59係在記憶體單元中。記憶堆疊57包括相變化元件71與氧化物結構73。記憶堆疊59包括相似的部件。沉積金屬層55並形成位元線。不同於第13圖的實施例，在沉積金屬層之前，並沒有沉積覆蓋記憶堆疊與露出的氧化物的相變化層。
第15圖至第16圖顯示具有縮減尺寸的介電質的又另一製程，其提高了相變化材料與頂電極/位元線之間的接觸品質。
在第15圖中，記憶堆疊61與63係在記憶體單元中。記憶堆疊61包括相變化元件75與氧化物結構77。記憶堆疊63包括相似的部件。在第15圖中，一些額外數量的相變化元件75係藉由蝕刻氧化物結構77而露出。在第16圖中，係沉積金屬層65並形成位元線。不同於第13圖的實施例，在沉積金屬層之前，並沒有沉積覆蓋記憶堆疊與露出的氧化物的相變化層。然而，對照於第14圖的實施例，由蝕刻氧化物結構77而額外露出的相變化元件75增進了相變化元件75與金屬層65之間的接觸品質。
於一些實施例中，相變化材料係以單一沉積形成。在此例中，相變化材料藉由側邊接觸頂電極。於一實施例中，係露出相變化材料的表面(舉例來說，係藉由回蝕刻直接形成在相變化材料上的介電質而露出表面)，相變化材料藉由露出的表面接觸頂電極。相變化材料之露出表面的尺寸可改變以得到良好的接觸表面，其中相變化材料與頂電極接觸。
於一些實施例中，有進行相變化材料的第二選擇性的沉積，以增進與頂電極的接觸。此GST的第二沉積可以作為黏著層的其他材料取代，例如相變化材料組成變異。然而，一些材料將具有最佳的表現。
各種實施例的相變化記憶體單元具有薄的相變化材料層，介於氧化物與底電極之間。
舉例來說，第一(底)電極與第二(例如位元線)電極可包括TiN或TaN。或者，第一電極與第二電極各可為W、WN、TiAlN或TaAlN，或此電極材料之組合。
第一電極相當窄的寬度(在一些實施例中為直徑)造成第一電極與記憶體元件之間的接觸面積(於一些實施例中，係小於記憶體元件與頂電極之間的接觸面積。因此電流集中在記憶體元件鄰近第一電極的部分，造成作用區係與底電極接觸或靠近底電極。記憶體元件也包括非作用(inactive)區域，在作用區的外側。非作用區不具感測作用，其在操作期間不會經歷相轉變。
於此範例中，記憶體元件的基底相變化材料包括Ge2Sb2Te5。基底材料可定義成選作相變化材料之元件的組合，並材料特性的濃度分佈沉積。舉例來說，其他基底相變化材料可包括Ge(x)Sb(2y)Te(x+3y)，其中x與y為整數(包括0)。也可使用GeSbTe基底材料以外的其他基底相變化材料，包括GaSbTe系統，其以Ga(x)Sb(x+2y)Te(3y)表示，x與y為整數。或者，基底相變化材料可從Ag(x)In(y)Sb2Te3系統選擇，其中x、y可為小於1的小數。
在記憶體單元的重置操作中，耦合至第一電極與第二電極的偏壓電路(例如看第17圖的偏壓電路電壓與電流源，伴隨控制器)包括經由記憶體元件流動於第一電極與第二電極之間的電流，其足以在作用區的相變化區域中造成大體高電阻的非結晶相，以在記憶體單元中建立高電阻重置狀態。
下方的存取電路(未顯示)可藉由習知的標準製程形成，存取電路之元件的構造係根據陣列構造，其中使用了於此所述的記憶體單元。一般而言，存取電路可包括存取裝置例如電晶體與二極體、字元線與源極線、導電插塞與位於半導體基底中的摻雜區。
第一電極與介電層可以如美國專利申請號11/764,678中所述的方法、材料與製程形成，其中上述專利係在2007年6月18日提出申請，發明名稱為「Method for Manufacturing a Phase change Memory device with Pillar Bottom electrode」(現在美國公開號2008/0191187)，其在此併入參考。舉例來說，電極材料層可形成在存取電路(未顯示)的頂表面上，然後利用標準的微影技術圖案化電極層上的光阻層，以在第一電極之位置的上方形成光阻遮罩。接著，例如使用氧電漿來縮減光阻遮罩，以在第一電極之位置的上方形成具有次微影尺寸的遮罩結構。然後使用縮減的光阻遮罩來蝕刻電極材料層，藉此形成具有次微影直徑的第一電極。然後形成並平坦化圍繞的介電質材料。
另一範例中，第一電極與介電質可以如美國專利申請號11/855,979中所述的方法、材料與製程形成，其中上述專利係在2007年9月14日提出申請，發明名稱為「Phase change memory cell in Via Array with Self-Aligned,Self-Converged Bottom electrode and Method for Manufacturing」(現在美國公開號2009/0072215)，其在此併入參考。舉例來說，介電質可形成在存取電路的頂表面上，後續形成隔離層與犧牲層。然後在犧牲層上形成遮罩，其中遮罩具有近似或相等於用來製造遮罩之製程的最小特徵尺寸的開口，開口在第一電極之位置的上方。接著選擇性地利用遮罩蝕刻隔離層與犧牲層，藉此在隔離與犧牲層中形成通孔，並露出介電層的頂表面。在移除遮罩之後，在通孔上進行選擇的底切蝕刻，來蝕刻隔離層而留下完整的犧牲層與介電層。然後在通孔中形成填充材料，其由於選擇的底切蝕刻製程，會在形成在通孔中的填充材料中造成自對準的孔洞。接著，在填充材料上進行非等向性蝕刻製程以打開孔洞，並繼續進行蝕刻直到孔洞下方區域中的介電層露出，藉此形成側壁間隔物，包括在通孔中的填充材料。側壁間隔物具有實質上取決於孔洞尺寸的開口尺寸，因此可小於微影製程的最小特徵尺寸。接著，利用側壁間隔物作為遮罩來蝕刻介電層，藉此在直徑小於最小特徵尺寸的介電層中形成開口。接著，在介電層中的開口中形成電極層。沉積至介電層中的開口的底電極材料可為TiN、TaN、W、WN、TiAlN或TaAlN，或上述電極材料的組合。然後進行例如化學機械研磨(CMP)的平坦化製程，以移除隔離層與犧牲層並形成第一電極。
形成相變化結構，其包括基礎的相變化材料Ge2Sb2Te5。一範例係使用濺鍍法。也可使用其他沉積技術，包括化學氣相沉積法、原子層沉積法等等。
接著，形成第二電極並進行後段製程(back-end-of-line;BEOL)以完成晶片的半導體製程步驟。BEOL製程可為習知的標準製程，且執行的製程係根據記憶體單元形成在其中的晶片構造。一般而言，藉由BEOL製程形成的結構可包括接觸、層間介電質與各種金屬層以達到晶片上的互連，包括電路耦接記憶體單元至周邊電路。這些BEOL製程可包括在升高之溫度下的介電質材料沉積，例如在400℃沉積SiN，或者在500℃或更高的溫度下的高密度電漿(HDP)氧化物沉積。結果，如第17圖中所示的控制電路與偏壓電路係形成在裝置上。
在菇狀單元中，電流集中在底電極的附近，其造成作用區係鄰近底電極。相變化記憶體單元的其他構造為橋狀或柱狀或開孔結構。
第17圖為積體電路1710的簡化方塊圖，積體電路1710包括記憶體陣列1712，記憶體陣列1712使用如在此所述之具有相變化結構的記憶體單元，相變化結構具有在電極與氧化物之間的薄膜。具有讀取、設定與重置模式的字元線解碼器1714係耦合至並電性連接於多數個字元線1716，字元線1716沿著記憶體陣列1712中的列(raw)配置。位元線(行(column))解碼器1718電性連接於多數個位元線1720，位元線1720沿著陣列1712中的行配置，以讀取、設定與重置陣列1712中的相變化記憶體單元(未顯示)。位址(address)經由匯流排1722傳遞至字元線解碼器與驅動器1714及位元線解碼器1718。方塊1724中的感測電路(感測放大器)與資料輸入結構，其包括電壓及/或電流源，其用以讀取、設定、與重置模式，係經由資料匯流排1726耦合至位元線解碼器1718。資料係從積體電路1710上的輸入/輸出埠，或從積體電路1710內部或外部的其他資料源，經由資料輸入(data in)線1728而傳送至方塊1724中的資料輸入結構。積體電路1710上可包括其他電路1730，例如一般用途的處理器或特別用途的應用電路，或是模組的組合，其經由陣列1712支援而具有晶片系統(system-on-a-chip)功能性。資料係經由資料輸出線1732自方塊1724中的感測放大器被提供至積體電路1710上之輸入/輸出埠，或至積體電路1710內部或外部的其他資料目的地。
此範例所使用之控制器1734藉由偏壓配置機器來控制偏壓配置供應電壓與電流源1736的運作，例如是讀取、程式化、清除、清除檢視及程式化檢視字元線與位元線的電壓及/或電流。控制器1734可使用此技術領域中熟知的特殊用途邏輯電路(special-purpose logic circuitry)。在另一實施例中，控制器1734包括一般用途處理器(general-purpose processor)，應用於相同的積體電路上可執行電腦程式化用以控制裝置之操作。在其他實施例中，結合特殊用途邏輯電路與一般用途處理器可為控制器1734之實現方式。控制器1734提供足夠的功率的重置脈波至陣列中的記憶體裝置，以充滿相變化記憶體結構的一部分，其相變化材料的非結晶相材料具有最大厚度，同時維持記憶體裝置之預定的正規操作特性。
如第18圖所示，陣列1812之各個記憶體單元包括存取電晶體(或其他存取裝置例如是二極體)與具有相變化結構的記憶體元件，相變化結構具有如在此所述位於電極與氧化物之間的薄膜。在第18圖中，係以分別具有記憶體元件1840、1842、1844、1846的四個記憶體單元1830、1832、1834、1836說明，其表示可包括百萬個記憶體單元之陣列的小區塊。
記憶體單元的各個存取電晶體1830、1832、1834、1836之源極共同連接至源極線1854，源極線1854終止於源極線終端電路1855，例如接地端。在其他實施例中，存取裝置之源極線彼此之間並沒有電性連接，而是各自獨立受控的。於一些實施例中，源極線終端電路1855可包括偏壓電路例如電壓源與電流源，與用以提供接地以外之偏壓配置至源極線1854。
多數個字元線包括字元線1856、1858於第一方向平行地延伸。字元線1856、1858係與字元線解碼器1814電性連接。記憶體單元之存取電晶體1830與1834之閘極係連接至字元線1856，且記憶體單元之存取電晶體1832與1836之閘極係共同連接至字元線1858。
多數個位元線包括位元線1860、1862於第二方向平行地延伸，並與位元線解碼器1818電性連接。在所述的實施例中，各個記憶體元件係配置在對應之存取裝置的汲極與對應的位元線之間。或者，記憶體元件可位於對應之存取裝置的源極。
將了解的是，記憶體陣列1812並不限於第17圖中所述的陣列構造，且也可使用額外的陣列構造。此外，除了金屬氧化半導體(MOS)，於一些實施例中，可使用雙極(bipolar)電晶體或二極體作為存取裝置。
在操作過程中，陣列1812中各個記憶體單元根據對應之記憶體元件的電阻儲存資料。舉例來說，資料值(data value)可藉由感測電路的感測放大器1824比較一選擇的記憶體單元的位元線上的電流與合適的參考電流來決定。可建立電流以使預定範圍的電流對應於邏輯的“0”，且不同範圍的電流對應於邏輯的“1”。
因此，記憶體單元陣列1812的讀取或寫入的達成係藉由提供合適的電壓至字元線1858、1856其中之一，並將位元線1860、1862其中之一耦合至電壓源，以使電流流過選擇的記憶體單元。舉例來說，經過記憶體單元(於此範例中為記憶體單元1830與對應的記憶體元件1840的電流路徑1880的建立，係藉由提供電壓至位元線1860、字元線1856與源極線1854，此電壓足以啟動記憶體單元的電晶體1830，並造成路徑1880中的電流從位元線1860流至源極線1854，或反之亦然(vice versa)。提供之電壓的程度與持續期間係根據執行的操作，例如讀取操作或寫入操作。
在記憶體單元1830的重置(或程式化)的操作中，字元線解碼器1814幫助提供字元線1856一合適的電壓脈波，以啟動記憶體單元的存取電晶體1830。位元線解碼器1818幫助供應一合適大小與持續期間的電壓脈波至位元線1860，以產生流過記憶體元件1840的電流，此電流脈波係足以提高記憶體元件1840之作用區的溫度大於相變化材料的轉變溫度(transition temperature)，且大於作用區之液態相變化材料的熔融溫度。然後電流係被終止，舉例來說，此終止係藉由終止位元線1860上與字元線1856上的電壓脈波，其造成相當快的冷卻時間，而作用區中的相變化材料冷卻至大體高電阻的非結晶相，以在記憶體單元1830中建立高電阻重置狀態。
在記憶體單元1830的設定(set)(或清除)操作中，字元線解碼器1814幫助提供字元線1856一合適的電壓脈波，以啟動記憶體單元的存取電晶體1830。位元線解碼器1818幫助供應一合適大小與持續期間的電壓脈波至位元線1860，以產生流過記憶體元件1840的電流，此電流脈波係足以提高記憶體元件1840之作用區的溫度大於相變化材料的轉變溫度，並使得作用區中的相變化材料從大體高電阻的非結晶情況轉變成大體低電阻的結晶情況，此轉變降低了記憶體元件1840的電阻，並將記憶體單元1830設定成低電阻狀態。設定操作也可包括多於一個的脈波，例如使用脈波對。
在讀取(或感測)儲存於記憶體單元1830中的資料值的操作中，字元線解碼器1814幫助提供字元線1856一合適的電壓脈波，以啟動記憶體單元的存取電晶體1830。位元線解碼器1818幫助供應一合適大小與持續期間的電壓脈波至位元線1860，以產生流過記憶體元件1840的電流，其不會造成記憶體元件之電阻狀態的改變。位元線1860上與流過記憶體單元1830的電流係根據記憶體單元的電阻，且因此係根據記憶體單元的資料狀態。因此，記憶體單元之資料狀態的決定，係藉由檢測記憶體單元1830的電阻係對應至高電阻狀態或低電阻狀態，舉例來說，藉由感測電路的感測放大器1824比較位元線1860上的電流與一合適的參考電流來檢測。
於此所述之實施例中使用的材料包括基底相變化材料Ge2Sb2Te5。其他硫族化合物(Chalcogenide)可用作井。硫族(Chalcogen)元素包括四元素氧(O)、硫(S)、硒(Se)與碲(Te)其中任一，上述硫族元素形成週期表中VIA族的部分。硫族化合物包括硫族元素與更多的正電性的元素或自由基的化合物。硫族化合物合金包括硫族化合物與其他材料例如過渡金屬(transition Metal)的組合。硫族化合物合金通常含有來自元素週期表之IVA族的一或更多個元素，例如鍺(Ge)與錫(Sn)。通常來說，硫族化合物合金包括組合，其中組合包括銻(Sb)、鎵(Ga)、銦(In)與銀(Ag)中的一或更多個。技術文件中已說明許多相變化基底的記憶體材料，包括Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te與Te/Ge/Sb/S的合金。在Ge/Sb/Te合金家族中，大範圍的合金組成可應用工作。上述組成可以Tea Geb Sb100-(a+b) 表示。一研究已說明最有用的合金，係在沉積的材料井中Te的平均濃度為低於70%，一般係60%，且一般範圍係低至約23%、高至約58%的Te，且最佳為約48%至58%的Te。Ge的濃度大於約5%，且在材料中平均範圍係從低的約8%至約30%，通常留下低於50%的含量。最佳地，Ge濃度範圍係從約8%至約40%。此組成中的主要構成元素的剩餘物為Sb。上述百分比為構成元素之所有100%原子中的原子百分比。(Ovshinsky，美國專利號5,687,112，第10-11欄)。其他文獻提到的特別合金包括Ge2Sb2Te5、GeSb2Te4與GeSb4Te7(Noboru Yamada,“Potential of Ge-Sb-Te Phase-Change Optical Disks for High-Data-Rate Recording,”SPIE v.3109,pp. 28-37(1997))。更一般地來說，過渡金屬例如鉻(Cr)、鐵(Fe)、鎳(Ni)、鈮(Nb)、鈀(Pd)、鉑(Pt)及其混合物或合金可與Ge/Sb/Te組合，以形成具有可程式化電阻性質的相變化合金。可使用的記憶材料的特殊範例，係如Ovshinsky ‘112專利中第11-13欄所述，其範例在此係列入參考。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
11、13．．．電晶體閘極
15．．．接觸插塞
17．．．源極線
19．．．接觸插塞
21．．．氧化物
23．．．底電極層
25、2745、47．．．微影層
29、31．．．窄化的微影層
33、35．．．底電極
37．．．介電質
39．．．平坦化界面
41．．．相變化層
43．．．氧化層
49、51、57、59、61、63．．．記憶堆疊
53．．．相變化材料
55、65．．．金屬層
67、71、75．．．相變化元件
69、73、77．．．氧化物結構
79、81．．．底電極
80．．．作用區
1710．．．積體電路
1712．．．記憶體陣列
1714．．．字元線解碼器
1716、1856、1858．．．字元線
1718．．．位元線解碼器
1720、1860、1862‧‧‧位元線
1722、1726‧‧‧匯流排
1724‧‧‧方塊
1728‧‧‧資料輸入線
1730‧‧‧其他電路
1732‧‧‧資料輸出線
1734‧‧‧控制器
1736‧‧‧電壓與電流源
1812‧‧‧陣列
1818‧‧‧位元線解碼器
1824‧‧‧感測放大器
1830、1832、1834、1836‧‧‧記憶體單元
1840、1842、1844、1846‧‧‧記憶體元件
1854‧‧‧源極線
1855‧‧‧源極線終端電路
1880‧‧‧路徑
第1圖顯示一實施例之相變化記憶體單元，其具有薄的薄相變化材料層介於氧化物與底電極之間。
第2圖至第13圖顯示一範例中製造一實施例之相變化記憶體單元的流程。
第14圖顯示另一範例中製造一實施例之相變化記憶體單元的流程，其中相變化記憶體單元有單一沉積相變化材料，相變化材料的側邊接觸頂電極/位元線。
第15圖至第16圖顯示又另一製程，其中形成了縮減尺寸的介電質，其提高相變化材料與頂電極/位元線之間的接觸品質。
第17圖為積體電路簡化的方塊圖，積體電路包括於此所述之改善的記憶體單元陣列。
第18圖為於此所述之改善的記憶體單元陣列與存取電路的簡化方塊圖。
15．．．接觸插塞
21．．．氧化物
33．．．底電極
53．．．相變化材料
55．．．金屬層
69．．．氧化物結構
80．．．作用區

Claims (10)

  1. 一種記憶體裝置，包括：一第一電極；一第二電極，相對於該第一電極；一介電結構，配置在該第一電極與該第二電極之間；以及一相變化記憶體結構，與該第一電極接觸並與該第二電極接觸，該相變化記憶體結構圍繞該介電結構，且該相變化記憶體結構之複數個側表面係接觸於該第二電極。
  2. 如申請專利範圍第1項所述之記憶體裝置，其中該介電結構的表面未與該第一電極接觸且未與該第二電極接觸。
  3. 如申請專利範圍第1項所述之記憶體裝置，其中該相變化記憶體結構的一厚度小於該第一電極的一寬度而大於該第一電極的該寬度的一半。
  4. 如申請專利範圍第1項所述之記憶體裝置，其中至少該相變化記憶體結構係介於該介電結構之任一表面與該第一電極及該第二電極兩者之間。
  5. 如申請專利範圍第1項所述之記憶體裝置，其中經歷相變化的一作用區係在介於該介電結構與該第一電極之間的該相變化記憶體結構的一部分中。
  6. 一種記憶體裝置，包括：一第一電極與一第二電極，之間具有一電流路徑；一介電結構，配置在該第一電極與該第二電極之間，該電流路徑行經鄰近該介電結構；以及 一相變化記憶體結構，決定該電流路徑中電流的量，該相變化記憶體結構圍繞該介電結構，且該相變化記憶體結構之複數個側表面係接觸於該第二電極。
  7. 如申請專利範圍第6項所述之記憶體裝置，其中該介電結構阻擋該第一電極與該第二電極之間的任一直線電流路徑，使得該第一電極中的一電流方向係不同於第一電極與該第二電極之間的至少部分的該相變化記憶體結構中的一電流方向。
  8. 如申請專利範圍第6項所述之記憶體裝置，其中經歷相變化的一作用區係實質上填充介於該介電結構與該第一電極之間的該相變化記憶體結構的一部分。
  9. 如申請專利範圍第6項所述之記憶體裝置，其中該第一電極與該相變化記憶體結構之間的一界面係定義一平面，該電流路徑的至少一部分係沿著該平面走。
  10. 如申請專利範圍第6項所述之記憶體裝置，其中該第一電極與該第二電極定義一軸，行經在該第一電極與該第二電極之間，該電流路徑的至少一部分鄰近該介電結構並垂直於該軸。
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