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TWI738845B - Ｐ－ｉ－ｎ二極體和連接的ｉｉｉ－ｎ裝置及其製造方法 - Google Patents

Ｐ－ｉ－ｎ二極體和連接的ｉｉｉ－ｎ裝置及其製造方法 Download PDF

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TWI738845B
TWI738845B TW106127484A TW106127484A TWI738845B TW I738845 B TWI738845 B TW I738845B TW 106127484 A TW106127484 A TW 106127484A TW 106127484 A TW106127484 A TW 106127484A TW I738845 B TWI738845 B TW I738845B
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iii
group iii
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馬可 拉多撒福傑維克
山薩塔克 達斯古塔
漢威 陳
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美商英特爾股份有限公司
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Abstract

一種P-i-N二極體結構包括設置在基板上的III族-N半導體材料。將n-摻雜凸起汲極結構設置在該III族-N半導體材料上。將本質III族-N半導體材料設置在該n-摻雜凸起汲極結構上。將p-摻雜III族-N半導體材料設置在該本質III族-N半導體材料上。將第一電極連接至該p-摻雜III族-N半導體材料。將第二電極電耦接至該n-摻雜凸起汲極結構。在實施例中，將III族-N電晶體電耦接至該P-i-N二極體。在實施例中，將III族-N電晶體與該P-i-N二極體電絕緣。在實施例中，將閘極電極及n-摻雜凸起汲極結構電耦接至該n-摻雜凸起汲極結構及該P-i-N二極體的該第二電極以形成該III族-N電晶體。

Description

P-I-N二極體和連接的III-N裝置及其製造方法
本發明的實施例通常相關於微電子裝置及彼等的製造方法，且更明確地相關於P-i-N二極體及III族-N電晶體結構結構的整合及設計。
在無線通訊及電力管理的領域中，各種組件能使用固態裝置實作。例如，在射頻(RF)通訊中，RF前端係天線與數位基帶系統之間的電路系統的通用術語。此種RF前端組件可包括與一或多個電晶體，諸如，一或多個場效電晶體(FET)，結合的一或多個二極體。部分由於氮化鎵(GaN)及其他III族-N半導體材料的大能帶隙及高遷移率，彼等適合用於諸如高頻及高功率之應用的積體電路。然而，電晶體閘極可由於製造處理期間的處理誘發充電，由於在封裝期間及正常使用期間發生的靜電放電(ESD)事件而特別易受損壞。產生此種積體電路的可靠製造處理可需要某種形式的靜電放電(ESD)保護以防止組件損壞。 ESD保護的一種形式能藉由製造連接至電晶體的二極體或連接至單一或多個電晶體的多個二極體得到。
100、201‧‧‧基板
101、301、510‧‧‧P-i-N二極體
104、210、310‧‧‧III族-N半導體材料
106‧‧‧n-摻雜凸起汲極結構
108‧‧‧本質III族-N半導體材料
110、324‧‧‧p-摻雜III族-N半導體材料
112、344‧‧‧第一電極
114、346‧‧‧第二電極
116‧‧‧n-摻雜凸起源極結構
117、217、316、343‧‧‧虛線
120、212、312‧‧‧遷移率增強層
122、214、314‧‧‧極化電荷感應層
122A、314A‧‧‧第一部分
122B、314B‧‧‧第二部分
124、328‧‧‧間隙
126、330‧‧‧閘極介電層
128、336、436‧‧‧閘極電極
130、348‧‧‧源極接點
140、204‧‧‧介電層
142、318A、318B‧‧‧絕緣區域
151、351、451‧‧‧III族-N電晶體
206A、206B、206C、206D、327‧‧‧開口
210A、210B‧‧‧側壁
210C‧‧‧最上方表面
213、317A、317B‧‧‧絕緣溝槽
215、315‧‧‧研磨停止層
216‧‧‧第二絕緣區域
250‧‧‧區域
319A‧‧‧汲極溝槽
319B‧‧‧源極溝槽
320A‧‧‧n-摻雜凸起汲極結構
320B‧‧‧n-摻雜凸起源極結構
321、338‧‧‧二極體開口
322‧‧‧第二介電層
323‧‧‧本質III族-N半導體層
325‧‧‧滾圓輪廓
326‧‧‧第三介電層
332‧‧‧第四介電層
333‧‧‧閘極開口
334‧‧‧功函數層
340‧‧‧電極開口
342‧‧‧源極開口
500‧‧‧插腳
520‧‧‧外部二極體
530‧‧‧電晶體
540‧‧‧電路
600‧‧‧行動計算平台
605‧‧‧顯示螢幕
610‧‧‧SoC
611‧‧‧控制器
613‧‧‧電池
615‧‧‧電力管理積體電路(PMIC)
621‧‧‧擴大視圖
625‧‧‧RF積體電路(RFIC)
630、631‧‧‧中央處理核心
632‧‧‧慣性感測器
700‧‧‧計算裝置
702‧‧‧主機板
704‧‧‧處理器
706‧‧‧通訊晶片
800‧‧‧插入器
802‧‧‧第一基板
804‧‧‧第二基板
806‧‧‧球柵陣列(BGA)
808‧‧‧金屬互連
810‧‧‧導孔
812‧‧‧貫矽導孔(TSV)
814‧‧‧嵌入式裝置
LGD、LGS、LOV‧‧‧距離
WD‧‧‧寬度
圖1描繪根據本發明的實施例之形成在III族-N半導體材料上的P-i-N二極體及III族-N電晶體的橫剖面圖。
圖2A-2E描繪根據本發明的實施例之表示在形成用於製造P-i-N二極體及III族-N電晶體的材料層堆疊之方法中的各種操作的橫剖面圖。
圖2A描繪複數個溝槽在形成於基板之上的介電層中的形成。
圖2B描繪III族-N半導體材料在基板上之複數個溝槽中形成之後的圖2A的結構。
圖2C描繪遷移率增強層在III族-N半導體材料之上表面上形成，然後極化電荷感應層在遷移率增強層上形成之後的圖2B的結構。
圖2D描繪絕緣溝槽在包括極化電荷感應層、遷移率增強層之材料層堆疊中，及在III族-N半導體材料中形成之後的圖2C的結構。
圖2E描繪在形成相鄰於圖案化材料層堆疊之絕緣區域的處理之後的圖2D的結構。
圖3A-3O描繪表示在，諸如，圖2E所示的共同基板上製造P-i-N二極體結構及III族-N電晶體之方法中的 各種操作的橫剖面圖。
圖3A描繪包括研磨停止層、極化電荷感應層、遷移率增強層、及III族-N半導體材料之材料層堆疊的橫剖面圖。
圖3B描繪絕緣溝槽形成之後的圖3A的結構。
圖3C描繪絕緣區域形成之後的圖3B的結構。
圖3D描繪源極及汲極溝槽在極化電荷感應層、遷移率增強層、及III族-N半導體材料中形成以形成n-摻雜凸起源極及n-摻雜凸起汲極結構之後的圖3C的結構。
圖3E描繪n-摻雜凸起汲極結構及n-摻雜凸起源極結構形成之後的圖3D的結構。
圖3F描繪二極體開口在介電層中形成以暴露n-摻雜凸起汲極結構的最上方表面之後的圖3E的結構。
圖3G描繪本質III族-N半導體層在n-摻雜凸起汲極結構上形成及p-摻雜III族-N半導體材料在本質III族-N半導體層上形成之後的圖3F的結構。
圖3H描繪開口在介電層中形成以暴露一部分極化電荷感應層之後的圖3G的結構。
圖3I描繪間隙在極化電荷感應層中的該部分中形成之後的圖3H的結構。
圖3J描繪閘極介電層沈積之後的圖3I的結構。
圖3K描繪閘極開口在間隙之上的介電層中形成之後的圖3J的結構。
圖3L描繪閘極電極層在閘極開口中的閘極介 電層上形成之後的圖3K的結構。
圖3M描繪閘極電極336形成之後的圖3L的結構。
圖3N描繪在介電層中形成暴露p-摻雜III族-N半導體材料的開口、暴露n-摻雜凸起源極結構的開口、及暴露n-摻雜凸起汲極結構的開口之後的圖3M的結構。
圖3O描繪第一電極在摻雜的III族-N半導體材料上形成、第二電極在n-摻雜凸起汲極結構上形成、及源極接點在n-摻雜凸起源極結構上形成以完成P-i-N二極體及III族-N電晶體的形成之後的圖3N的結構。
圖4A-4C描繪表示在形成閘極介電層及侷束在極化電荷感應層中的間隙之上的位置之閘極電極之方法中的各種操作的橫剖面圖。
圖4A描繪閘極介電層在閘極開口中的遷移率增強層上形成及功函數層在閘極介電層上形成之後的圖3I的結構。
圖4B描繪閘極電極在間隙之上的閘極介電層上的形成。
圖4C描繪第一電極在摻雜的III族-N半導體材料上形成、第二電極在n-摻雜凸起汲極結構上形成、及源極接點在n-摻雜凸起源極結構上形成之後的圖4B的結構。
圖5描繪具有連接在ESD源極與ESD保護電晶體之間的P-i-N二極體的電路佈局。
圖6係根據本發明之實施例的行動計算平台之 包括P-i-N二極體與III族-N電晶體的III族-N SoC的功能方塊圖。
圖7描繪根據本發明之實施例的計算裝置。
圖8描繪根據本發明之實施例的插入器。
【發明內容】及【實施方式】
描述用於邏輯、系統單晶片(SoC)、射頻(RF)元件、及記憶體應用的二極體及III族-氮化物(N)電晶體及彼等的製造方法。在以下描述中，陳述許多具體細節，諸如，新穎結構方案及詳細製造方法，以提供對本發明之實施例的徹底理解。可實踐本發明的實施例而無需此等具體細節對熟悉本發明之人士將係明顯的。在其他實例中，已知特性，諸如，與III族-N電晶體關聯的操作，將較不詳細地描述以免不必要地混淆本發明的實施例。此外，可以理解的是顯示在圖式中的各種實施例係說明性表示且不必然依比例繪製。
使用在本文中的術語「上方」、「下方」、「之間」、及「之上」係指一材料層相關於其他層的相對位置。例如，設置在另一層之上或之下的一層可與該另一層直接接觸或可具有一或多個中間層。再者，設置在二層之間的一層可與該二層直接接觸或可具有一或多個中間層。相反地，在第二層「上」的第一層與該第二層直接接觸。
靜電放電(ESD)係電子組件的最普遍威脅之 一。在ESD事件中，大量電荷在製造處理期間轉移至微晶片的組件(例如，電晶體、電容器等)。ESD事件會導致大量電流在非常短的時間期間內通過微晶片的組件。大量不受控制的電流會導致裝置退化，且在一些情形中，使得裝置功能失調。因此，設計及整合結構以保護積體電路免於ESD事件係半導體裝置製造處理的重要成分。當用於建立電子組件的基板不能充份地放電額外電荷時，ESD的問題甚至變得更大。浮置基板，諸如，SOI或絕緣層覆矽，特別易於發生由ESD事件導致的毀壞。因為承受高介電質崩潰的能力，本質III族-N半導體材料可媲美SOI基板。在此方面，電子裝置，諸如，製造在本質III族-N半導體材料上的III族-N電晶體，可需要用於防範ESD事件的額外組件。半導體裝置，諸如，P-i-N二極體，能輕易地與電晶體電路系統整合，並可協助保護組件，諸如，III族-N電晶體。能在形成在III族-N半導體材料基板上的共享凸起汲極結構上製造P-i-N二極體的整合方案能提供ESD保護、致能RF應用、提供顯著的處理優點、及潛在地提供成本利益。
在實施例中，P-i-N二極體結構包括設置在基板上的III族-N半導體材料。將n-摻雜凸起汲極結構設置在該III族-N半導體材料上。將本質III族-N半導體材料設置在該n-摻雜凸起汲極結構上。將p-摻雜III族-N半導體材料設置在該本質III族-N半導體材料上。將第一電極連接至p-摻雜III族-N半導體材料並將第二電極電耦接至n-摻雜凸起汲極結構。在實施例中，將p-摻雜III族-N半導體材料直接 沈積在n-摻雜凸起汲極結構上以形成PN二極體。
在實施例中，將III族-N電晶體電耦接至該P-i-N二極體。電晶體包括n-摻雜凸起源極結構、閘極結構、及n-摻雜凸起汲極結構。在實施例中，III族-N電晶體的n-摻雜凸起汲極結構由P-i-N二極體所共享。在一個此種實施例中，III族-N電晶體的n-摻雜凸起汲極結構的功能也如同P-i-N二極體的陰極。在實施例中，在將閘極電極及n-摻雜凸起汲極結構電絕緣(或保持在浮動電位)的同時，對第一及第二電極供電。在一個此種實施例中，P-i-N二極體在III族-N電晶體停止時活動。
圖1描繪根據本發明的實施例之設置在III族-N半導體材料104上的P-i-N二極體101的橫剖面圖。P-i-N二極體101包括設置在III族-N半導體材料104上的n-摻雜凸起汲極結構106。將本質III族-N半導體材料108設置在n-摻雜凸起汲極結構106上。將p-摻雜III族-N半導體材料110設置在本質III族-N半導體材料108上。將第一電極112設置在p-摻雜III族-N半導體材料104上。將第二電極114設置在n-摻雜凸起汲極結構106上。
在實施例中，P-i-N二極體101中的本質III族-N半導體材料108導致較高的二極體導通電壓、較低的截止狀態漏電流、及較高的崩潰電壓。在替代實施例中，沒有本質III族-N半導體材料108及p-摻雜III族-N半導體材料110直接設置在n-摻雜凸起汲極結構106上。在一個此種實施例中，相較於P-i-N二極體，所產生的PN二極體具有較低 的導通電壓及較低的導通狀態電阻。
在實施例中，將III族-N電晶體151設置在III族-N半導體材料104上。將n-摻雜凸起源極結構設置在III族-N半導體材料104上。將遷移率增強層120設置在n-摻雜凸起汲極結構106與P-i-N二極體的n-摻雜凸起源極結構116之間的III族-N半導體材料104上。將極化電荷感應層122設置在遷移率增強層120上。極化電荷感應層122具有由間隙124分隔的第一部分122A及第二部分122B。將閘極介電層126設置在間隙124中的遷移率增強層120上。將閘極電極128設置在間隙124之上且在n-摻雜凸起汲極結構106及n-摻雜凸起源極結構116之間的閘極介電層126上。將源極接點130設置在n-摻雜凸起源極結構116上。
在實施例中，如圖1所描繪的，將閘極介電層126設置在極化電荷感應層122的第一部分122A及第二部分122B上。在實施例中，也將閘極介電層126設置在n-摻雜凸起源極結構116的傾斜側壁上及最上方表面上。在實施例中，如圖1所示，將閘極介電層126設置在n-摻雜凸起汲極結構106的傾斜側壁上及最上方表面上。在實施例中，將閘極介電層126設置在間隙124之上的介電層140中的開口中且不在極化電荷感應層122之第一部分122A及第二部分122B上或n-摻雜凸起汲極結構106上或n-摻雜凸起源極結構116上。
在實施例中，極化電荷感應層122在III族-N半導體材料104中產生稱為2維電子氣體(2DEG-藉由虛線117 表示)之電荷導電片的III族-N半導體材料104的頂表面中導入極化差。在極化電荷感應層122中的間隙124導致2DEG在III族-N半導體材料104中的間隙124下方不存在。當大於或等於臨限電壓VT的正偏壓施加在閘極電極128上時，通道在間隙124下方的III族-N半導體材料104中形成，且電流從n-摻雜凸起汲極結構106流至n-摻雜凸起源極結構116。
在實施例中，III族-N電晶體101具有閘極電極128，其具有在間隙124之相對側上延伸距離LOV的部分。在一個此種實施例中，閘極電極128與極化電荷感應層122重疊。在實施例中，重疊距離LOV導致雜散閘極電容。在實施例中，少於10nm的重疊能將雜散閘極電容限制至低於10%。閘極電極128與n-摻雜凸起汲極結構106保持距離LGD，其標記為閘極至汲極分隔距離。閘極電極128與n-摻雜凸起源極結構116保持距離LGS，其標記為閘極至源極分隔距離。在實施例中，如圖1所描繪的，距離LGD及LGS係相等長度。在其他實施例中，距離LGS少於距離LGD。距離LGD影響閘極電極128與n-摻雜凸起汲極結構106之間的崩潰電壓VBD。在實施例中，至少100nm的LGD致能III族-N電晶體151具有大於8V的崩潰電壓。
在實施例中，如圖1所描繪的，n-摻雜凸起汲極結構106及n-摻雜凸起源極結構116具有在極化電荷感應層122及絕緣區域142之水平之上的最上方表面。在實施例中，n-摻雜凸起汲極結構106及n-摻雜凸起源極結構116包括n-摻雜III族-N半導體材料，諸如，但不限於n-摻雜GaN 或n-摻雜InxGa1-xN，其中x在0.01與0.1之間。在一個此種實施例中，n-摻雜InxGa1-xN係n-摻雜In0.1Ga0.9N。在實施例中，n-摻雜InxGa1-xN係以n-型摻雜劑摻雜，諸如，具有至少1e19/cm3之摻雜劑密度的Si或Ge。
在實施例中，本質III族-N半導體材料108包括III族-N半導體材料，諸如，但不限於GaN或InxGa1-xN，其中x在0.1與0.2之間。在實施例中，本質InxGa1-xN係本質-In0.2Ga0.8N。在實施例中，本質III族-N半導體材料108的銦濃度大於n-摻雜凸起汲極結構106的銦濃度以在本質III族-N半導體材料108中致能比n-摻雜凸起汲極結構106中更低的能帶隙。在實施例中，本質III族-N半導體材料108中之比n-摻雜凸起汲極結構106的能帶隙更低的能帶隙致能P-i-N二極體以少於3V的電壓導通。在實施例中，本質III族-N半導體層323的厚度範圍從5nm至10nm。
在實施例中，p-摻雜III族-N半導體材料110包括具有高於本質III族-N半導體材料108的能帶隙之能帶隙的材料，諸如，p-摻雜GaN。在實施例中，p-型摻雜劑包括諸如鎂(Mg)的物種。在實施例中，p-型摻雜劑具有至少1e17/cm3的摻雜劑密度。在一實施例中，p-摻雜III族-N半導體材料324係具有至少1e17/cm3之鎂摻雜劑密度的Mg-摻雜GaN。在實施例中，p-摻雜III族-N半導體材料的厚度範圍從40nm至200nm。
在實施例中，閘極電極128包括功函數層，諸如，但不限於Pt、Ni、TiN、或TaN。在實施例中，閘極電 極128包括在功函數層上的閘極蓋金屬。在一種此種實施例中，該閘極蓋金屬係鎢。在實施例中，當閘極電極128包括功函數層及閘極蓋金屬時，功函數層具有至少20nm的厚度。
在實施例中，閘極介電層126包括閘極介電材料，諸如，但不限於Al2O3、HfO2、ZrO2、TiSiO、HfSiO、或Si3N4。在實施例中，閘極介電層126具有大約在2nm至10nm之範圍中的厚度。在實施例中，閘極介電層126係包括選自閘極介電材料的上述群組之閘極介電材料的二個分隔且相異之層的複合堆疊。在一個此種實施例中，將一種閘極介電材料的層設置在不同種閘極介電材料的層上以形成複合堆疊。
在實施例中，III族-N半導體材料104係GaN層。在一個此種實施例中，III族-N半導體材料104具有相對高的載體遷移率(大於500cm2 V-1)。在一個此種實施例中，III族-N半導體材料104係用於最小雜質散射之實質未摻雜III族-氮化物材料(亦即，O2雜質濃度最小化)。在其他實施例中，III族-N半導體材料104包括GaN的一或多種三元合金，諸如，AlGaN、InGaN、AlInN，或包括至少一種III族元素及氮之GaN的四元合金，諸如，InxAlyGa1-x-yN。其中x的範圍從0.01至0.1且y的範圍從0.01至0.1。在實施例中，III族-N半導體材料104具有在100nm至5um之範圍中的材料厚度。
在實施例中，遷移率增強層120包括III族-N半導體材料，諸如，但不限於，AlN、InAlN、或AlGaN。在實施例中，遷移率增強層120具有不充分厚度以將2DEG導入III族-N半導體材料104中。在實施例中，遷移率增強層120具有少於1nm的厚度以防止極化差在下方的III族-N半導體材料104上導入。在實施例中，將遷移率增強層120及下方的III族-N半導體材料104選擇成二元合金以減少III族-N半導體材料104之最上方部分中的合金散射。
在實施例中，遷移率增強層120具有大於III族-N半導體材料104之能帶隙的能帶隙。在一個此種實施例中，將量子井形成在遷移率增強層120與III族-N半導體材料104之間的介面之下。在實施例中，遷移率增強層120係AlN層且下方的III族-N半導體材料104係GaN。在一個此種實施例中，量子井及減少合金散射的存在增強GaN III族-N半導體材料104中的電子遷移率。
在實施例中，極化電荷感應層122包括能在III族-N半導體材料104之最上方部分中感應極化差的材料，諸如，但不限於，AlzGa1-zN、AlwIn1-wN、或AlN，其中Z的範圍從0.2至0.3且W的範圍從0.7至0.85。在實施例中，極化電荷感應層122具有大於感應充分極化差所需之最小厚度的厚度，以在III族-N半導體材料104之最上方部分中產生2DEG效應。在一個此種實施例中，極化電荷感應層122具有約在3至20nm之範圍中的厚度。在實施例中，極 化電荷感應層122係AlGaN且III族-N半導體材料104係GaN。在一個此種實施例中，AlGaN極化電荷感應層122具有約在3nm至5nm之範圍中的厚度。在實施例中，遷移率增強層120係AlN、極化電荷感應層122係AlGaN、且III族-N半導體材料104係GaN。在一個此種實施例中，AlN遷移率增強層120具有在0.8nm至1.2nm之範圍中的厚度且AlGaN極化電荷感應層122具有在3nm至5nm之範圍中的厚度。
在實施例中，第一金屬電極112、第二金屬電極114、及源極接點130包括金屬，諸如，但不限於，Ni、Ti、Pt、或W。在一實施例中，第一金屬電極112、第二金屬電極114、及源極接點130包括金屬層及導電蓋，該金屬層包括上述之金屬之一者。在一個此種實施例中，導電蓋包括導電金屬，諸如，鎢，或導電合金，諸如，TiN。
在實施例中，絕緣區域142包括介電材料，例如，但不限於，氧化矽、氮氧化矽、或碳摻雜氧化物。
圖2A-2E描繪根據本發明的實施例之表示在形成用於製造P-i-N二極體結構及/或III族-N電晶體結構的材料層堆疊之方法中的各種操作的橫剖面圖。
圖2A描繪複數個開口206A、206B、206C、及206D在形成於基板201之上的介電層204中的形成。在實施例中，複數個開口206A、206B、206C、及206D係藉由電漿蝕刻處理形成。在實施例中，複數個開口206A、206B、206C、及206D提供後續III族-N材料將在其形成的 位置。
在實施例中，基板201包括半導體材料，諸如，但不限於，矽、鍺化矽(SiGe)、或碳化矽(SiC)。在實施例中，介電層204包括材料，諸如，但不限於，二氧化矽(SiO2)、碳摻雜氧化物(CDO)、氮化矽。在實施例中，介電層204係使用沈積技術形成，諸如，但不限於，電漿強化化學氣相沈積(PECVD)、化學氣相沈積(CVD)、或垂直擴散爐(VDF)。在實施例中，介電層204具有在50nm至200nm之範圍中的厚度，且複數個開口206A、206B、206C、及206D各者具有至少100nm的寬度。
圖2B描繪III族-N半導體材料210在複數個開口206A、206B、206C、及206D中及在介電層204的最上方表面上形成之後的圖2A的結構。在實施例中，III族-N半導體材料210係藉由在攝氏900-1050度之範圍中的溫度的MOCVD處理成長。MOCVD處理以III族-N半導體材料210填充複數個開口206A、206B、206C、及206D。III族-N半導體材料210也在介電層204的最上方表面上方成長，稱為橫向磊晶過成長(LEO)的處理。在實施例中，將III族-N半導體材料210成長成具有傾斜的側壁210A及210B及實質平坦的最上方表面210C。在實施例中，III族-N半導體材料210具有，諸如，關聯於III族-N半導體材料110於上文描述的材料組成物。在實施例中，III族-N半導體材料210係GaN層。在一個此種實施例中，GaN III族-N半導體材料的側壁210A及210B具有半極性晶體平面(11-22)，且GaN層 的最上方表面210C具有(110-1)定向。在一個此種實施例中，將III族-N電晶體形成在具有(110-1)晶體平面定向的最上方表面210C上。在實施例中，將GaN III族-N半導體材料210成長至約在100nm至5微米之範圍中的厚度。在實施例中，III族-N半導體材料210具有少於(1e10/cm2)的缺陷密度。
圖2C描繪遷移率增強層212在III族-N半導體材料210之上表面上形成，然後極化電荷感應層214在遷移率增強層212上形成之後的圖2B的結構。在實施例中，遷移率增強層係藉由MOCVD處理形成。在實施例中，遷移率增強層212係藉由在攝氏900-1050度之範圍中的溫度的MOCVD處理成長。在實施例中，MOCVD成長處理導致遷移率增強層212在III族-N半導體材料210之傾斜側壁210A及210B上及在最上方表面210C上的保角成長。在實施例中，將遷移率增強層212成長至具有不足以在下方的III族-N半導體材料210上感應極化差的厚度。在實施例中，遷移率增強層212具有約1nm或更少的厚度。在其他實施例中，MOCVD成長條件不導致遷移率增強層212的保角成長。在一個此種實施例中，MOCVD成長處理導致在III族-N半導體材料210之最上方表面210C上具有約1nm的厚度且在III族-N半導體材料210之側壁210A及210B上具有在0埃-4埃之範圍中的厚度的遷移率增強層212。在實施例中，遷移率增強層包括材料，諸如，但不限於，AlN、InAlN、或AlGaN。在實施例中，遷移率增強層212係AlN。在實施 例中，遷移率增強層212係AlN且在III族-N半導體材料210之最上方表面210C上具有少於或等於1nm的厚度。
在實施例中，將極化電荷感應層214形成在遷移率增強層212上。極化電荷感應層214具有傾斜側壁。在實施例中，極化電荷感應層214係使用金屬有機氣相沈積MOCVD處理形成。在實施例中，極化電荷感應層214係藉由在攝氏900-1050度之範圍中的溫度的MOCVD處理成長。在實施例中，MOCVD成長處理導致極化電荷感應層214在遷移率增強層212上的保角成長。在實施例中，極化電荷感應層214包括材料，諸如，但不限於，AlN、AlInN、或AlyGa1-yN(其中y係0.24-0.36)，且III族-N半導體材料包括材料，諸如，但不限於，InGaN或GaN。在實施例中，極化電荷感應層具有範圍從3nm至20nm的厚度。在實施例中，極化電荷感應層214係AlInN。在實施例中，極化電荷感應層214係AlInN並具有範圍從3nm至10nm的厚度。在實施例中，極化電荷感應層214的存在在III族-N半導體材料中感應極化差。極化差在III族-N半導體材料210之最上方部分中的遷移率增強層212之表面下方感應。充分極化差的存在在III族-N半導體材料210之最上方部分中感應2DEG(藉由虛線217表示)。在實施例中，III族-N半導體材料210、遷移率增強層212、及極化電荷感應層214無需中斷真空即在採用在MOCVD成長室中的單一處理中循序成長。
圖2D描繪絕緣溝槽213在包括極化電荷感應層 214、遷移率增強層212、及III族-N半導體材料210之材料層堆疊中形成之後的圖2C的結構。在實施例中，將遮罩(未圖示)形成在圖2C之結構中的極化電荷感應層214上。該遮罩覆蓋極化電荷感應層214的最上方部分並暴露極化電荷感應層214的側壁部分及絕緣層204。在實施例中，絕緣溝槽213係藉由電漿蝕刻處理形成。在實施例中，電漿蝕刻處理使用處理氣體，諸如，但不限於，SF6、BCl3、Cl2、Br2、或Ar。在實施例中，在蝕刻完成之後，將遮罩層移除。
圖2E描繪第二絕緣區域216相鄰於圖案化III族-N半導體材料形成之後的圖2D的結構。在實施例中，將研磨停止層215覆沈積在圖案化極化電荷感應層214的最上方表面上及側壁上、在遷移率增強層212的側壁上、及在III族-N半導體材料210的側壁上、及在介電層204的最上方表面上。在實施例中，研磨停止層係使用PECVD處理沈積。在實施例中，研磨停止層215包括介電材料，諸如，但不限於，氮化矽、碳摻雜的氮化矽、或氮氧化矽。在實施例中，研磨停止層具有大約在5nm至10nm之範圍中的厚度。將介電層216覆沈積在研磨停止層215上及溝槽213中，並填充溝槽213。在實施例中，介電層216受導致第二絕緣區域216形成的回磨。
在實施例中，如圖2E所描繪的，區域250描繪用於P-i-N二極體101及III族-N電晶體151之製造的材料層堆疊。材料層堆疊包括研磨停止層215、極化電荷感應層 214、遷移率增強層212、及III族-N半導體材料210。
圖3A-3O描繪表示在，諸如，圖2E的區域250中所示的材料層堆疊中製造P-i-N二極體101及III族-N半導體151之方法中的各種操作的橫剖面圖。
圖3A描繪圖2E之區域250的放大橫剖面圖。在實施例中，材料層堆疊包括研磨停止層315、極化電荷感應層314、遷移率增強層312、及III族-N半導體材料310。
圖3B描繪將複數個絕緣溝槽317A及317B形成在研磨停止層315、極化電荷感應層314、遷移率增強層312、及III族-N半導體材料310中的蝕刻處理之後的圖3A的結構。在實施例中，研磨停止層315、極化電荷感應層314、遷移率增強層312、及III族-N半導體材料310係藉由電漿蝕刻處理蝕刻以形成絕緣溝槽317A及317B。在實施例中，絕緣溝槽317A及317B各者具有約在如從研磨停止層315之最上方表面量測的100至150nm之範圍中的深度。在實施例中，絕緣溝槽317A及317B各者具有約在100nm至200nm之範圍中的寬度。
圖3C描繪絕緣區域318A及318B形成之後的圖3B的結構。在實施例中，將絕緣層318覆沈積在絕緣溝槽317A及317B中，填充該等溝槽，及覆沈積在研磨停止層315上。在實施例中，形成絕緣層318的例示組成物及方法係如上文描述之用於介電層204的組成物及方法。在實施例中，如此沈積的絕緣層318具有在200nm至500nm之範圍中的厚度。在實施例中，隨後將絕緣層318平坦化。在實 施例中，使用化學機械研磨(CMP)處理以將絕緣層318平坦化。在實施例中，CMP處理將絕緣層318從研磨停止層315的最上方表面移除。在實施例中，研磨處理繼續研磨並將研磨停止層從極化電荷感應層314的最上方表面上移除。在實施例中，CMP處理將絕緣層318留在分別形成絕緣區域318A及318B之溝槽317A及317B各者中。在實施例中，平坦化處理導致具有與極化電荷感應層314的最上方表面共平面或實質共平面之最上方表面的絕緣區域318A及絕緣區域318B。
圖3D描繪汲極溝槽319A及源極溝槽319B分別在極化電荷感應層314中、遷移率增強層312、及在相鄰於絕緣區域318A及318B之III族-N半導體材料310中形成之後的圖3C的結構。在實施例中，藉由電漿蝕刻處理將汲極溝槽319A及源極溝槽319B形成在極化電荷感應層314、遷移率增強層312中、及在III族-N半導體材料310的部分中。在一個此種實施例中，如圖3D中所描繪的，電漿蝕刻處理使用中至低能離子及原子團(<5eV離子能量)以形成具有錐形輪廓的汲極溝槽319A及源極溝槽319B。在其他實施例中，汲極溝槽319A及源極溝槽319B具有垂直輪廓。在實施例中，由於高能(>5eV離子能量)電漿蝕刻處理期間的離子轟擊效應，絕緣區域318A及318B的頂部分能具有滾圓輪廓(藉由虛線325表示)。
在實施例中，汲極溝槽319A及源極溝槽319B各者具有在60至100nm之間的高度。在實施例中，汲極溝 槽具有設計成收容P-i-N二極體以及待形成之電極或汲極接點的寬度。相反地，將源極溝槽319B設計成收容源極接點。在實施例中，汲極溝槽319A具有比源極溝槽319B大50-100%的寬度以容納P-i-N二極體及電極二者。在實施例中，源極溝槽319B具有相似於汲極溝槽319A之寬度的寬度。在實施例中，汲極溝槽319A具有在200至400nm之範圍中的寬度且源極溝槽具有在100至400nm之範圍中的寬度。
圖3E描繪n-摻雜凸起汲極結構320A及n-摻雜凸起源極結構320B形成之後的圖3D的結構。在實施例中，將n-摻雜凸起汲極結構320A及n-摻雜凸起源極結構320B磊晶成長至足夠厚以分別填充溝槽319A及319B。在實施例中，使用金屬有機氣相沈積MOCVD處理成長n-摻雜凸起汲極結構320A及n-摻雜凸起源極結構320B。在實施例中，n-摻雜凸起汲極結構320A及n-摻雜凸起源極結構320B係藉由在攝氏700-800度之範圍中的溫度的MOCVD處理成長。在實施例中，n-摻雜凸起汲極結構320A橫向地成長並延伸至絕緣區域318A的一部分上及極化電荷感應層314的一部分上。在實施例中，n-摻雜凸起源極結構320B橫向地成長並延伸至絕緣區域318B的一部分上及極化電荷感應層314的一部分上。
在實施例中，n-摻雜凸起汲極結構320A及n-摻雜凸起源極結構320B包括n-摻雜III族-N半導體材料，諸如，n-摻雜GaN或n-摻雜InxGa1-xN，其中x在0.01與0.1之 間。在實施例中，n-摻雜III族-N半導體材料係n-摻雜InxGa1-xN，其中x在0.01與0.1之間。在實施例中，n-摻雜III族-N半導體材料在成長處理期間使用n-型摻雜劑，諸如，Si或Ge，原位摻雜。在一實施例中，n-型摻雜劑係矽。在實施例中，n-型摻雜劑具有至少1e19/cm3的摻雜劑密度。在一實施例中，n-摻雜凸起汲極結構320A及n-摻雜凸起源極結構320B係具有至少1e19/cm3之摻雜劑密度的矽摻雜In0.1Ga0.9N。
在實施例中，將n-摻雜凸起汲極結構320A及n-摻雜凸起源極結構320B磊晶成長至在150至200nm之範圍中的總厚度。在實施例中，分別給定汲極及源極溝槽319A及319B之寬度上的差，n-摻雜凸起汲極結構320A及n-摻雜凸起源極結構320B具有不相等的厚度。在實施例中，將凸起源極結構320A及凸起汲極結構320B之高度及寬度與n-型摻雜劑密度的組合選擇成實現少於每側200歐姆-微米的接點電阻。在實施例中，凸起汲極結構320A及凸起源極結構320B具有每側200歐姆-微米的接點電阻以實現具有至少1mA/微米之驅動電流的III族-N電晶體151。
圖3F描繪二極體開口321在第二介電層322中形成以暴露用於後續P-i-N二極體的形成之凸起汲極結構320A的最上方表面之後的圖3E的結構。將第二介電層322形成在圖3G的結構上。在實施例中，使用處理，諸如，但不限於，PEVCD、CVD、或PVD沈積處理沈積介電材料的層，諸如，但不限於，氧化矽、氮氧化矽、或碳化矽。在 實施例中，隨後將如此沈積的第二介電層322平坦化。如圖3F所描繪的，將二極體開口321形成在一部分凸起汲極結構320A上方的第二介電層322中。在實施例中，二極體開口321在開口的底部具有大約在50nm至200nm之範圍中的寬度WD。
圖3G描繪本質III族-N半導體層323在n-摻雜凸起汲極結構320A上形成及p-摻雜III族-N半導體材料324在二極體開口321中的本質III族-N半導體層323上形成之後的圖3F的結構。
在實施例中，將本質III族-N半導體層323成長至填充二極體開口321的橫向部分。在實施例中，藉由在攝氏700-800度之範圍中的溫度的MOCVD處理將本質III族-N半導體層323磊晶成長在凸起汲極結構320A的暴露部分上。在實施例中，本質III族-N半導體層323包括材料，諸如，未摻雜InxGa1-xN，其中X的範圍從0.1至0.2。在實施例中，本質InxGa1-xN係選擇成致能比正下方的n-摻雜凸起汲極結構320A更低的能帶隙，以將P-i-N二極體導通電壓減少至少於3V的本質In0.2Ga0.8N。在實施例中，本質III族-N半導體層323的厚度範圍從5nm至10nm。
在實施例中，p-摻雜III族-N半導體材料324在二極體開口321中之本質III族-N半導體層323的最上方表面上成長。在實施例中，p-摻雜III族-N半導體材料324藉由在攝氏900-1050度之範圍中的溫度的MOCVD處理在二極體開口321中之凸起汲極結構320A的部分上成長。在實施 例中，p-型摻雜劑包括諸如鎂(Mg)的物種。在實施例中，p-摻雜III族-N半導體材料324係p-摻雜GaN或Mg-摻雜InxGa1-xN，其中0<x<0.3。在一個此種實施例中，Mg-摻雜III族-N半導體材料324係選擇成具有比正下方的本質III族-N半導體層323更高之能帶隙的Mg-摻雜GaN。在實施例中，p-型摻雜劑具有至少1e17/cm3的摻雜劑密度。在一個此種具體實施例中，p-摻雜III族-N半導體材料324係具有至少1e17/cm3之鎂摻雜劑密度的Mg-摻雜GaN。在實施例中，p-摻雜III族-N半導體材料324包括摻雜至至少1e17/cm3，並具有至少50nm之厚度的Mg-摻雜GaN。在不同實施例中，略過本質III族-N半導體材料323的形成，並將p-摻雜III族-N半導體材料324直接沈積在n-摻雜凸起汲極結構320A上以形成PN二極體。
在實施例中，III族-N電晶體製造處理操作的其餘操作係在使用高溫成長處理以形成p-摻雜III族-N半導體材料324之後實行。
圖3H描繪開口327在介電層中形成以暴露一部分極化電荷感應層之後的圖3G的結構。在實施例中，首先將第三介電層326形成在第二介電層322的最上方表面上及p-摻雜III族-N半導體材料324的最上方表面上。在實施例中，將第三介電層平坦化。在實施例中，第三介電層326係具有與第二介電層322相似之組成物的層。在實施例中，第三介電層326具有選擇成容納電極層在p-摻雜III族-N半導體材料324上的形成之40nm至80nm的厚度。在實施 例中，開口327係藉由電漿蝕刻處理形成並暴露下方極化電荷感應層314。
圖3I描繪間隙328在極化電荷感應層314中形成以暴露遷移率增強層312之後的圖3H的結構。在實施例中，極化電荷感應層314的暴露部分係藉由電漿蝕刻處理移除以形成間隙328。在實施例中，下方遷移率增強層312係藉由間隙328的形成暴露。在實施例中，藉由間隙328的形成將極化電荷感應層314分隔成極化電荷感應層314的第一部分314A及第二部分314B。此外，極化電荷感應層314不存在於間隙328中導致2DEG從間隙328下方耗盡(如藉由間隙328下之虛線316中的中斷所表示的)。
在實施例中，極化電荷感應層314包括材料，諸如，InAlN或AlGaN，且下方遷移率增強層312係AlN。在一個此種實施例中，用於形成間隙328的電漿蝕刻處理包括處理氣體，諸如，但不限於，SF6、BCl3、Cl2、Ar、及N2。
在實施例中，間隙328在開口的底部具有大約在30nm至500nm之範圍中的寬度WB。間隙328的寬度WB特別界定III族-N電晶體的閘極長度。在實施例中，將間隙328形成在凸起汲極結構320A與凸起源極結構320B之間的中間。在其他實施例中，將間隙328形成為比凸起源極結構320B更接近凸起汲極結構320A。
在實施例中，極化電荷感應層314在間隙328中的小部分不藉由電漿蝕刻處理移除。在一個此種實施例 中，下方遷移率增強層312不藉由間隙328暴露。在一個此種實施例中，極化電荷感應層314的其餘部分具有少於在間隙328下方的III族-N半導體材料310中感應2DEG所需之厚度的厚度。取決於電漿處理參數，蝕刻可(a)留下極化電荷感應層314的均勻薄層或(b)在極化電荷感應層314中創造碗形輪廓。
在實施例中，在間隙328的形成之後，移除第二介電層322及第三介電層326。在其他實施例中，如圖4A中所討論的，保留用於後續處理的第二介電層322及第三介電層326。
圖3J描繪閘極介電層沈積之後的圖3I的結構。在實施例中，將閘極介電層330覆沈積在藉由間隙328打開之遷移率增強層312的暴露部分上，及在n-摻雜凸起汲極結構320A及n-摻雜凸起源極結構320B的側壁上及最上方表面上。在實施例中，也將閘極介電層330形成在本質III族-N半導體層323的側壁上，及在p-摻雜III族-N半導體材料324的側壁上及最上方表面上。在實施例中，也將閘極介電層330形成在絕緣區域的最方上表面上。
用於形成閘極介電層330的合適材料包括介電材料，諸如，但不限於，Al2O3、HfO2、ZrO2、TiSiO、HfSiO、或Si3N4。在實施例中，閘極介電層326係藉由原子層沈積(ALD)處理形成。在實施例中，閘極介電層330具有大約在2nm至10nm之範圍中的厚度。
圖3K描繪閘極開口333在間隙328之上的第四 介電層332中形成之後的圖3J的結構。在實施例中，將第四介電層332覆沈積在閘極介電層330上。形成第四介電層332的例示層組成物、厚度、及方法可如上文描述之用於形成介電層322的層組成物及方法。在實施例中，經由溝槽遮罩電漿蝕刻第四介電層332以形成閘極開口333。藉由電漿蝕刻處理形成的閘極開口333暴露閘極介電層330在間隙328之上的部分。閘極開口333界定用於III族-N電晶體的閘極電極之後續形成的位置。在實施例中，第四介電層332係二氧化矽。在一個此種實施例中，二氧化矽的第四介電層332受使用包括Ar、O2、CO、及碳氟化物，諸如，但不限於CHF3、CH2F2、或C4F8，的化學物質的反應性離子蝕刻。在實施例中，藉由具有少於0.3eV之離子能量的電漿蝕刻將閘極開口333形成在第四介電層332中，使得對關鍵閘極介電層330的損壞可避免。在一個此種實施例中，由於較少能量的蝕刻處理，閘極開口333具有錐形輪廓。
圖3L描繪功函數層334在閘極開口333中的閘極介電層330上形成之後的圖3K的結構。在實施例中，藉由覆沈積處理將功函數層334沈積在閘極開口333上及第二介電層332的最上方表面上。在實施例中，藉由PVD或ALD沈積處理沈積功函數層334以填充閘極開口333。在實施例中，沈積處理也將過量的功函數層334沈積在第四介電層332的表面上。在實施例中，功函數層334的例示材料及組成物係如上文描述之用於閘極電極128的材料及組成 物。
圖3M描繪閘極電極336形成之後的圖3L的結構。在實施例中，藉由平坦化處理將過量的功函數層334從第四介電層332的最上方表面移除。在實施例中，平坦化處理包括CMP處理。在實施例中，CMP處理將功函數層334留在閘極開口333中並填充其以形成閘極電極336。在實施例中，在CMP處理後，第四介電層332及閘極電極336的最上方表面共平面或實質共平面。
圖3N描繪二極體開口338形成以暴露p-摻雜III族-N半導體材料324、及電極開口340形成以暴露n-摻雜凸起汲極結構320A、及源極開口342形成以暴露n-摻雜凸起源極結構320B之後的圖3M的結構。在實施例中，在光阻層圖案化以界定二極體開口338、電極開口340、及源極開口342之位置的處理之後，二極體開口338、電極開口340、及源極開口342係藉由電漿蝕刻處理形成。可以理解的是閘極介電層330的蝕刻可導致p-摻雜III族-N半導體材料324、及n-摻雜凸起汲極結構320A、及n-摻雜凸起源極結構320B之最上方表面的侵蝕(藉由虛線343表示)。開口338的尺寸相對小於p-摻雜III族-N半導體材料324的寬度以防止p-摻雜III族-N半導體材料324與n-摻雜凸起汲極結構320A之間的短路。在實施例中，第一電極344、第二電極346、及源極接點348具有範圍從50nm至200nm的寬度。
圖3O描繪第一電極344在p-摻雜III族-N半導體材料324上形成、第二電極346在n-摻雜凸起汲極結構320A 上形成、及源極接點348在n-摻雜凸起源極結構320B上形成之後的圖3N的結構。可以理解的是雖然閘極電極336係在第一電極344、第二電極346、及源極電極348形成之前形成，形成的次序可顛倒。
在實施例中，藉由PVD或CVD覆沈積處理將接點金屬層沈積在二極體開口338、電極開口340、及源極開口342內側並填充其中。覆沈積處理也將過量接點金屬層沈積在第四介電層332的最上層上及閘極電極336的最上方表面上。在實施例中，合適接點金屬包括金屬，諸如，但不限於，Ti、Al、或Ni。在實施例中，實行平坦化處理以從第四介電層332的最上方表面移除過量接點金屬層。在實施例中，回磨過量接點金屬層以在n-摻雜凸起源極結構320B上形成源極接點348、在p-摻雜III族-N半導體材料324上形成第一電極344、及在n-摻雜凸起汲極結構320A上形成第二電極346。在實施例中，第一電極344、第二電極346、及源極接點348能包括多於一層之分隔且相異的接點金屬。在其他實施例中，第一電極344、第二電極346、及源極接點348可包括由鎢層加蓋的一或多個接點金屬層。
可以理解的是第二電極346係在III族-N電晶體351與P-i-N二極體301之間共享。換言之，第二電極346的作用如同用於III族-N電晶體351的汲極接點及用於P-i-N二極體301的電極。
圖4A-4C描繪表示在形成閘極介電層330及侷束在遷移率增強層312上方之間隙328的閘極電極436之方 法中的各種操作的橫剖面圖。
圖4A描繪閘極介電層330及功函數層334在開口327中形成之後的圖3I的結構。在實施例中，將閘極介電層330形成在間隙328中，在遷移率增強層312上、在藉由開口327暴露的第二介電層322及第三介電層326的壁側上、且在介電層326的最上方表面上。在實施例中，將閘極介電層侷束在間隙328上方的開口，且不延伸超出間隙328至極化電荷感應層314的第一及第二部分314A或314B上或超出至p-摻雜III族-N半導體材料324的最上方表面上方。隨後將功函數層334沈積在開口327中的閘極介電層330上，及在形成在介電層326之最上方表面上的閘極介電層330上。在實施例中，功函數層334係藉由PVD或ALD處理沈積。
圖4B描繪閘極電極436在間隙328之上的閘極介電層330上的形成。在實施例中，藉由平坦化處理將形成在第三介電層326之最上方表面上的過量功函數層334及閘極介電層330移除。在實施例中，平坦化處理包括CMP處理。在實施例中，CMP處理首先從第三介電層326上方移除功函數層334，然後繼續從介電層326的最上方表面移除閘極介電層330。CMP處理留下開口327中的功函數層334及閘極介電層330以形成閘極電極436。在實施例中，在CMP處理後，介電層326、閘極電極436、及閘極介電層330的最上方表面共平面或實質共平面。可以理解的是與閘極電極336相反，閘極電極436不在極化層314的第一部 分314A或第二部分314B上方延伸，並防止相關於於圖1描述之由於LOV的雜散閘極電容。
圖4C描繪根據本發明的實施例在P-i-N二極體301及III族-N電晶體451形成之後的圖4B的結構。在實施例中，閘極電極436係在第一電極344、第二電極346、及源極接點348形成之前形成。在實施例中，閘極電極436係在第一電極344、第二電極346、及源極接點348形成之後形成。在實施例中，第一電極344、第二電極346、及源極接點348係使用相關於圖3N-3O描述的材料及方法形成。
圖5描繪展示連接在ESD能發生之位置、插腳500、與受ESD保護的電晶體530之間的P-i-N二極體510的電路540。在實施例中，將二極體510連接至電路(540)中的電晶體530。將二極體510的陽極連接至接地並將二極體510的陰極連接至電晶體530的汲極(點C)。將插腳500連接至二極體510的陰極(點C)並也連接至電晶體530的汲極。二極體510在ESD事件期間提供低電阻路徑，以致於電流能從受保護的電晶體530轉移開。在實施例中，根據本發明的實施例，二極體510包括P-i-N二極體，諸如，P-i-N二極體301，且電路540中的電晶體530包括III族-N電晶體，諸如，III族-N電晶體351。在實施例中，將外部二極體520連接至作為外部電路的一部分之電晶體530的汲極及二極體510的陰極(點C)。
圖6係根據本發明之實施例的行動計算平台之III族-N SoC(系統單晶片)實作的功能方塊圖。行動計算平 台600可係組態用於電子資料顯示、電子資料處理、及無線電子資料傳輸各者的任何可攜式裝置。例如，行動計算平台600可係平板電腦、智慧型手機、膝上型電腦等的任一者。並包括其在例示實施例中係允許接收使用者輸入之觸控螢幕(例如，電容型、電感型、電阻型等)的顯示螢幕605、SoC 610、及電池613。如所描繪的，SoC 610的整合度越大，行動計算平台600內可由用於充電之間的最長操作生命期的電池613佔據，或由用於最大功能性的記憶體(未圖示)，諸如，固態硬碟、佔據的形狀因子越多。
取決於其應用，行動計算平台600可包括其他組件，其包括，但不限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編碼解碼器、視訊編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、迴轉儀、揚聲器、相機、及大量儲存裝置(諸如，硬碟機、光碟(CD)、及數位多樣化光碟(DVD)等)。
將SoC 610進一步描繪在擴大視圖621中。取決於實施例，SoC 610包括將電力管理積體電路(PMIC)615、包括RF發射器及/或接收器的RF積體電路(RFIC)625、其之控制器611、及一或多個中央處理核心630、631、及慣性感測器632製造於其上之基板100(亦即，晶片)的部分。RFIC 625可實作任何數目的無線標準或協 定，包括但不限於，Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、彼等的衍生物，以及劃定為3G、4G、5G、及之後的任何其他無線協定。RFIC 625可包括複數個通訊晶片。例如，第一通訊晶片可專用於較短範圍的無線通訊，諸如，Wi-Fi及藍牙，且第二通訊晶片可專用於較長範圍的無線通訊，諸如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。
如將為熟悉本技術的人士所理解的，除非在PMIC 615及RFIC 625中，此等功能相異的電路模組通常只使用CMOS電晶體。在本發明的實施例中，PMIC 615及RFIC 625使用如本文描述的P-i-N二極體及III族-N電晶體(例如，III族-氮化物電晶體151)的一或多者。在實施例中，P-i-N二極體101包括III族-N半導體材料110，諸如，GaN，其具有包括InGaN的極化電荷感應層114。在其他實施例中，將使用本文描述之P-i-N二極體及III族-氮化物電晶體的PMIC 615及RFIC 625與使用矽COMS技術提供的控制器611及處理器核心630、631的一或多者整合而與PMIC 615及/或RFIC 625單石地(monolithically)整合在(矽)基板100上。將理解在PMIC 615及/或RFIC 625中，本文描述之有高電壓、高頻率能力的III族-氮化物電晶體不必排斥使用CMOS，更確切地說，可進一步將矽CMOS包括在PMIC 615及RFIC 625各者中。
本文描述的P-i-N二極體及III族-氮化物電晶體可具體地使用在高電壓搖擺存在處(例如，PMIC 615內的8-10V電池電力調整、DC-至-DC轉換等)。如所說明的，在例示實施例中，PMIC 615具有耦接至電池613的輸入並具有提供電流供應至SoC 610中的所有其他功能模組的輸出。在另一實施例中，其中將額外IC設置在行動計算平台600內，但在SoC 610外，PMIC 615輸出更提供電流供應至SoC 610外的所有此等額外IC。本文描述之III族-氮化物電晶體的明確實施例允許PMIC以更高頻率操作。在特定的此種實施例中，可將PMIC內的電感元件(例如，升壓/降壓轉換器等)縮小至小得多的尺寸。當PMIC中的此種電感元件佔有60-80%的晶片面積時，實作在本文描述之III族-氮化物電晶體中的PMIC的實施例提供超過其他PMIC架構的顯著收縮。
如進一步說明的，在例示實施例中，PMIC 615具有耦接至天線的輸出，並可更具有耦接至SoC 610上之通訊模組的輸入，諸如，RF類比及數位基帶模組(未描畫)。或者，可將此種通訊模組設置在SoC 610的晶片外(off-chip)IC上並針對傳輸耦接至SoC 610。取決於所使用III族-氮化物材料，本文描述的P-i-N二極體及III族-氮化物電晶體(例如，P-i-N二極體101及III族-N電晶體151)可更提供具有至少十倍載波頻率(例如，針對3G或GSM行動通訊設計之RFIC 625中的1.9GHz)之Ft的功率放大器電晶體 所需要的大功率附加效率(PAE)。
圖7描繪根據本發明之實施例的計算裝置700。根據本揭示發明的一些實施例，說明使用本文提供的積體電路結構及/或技術實作的範例計算裝置700。如所能看到的，計算裝置700收容主機板702。主機板702可包括許多組件，包括，但不限於，包括與矽CMOS電晶體整合的P-i-N二極體及III族-N電晶體的處理器704及至少一個通訊晶片706，彼等各者能實體及電耦接至主機板702，或另外整合於其中。如將理解的，主機板702可係，例如，任何印刷電路板，不論係主板、載置在主板上的子板、或僅係系統700的板等。
取決於其應用，計算裝置700可包括其可或可不實體及電耦接至主機板702的一或多個其他組件。此等其他組件可包括，但不限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、圖形處理器、數位訊號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編碼解碼器、視訊編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、迴轉儀、揚聲器、相機、及大量儲存裝置(諸如，硬碟機、光碟(CD)、及數位多樣化光碟(DVD)等)。包括在計算裝置700中之組件的任一者可包括使用根據與矽CMOS電晶體裝置整合之P-i-N二極體及III族-氮化物電晶體的範例實施例之揭示技術形成的一或多個整合P-i-N二極體及III族-氮化物電晶體。在一些實施例 中，可將多個功能整合至一或多個晶片中(例如，注意到通訊晶片706可係處理器704的一部分或另外整合至其中)。
通訊晶片706致能用於將資料傳輸至計算裝置700或自其傳輸資料的無線通訊。術語「無線」及其衍生術語可用於描述可經由透過非實質媒體使用調變電磁輻射通訊資料的電路、裝置、系統、方法、技術、通信頻道等。該術語未暗示該等關聯裝置不包含任何線路，雖然在部分實施例中彼等可不含。通訊晶片706可實作任何數目的無線標準或協定，包括但不限於，Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進技術(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、彼等的衍生物，以及劃定為3G、4G、5G、及之後的任何其他無線協定。計算裝置700可包括複數個通信晶片706。例如，第一通信晶片706可專用於較短範圍的無線通訊，諸如，Wi-Fi及藍牙，且第二通信晶片706可專用於較長範圍的無線通訊，諸如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。在一些實施例中，例如，通訊晶片706可使用於本文中不同地描述的技術及/或結構實作，使得通訊晶片706包括一或多個P-i-N二極體及包括雙汲極/閘極及單源極異質結構設計的III族-氮化物電晶體。
計算裝置700的處理器704包括封裝在處理器 704內的積體電路晶粒。在一些實施例中，處理器的積體電路晶粒包括使用如本文所不同地描述之揭示技術形成的一或多個積體電路結構或裝置實作的機上電路系統。術語「處理器」可指處理，例如，來自暫存器及/或記憶體之電子資料以將該電子資料轉移為可儲存在暫存器及/或記憶體中之其他電子資料的任何裝置或裝置之一部分。
通訊晶片706也可包括封裝在通訊晶片706內的積體電路晶粒。根據一些此種範例實施例，通訊晶片的積體電路晶粒包括使用如本文所不同地描述之揭示技術形成的一或多個積體電路結構或裝置。如根據此揭示發明所將理解的，注意到可將多標準無線能力直接整合至處理器704中(例如，將任何晶片706的功能整合至處理器704中，而非具有分開的通訊晶片)。更注意到處理器704可係具有此種無線能力的晶片組。簡言之，可使用任何數目的處理器704及/或通訊晶片706。相似地，任何一個晶片或晶片組能具有多個功能整合於其中。
在各種實作中，計算裝置700可係膝上型電腦、輕省筆電、筆記型電腦、智慧型手機、平板電腦、個人數位助理(PDA)、超級行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、數位視訊錄影機、或處理資料或使用如本文所不同地描述的揭示技術形成的一或多個積體電路結構或裝置的任何其他電子裝置。
圖8描繪根據本發明之實施例的插入器800。 包括本發明的一或多個實施例的插入器800。插入器800係用於橋接第一基板802至第二基板804的中間基板。第一基板802可係，例如，積體電路晶粒。第二基板804可係，例如，包括P-i-N二極體及III族-N電晶體之聚集的邏輯模組以形成積體電路、記憶體模組、電腦主機板、或其他積體電路晶粒。通常，插入器800的目的係將連接分散至更寬間距或將連接重路由至不同連接。例如，插入器800可將積體電路晶粒耦接至能後續地耦接至第二基板804的球柵陣列(BGA)806。在部分實施例中，將第一及第二基板802/804附接至插入器800的相對側。在其他實施例中，將第一及第二基板802/804附接至插入器800的相同側。且在其他實施例中，藉由插入器800互連三或多個基板。
插入器800可由環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或聚合物材料，諸如，聚醯亞胺，形成。在其他實作中，該插入器可由其他剛性或可撓材料形成，彼等可包括與上文所述使用在半導體基板中的材料相同的材料，諸如，矽、鍺、及其他III-V族及IV族材料。
該插入器可包括金屬互連808及導孔810，包括但不限於，貫矽導孔(TSV)812。插入器800可更包括嵌入式裝置814，其包括被動及主動裝置二者。此種裝置包括，但不限於，電容器、去耦合電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器、及靜電放電(ESD)裝置。更複雜的裝置，諸如，射頻(RF)裝置、功率放大器、電力管理裝置、天線、陣列、感測器、及MEMS裝 置，也可形成在插入器800上。根據本發明的實施例，本文揭示的設備或處理可使用在插入器800的製造中。
因此，本發明的實施例包括P-i-N二極體及連接的III族-N電晶體及彼等的製造方法。
範例1：一種P-i-N二極體結構包括設置在基板上的III族-氮化物(N)半導體材料。將n-摻雜凸起汲極結構設置在該III族-N半導體材料上。將本質III族-N半導體材料設置在該n-摻雜凸起汲極結構上。將p-摻雜III族-N半導體材料設置在該本質III族-N半導體材料上。將第一電極連接至該p-摻雜III族-N半導體材料。將第二電極電耦接至該n-摻雜凸起汲極結構。
範例2：如範例1的P-i-N二極體結構，其中該III族-N半導體材料包括氮化鎵(GaN)。
範例3：如範例1的P-i-N二極體結構，其中該n-摻雜凸起汲極結構係InGaN，且其中該n-摻雜凸起汲極結構更以具有至少1e19/cm3之密度的摻雜劑物種摻雜。
範例4：如範例1的P-i-N二極體結構，其中該p-摻雜III族-N半導體材料係p-摻雜GaN。
範例5：如範例1的P-i-N二極體結構，其中該本質III族-N半導體材料係氮化銦鎵(InGaN)，且其中進一步地該本質III族-N半導體材料具有在0nm至10nm之間變化的厚度。
範例6：如範例1或範例5的P-i-N二極體結構，其中該本質InGaN層中之銦的量大於該n-摻雜凸起汲極結 構中之銦的量。
範例7：III族-氮化物(III-N)半導體結構包括設置在基板上的III族-N半導體材料及III族-N電晶體結構。該III族-N電晶體結構包括設置在該III族-N半導體材料上的凸起n-摻雜汲極結構。將凸起的n-摻雜源極結構設置在該III族-N半導體材料上。將遷移率增強層設置在該III族-N半導體材料上，在該n-摻雜凸起源極結構與該n-摻雜凸起汲極結構之間。將極化電荷感應層設置在該凸起源極結構與該凸起汲極結構之間的該遷移率增強層上方。該極化電荷感應層具有由間隙分隔的第一部分及第二部分。將閘極介電層設置在該間隙中的該遷移率增強層上。將閘極電極設置在該凸起汲極結構與該凸起源極結構之間的該間隙上方的該閘極介電層上。該III族-氮化物(III-N)電晶體結構更包括P-i-N二極體結構。該P-i-N二極體結構包括設置在該III族-N半導體材料上的凸起n-摻雜汲極結構。將本質III族-N半導體材料設置在該n-摻雜凸起汲極結構上。將p-摻雜III族-N半導體材料設置在該本質III族-N半導體材料上。將第一電極連接至該p-摻雜III族-N半導體材料。將第二電極電耦接至該n-摻雜凸起汲極結構。
範例8：如範例7的III族-N半導體結構，其中將該閘極介電層設置在該n-摻雜凸起汲極結構上及在該n-摻雜凸起源極結構上。
範例9，如範例7或範例8的III族-N電晶體結構，其中進一步將該閘極介電層設置在該n-摻雜凸起汲極 結構上、在該本質III族-N半導體材料的側壁上、及在該p-摻雜III族-N半導體材料的側壁上及最上方表面上。
範例10：如範例7的III族-N半導體結構，其中該III族-N半導體材料包括氮化鎵(GaN)。
範例11。如範例7的III族-N半導體結構，其中該遷移率增強層係AlN。
範例12：如範例7的III族-N半導體結構，其中該極化電荷感應層包括III族-N半導體材料，其包括鋁。
範例13：如範例7、範例10、範例11、或範例12的III族-N半導體結構，其中該III族-N半導體材料係GaN、該遷移率增強層係AlN、該極化電荷感應層包括III族-N半導體材料，其包括鋁。
範例14：如範例7的III族-N電晶體結構，其中該閘極電極包含功函數層及金屬蓋。
範例15：如範例7的III族-N電晶體結構，其中該第一電極及該第二電極包含一或多個金屬層。
範例16：如範例7的III族-N電晶體結構，其中該本質III族-N半導體材料係i-InGaN，且其中進一步地該本質III族-N半導體材料具有範圍在0至10nm之間的厚度。
範例17：如範例7的III族-N電晶體結構，其中該p-摻雜III族-N半導體材料係p-摻雜GaN。
範例18：一種製造P-i-N二極體結構的方法，該方法包括將III族-N半導體材料提供在基板上。該方法包括將n-摻雜凸起汲極結構形成在該III族-N半導體材料上。 該方法包括將本質III族-N半導體材料形成在該n-摻雜凸起汲極結構上。該方法包括形成設置在該本質III族-N半導體材料上的p-摻雜III族-N半導體材料。該方法包括將第一電極形成在該p-摻雜III族-N半導體材料上及將第二電極形成在該n-摻雜凸起汲極結構上。
範例19：如範例18的方法，其中形成該p-摻雜III族-N半導體材料包括p-摻雜至至少1e17/cm3的濃度。
範例20：如範例17或範例18的方法，其中形成該本質III族-N半導體材料及該p-摻雜III族-N半導體材料包括將該本質III族-N半導體材料及該p-摻雜III族-N半導體材料形成在介電層中的開口中。
範例21：一種製造III族-氮化物(III-N)半導體結構的方法，該方法包括將III族-N半導體材料提供在基板上。該方法包括將遷移率增強層形成在該III族-N半導體材料上。該方法包括將極化電荷感應層形成在該遷移率增強層上。該方法包括形成n-摻雜凸起源極結構及n-摻雜凸起汲極結構。該方法包括將本質III族-N半導體材料形成在該n-摻雜凸起汲極結構上。該方法包括形成設置在該本質III族-N半導體材料上的p-摻雜III族-N半導體材料。該方法包括將凹陷形成在該極化電荷感應層中，該凹陷提供將該極化電荷感應層的第一部分與該極化電荷感應層的第二部分分隔的間隙。該方法包括將閘極介電層形成在該間隙中的該遷移率增強層上方。該方法包括將第一開口形成在介電層中，該第一開口暴露該間隙上方的該閘極介電層。該方 法包括將閘極電極形成在該第一開口中。該方法包括將第二開口形成在該介電層中，該第二開口暴露該p-摻雜III族-N半導體材料並將第二電極形成在該p-摻雜III族-N半導體材料上的該第二開口中。
範例22。如範例21的方法，其中形成該閘極介電層包括將該閘極介電層形成在該凸起源極結構上及在該凸起汲極結構上。
範例23：如範例21或範例22的方法，其中形成該閘極介電層包括將該閘極介電層形成在該凸起源極結構上、在該凸起汲極結構上、在該本質摻雜III族-N半導體材料的側壁上、及在該p-摻雜III族-N半導體材料的側壁上及最上方表面上。
範例24：如範例21的方法，其中形成該n-摻雜凸起汲極結構包括以n-型摻雜劑物種將該凸起汲極結構摻雜至至少1e19/cm3的濃度。
範例25：如範例21的方法，其中形成該閘極電極係在形成該本質III族-N半導體材料及該p-摻雜III族-N半導體材料之後。
101‧‧‧P-i-N二極體
104‧‧‧III族-N半導體材料
106‧‧‧n-摻雜凸起汲極結構
108‧‧‧本質III族-N半導體材料
110‧‧‧p-摻雜III族-N半導體材料
112‧‧‧第一電極
114‧‧‧第二電極
116‧‧‧n-摻雜凸起源極結構
117‧‧‧虛線
120‧‧‧遷移率增強層
122‧‧‧極化電荷感應層
122A‧‧‧第一部分
122B‧‧‧第二部分
124‧‧‧間隙
126‧‧‧閘極介電層
128‧‧‧閘極電極
130‧‧‧源極接點
140‧‧‧介電層
142‧‧‧絕緣區域
151‧‧‧III族-N電晶體

Claims (25)

  1. 一種P-i-N二極體結構，其包含：III族-氮化物(N)半導體材料，其設置在基板上；n-摻雜凸起汲極結構，其設置在該III族-N半導體材料上；本質III族-N半導體材料，其設置在該n-摻雜凸起汲極結構上；p-摻雜III族-N半導體材料，其設置在該本質III族-N半導體材料上；第一電極，其連接至該p-摻雜III族-N半導體材料；及第二電極，其電耦接至該n-摻雜凸起汲極結構。
  2. 如申請專利範圍第1項的P-i-N二極體結構，其中該III族-N半導體材料包括氮化鎵(GaN)或氮化銦鎵(InGaN)。
  3. 如申請專利範圍第1項的P-i-N二極體結構，其中n-摻雜凸起汲極結構係InGaN，且其中更將該n-摻雜凸起汲極結構摻雜成至少1e19/cm 3之濃度的n-型。
  4. 如申請專利範圍第1項的P-i-N二極體結構，其中該p-摻雜III族-N半導體材料係p-摻雜GaN或p-摻雜In xGa 1-xN，其中0<x<0.3。
  5. 如申請專利範圍第1項的P-i-N二極體結構，其中該本質III族-N半導體材料係氮化銦鎵(InGaN)，且其中進一步地該本質III族-N半導體材料具有在5nm-10nm之間的厚度。
  6. 如申請專利範圍第5項的P-i-N二極體結構，其中該本質InGaN層中之銦的量大於該n-摻雜凸起汲極結構中之銦的量。
  7. 一種III族-氮化物(III-N)半導體結構，其包含：III族-N半導體材料，其設置在基板上；III族-N電晶體結構，其包含：凸起的n-摻雜凸起汲極結構，其設置在該III族-N半導體材料上；凸起的n-摻雜凸起源極結構，其設置在該III族-N半導體材料上；遷移率增強層，其設置在該III族-N半導體材料上，在該n-摻雜凸起源極結構與該n-摻雜凸起汲極結構之間；極化電荷感應層，其設置在該n-摻雜凸起源極結構與該n-摻雜凸起汲極結構之間的該遷移率增強層上方，該極化電荷感應層具有藉由間隙分隔的第一部分及第二部分；閘極介電層，其設置在該間隙中的該遷移率增強 層上；閘極電極，其設置在該n-摻雜凸起汲極結構與該n-摻雜凸起源極結構之間的該間隙上方的該閘極介電層上；P-i-N二極體結構，其包含：該凸起的n-摻雜汲極結構，其設置在該III族-N半導體材料上；本質III族-N半導體材料，其設置在該n-摻雜凸起汲極結構上；p-摻雜III族-N半導體材料，其設置在該本質III族-N半導體材料上；第一電極，其連接至該p-摻雜III族-N半導體材料；及第二電極，其電耦接至該n-摻雜凸起汲極結構。
  8. 如申請專利範圍第7項的III族-N半導體結構，其中將該閘極介電層設置在該n-摻雜凸起汲極結構上及在該n-摻雜凸起源極結構上。
  9. 如申請專利範圍第8項的III族-N電晶體結構，其中進一步將該閘極介電層設置在該n-摻雜凸起汲極結構上、在該本質III族-N半導體材料的側壁上、及在該p-摻雜III族-N半導體材料的側壁上及最上方表面上。
  10. 如申請專利範圍第7項的III族-N半導體結構，其中該III族-N半導體材料包括氮化鎵(GaN)或氮化銦鎵(InGaN)。
  11. 如申請專利範圍第7項的III族-N半導體結構，其中該遷移率增強層係AlN。
  12. 如申請專利範圍第7項的III族-N半導體結構，其中該極化電荷感應層包括III族-N半導體材料，其包括鋁。
  13. 如申請專利範圍第7項的III族-N半導體結構，其中該III族-N半導體材料係GaN、該遷移率增強層係AlN、該極化電荷感應層係III族-N半導體材料，其包括鋁。
  14. 如申請專利範圍第7項的III族-N電晶體結構，其中該閘極電極包含功函數層及金屬蓋。
  15. 如申請專利範圍第7項的III族-N電晶體結構，其中該第一電極及該第二電極包含一或多個金屬層。
  16. 如申請專利範圍第7項的III族-N電晶體結構，其中該本質III族-N半導體材料係i-InGaN，且其中進一步地該本質III族-N半導體材料具有在5nm-10nm之間的厚度。
  17. 如申請專利範圍第7項的III族-N電晶體結構，其中該 p-摻雜III族-N半導體材料係p-摻雜GaN或p-摻雜In xGa 1-xN，其中0<x<0.3。
  18. 一種製造P-i-N二極體結構的方法，該方法包含：將III族-N半導體材料提供在基板上；將n-摻雜凸起汲極結構形成在該III族-N半導體材料上；將本質III族-N半導體材料形成在該n-摻雜凸起汲極結構上；形成設置在該本質III族-N半導體材料上的p-摻雜III族-N半導體材料；將第一電極形成在該p-摻雜III族-N半導體材料上；及將第二電極形成在該n-摻雜凸起汲極結構上。
  19. 如申請專利範圍第18項的方法，其中將該p-摻雜III族-N半導體材料p-摻雜至至少1e17/cm 3的濃度。
  20. 如申請專利範圍第18項的方法，其中形成該本質III族-N半導體材料及該p-摻雜III族-N半導體材料包括將該本質III族-N半導體材料及該p-摻雜III族-N半導體材料形成在介電層中的開口中。
  21. 一種製造III族-氮化物(III-N)半導體結構的方法，該方法包含： 將III族-N半導體材料提供在基板上；將遷移率增強層形成在該III族-N半導體材料上；將極化電荷感應層形成在該遷移率增強層上；形成n-摻雜凸起源極結構及n-摻雜凸起汲極結構；將本質III族-N半導體材料形成在該n-摻雜凸起汲極結構上；形成設置在該本質III族-N半導體材料上的p-摻雜III族-N半導體材料；將凹陷形成在該極化電荷感應層中-該凹陷提供將該極化電荷感應層的第一部分與該極化電荷感應層的第二部分分隔的間隙；將閘極介電層形成在該間隙中的該遷移率增強層上方；將閘極電極形成在該閘極介電層上；將第一電極形成在該n-摻雜凸起汲極區域結構上；及將第二電極形成在該p-摻雜III族-N半導體材料上。
  22. 如申請專利範圍第21項的方法，其中形成該閘極介電層包括將該閘極介電層形成在該凸起源極結構上及在該凸起汲極結構上。
  23. 如申請專利範圍第21項的方法，其中形成該閘極介電層包括將該閘極介電層形成在該凸起源極結構上、在該凸起汲極結構上、在該本質摻雜III族-N半導體材料的側壁 上、及在該p-摻雜III族-N半導體材料的側壁上及最上方表面上。
  24. 如申請專利範圍第21項的方法，其中將該n-摻雜凸起汲極結構摻雜至至少1e19/cm 3的濃度。
  25. 如申請專利範圍第21項的方法，其中該閘極電極的形成係在該本質III族-N半導體材料之形成及p-摻雜III族-N半導體材料的形成之後發生。
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