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TWI738569B - 成像裝置及其運作方法 - Google Patents

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TWI738569B
TWI738569B TW109140361A TW109140361A TWI738569B TW I738569 B TWI738569 B TW I738569B TW 109140361 A TW109140361 A TW 109140361A TW 109140361 A TW109140361 A TW 109140361A TW I738569 B TWI738569 B TW I738569B
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王丸拓郎
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日商半導體能源研究所股份有限公司
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Abstract

本發明提供一種曝光時間的彈性高且能夠拍攝畸變少的影像的成像裝置。在第n的圖框期間(n為2以上的自然數)，使第一電荷記憶部的電位重設，同時對應於光電轉換元件的輸出而使電位積蓄在第一電荷記憶部中，並讀出對應於第二電荷記憶部的電位而輸出的第(n-1)圖幀的攝像資料；使第二電荷記憶部的電位重設；將第一電荷記憶部的電位傳送到第二電荷記憶部；保持第二電荷記憶部的電位。藉由上述步驟，可以提高曝光時間的彈性。

Description

成像裝置及其運作方法
本案係與成像有關，特別是關於一種成像裝置及其運作方法。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式的技術領域係關於一種物體、方法或製造方法。或者，本發明的一個實施方式係關於一種製程（process）、機器（machine）、產品（manufacture）或組成物（composition of matter）。由此，更明確而言，作為本說明書所公開的本發明的一個實施方式的技術領域的一個例子可以舉出半導體裝置、顯示裝置、液晶顯示裝置、發光裝置、照明設備、蓄電裝置、記憶體裝置、成像裝置、這些裝置的運作方法或者這些裝置的製造方法。
注意，本說明書等中的半導體裝置是指藉由利用半導體特性而能夠工作的所有裝置。電晶體、半導體電路為半導體裝置的一個實施方式。另外，記憶體裝置、顯示裝置、成像裝置、電子裝置有時包括半導體裝置。
由於氧化物半導體可作為用於電晶體的半導體材料，因而受到關注。例如，專利文獻1及專利文獻2公開了使用氧化鋅或In-Ga-Zn類氧化物半導體來形成電晶體的技術。
另外，專利文獻3公開了一種成像裝置，其中將包括氧化物半導體的電晶體用於像素電路的一部分。
[專利文獻1] 日本專利申請公開第第2007-123861號公報； [專利文獻2] 日本專利申請公開第第2007-96055號公報； [專利文獻3] 日本專利申請公開第第2011-119711號公報。
目前已知可作為成像裝置的驅動方式，包含：在配置為矩陣狀的像素中在每個行依次進行曝光及資料的讀出的捲動快門(Rolling shutter)方式；以及在所有像素中同時進行曝光而在每個行依次進行資料的讀出的全域快門(Global shutter)方式。
在捲動快門方式中，曝光時間的彈性高，但是由於按行依次進行曝光而失掉攝像的同時性。因此，當對高速地工作的物件進行拍攝時，很可能會產生影像的畸變。
另一方面，在全域快門方式中，在所有像素中同時進行曝光，由此，即使物件高速地移動也可以拍攝沒有畸變的影像。然而，全域快門方式有如下問題：在一個圖框期間中，在進行曝光之後從所有像素進行資料的讀出，因此對露光時間有限制。
由此，本發明的一個實施方式的目的之一是提供一種曝光時間的彈性高且能夠拍攝畸變少的影像的成像裝置。另外，本發明的一個實施方式的目的之一是提供一種在曝光期間能夠讀出上一個圖框中拍攝的影像的資料的成像裝置。另外，本發明的一個實施方式的目的之一是提供一種高解析度的成像裝置。另外，本發明的一個實施方式的目的之一是提供一種高集成度的成像裝置。另外，本發明的一個實施方式的目的之一是提供一種可以在低照度環境下進行攝像的成像裝置。另外，本發明的一個實施方式的目的之一是提供一種寬動態範圍的成像裝置。另外，本發明的一個實施方式的目的之一是提供一種能夠在較廣的溫度範圍內使用的成像裝置。另外，本發明的一個實施方式的目的之一是提供一種高開口率的成像裝置。另外，本發明的一個實施方式的目的之一是提供一種高可靠性的成像裝置。另外，本發明的一個實施方式的目的之一是提供一種新穎的成像裝置等。另外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置等。另外，本發明的一個實施方式的目的之一是提供一種上述成像裝置的運作方法。另外，本發明的一個實施方式的目的之一是提供一種上述半導體裝置的運作方法。
注意，這些課題的記載並不妨礙其他課題的存在。此外，本發明的一個實施方式並不需要解決所有上述課題。另外，說明書、圖式以及申請專利範圍等的記載中顯然存在上述課題以外的課題，可以從說明書、圖式以及申請專利範圍等的記載中獲得上述課題以外的課題。
本發明的一個實施方式係關於一種能夠以全域快門方式工作的成像裝置。
本發明的一個實施方式是一種包括第一電晶體至第五電晶體、光電轉換元件以及第一電容器的成像裝置，其中，光電轉換元件的一個電極與第一電晶體的源極及汲極中的一個電連接，第一電晶體的源極及汲極中的一個與第二電晶體的源極及汲極中的一個電連接，第一電晶體的源極及汲極中的另一個與第三電晶體的源極及汲極中的一個電連接，第一電晶體的源極及汲極中的另一個與第四電晶體的閘極電連接，第一電晶體的源極及汲極中的另一個與第一電容器的一個電極電連接，第二電晶體的源極及汲極中的另一個與第三電晶體的源極及汲極中的另一個電連接，第四電晶體的源極及汲極中的一個與第五電晶體的源極及汲極中的一個電連接，第一電晶體至第三電晶體在形成有通道的區域中包括氧化物半導體。
第一電晶體的源極及汲極中的一個可以與第二電容器的一個電極電連接。
第四電晶體及第五電晶體也可以在形成有通道的區域中包括氧化物半導體。
氧化物半導體較佳為包含In、Zn及M（M為Al、Ti、Ga、Sn、Y、Zr、La、Ce、Nd或Hf）。
光電轉換元件可以在光電轉換層中包含硒或包含硒的化合物。例如，作為硒，可以使用非晶硒或結晶硒。
另外，本發明的其他一個實施方式是一種成像裝置的運作方法，包括如下步驟：在第n（n為2以上的自然數）的圖框期間，使第一電荷記憶部的電位重設，在對應於光電轉換元件的輸出而使電位積蓄在第一電荷記憶部中的同時，讀出對應於第二電荷記憶部的電位而輸出的第（n-1）圖框的攝像資料；使第二電荷記憶部的電位重設；將第一電荷記憶部的電位傳送到第二電荷記憶部；保持第二電荷記憶部的電位。
藉由使用本發明的一個實施方式，可以提供一種曝光時間的彈性高且能夠拍攝畸變少的影像的成像裝置。另外，可以提供一種在曝光期間能夠讀出上一個圖框中拍攝的影像的資料的成像裝置。另外，可以提供一種高解析度的成像裝置。另外，可以提供一種高集成度的成像裝置。另外，可以提供一種可以在低照度環境下進行攝像的成像裝置。另外，可以提供一種寬動態範圍的成像裝置。另外，可以提供一種能夠在較廣的溫度範圍內使用的成像裝置。另外，可以提供一種高開口率的成像裝置。另外，可以提供一種高可靠性的成像裝置。另外，可以提供一種新穎的成像裝置等。另外，可以提供一種新穎的半導體裝置等。另外，可以提供一種上述成像裝置的運作方法。另外，可以提供一種上述半導體裝置的運作方法。
注意，本發明的一個實施方式不侷限於這些效果。例如，本發明的一個實施方式在某些情況或某些狀況下有時具有這些效果以外的效果。或者，例如，根據情況或狀況，本發明的一個實施方式有時不具有上述效果。
參照圖式對實施方式進行詳細說明。但是，本發明不侷限於以下的說明，所屬技術領域的通常知識者可以很容易地理解一個事實就是，本發明的方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定於以下所示的實施方式的記載內容中。注意，在下面所說明的發明的結構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略其重複說明。注意，有時在不同的圖式中適當地省略或改變相同組件的陰影。
另外，為方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。因此，例如可以將“第一”適當地替換為“第二”或“第三”等來進行說明。此外，本說明書等中所記載的序數詞與用於指定本發明的一個實施方式的序數詞有時不一致。
例如，在本說明書等中，當明確地記載為“X與Y連接”時，意味著如下情況：X與Y電連接；X與Y在功能上連接；X與Y直接連接。因此，不侷限於規定的連接關係（例如，圖式或文中所示的連接關係等），圖式或文中所示的連接關係以外的連接關係也包含於圖式或文中所記載的內容中。
這裡，X及Y為物件（例如，裝置、元件、電路、佈線、電極、端子、導電膜及層等）。
作為X與Y直接連接的情況的一個例子，可以舉出在X與Y之間沒有連接能夠電連接X與Y的元件（例如開關、電晶體、電容器、電感器、電阻元件、二極體、顯示元件、發光元件及負載等），並且X與Y沒有藉由能夠電連接X與Y的元件（例如開關、電晶體、電容器、電感器、電阻元件、二極體、顯示元件、發光元件及負載等）連接的情況。
作為X與Y電連接的情況的一個例子，例如可以在X與Y之間連接一個以上的能夠電連接X與Y的元件（例如開關、電晶體、電容器、電感器、電阻元件、二極體、顯示元件、發光元件及負載等）。另外，開關具有控制開啟及關閉的功能。換言之，藉由使開關處於導通狀態（開啟狀態）或非導通狀態（關閉狀態）來控制是否使電流流過。或者，開關具有選擇並切換電流路徑的功能。另外，X與Y電連接的情況包括X與Y直接連接的情況。
作為X與Y在功能上連接的情況的一個例子，例如可以在X與Y之間連接一個以上的能夠在功能上連接X與Y的電路（例如，邏輯電路（反相器、NAND電路、NOR電路等）、信號轉換電路（DA轉換電路、AD轉換電路、伽瑪校正電路等）、電位位準轉換電路（電源電路（升壓電路、降壓電路等）、改變信號的電位位準的位準轉移電路等）、電壓源、電流源、切換電路、放大電路（能夠增大信號振幅或電流量等的電路、運算放大器、差動放大電路、源極隨耦電路、緩衝電路等）、信號生成電路、記憶體電路、控制電路等）。注意，例如，即使在X與Y之間夾有其他電路，當從X輸出的信號傳送到Y時，也可以說X與Y在功能上是連接著的。另外，X與Y在功能上連接的情況包括X與Y直接連接的情況及X與Y電連接的情況。
此外，當明確地記載為“X與Y電連接”時，在本說明書等中意味著如下情況：X與Y電連接（亦即，以中間夾有其他元件或其他電路的方式連接X與Y）；X與Y在功能上連接（亦即，以中間夾有其他電路的方式在功能上連接X與Y）；X與Y直接連接（亦即，以中間不夾有其他元件或其他電路的方式連接X與Y）。亦即，在本說明書等中，當明確地記載為“電連接”時與只明確地記載為“連接”時的情況相同。
注意，例如，在電晶體的源極（或第一端子等）藉由Z1（或沒有藉由Z1）與X電連接，電晶體的汲極（或第二端子等）藉由Z2（或沒有藉由Z2）與Y電連接的情況下以及在電晶體的源極（或第一端子等）與Z1的一部分直接連接，Z1的另一部分與X直接連接，電晶體的汲極（或第二端子等）與Z2的一部分直接連接，Z2的另一部分與Y直接連接的情況下，可以表示為如下。
例如，可以表示為“X、Y、電晶體的源極（或第一端子等）與電晶體的汲極（或第二端子等）互相電連接，X、電晶體的源極（或第一端子等）、電晶體的汲極（或第二端子等）與Y依次電連接”。或者，可以表示為“電晶體的源極（或第一端子等）與X電連接，電晶體的汲極（或第二端子等）與Y電連接，X、電晶體的源極（或第一端子等）、電晶體的汲極（或第二端子等）與Y依次電連接”。或者，可以表示為“X藉由電晶體的源極（或第一端子等）及汲極（或第二端子等）與Y電連接，X、電晶體的源極（或第一端子等）、電晶體的汲極（或第二端子等）、Y依次設置為相互連接”。藉由使用與這種例子相同的表示方法規定電路結構中的連接順序，可以區別電晶體的源極（或第一端子等）與汲極（或第二端子等）而決定技術範圍。
另外，作為其他表示方法，例如可以表示為“電晶體的源極（或第一端子等）至少經過第一連接路徑與X電連接，所述第一連接路徑不具有第二連接路徑，所述第二連接路徑是電晶體的源極（或第一端子等）與電晶體的汲極（或第二端子等）之間的路徑，所述第一連接路徑是藉由Z1的路徑，電晶體的汲極（或第二端子等）至少經過第三連接路徑與Y電連接，所述第三連接路徑不具有所述第二連接路徑，所述第三連接路徑是藉由Z2的路徑”。或者，也可以表示為“電晶體的源極（或第一端子等）至少經過第一連接路徑，藉由Z1與X電連接，所述第一連接路徑不具有第二連接路徑，所述第二連接路徑具有藉由電晶體的連接路徑，電晶體的汲極（或第二端子等）至少經過第三連接路徑，藉由Z2與Y電連接，所述第三連接路徑不具有所述第二連接路徑”。或者，也可以表示為“電晶體的源極（或第一端子等）至少經過第一電路徑，藉由Z1與X電連接，所述第一電路徑不具有第二電路徑，所述第二電路徑是從電晶體的源極（或第一端子等）到電晶體的汲極（或第二端子等）的電路徑，電晶體的汲極（或第二端子等）至少經過第三電路徑，藉由Z2與Y電連接，所述第三電路徑不具有第四電路徑，所述第四電路徑是從電晶體的汲極（或第二端子等）到電晶體的源極（或第一端子等）的電路徑”。藉由使用與這種例子同樣的表示方法規定電路結構中的連接路徑，可以區別電晶體的源極（或第一端子等）及汲極（或第二端子等）來決定技術範圍。
注意，這種表示方法只是一個例子而已，不侷限於上述表示方法。在此，X、Y、Z1及Z2為物件（例如，裝置、元件、電路、佈線、電極、端子、導電膜及層等）。
另外，即使圖式示出在電路圖上獨立的組件彼此電連接，也有一個組件兼有多個組件的功能的情況。例如，在佈線的一部分被用作電極時，一個導電膜兼有佈線及電極的兩個組件的功能。因此，本說明書中的“電連接”的範疇內還包括這種一個導電膜兼有多個組件的功能的情況。
另外，根據情況或狀態，可以互相調換“膜”及“層”這兩個詞。例如，有時可以將“導電層”調換為“導電膜”。此外，有時可以將“絕緣膜”調換為“絕緣層”。
另外，一般而言，電位（電壓）是相對的，其大小根據與參考電位之差決定。因此，在記載為“接地”、“GND”等的情況下，電位也不必須侷限於0V。例如，也有以電路中的最低電位為基準而定義“接地”或“GND”的情況。或者，也有以電路中的中間電位為基準而定義“接地”或“GND”的情況。在該情況下，以該電位為基準規定正電位及負電位。
實施方式1：在本實施方式中，參照圖式說明本發明的一個實施方式的成像裝置。
本發明的一個實施方式是一種像素電路的結構及其運作方法，在該像素電路中，即使採用全域快門方式進行攝像也可以充分確保曝光時間。當第一圖框、第二圖框是連續圖框時，採用在第二圖框的攝像期間讀出第一圖框的攝像資料的結構。由此，在一個圖框期間內可以延長曝光時間，即使採用8K4K、16K8K等像素數增大的方式也可以拍攝雜訊少的影像。另外，即使在低照度環境下也可以拍攝雜訊少的影像。
圖1是本發明的一個實施方式的成像裝置所包括的像素20的電路圖。另外，在圖1等中示出電晶體採用n-ch型電晶體的例子，但是本發明的一個實施方式不侷限於此，一部分的電晶體也可以使用p-ch型電晶體代替n-ch型電晶體。
在像素20中，光電轉換元件PD的一個電極與電晶體41的源極電極及汲極電極中的一個電連接。電晶體41的源極電極及汲極電極中的一個與電晶體42的源極電極及汲極電極中的一個電連接。電晶體41的源極電極及汲極電極中的另一個與電晶體43的源極電極及汲極電極中的一個電連接。電晶體41的源極電極及汲極電極中的另一個與電晶體44的閘極電極電連接。電晶體41的源極電極及汲極電極中的另一個與電容器C1的一個電極電連接。電晶體42的源極電極及汲極電極中的另一個與電晶體43的源極電極及汲極電極中的另一個電連接。電晶體44的源極電極及汲極電極中的一個與電晶體45的源極電極及汲極電極中的一個電連接。
在此，將使光電轉換元件PD的一個電極與電晶體41的源極電極及汲極電極中的一個與電晶體42的源極電極及汲極電極中的一個連接的節點AN稱為第一電荷記憶部。另外，使電晶體41的源極電極及汲極電極中的另一個、電晶體43的源極電極及汲極電極中的一個與電晶體44的閘極電極與電容器C1的一個電極連接的節點FD稱為第二電荷記憶部。
光電轉換元件PD的另一個電極與佈線71（VPD）電連接。電晶體42的源極電極及汲極電極中的另一個及電晶體43的源極電極及汲極電極中的另一個與佈線72（VRS）電連接。電容器C1的另一個電極與佈線73（VSS）電連接。電晶體44的源極電極及汲極電極中的另一個與佈線74（VPI）電連接。電晶體45的源極電極及汲極電極中的另一個與佈線91（OUT1）電連接。
佈線71（VPD）、佈線72（VRS）、佈線73（VSS）及佈線74（VPI）可以具有電源線的功能。例如，佈線72（VRS）及佈線73（VSS）可以被用作低電源電位線。佈線71（VPD）及佈線74（VPI）可以被用作高電源電位線。
電晶體41的閘極電極與佈線61（TX）電連接。電晶體42的閘極電極與佈線62（RS1）電連接。電晶體43的閘極電極與佈線63（RS2）電連接。電晶體45的閘極電極與佈線64（SE）電連接。
佈線61（TX）、佈線62（RS1）、佈線63（RS2）及佈線64（SE）可以具有控制電晶體的導通/關閉的信號線的功能。
電晶體41可以被用作將節點AN的電位傳送到節點FD的轉移電晶體。電晶體42可以被用作使節點AN的電位初始化的重設電晶體。電晶體43可以被用作使節點FD的電位初始化的重設電晶體。電晶體44可以被用作對應於節點FD的電位而進行輸出的放大電晶體。電晶體45可以被用作選擇像素20的選擇電晶體。
注意，上述像素20的結構是一個例子，有時不包括一部分的電路、一部分的電晶體、一部分的電容器或者一部分的佈線等。另外，有時包括上述結構不包含的電路、電晶體、電容器及佈線等。另外，一部分的佈線的連接方式有時與上述結構方式不同。
圖2A是說明本發明的一個實施方式的成像裝置的圖。該成像裝置包括：包括配置為矩陣狀的像素20的像素陣列21；具有驅動像素20的功能的電路22（行驅動器）；對像素20的輸出信號進行CDS(Correlated Double Sampling:相關雙取樣)工作的電路23（CDS電路）；具有將從電路23輸出的類比信號轉換為數位信號的功能的電路24（A/D轉換電路）；以及具有選擇經過電路24轉換了的資料而讀出的功能的電路25（列驅動器）。另外，也可以採用沒有設置電路23的結構。
圖2B是與像素陣列21的一個列連接的電路23的電路圖及電路24的方塊圖。電路23可以包括電晶體51、電晶體52、電容器C2及電容器C3。另外，電路24可以包括比較器電路及計數電路。另外，電晶體53具有電流源電路的功能。
對電路23的工作的一個例子進行說明。首先，使電晶體51及電晶體52導通，將撮像資料的電位從像素20經過佈線91（OUT1）輸入到電路23，在佈線92（OUT2）中保持參考電位（CDSVDD）。然後，使電晶體51關閉，經過佈線91（OUT1）輸入重設電位（在此，比撮像資料的電位低的電位，例如為GND電位），而使佈線92的電位為從參考電位（CDSVDD）減去撮像資料的電位及重設電位的電位。因此，可以將從參考電位減去實質上的撮像資料的電位的雜訊少的電位信號供應到比較器電路。
另外，當重設電位比撮像資料的電位高（例如，VDD電位等）時，佈線92成為對參考電位（CDSVDD）追加從撮像資料的電位減去重設電位的電位。
在電路24中，對從電路23輸入到比較器電路的信號電位及掃描了的參考電位（RAMP）進行比較。並且，對應於比較器電路的輸出而使計數電路工作，數位信號輸出到佈線93（OUT3）。
參照圖3A、圖3B及圖3C對成像裝置的工作方式進行說明。注意，在圖3A、圖3B及圖3C中，“E”表示曝光期間，“R”表示讀出期間。另外，n表示任意的第n（n為2以上的自然數）圖框的第n圖框。另外，n-1表示第n圖框的上一個圖框，n+1表示第n圖框的下一個圖框。另外，Line[1]表示像素陣列21的第一行，Line[M]表示像素陣列21的第M行（在圖3A至圖3C中，M表示4以上的自然數）。
圖3A示意性地表示捲動快門方式的運作方法。捲動快門方式是按行依次進行曝光及資料的讀出的運作方法。在一個圖框期間中，可以將讀出期間以外的期間分配為曝光期間，因此可以使曝光時間的彈性高。注意，在所有像素中沒有撮像的同時性，因此在拍攝物件為運動物體時，影像會產生畸變。
圖3B示意性地表示全域快門方式的運作方法。全域快門方式是在所有像素中同時進行曝光，然後按行進行資料的讀出的運作方法。由此，即使拍攝運動物體也可以獲得沒有畸變的影像。然而，在一個圖框期間中從所有像素獲得資料，因此當像素數增大時，讀出時間也增大，不能確保所希望的曝光時間。
圖3C示意性地表示本發明的一個實施方式的運作方法。在本發明的一個實施方式的運作方法中，在第n圖框中同時進行所有像素的曝光，在第（n+1）圖框中，進行第n圖框中獲得的資料的讀出。因此，在一個圖框期間中不進行同一圖框的曝光及讀出，與習知的全域快門方式不同，在本發明的一個實施方式的運作方法中，即使讀出期間增大也對曝光時間沒有限制。藉由利用上述像素電路所具有的功能，可以實現上述運作方法。
接著，參照圖4所示的時序圖對本發明的一個實施方式的成像裝置的運作方法進行說明。在圖4所示的時序圖中，RS1及TX是供應到所有行的像素的佈線62（RS1）及佈線61（TX）的信號。另外，RS2[N]是供應到第N行（N為最後一行）的像素的佈線63（RS2）的信號。另外，AN[N]及FD[N]是第N行的指定像素的節點AN及節點FD的電位。另外，SE[1]、SE[N]是供應到第一行及第N行的像素的佈線64（SE）的信號。另外，佈線71（VPD）及佈線74（VPI）是高電位（“H”位準），佈線72（VRS）及佈線73（VSS）是低電位（“L”位準）。
在圖4所示的時序圖中，T1至T6是第n圖框的曝光期間（包括重設工作、轉移工作），與此同時進行第（n-1）圖框的讀出工作。另外，T7至T9是第（n+1）圖框的曝光期間，與此同時進行第n幀的讀出工作。就是說，在本發明的一個實施方式的成像裝置的運作方法中，在一個圖框期間中同時進行攝像工作及讀出工作。下面說明第n圖框的攝像工作及讀出工作。
首先，對第n圖框的攝像工作進行說明。在時刻T1，當將佈線62（RS1）設定為“H”位準時，使節點AN的電位重設至佈線72（VRS）的電位。
在時刻T2，當使佈線62（RS1）成為“L”位準時，節點AN的電位開始上升。
在時刻T3，當使佈線63（RS2[N]）成為“H”位準時，使節點FD的電位重設至佈線72（VRS）的電位，在時刻T4，當使佈線63（RS2[N]）成為“L”位準時，節點FD的電位被保持。
在時刻T5，當使佈線61（TX）成為“H”位準時，節點AN的電位被傳送而使節點FD的電位上升。
在時刻T6，當使佈線61（TX）成為“L”位準時，節點FD的電位被保持。藉由上述步驟，攝像工作結束。
接著，說明第n圖框的讀出工作。在時刻T7，當使佈線64（SE[1]）成為“H”位準時，在第一行的像素20的節點FD中保持的信號被讀出。然後，依次讀出第二行以後的像素的信號，在時刻T8，當使佈線64（SE[N]）成為“H”位準時，在第N行的像素20的節點FD中保持的信號被讀出。藉由上述步驟，讀出工作結束。
另外，在本發明的一個實施方式的成像裝置中採用進行如上所述的使用電路23的工作的結構。由此，如圖4的時序圖所示，在使節點FD重設之前或之後進行信號的讀出。另外，當不設置電路23時，在使節點FD重設之前進行信號的讀出，即可。
如上所述，在第n圖框中將電荷積累在節點AN中，將該電荷傳送到節點FD。並且，在第（n+1）圖框中進行對應於節點FD的電位的信號的讀出。藉由進行上述工作，可以延長一個圖框期間中的曝光期間，即使像素數增大也可以確保所希望的曝光期間。
像素20的電路不侷限於圖1所示的電路，也可以採用圖5A所示的結構。圖5A是光電轉換元件PD的連接方向與圖1的結構相反的結構。在此情況下，佈線72（VRS）及佈線74（VPI）是高電位（“H”位準），佈線71（VPD）及佈線73（VSS）是低電位（“L”位準），可以按照圖5B所示的時序圖工作。
另外，像素20也可以採用圖6A、圖6B及圖6C所示的結構。圖6A是光電轉換元件PD的一個電極與電容器C2的一個電極連接的結構。圖6B是沒有設置電晶體42的結構。在該結構中，藉由使佈線71（VPD）的電位成為低電位，可以使節點AN的電位重設。圖6C是電晶體44的源極電極及汲極電極中的一個與佈線91（OUT）連接的結構。
另外，用於像素電路的電晶體可以採用如圖7A至圖7C所示的對電晶體41至電晶體45設置背閘極的結構。圖7A是對背閘極施加恆電位的結構，可以控制臨界電壓。在圖7A中，作為一個例子，舉出背閘極分別與供應低電位的佈線72（VRS）、佈線73（VSS）或佈線75（VSS2）連接的情況，但是也可以採用背閘極與上述佈線中的一個連接的結構。另外，圖7B是與前閘極相同的電位施加到背閘極的結構，藉由該結構，可以增大通態電流（on-state current）且減少關態電流（off-state current）。另外，圖7C是以所希望的電晶體具有適當的電特性的方式組合圖7A及圖7B所示的結構的結構。另外，圖7C的結構是一個例子，也可以具有沒有設置背閘極的電晶體。此外，根據需要，可以組合圖1、圖5A及圖6A至圖6C的結構與圖7A至圖7C的結構。
如圖8所示，像素20的電路可以採用多個像素共同使用電晶體43至電晶體45的方式。圖8例示出垂直方向的多個像素共同使用電晶體43至電晶體45的結構，也可以水平方向或水平垂直方向的多個像素共同使用電晶體43至電晶體45。藉由採用上述結構，可以減少每一個像素所具有的電晶體的數量。
在圖8中，示出四個像素共同使用電晶體43至電晶體45的方式，也可以為兩個像素、三個像素或五個像素以上共同使用的方式。另外，可以任意組合該結構與圖5A、圖6A至圖6C及圖7A至圖7C所示的結構。
本發明的一個實施方式的成像裝置可以採用像素陣列21及包括電路22至電路25的基板35的疊層結構。例如，在圖9A為像素陣列21的俯視圖，圖9B為基板35的俯視圖的情況下，可以採用如圖9C的正面圖所示的像素陣列21及基板35的疊層結構。藉由採用該結構，可以使用對各組件適當的電晶體，並且使成像裝置的面積小。另外，圖9B所示的電路佈局是一個例子，也可以採用其他佈局。
為了同時實現高速工作及使用CMOS電路的結構，電路22至電路25較佳為利用使用矽的電晶體（以下，稱為Si電晶體）形成。例如，可以作為基板35使用矽基板，在該矽基板上形成上述電路。另外，像素陣列21較佳為利用使用氧化物半導體的電晶體（以下，稱為OS電晶體）形成。此外，也可以將構成電路22至電路25的一部分的電晶體設置在與像素陣列21相同的面上。
接著，參照圖式說明本發明的一個實施方式的成像裝置的具體的結構例子。圖10A是圖1所示的像素中20的光電轉換元件PD、電晶體41、電晶體43及電容器C1的具體的連接方式的一個例子。另外，在圖10A中未圖示電晶體42、電晶體44及電晶體45。像素20包括設置有電晶體41至電晶體45及電容器C1的層1100及設置有光電轉換元件PD的層1200。
注意，雖然在本實施方式所說明的剖面圖中，佈線、電極及接觸插頭（導電體81）為彼此不同的組件，但是在圖式上彼此電連接的組件有時在實際的電路中被認作為同一個組件。此外，佈線藉由導電體81與電極連接的方式是一個例子，而有時電極與佈線直接連接。
此外，在各組件上設置有用作保護膜、層間絕緣膜或平坦化膜的絕緣層82及絕緣層83等。例如，絕緣層82及絕緣層83等可以使用氧化矽膜、氧氮化矽膜等無機絕緣膜。或者，也可以使用丙烯酸樹脂、聚醯亞胺樹脂等有機絕緣膜等。較佳的是，根據需要藉由CMP（Chemical Mechanical Polishing：化學機械拋光）法等對絕緣層82及絕緣層83等的頂面進行平坦化處理。
另外，有時不設置圖式所示的佈線等的一部分，有時各層包括在圖式中未圖示的佈線及電晶體等。此外，有時在圖式中未圖示的層包括在該疊層結構。此外，有時不包括圖式所示的層的一部分。
像素20的構成要素的電晶體41至電晶體45較佳為使用關態電流低的OS電晶體。OS電晶體的極低的關態電流可以使攝像的動態範圍寬。在圖1所示的像素20的電路結構中，當入射到光電轉換元件PD的光的強度低時，節點AN及節點FD的電位小。由於使用氧化物半導體的電晶體的關態電流極低，因此即使閘極電位極小也可以正確地輸出對應於該閘極電位的電流。由此，可以擴大能夠檢測出的照度範圍，亦即擴大動態範圍。
此外，因電晶體41及電晶體43的關態電流低，而可以使在節點FD中能夠保持電荷的期間為極長。因此，可以適用全域快門方式，其中不使電路結構或運作方法為複雜地適用在全像素中同時進行電荷的存儲工作。另外，也可以以捲動快門方式驅動本發明的一個實施方式的成像裝置。
此外，因為OS電晶體的電特性變動的溫度依賴性比將矽用於活性區域或活性層的電晶體（下面記為Si電晶體）小，所以可以在極寬的溫度範圍中使用OS電晶體。因此，包括OS電晶體的成像裝置及半導體裝置適合安裝於汽車、飛機、太空船等。
此外，OS電晶體的汲極耐壓比Si電晶體高。較佳為對將硒類材料用於光電轉換層的光電轉換元件施加較高的電壓（例如，10V以上）而工作，以利用雪崩倍增(avalanche multiplication)。由此，藉由組合OS電晶體以及將硒類材料用於光電轉換層的光電轉換元件，可以實現高可靠性的成像裝置。
雖然圖10A例示各電晶體包括背閘極的方式，但是如圖10B所示，也可以不包括背閘極。另外，如圖10C所示，也可以電晶體的一部分，例如只有電晶體41包括背閘極。該背閘極有時與對置設置的前閘極電連接。或者，有時對該背閘極供應與前閘極不同的恆電位。注意，還可以將該背閘極的有無適用於本實施方式所說明的其他像素結構。
作為設置於層1200中的光電轉換元件PD可以採用各種方式的元件。圖10A示出將硒類材料用於光電轉換層561的方式。使用硒類材料的光電轉換元件PD對可見光具有高外部量子效率。另外，由於硒類材料的光吸收係數高，而具有易於將光電轉換層561形成得較薄的優點。使用硒類材料形成的光電轉換元件PD可以是因雪崩現象而使電子放大量相對於入射光量大的高靈敏度的感測器。就是說，藉由將硒類材料用於光電轉換層561，即使像素面積變小也可以獲得充分的光電流。因此，可以認為採用硒類材料的光電轉換元件PD適用於低照度環境下的攝像。
作為硒類材料，可以使用非晶硒或結晶硒。作為結晶硒的一個例子，可以藉由形成非晶硒之後進行加熱處理而形成。另外，藉由使結晶硒的結晶粒徑小於像素間距，可以減少各像素的特性偏差。另外，與非晶硒相比，結晶硒具有對於可見光的光譜靈敏度及光吸收係數高的特性。
在圖10A中，示出光電轉換層561採用單層的情況，但是如圖11A所示，在受光面一側設置氧化鎵、氧化鈰或In-Ga-Zn氧化物等的層作為電洞注入障壁層568。另外，如圖11B所示，也可以在電極566一側設置氧化鎳或硫化銻等的層作為電子注入障壁層569。另外，如圖11C所示，也可以設置電洞注入障壁層568及電子注入障壁層569。此外，如圖1及圖5A所示，也可以採用光電轉換元件PD的連接方向不同的結構。由此，可以調換圖11A至圖11C所示的電洞注入障壁層568及電子注入障壁層569。
光電轉換層561可以為含有銅、銦、硒的化合物（CIS）的層，也可以為含有銅、銦、鎵、硒的化合物（CIGS）的層。在使用CIS層及CIGS層的光電轉換元件中，可以與單個硒同樣地利用雪崩倍增。
作為採用硒類材料的光電轉換元件PD，例如可以採用在由金屬材料等形成的電極566與透光導電層562之間具有光電轉換層561的結構。此外，CIS及CIGS是p型半導體，而也可以與其接觸地設置n型半導體的硫化鎘或硫化鋅等以形成鍵合。
為了利用雪崩倍增，較佳為對光電轉換元件施加較高的電壓（例如，10V以上）。由於OS電晶體具有其汲極耐壓高於Si電晶體的特性，因此可以更容易地對光電轉換元件施加較高的電壓。因此，藉由組合汲極耐壓高的OS電晶體與將硒類材料用於光電轉換層的光電轉換元件，可以實現高靈敏度且高可靠性的成像裝置。
在圖10A中，透光導電層562與佈線71直接接觸，但是也可以如圖12A所示，透光導電層562藉由佈線88與佈線71接觸。在圖10A中雖然採用不使光電轉換層561與透光導電層562在像素電路間分離的結構，但是也可以如圖12B所示採用在電路間分離的結構。此外，在像素間的不具有電極566的區域中，較佳為使用絕緣體形成分隔壁567，以不使光電轉換層561及透光導電層562產生裂縫，但是也可以如圖12C、圖12D所示採用不設置分隔壁567的結構。
此外，電極566及佈線71等也可以採用多層結構。例如，如圖13A所示，電極566也可以採用導電層566a及導電層566b的兩層結構，而佈線71也可以採用導電層71a及導電層71b的兩層結構。在圖13A的結構中，例如，較佳為選擇低電阻的金屬等來形成導電層566a及導電層71a，而選擇與光電轉換層561的接觸特性好的金屬等來形成導電層566b及導電層71b。藉由採用這種結構，可以提高光電轉換元件PD的電特性。此外，一些種類的金屬因與透光導電層562接觸而會產生電蝕。即使將這種金屬用於導電層71a，也藉由導電層71b可以防止電蝕。
作為導電層566b及導電層71b，例如可以使用鉬或鎢等。此外，作為導電層566a及導電層71a，例如可以使用鋁、鈦或依次層疊鈦、鋁及鈦的疊層。
另外，如圖13B所示，透光導電層562可以藉由導電體81及佈線88與佈線71連接。此外，絕緣層82等也可以採用多層結構。例如，如圖13B所示，在絕緣層82包括絕緣層82a及絕緣層82b，且絕緣層82a及絕緣層82b的蝕刻速率等不同的情況下，導電體81具有步階。在用作層間絕緣膜或平坦化膜的其他絕緣層採用多層結構的情況下，導電體81同樣地具有步階。在此示出絕緣層82採用兩層結構的例子，但是絕緣層82及其他絕緣層也可以採用三層以上的疊層結構。
分隔壁567可以使用無機絕緣體或絕緣有機樹脂等形成。另外，分隔壁567也可以著色成黑色等以遮蔽照射到電晶體等的光及/或確定每一個像素的受光部的面積。
另外，光電轉換元件PD也可以採用使用了非晶矽膜或微晶矽膜等的pin型二極體元件等。
例如，圖14是作為光電轉換元件PD使用pin型薄膜光電二極體的例子。該光電二極體包括依次層疊的n型半導體層565、i型半導體層564及p型半導體層563。i型半導體層564較佳為使用非晶矽。p型半導體層563及n型半導體層565可以使用包含賦予各導電型的摻雜物的非晶矽或者微晶矽等。以非晶矽為光電轉換層的光電二極體在可見光波長區域內的靈敏度較高，而易於檢測微弱的可見光。
在圖14所示的光電轉換元件PD中，用作陰極的n型半導體層565與電極566接觸，該電極566與電晶體41電連接。此外，用作陽極的p型半導體層563藉由導電體88與佈線71電連接。就是說，圖14示出圖5A所示的電路圖的結構的一個例子。
另外，當光電轉換元件PD的陽極與陰極以及電極層與佈線的連接方式相反時，可以採用圖1所示的電路圖的結構。
無論在哪種情況下，都較佳為以p型半導體層563為受光面的方式形成光電轉換元件PD。藉由以p型半導體層563為受光面，可以提高光電轉換元件PD的輸出電流。
此外，具有pin型薄膜光電二極體的方式的光電轉換元件PD的結構以及光電轉換元件PD與佈線的連接方式可以採用圖15A至圖15C所示的例子。另外，光電轉換元件PD的結構以及光電轉換元件PD與佈線的連接方式不侷限於此，也可以採用其他方式。
圖15A示出設置有與光電轉換元件PD的p型半導體層563接觸的透光導電層562的結構。透光導電層562被用作電極，而可以提高光電轉換元件PD的輸出電流。
透光導電層562例如可以使用銦錫氧化物、包含矽的銦錫氧化物、包含鋅的氧化銦、氧化鋅、包含鎵的氧化鋅、包含鋁的氧化鋅、氧化錫、包含氟的氧化錫、包含銻的氧化錫、石墨烯或氧化石墨烯等。此外，透光導電層562不侷限於單層，而也可以為不同膜的疊層。
圖15B是透光導電層562藉由導電體81及佈線88與佈線71連接的結構。另外，也可以採用光電轉換元件PD的p型半導體層563藉由導電體81及佈線88與佈線71連接的結構。在圖15B中，可以不設置透光導電層562的結構。
圖15C示出在覆蓋光電轉換元件PD的絕緣層中設置有使p型半導體層563露出的開口部且覆蓋該開口部的透光導電層562與佈線71電連接的結構。
此外，如圖16所示，光電轉換元件PD也可以採用將矽基板600用作光電轉換層的光電二極體。
使用上述硒類材料或非晶矽等形成的光電轉換元件PD可以經過成膜製程、光微影製程、蝕刻製程等一般的半導體製程製造。另外，由於硒類材料具有高電阻，也可以如圖10A所示那樣採用光電轉換層561不在電路間分離的結構。因此，本發明的一個實施方式的成像裝置可以以高良率及低成本製造。另一方面，在形成將矽基板600用作光電轉換層的光電二極體時，需要進行拋光製程或貼合製程等難度較高的製程。
此外，在本發明的一個實施方式的成像裝置中也可以層疊有矽基板600，在該矽基板600中形成有電路。例如，如圖17A所示，層1400可以與像素電路重疊，該層1400包括在矽基板600中具有活性區域的電晶體610及電晶體620。圖17B相當於電晶體的通道寬度方向的剖面圖。
在此，在圖17A及圖17B中，例示出Si電晶體具有鰭型結構，但是如圖18A所示，也可以採用平面型結構。另外，如圖18B所示，也可以為具有矽薄膜的活性層650的電晶體。活性層650可以使用多晶矽或SOI(Silicon on Insulator：絕緣層上覆矽)結構的單晶矽。
形成在矽基板600上的電路能夠讀出像素電路所輸出的信號並進行轉換該信號的處理等，例如，也可以包括如圖18C所示的電路圖那樣的CMOS反相器。電晶體610（n通道型）及電晶體620（p通道型）的閘極電極彼此電連接。電晶體610及電晶體620中的一個電晶體的源極電極及汲極電極中的一個電連接到另一個電晶體的源極電極及汲極電極中的一個。另外，電晶體610及電晶體620的源極電極及汲極電極中的另一個分別與不同的佈線電連接。
形成在矽基板600上的電路例如相當於圖2A及圖2B及圖9B所示的電路22、電路23、電路24及電路25等。
此外，矽基板600不侷限於塊狀矽基板，也可以使用以鍺、矽鍺、碳化矽、砷化鎵、砷化鋁鎵、磷化銦、氮化鎵、有機半導體為材料的基板。
在此，如圖16及圖17A及圖17B所示，在形成有包括氧化物半導體的電晶體的區域及形成有Si裝置（Si電晶體或Si光電二極體）的區域之間設置有絕緣層80。
設置在電晶體610及電晶體620的活性區域附近的絕緣層中的氫使矽的懸空鍵終結。因此，該氫提高電晶體610及電晶體620的可靠性。另一方面，設置在電晶體41等的活性層的氧化物半導體層附近的絕緣層中的氫有可能成為在氧化物半導體層中生成載子的原因之一。因此，該氫有時引起電晶體41等的可靠性的下降。因此，當層疊包含使用矽類半導體材料的電晶體的一個層與使用氧化物半導體的另一個層時，較佳為在它們之間設置具有防止氫擴散的功能的絕緣層80。藉由設置絕緣層80將氫封閉在一個層中，可以提高電晶體610及電晶體620的可靠性。同時，由於能夠抑制氫從一個層擴散到另一個層，所以可以提高電晶體41等的可靠性。
絕緣層80例如可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿、釔安定氧化鋯（YSZ）等。
在如圖17A及圖17B所示的結構中，可以將形成在矽基板600上的電路（例如，驅動電路）、電晶體41等與光電轉換元件PD重疊地形成，由此可以提高像素的集成度。換言之，可以提高成像裝置的解析度。例如，可以用於像素數為4K2K、8K4K或者16K8K等的成像裝置。另外，可以採用如下結構：以與電晶體41、電晶體42、電晶體43及光電轉換元件PD等重疊的方式使用Si形成像素20所包括的電晶體44及電晶體45。
此外，本發明的一個實施方式的成像裝置可以採用圖19所示的結構｡圖19所示的成像裝置是圖17A所示的成像裝置的變形例，且示出由OS電晶體及Si電晶體形成CMOS反相器的例子｡
在此，設置於層1400中的Si電晶體的電晶體620為p通道型電晶體，設置於層1100中的OS電晶體的電晶體610為n通道型電晶體。藉由只將p通道型電晶體設置於矽基板600上，可以省略井的形成或n型雜質層的形成等製程｡
雖然圖19的成像裝置示出將硒等用於光電轉換元件PD的例子，但是也可以採用與圖14同樣的使用pin型薄膜光電二極體的結構。
在圖19所示的成像裝置中，電晶體610可以藉由與形成在層1100中的電晶體41及電晶體43相同的製程製造。因此，可以簡化成像裝置的製程。
如圖20所示，本發明的一個實施方式的成像裝置可以採用如下結構：貼合由形成在矽基板660中的光電轉換元件PD及其上形成有的OS電晶體構成的像素及形成有電路的矽基板600的結構。藉由採用上述結構，可以容易使形成在矽基板660中的光電轉換元件PD的實效面積大。另外，藉由使用使形成在矽基板600上的電路微型化的Si電晶體進行高集成化，可以提供一種具有高性能的半導體裝置。
另外，作為圖20的變形例，如圖21所示，可以使用OS電晶體及Si電晶體形成電路。藉由採用上述結構，可以容易使形成在矽基板660中的光電轉換元件PD的實效面積大。另外，藉由使用使形成在矽基板600上的電路微型化的Si電晶體進行高集成化，可以提供一種具有高性能的半導體裝置。
當採用圖21的結構時，可以由形成在矽基板600的Si電晶體及在其上形成的OS電晶體構成CMOS電路。OS電晶體的關態電流極低，可以構成靜態的洩漏電流極少的CMOS電路。
注意，本實施方式中的成像裝置所包括的電晶體及光電轉換元件的結構是一個例子。因此，例如電晶體41至電晶體45中的一個以上也可以由活性區域或活性層包含矽等的電晶體構成。此外，電晶體610及電晶體620中的兩個或一個也可以由活性層包括氧化物半導體層的電晶體構成。
圖22A為對成像裝置追加濾色片等的結構的一個例子的剖面圖。該剖面圖示出包括相當於三個像素的像素電路的區域的一部分。在形成有光電轉換元件PD的層1200上形成有絕緣層2500。絕緣層2500可以使用可見光透射性高的氧化矽膜等。另外，也可以作為鈍化膜層疊氮化矽膜。此外，也可以作為反射防止膜層疊氧化鉿等介電膜。
在絕緣層2500上也可以形成有遮光層2510。遮光層2510具有防止透過上部的濾色片的光的混合的功能。遮光層2510可以為鋁、鎢等的金屬層或者層疊該金屬層與被用作反射防止膜的介電膜的結構。
在絕緣層2500及遮光層2510上也可以設置被用作平坦化膜的有機樹脂層2520。另外，在每個像素中分別形成有濾色片2530（濾色片2530a、濾色片2530b及濾色片2530c）。例如，使濾色片2530a、濾色片2530b及濾色片2530c具有R（紅色）、G（綠色）、B（藍色）、Y（黃色）、C（青色）及M（洋紅）等的顏色，由此可以獲得彩色影像。
在濾色片2530上也可以設置具有透光性的絕緣層2560等。
此外，如圖22B所示，也可以使用光學轉換層2550代替濾色片2530。藉由採用這種結構，可以形成能夠獲得各種各樣的波長區域內的影像的成像裝置。
例如，藉由作為光學轉換層2550使用阻擋可見光線的波長以下的光的濾光片，可以形成紅外線成像裝置。另外，藉由作為光學轉換層2550使用阻擋紅外線的波長以下的光的濾光片，可以形成遠紅外線成像裝置。另外，藉由作為光學轉換層2550使用阻擋可見光線的波長以上的光的濾光片，可以形成紫外線成像裝置。
另外，藉由將閃爍體用於光學轉換層2550，可以形成用於X射線成像裝置等的獲得使輻射強度視覺化的影像的成像裝置。當透過拍攝物件的X射線等輻射入射到閃爍體時，由於被稱為光致發光的現象而轉換為可見光線或紫外光線等的光（螢光）。藉由由光電轉換元件PD檢測該光來獲得影像資料。另外，也可以將該結構的成像裝置用於輻射探測器等。
閃爍體含有如下物質：當閃爍體被照射X射線或伽瑪射線等放射線時吸收放射線的能量而發射可見光或紫外線的物質。例如，可以使用將Gd2O2S：Tb、Gd2O2S：Pr、Gd2O2S：Eu、BaFCl：Eu、NaI、CsI、CaF2、BaF2、CeF3、LiF、LiI、ZnO分散到樹脂或陶瓷中的材料。
在使用硒類材料的光電轉換元件PD中，由於可以將X射線等的放射線直接轉換為電荷，因此可以不使用閃爍體。
另外，如圖22C所示，在濾色片2530a、濾色片2530b及濾色片2530c上也可以設置有微透鏡陣列2540。透過微透鏡陣列2540所具有的各透鏡的光經由設置在其下的濾色片而照射到光電轉換元件PD。另外，圖22A、圖22B、圖22C所示的層1200之外的區域為層1600。
圖23是例示出本發明的一個實施方式的像素20及圖22C所示的微透鏡陣列2540等的具體結構的圖。圖23是使用圖17A所示的像素的結構。當使用圖21所示的像素時，成為圖24所示的結構。
如上所述，可以採用使光電轉換元件PD、像素20所包括的電路及驅動電路都具有它們重疊的區域的結構，因此可以實現成像裝置的小型化。
此外，如圖23及圖24所示，可以採用設置有繞射光柵1500的結構。可以將介於繞射光柵1500的拍攝物件的影像（繞射影像）提取到像素中，然後根據像素中的攝像影像藉由運算處理構成輸入影像（拍攝物件的影像）。此外，可以藉由使用繞射光柵1500代替透鏡來降低成像裝置的成本。
繞射光柵1500可以由具有透光性的材料形成。例如，可以使用無機絕緣膜諸如氧化矽膜、氧氮化矽膜等。或者，還可以使用有機絕緣膜諸如丙烯酸樹脂、聚醯亞胺樹脂等。此外，也可以使用上述無機絕緣膜及有機絕緣膜的疊層。
可以藉由使用感光樹脂等的光微影製程形成繞射光柵1500。另外，也可以藉由光微影製程及蝕刻製程形成。此外，也可以藉由奈米壓印法或雷射劃片法等形成。
另外，也可以在繞射光柵1500及微透鏡陣列2540之間具有間隔X。間隔X可以為1mm以下，較佳為100μm以下。該間隔既可以為空間，又可以將具有透光性的材料用作密封層或黏合層地設置。例如，將氮或稀有氣體等惰性氣體密封到該間隔中。或者，也可以將丙烯酸樹脂、環氧樹脂或聚醯亞胺樹脂等設置在該間隔中。或者，也可以設置矽酮油等液體。另外，在不設置微透鏡陣列2540的情況下也可以在濾色片2530及繞射光柵1500之間具有間隔X。
另外，成像裝置可以如圖25A1及圖25B1所示地彎曲。圖25A1示出使成像裝置沿著同圖中的雙點劃線Y1-Y2彎曲的狀態。圖25A2示出圖25A1中的雙點劃線X1-X2所示的部分的剖面圖。圖25A3示出圖25A1中的雙點劃線Y1-Y2所示的部分的剖面圖。
圖25B1示出使成像裝置沿著同圖中的雙點劃線Y3-Y4彎曲且沿著同圖中的雙點劃線X3-X4彎曲的狀態。圖25B2是圖25B1中的雙點劃線X3-X4所示的部分的剖面圖。圖25B3是圖25B1中的雙點劃線Y3-Y4所示的部分的剖面圖。
藉由使成像裝置彎曲，可以降低像場彎曲或像散（astigmatism）。因此，可以容易進行與成像裝置組合使用的透鏡等的光學設計。例如，由於可以減少用於像差校正的透鏡的數量，所以可以容易地實現使用成像裝置的半導體裝置等的小型化或輕量化。此外，可以提高攝像影像的品質。
在本實施方式中，描述了本發明的一個實施方式。或者，在其他實施方式中，描述本發明的一個實施方式。但是，本發明的一個實施方式不侷限於此。換而言之，在本實施方式及其他的實施方式中，記載有各種各樣的發明的方式，因此本發明的一個實施方式不侷限於特定的方式。例如，雖然作為例子示出將本發明的一個實施方式適用於成像裝置的情況，但是本發明的一個實施方式不侷限於此。根據情況或狀況，也可以不將本發明的一個實施方式適用於成像裝置。例如，也可以將本發明的一個實施方式適用於具有其他功能的半導體裝置。例如，作為本發明的一個實施方式，示出電晶體的通道形成區域、源極區域、汲極區域等包含氧化物半導體的例子，但是本發明的一個實施方式不侷限於此。根據情況或狀況，本發明的一個實施方式的各種電晶體、電晶體的通道形成區域、電晶體的源極區域、汲極區域等可以包含各種半導體。根據情況或狀況，本發明的一個實施方式的各種電晶體、電晶體的通道形成區域、或者電晶體的源極區域、汲極區域等可以包含矽、鍺、矽鍺、碳化矽、砷化鎵、砷化鋁鎵、磷化銦、氮化鎵及有機半導體等中的至少一個。另外，例如，根據情況或狀況，本發明的一個實施方式的各種電晶體、電晶體的通道形成區域、電晶體的源極區域、汲極區域等可以不包含氧化物半導體。
本實施方式可以與其他實施方式所記載的結構適當地組合而實施。
實施方式2：在本實施方式中，參照圖式對能夠用於本發明的一個實施方式的具有氧化物半導體的電晶體進行說明。注意，在本實施方式的圖式中，為了明確起見，放大、縮小或省略部分構成要素。
圖26A及圖26B是本發明的一個實施方式的電晶體101的俯視圖及剖面圖。圖26A是俯視圖，圖26A所示的點劃線B1-B2方向上的剖面相當於圖26B。另外，圖26A所示的點劃線B3-B4方向上的剖面相當於圖28A。另外，將點劃線B1-B2方向稱為通道長度方向，將點劃線B3-B4方向稱為通道寬度方向。
電晶體101包括與基板115接觸的絕緣層120、與絕緣層120接觸的氧化物半導體層130、與氧化物半導體層130電連接的導電層140及導電層150、與氧化物半導體層130、導電層140及導電層150接觸的絕緣層160、與絕緣層160接觸的導電層170、與導電層140、導電層150、絕緣層160及導電層170接觸的絕緣層175以及與絕緣層175接觸的絕緣層180。此外，根據需要也可以使絕緣層180具有平坦化膜的功能。
在此，導電層140、導電層150、絕緣層160及導電層170分別可以用作源極電極層、汲極電極層、閘極絕緣膜及閘極電極層。
另外，圖26B所示的區域231、區域232及區域233分別可以用作源極區域、汲極區域及通道形成區域。區域231與導電層140接觸且區域232與導電層150接觸，藉由作為導電層140及導電層150使用容易與氧鍵合的導電材料可以降低區域231及區域232的電阻。
明確而言，由於氧化物半導體層130與導電層140及導電層150接觸，在氧化物半導體層130中產生氧缺陷，該氧缺陷與殘留在氧化物半導體層130中或從外部擴散的氫之間的相互作用使區域231及區域232成為低電阻的n型。
另外，電晶體的“源極”及“汲極”的功能在使用極性不同的電晶體的情況下或在電路工作中電流方向變化的情況等下，有時互相調換。因此，在本說明書中，“源極”及“汲極”可以互相調換。此外，“電極層”也可以稱為“佈線”。
導電層170包括導電層171及導電層172的兩層，但也可以是一層或三層以上的疊層。同樣也可以應用於本實施方式所說明的其他電晶體。
導電層140及導電層150為單層，但也可以是兩層以上的疊層。同樣也可以應用於本實施方式所說明的其他電晶體。
本發明的一個實施方式的電晶體也可以採用圖26C及圖26D所示的結構。圖26C是電晶體102的俯視圖，圖26C所示的點劃線C1-C2方向上的剖面相當於圖26D。另外，圖26C所示的點劃線C3-C4方向上的剖面相當於圖28B。另外，將點劃線C1-C2方向稱為通道長度方向，將點劃線C3-C4方向稱為通道寬度方向。
電晶體102除了用作閘極絕緣膜的絕緣層160的端部不與用作閘極電極層的導電層170的端部對齊之處以外其他結構與電晶體101相同。在電晶體102中，由於導電層140及導電層150的較寬的部分由絕緣層160覆蓋，所以在導電層140、導電層150與導電層170之間的電阻高，因此電晶體102具有閘極漏電流少的特徵。
電晶體101及電晶體102是具有導電層170與導電層140及導電層150重疊的區域的頂閘極結構。為了減少寄生電容，較佳為將該區域的通道長度方向上的寬度設定為3nm以上且小於300nm。在該結構中，由於不在氧化物半導體層130中形成偏置區域，所以容易形成通態電流高的電晶體。
本發明的一個實施方式的電晶體也可以採用圖26E及圖26F所示的結構。圖26E是電晶體103的俯視圖，圖26E所示的點劃線D1-D2方向上的剖面相當於圖26F。另外，圖26E所示的點劃線D3-D4方向上的剖面相當於圖28A。另外，將點劃線D1-D2方向稱為通道長度方向，將點劃線D3-D4方向稱為通道寬度方向。
電晶體103包括與基板115接觸的絕緣層120、與絕緣層120接觸的氧化物半導體層130、與氧化物半導體層130接觸的絕緣層160、與絕緣層160接觸的導電層170、覆蓋氧化物半導體層130、絕緣層160及導電層170的絕緣層175、與絕緣層175接觸的絕緣層180、藉由設置在絕緣層175及絕緣層180中的開口部與氧化物半導體層130電連接的導電層140及導電層150。此外，根據需要也可以包括與絕緣層180、導電層140及導電層150接觸的絕緣層（平坦化膜）等。
導電層140、導電層150、絕緣層160及導電層170分別可以用作源極電極層、汲極電極層、閘極絕緣膜及閘極電極層。
圖26F所示的區域231、區域232及區域233分別可以用作源極區域、汲極區域及通道形成區域。區域231及區域232與絕緣層175接觸，例如藉由作為絕緣層175使用含氫的絕緣材料可以降低區域231及區域232的電阻。
明確而言，經過直到形成絕緣層175為止的製程在區域231及區域232中產生的氧缺陷與從絕緣層175擴散到區域231及區域232的氫之間的相互作用使區域231及區域232成為低電阻的n型。此外，作為含氫的絕緣材料，例如可以使用氮化矽、氮化鋁等。
本發明的一個實施方式的電晶體也可以採用圖27A及圖27B所示的結構。圖27A是電晶體104的俯視圖，圖27A所示的點劃線E1-E2方向上的剖面相當於圖27B。另外，圖27A所示的點劃線E3-E4方向上的剖面相當於圖28A。另外，將點劃線E1-E2方向稱為通道長度方向，將點劃線E3-E4方向稱為通道寬度方向。
電晶體104除了導電層140及導電層150覆蓋氧化物半導體層130的端部且與其接觸之處以外其他結構與電晶體103相同。
圖27B所示的區域331及區域334可以用作源極區域，區域332及區域335可以用作汲極區域，區域333可以用作通道形成區域。
可以以與電晶體101中的區域231及區域232相同的方式降低區域331及區域332的電阻。
可以以與電晶體103中的區域231及區域232相同的方式降低區域334及區域335的電阻。另外，當通道長度方向上的區域334及區域335的長度為100nm以下，較佳為50nm以下時，由於閘極電場有助於防止通態電流大幅度地下降，所以也可以不降低區域334及區域335的電阻。
電晶體103及電晶體104的結構是不具有導電層170與導電層140及導電層150重疊的區域的自對準結構。自對準結構的電晶體由於閘極電極層與源極電極層及汲極電極層之間的寄生電容極小，所以適合於高速工作。
本發明的一個實施方式的電晶體也可以採用圖27C及圖27D所示的結構。圖27C是電晶體105的俯視圖，圖27C所示的點劃線F1-F2方向上的剖面相當於圖27D。另外，圖27C所示的點劃線F3-F4方向上的剖面相當於圖28A。另外，將點劃線F1-F2方向稱為通道長度方向，將點劃線F3-F4方向稱為通道寬度方向。
電晶體105包括與基板115接觸的絕緣層120、與絕緣層120接觸的氧化物半導體層130、與氧化物半導體層130電連接的導電層141及導電層151、與氧化物半導體層130、導電層141及導電層151接觸的絕緣層160、與絕緣層160接觸的導電層170、與氧化物半導體層130、導電層141、導電層151、絕緣層160及導電層170接觸的絕緣層175、與絕緣層175接觸的絕緣層180、藉由設置在絕緣層175及絕緣層180中的開口部分別與導電層141及導電層151電連接的導電層142及導電層152。此外，根據需要也可以具有與絕緣層180、導電層142及導電層152接觸的絕緣層等。
在此，導電層141及導電層151與氧化物半導體層130的頂面接觸而不與側面接觸。
電晶體105除了包括導電層141及導電層151、包括設置在絕緣層175及絕緣層180中的開口部、包括藉由該開口部分別與導電層141及導電層151電連接的導電層142及導電層152之處以外，其他結構與電晶體101相同。可以將導電層140（導電層141及導電層142）用作源極電極層，且可以將導電層150（導電層151及導電層152）用作汲極電極層。
本發明的一個實施方式的電晶體也可以採用圖27E及圖27F所示的結構。圖27E是電晶體106的俯視圖，圖27E所示的點劃線G1-G2方向上的剖面相當於圖27F。另外，圖27A所示的點劃線G3-G4方向上的剖面相當於圖28A。另外，將點劃線G1-G2方向稱為通道長度方向，將點劃線G3-G4方向稱為通道寬度方向。
電晶體106包括與基板115接觸的絕緣層120、與絕緣層120接觸的氧化物半導體層130、與氧化物半導體層130電連接的導電層141及導電層151、與氧化物半導體層130接觸的絕緣層160、與絕緣層160接觸的導電層170、與絕緣層120、氧化物半導體層130、導電層141、導電層151、絕緣層160及導電層170接觸的絕緣層175、與絕緣層175接觸的絕緣層180、藉由設置在絕緣層175及絕緣層180中的開口部分別與導電層141及導電層151電連接的導電層142及導電層152。此外，根據需要也可以具有與絕緣層180、導電層142及導電層152接觸的絕緣層（平坦化膜）等。
導電層141及導電層151與氧化物半導體層130的頂面接觸而不與側面接觸。
電晶體106除了包括導電層141及導電層151之處以外其他結構與電晶體103相同。可以將導電層140（導電層141及導電層142）用作源極電極層，且可以將導電層150（導電層151及導電層152）用作汲極電極層。
在電晶體105及電晶體106中，由於導電層140及導電層150不與絕緣層120接觸，所以絕緣層120中的氧不容易被導電層140及導電層150奪取，容易將氧從絕緣層120供應給氧化物半導體層130中。
另外，也可以對電晶體103中的區域231及區域232、電晶體104及電晶體106中的區域334及區域335添加用來形成氧缺陷來提高導電率的雜質。作為在氧化物半導體層中形成氧缺陷的雜質，例如可以使用選自磷、砷、銻、硼、鋁、矽、氮、氦、氖、氬、氪、氙、銦、氟、氯、鈦、鋅及碳中的一種以上。作為該雜質的添加方法，可以使用電漿處理法、離子植入法、離子摻雜法、電漿浸沒離子佈植技術（Plasma-immersion ion implantation method）等。
藉由將上述元素作為雜質元素添加到氧化物半導體層，氧化物半導體層中的金屬元素與氧之間的鍵合被切斷，形成氧缺陷。藉由包含在氧化物半導體層中的氧缺陷與殘留在氧化物半導體層中或在後面添加的氫之間的相互作用，可以提高氧化物半導體層的導電率。
當對添加雜質元素形成有氧缺陷的氧化物半導體添加氫時，氫進入氧缺陷處而在導帶附近形成施體能階。其結果是，可以形成氧化物導電體。這裡氧化物導電體是指導電體化的氧化物半導體。另外，氧化物導電體與氧化物半導體同樣地具有透光性。
氧化物導電體是簡併半導體，可以推測其導帶端與費米能階一致或大致一致。因此，氧化物導電體層與用作源極電極層及汲極電極層的導電層之間的接觸是歐姆接觸，可以降低氧化物導電體層與用作源極電極層及汲極電極層的導電層之間的接觸電阻。
如圖29A至圖29F的通道長度方向的剖面圖以及圖28C及圖28D的通道寬度方向的剖面圖所示，本發明的一個實施方式的電晶體也可以包括氧化物半導體層130與基板115之間的導電層173。藉由將導電層173用作第二閘極電極層（背閘極），進一步能夠增加通態電流或控制臨界電壓。此外，在圖29A至圖29F所示的剖面圖中，也可以使導電層173的寬度比氧化物半導體層130短。再者，也可以使導電層173的寬度比導電層170短。
當想要增加通態電流時，例如，對導電層170及導電層173供應相同的電位來實現雙閘極電晶體即可。另外，當想要控制臨界電壓時，對導電層173供應與導電層170不同的恆電位即可。為了對導電層170及導電層173供應相同的電位，例如，如圖28D所示，藉由接觸孔使導電層170與導電層173電連接即可。
圖26A至圖27F中的電晶體101至電晶體106是氧化物半導體層130為單層的例子，但是氧化物半導體層130也可以為疊層。電晶體101至電晶體106的氧化物半導體層130可以與圖30B、圖30C、圖30D或圖30E所示的氧化物半導體層130調換。
圖30A是氧化物半導體層130的俯視圖，圖30B及圖30C是兩層結構的氧化物半導體層130的剖面圖。另外，圖30D及圖30E是三層結構的氧化物半導體層130的剖面圖。
作為氧化物半導體層130a、氧化物半導體層130b、氧化物半導體層130c可以使用其組成彼此不同的氧化物半導體層等。
本發明的一個實施方式的電晶體也可以採用圖31A及圖31B所示的結構。圖31A是電晶體107的俯視圖，圖31A所示的點劃線H1-H2方向上的剖面相當於圖31B。另外，圖31A所示的點劃線H3-H4方向上的剖面相當於圖33A。另外，將點劃線H1-H2方向稱為通道長度方向，將點劃線H3-H4方向稱為通道寬度方向。
電晶體107包括與基板115接觸的絕緣層120、與絕緣層120接觸的由氧化物半導體層130a及氧化物半導體層130b形成的疊層、與該疊層電連接的導電層140及導電層150、與該疊層、導電層140及導電層150接觸的氧化物半導體層130c、與氧化物半導體層130c接觸的絕緣層160、與絕緣層160接觸的導電層170、與導電層140、導電層150、氧化物半導體層130c、絕緣層160及導電層170接觸的絕緣層175、與絕緣層175接觸的絕緣層180。此外，根據需要也可以使絕緣層180具有平坦化膜的功能。
電晶體107除了在區域231及區域232中氧化物半導體層130為兩層（氧化物半導體層130a、氧化物半導體層130b）、在區域233中氧化物半導體層130為三層（氧化物半導體層130a、氧化物半導體層130b、氧化物半導體層130c）、以及在導電層140及導電層150與絕緣層160之間夾有氧化物半導體層的一部分（氧化物半導體層130c）之處以外其他結構與電晶體101相同。
本發明的一個實施方式的電晶體也可以採用圖31C及圖31D所示的結構。圖31C是電晶體108的俯視圖，圖31C所示的點劃線I1-I2方向上的剖面相當於圖31D。另外，圖31C所示的點劃線I3-I4方向上的剖面相當於圖33B。另外，將點劃線I1-I2方向稱為通道長度方向，將點劃線I3-I4方向稱為通道寬度方向。
電晶體108與電晶體107不同之處是如下：絕緣層160及氧化物半導體層130c的端部與導電層170的端部不一致。
本發明的一個實施方式的電晶體也可以採用圖31E及圖31F所示的結構。圖31E是電晶體109的俯視圖，圖31E所示的點劃線J1-J2方向上的剖面相當於圖31F。另外，圖31E所示的點劃線J3-J4方向上的剖面相當於圖33A。另外，將點劃線J1-J2方向稱為通道長度方向，將點劃線J3-J4方向稱為通道寬度方向。
電晶體109包括與基板115接觸的絕緣層120、與絕緣層120接觸的由氧化物半導體層130a及氧化物半導體層130b形成的疊層、與該疊層接觸的氧化物半導體層130c、與氧化物半導體層130c接觸的絕緣層160、與絕緣層160接觸的導電層170、覆蓋該疊層、氧化物半導體層130c、絕緣層160及導電層170的絕緣層175、與絕緣層175接觸的絕緣層180、藉由設置在絕緣層175及絕緣層180中的開口部與該疊層電連接的導電層140及導電層150。此外，根據需要也可以包括與絕緣層180、導電層140及導電層150接觸的絕緣層（平坦化膜）等。
電晶體109除了在區域231及區域232中氧化物半導體層130為兩層（氧化物半導體層130a、氧化物半導體層130b）、在區域233中氧化物半導體層130為三層（氧化物半導體層130a、氧化物半導體層130b、氧化物半導體層130c）之處以外其他結構與電晶體103相同。
本發明的一個實施方式的電晶體也可以採用圖32A及圖32B所示的結構。圖32A是電晶體110的俯視圖，圖32A所示的點劃線K1-K2方向上的剖面相當於圖32B。另外，圖32A所示的點劃線K3-K4方向上的剖面相當於圖33A。另外，將點劃線K1-K2方向稱為通道長度方向，將點劃線K3-K4方向稱為通道寬度方向。
電晶體110除了在區域331及區域332中氧化物半導體層130為兩層（氧化物半導體層130a、氧化物半導體層130b）、在區域333中氧化物半導體層130為三層（氧化物半導體層130a、氧化物半導體層130b、氧化物半導體層130c）之處以外其他結構與電晶體104相同。
本發明的一個實施方式的電晶體也可以採用圖32C及圖32D所示的結構。圖32C是電晶體111的俯視圖，圖32C所示的點劃線L1-L2方向上的剖面相當於圖32D。另外，圖32C所示的點劃線L3-L4方向上的剖面相當於圖33A。另外，將點劃線L1-L2方向稱為通道長度方向，將點劃線L3-L4方向稱為通道寬度方向。
電晶體111包括與基板115接觸的絕緣層120、與絕緣層120接觸的由氧化物半導體層130a及氧化物半導體層130b形成的疊層、與該疊層電連接的導電層141及導電層151、與該疊層、導電層141及導電層151接觸的氧化物半導體層130c、與氧化物半導體層130c接觸的絕緣層160、與絕緣層160接觸的導電層170、與該疊層、導電層141、導電層151、氧化物半導體層130c、絕緣層160及導電層170接觸的絕緣層175、與絕緣層175接觸的絕緣層180、藉由設置在絕緣層175及絕緣層180中的開口部分別與導電層141及導電層151電連接的導電層142及導電層152。此外，根據需要也可以具有與絕緣層180、導電層142及導電層152接觸的絕緣層（平坦化膜）等。
電晶體111除了在區域231及區域232中氧化物半導體層130為兩層（氧化物半導體層130a、氧化物半導體層130b）、在區域233中氧化物半導體層130為三層（氧化物半導體層130a、氧化物半導體層130b、氧化物半導體層130c）、以及在導電層141及導電層151與絕緣層160之間夾有氧化物半導體層的一部分（氧化物半導體層130c）之處以外其他結構與電晶體105相同。
本發明的一個實施方式的電晶體也可以採用圖32E及圖32F所示的結構。圖32E是電晶體112的俯視圖，圖32E所示的點劃線M1-M2方向上的剖面相當於圖32F。另外，圖32E所示的點劃線M3-M4方向上的剖面相當於圖33A。另外，將點劃線M1-M2方向稱為通道長度方向，將點劃線M3-M4方向稱為通道寬度方向。
電晶體112除了在區域331、區域332、區域334及區域335中氧化物半導體層130為兩層（氧化物半導體層130a、氧化物半導體層130b）、在區域333中氧化物半導體層130為三層（氧化物半導體層130a、氧化物半導體層130b、氧化物半導體層130c）之處以外其他結構與電晶體106相同。
如圖34A至圖34F的通道長度方向的剖面圖以及圖33C及圖33D的通道寬度方向的剖面圖所示，本發明的一個實施方式的電晶體也可以包括氧化物半導體層130與基板115之間的導電層173。當將該導電層用作第二閘極電極層（背閘極）時，能夠增加通態電流或控制臨界電壓。此外，在圖34A至圖34F所示的剖面圖中，也可以使導電層173的寬度比氧化物半導體層130短。再者，也可以使導電層173的寬度比導電層170短。
另外，本發明的一個實施方式的電晶體可以採用圖35A及圖35B所示的結構。圖35A是俯視圖，圖35B是對應於圖35A所示的點劃線N1-N2及點劃線N3-N4的剖面圖。另外，在圖35A的俯視圖中，為了明確起見，省略構成要素的一部分。
圖35A及圖35B所示的電晶體113包括：基板115；基板115上的絕緣層120；絕緣層120上的氧化物半導體層130（氧化物半導體層130a、氧化物半導體層130b及氧化物半導體層130c）；與氧化物半導體層130接觸且彼此相隔的導電層140及導電層150；與氧化物半導體層130c接觸的絕緣層160；以及與絕緣層160接觸的導電層170。另外，氧化物半導體層130c、絕緣層160及導電層170設置在開口部中，該開口部形成在電晶體113上的絕緣層190中且到達氧化物半導體層130a、氧化物半導體層130b及絕緣層120。
與上述電晶體的結構相比，在電晶體113的結構中，成為源極電極或汲極電極的導電體與成為閘極電極的導電體重疊的區域少，由此可以使寄生電容小。由此，電晶體113適合於需要高速工作的電路的組件。如圖35B所示，電晶體113的頂面較佳為利用CMP法等進行平坦化，但是也可以不進行平坦化。
如圖36A及圖36B所示的俯視圖（僅示出氧化物半導體層130、導電層140及導電層150）那樣，可以使本發明的一個實施方式的電晶體中的導電層140（源極電極層）及導電層150（汲極電極層）的寬度（WSD）比氧化物半導體層130的寬度（WOS）長或短。當滿足WOS≥WSD（WSD為WOS以下）的關係時，閘極電場容易施加到氧化物半導體層130整體，可以提高電晶體的電特性。此外，如圖36C所示，導電層140及導電層150也可以僅形成於與氧化物半導體層130重疊的區域。
在本發明的一個實施方式的電晶體（電晶體101至電晶體113）中的任何結構中，作為閘極電極層的導電層170隔著作為閘極絕緣膜的絕緣層160在通道寬度方向上電性上包圍氧化物半導體層130，由此可以提高通態電流。將這種電晶體結構稱為surrounded channel（s-channel）結構。
在具有氧化物半導體層130a及氧化物半導體層130b的電晶體以及具有氧化物半導體層130a、氧化物半導體層130b及氧化物半導體層130c的電晶體中，藉由適當地選擇構成氧化物半導體層130的兩層或三層的材料，可以將電流流過在氧化物半導體層130b中。由於電流流過氧化物半導體層130b，因此不容易受到介面散射的影響，所以可以獲得很大的通態電流。由此，有時藉由增加氧化物半導體層130b的厚度增加通態電流。
藉由採用上述結構，可以提高電晶體的電特性。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而實施。
實施方式3：在本實施方式中對實施方式2所示的電晶體的構成要素進行詳細的說明。
作為基板115，可以使用玻璃基板、石英基板、半導體基板、陶瓷基板、對表面進行了絕緣處理的金屬基板等。或者，作為基板115，可以使用形成有電晶體或光電二極體的矽基板，該矽基板上形成有絕緣層、佈線、用作接觸插頭的導電體等。另外，當對矽基板形成p通道型電晶體時，較佳為使用具有n-型導電型的矽基板。另外，也可以使用包括n-型或i型矽層的SOI基板。另外，當對矽基板設置的電晶體為p通道型電晶體時，較佳為使用如下矽基板：形成電晶體的表面的晶體配向為（110）面。藉由在（110）面形成p通道型電晶體，可以提高移動率。
絕緣層120除了防止雜質從包含在基板115中的組件擴散的功能以外，還可以具有對氧化物半導體層130供應氧的功能。因此，絕緣層120較佳為含氧的絕緣膜，更佳為包含比化學計量組成多的氧的絕緣膜。在絕緣層120中，利用TDS(Thermal Desorption Spectroscopy：熱脫附譜)法而測量的換算為氧原子的氧釋放量較佳為1.0x10 19atoms/cm 3以上。注意，上述TDS分析時的膜的表面溫度為100℃以上且700℃以下或為100℃以上且500℃以下。此外，當基板115是形成有其他裝置的基板時，絕緣層120還用作層間絕緣膜。在此情況下，較佳為利用CMP法等進行平坦化處理，以使其表面平坦。
例如，作為絕緣層120可以使用氧化鋁、氧化鎂、氧化矽、氧氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭等氧化物絕緣膜、氮化矽、氮氧化矽、氮化鋁及氮氧化鋁等氮化物絕緣膜或者這些的混合材料。此外，也可以使用上述材料的疊層。
在本實施方式中，以電晶體所具有的氧化物半導體層130具有從絕緣層120一側依次層疊氧化物半導體層130a、氧化物半導體層130b及氧化物半導體層130c的三層結構的情況為主而進行詳細的說明。
此外，當氧化物半導體層130為單層時，使用相當於本實施方式所示的氧化物半導體層130b的層即可。
此外，當氧化物半導體層130為兩層時，使用從絕緣層120一側依次層疊相當於本實施方式所示的氧化物半導體層130a的層及相當於氧化物半導體層130b的層的疊層即可。當採用該結構時，也可以調換氧化物半導體層130a與氧化物半導體層130b。
當氧化物半導體層130為四層以上時，例如可以採用對本實施方式所說明的三層結構的氧化物半導體層130追加其他氧化物半導體層的結構。
例如，氧化物半導體層130b使用其電子親和力（真空能階與導帶底之間的能量差）大於氧化物半導體層130a及氧化物半導體層130c的氧化物半導體。電子親和力是從真空能階與價帶頂之間的能量差（游離電位）減去導帶底與價帶頂之間的能量差（能隙）的值。
氧化物半導體層130a及氧化物半導體層130c較佳為包含一種以上的構成氧化物半導體層130b的金屬元素。例如，氧化物半導體層130a及氧化物半導體層130c較佳為使用其導帶底的能量比氧化物半導體層130b的導帶底的能量更接近真空能階0.05eV、0.07eV、0.1eV或0.15eV以上且2eV、1eV、0.5eV或0.4eV以下的氧化物半導體形成。
在上述結構中，當對導電層170施加電場時，通道形成在氧化物半導體層130中的導帶底的能量最低的氧化物半導體層130b中。由此，可以說：氧化物半導體層130b具有被用作半導體的區域，而氧化物半導體層130a及氧化物半導體層130c具有被用作絕緣體或半絕緣體的功能。
另外，氧化物半導體層130a包含一種以上的構成氧化物半導體層130b的金屬元素，因此，與氧化物半導體層130b與絕緣層120接觸時的兩者的介面相比，在氧化物半導體層130b與氧化物半導體層130a的介面不容易形成介面能階。上述介面能階有時形成通道，因此有時導致電晶體的臨界電壓的變動。所以，藉由設置氧化物半導體層130a，能夠抑制電晶體的臨界電壓等電特性的偏差。此外，可以提高該電晶體的可靠性。
另外，氧化物半導體層130c包含一種以上的構成氧化物半導體層130b的金屬元素，因此，與氧化物半導體層130b與閘極絕緣膜（絕緣層160）接觸時的兩者的介面相比，在氧化物半導體層130b與氧化物半導體層130c的介面不容易發生載子散射。所以，藉由設置氧化物半導體層130c，能夠提高電晶體的場效移動率。
例如，氧化物半導體層130a及氧化物半導體層130c可以使用如下材料：包含Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf且該元素的原子數比高於氧化物半導體層130b的材料。明確而言，上述元素的原子數比為氧化物半導體層130b的1.5倍以上，較佳為2倍以上，更佳為3倍以上。上述元素與氧堅固地鍵合，所以具有抑制在氧化物半導體層中產生氧缺陷的功能。由此可說，與氧化物半導體層130b相比，在氧化物半導體層130a及氧化物半導體層130c中不容易產生氧缺陷。
另外，能夠用於氧化物半導體層130a、氧化物半導體層130b及氧化物半導體層130c的氧化物半導體較佳為至少包含In或Zn。或者，較佳為包含In及Zn的兩者。另外，為了減少使用該氧化物半導體的電晶體的電特性偏差，除了上述元素以外，較佳為還包含穩定劑（stabilizer）。
作為穩定劑，可以舉出Ga、Sn、Hf、Al或Zr等。另外，作為其他穩定劑，可以舉出鑭系元素的La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu等。
例如，作為氧化物半導體，可以使用氧化銦、氧化錫、氧化鎵、氧化鋅、In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物、In-Ga-Zn氧化物、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Ce-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物、In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。
在此，例如In-Ga-Zn氧化物是指作為主要成分包含In、Ga及Zn的氧化物。另外，也可以包含In、Ga、Zn以外的金屬元素。此外，在本說明書中，將由In-Ga-Zn氧化物構成的膜稱為IGZO膜。
另外，也可以使用以InMO 3(ZnO) m（m＞0，且m不是整數）表示的材料。注意，M表示選自Ga、Y、Zr、La、Ce或Nd中的一種金屬元素或多種金屬元素。另外，也可以使用以In 2SnO 5(ZnO) n（n＞0，且n是整數）表示的材料。
另外，在氧化物半導體層130a、氧化物半導體層130b及氧化物半導體層130c為至少包含銦、鋅及M（M為Al、Ti、Ga、Ge、Y、Zr、Sn、La、Ce或Hf等金屬）的In-M-Zn氧化物，且氧化物半導體層130a的原子數比為In:M:Zn=x1:y1:z1，氧化物半導體層130b的原子數比為In:M:Zn=x2:y2:z2，氧化物半導體層130c的原子數比為In:M:Zn=x3:y3:z3的情況下，y1/x1及y3/x3較佳為大於y2/x2。y1/x1及y3/x3為y2/x2的1.5倍以上，較佳為2倍以上，更佳為3倍以上。此時，在氧化物半導體層130b中，在y2為x2以上的情況下，能夠使電晶體的電特性變得穩定。注意，在y2為x2的3倍以上的情況下，電晶體的場效移動率降低，因此y2較佳為小於x2的3倍。
氧化物半導體層130a及氧化物半導體層130c中的除了Zn及O之外的In與M的原子百分比較佳為In的比率低於50atomic%且M的比率為50atomic%以上，更佳為In的比率低於25atomic%且M的比率為75atomic%以上。另外，氧化物半導體層130b中的除了Zn及O之外的In與M的原子百分比較佳為In的比率為25atomic%以上且M的比率低於75atomic%，更佳為In的比率為34atomic%以上且M的比率低於66atomic%。
另外，較佳的是，氧化物半導體層130b的銦含量多於氧化物半導體層130a及氧化物半導體層130c的銦含量。在氧化物半導體中，重金屬的s軌域主要有助於載子傳導，並且，藉由增加In的比率來增加s軌域的重疊，由此In的比率多於M的氧化物的移動率比In的比率等於或少於M的氧化物高。因此，藉由將銦含量高的氧化物用於氧化物半導體層130b，可以實現高場效移動率的電晶體。
氧化物半導體層130a的厚度為3nm以上且100nm以下，較佳為5nm以上且50nm以下，更佳為5nm以上且25nm以下。另外，氧化物半導體層130b的厚度為3nm以上且200nm以下，較佳為5nm以上且150nm以下，更佳為10nm以上且100nm以下。此外，氧化物半導體層130c的厚度為1nm以上且50nm以下，較佳為2nm以上且30nm以下，更佳為3nm以上且15nm以下。另外，氧化物半導體層130b較佳為比氧化物半導體層130c厚。
為了對將氧化物半導體層用作通道的電晶體賦予穩定的電特性，較有效的是藉由降低氧化物半導體層中的雜質濃度來使氧化物半導體層成為本質或（i型）實質上本質。在此，“實質上本質”是指氧化物半導體層的載子密度低於1x10 19/cm 3，低於1x10 15/cm 3，低於1x10 13/cm 3，或低於1x10 8/cm 3且1x10 -9/cm 3以上。
此外，對氧化物半導體層來說，氫、氮、碳、矽以及主要成分以外的金屬元素是雜質。例如，氫及氮引起施體能階的形成，而增高載子密度。此外，矽引起氧化物半導體層中的雜質能階的形成。該雜質能階成為陷阱，有可能使電晶體的電特性劣化。因此，較佳為降低氧化物半導體層130a、氧化物半導體層130b及氧化物半導體層130c中或各層的介面的雜質濃度。
為了使氧化物半導體層成為本質或實質上本質，以使氧化物半導體層具有如下區域的方式進行控制：藉由SIMS（Secondary Ion Mass Spectrometry：二次離子質譜）分析測定出的氫濃度為2x10 20atoms/cm 3以下，較佳為5x10 19atoms/cm 3以下，更佳為1x10 19atoms/cm 3以下，進一步較佳為5x10 18atoms/cm 3以下，並且為1x10 17atoms/cm 3以上的區域；氮濃度低於5x10 19atoms/cm 3，較佳為5x10 18atoms/cm 3以下，更佳為1x10 18atoms/cm 3以下，進一步較佳為5x10 17atoms/cm 3以下，並且為5x10 16atoms/cm 3以上的區域。
此外，當以高濃度包含矽或碳時，有可能降低氧化物半導體層的結晶性。為了不使氧化物半導體層的結晶性降低，以使氧化物半導體層具有如下區域的方式進行控制：矽濃度低於1x10 19atoms/cm 3，較佳為低於5x10 18atoms/cm 3，並且為1x10 18atoms/cm 3以上的區域；碳濃度低於1x10 19atoms/cm 3，較佳為低於5x10 18atoms/cm 3，更佳為低於1x10 18atoms/cm 3，並且為6x10 17atoms/cm 3以上的區域。
此外，將如上述那樣的被高度純化了的氧化物半導體層用於通道形成區域的電晶體的關態電流極小。例如，可以使以源極與汲極之間的電壓為0.1V、5V或10V左右時的電晶體的每通道寬度的關態電流降低到幾yA/μm至幾zA/μm。
作為電晶體的閘極絕緣膜，大多使用包含矽的絕緣膜，因此較佳為如本發明的一個實施方式的電晶體那樣不使氧化物半導體層的用作通道的區域與閘極絕緣膜接觸。另外，當通道形成在閘極絕緣膜與氧化物半導體層的介面時，有時在該介面產生載子散射而使電晶體的場效移動率降低。從上述觀點來看，可以說較佳為使氧化物半導體層的用作通道的區域與閘極絕緣膜分開。
因此，藉由使氧化物半導體層130具有氧化物半導體層130a、氧化物半導體層130b及氧化物半導體層130c的疊層結構，能夠將通道形成在氧化物半導體層130b中，由此能夠形成具有高場效移動率及穩定的電特性的電晶體。
在氧化物半導體層130a、氧化物半導體層130b及氧化物半導體層130c的能帶結構中，導帶底的能量連續地變化。這從由於氧化物半導體層130a、氧化物半導體層130b及氧化物半導體層130c的組成相互相似，氧容易在上述三者中互相擴散的情況上，也可以得到理解。由此可以說，雖然氧化物半導體層130a、氧化物半導體層130b及氧化物半導體層130c是組成互不相同的疊層體，但是在物性上是連續的。因此，在圖式中，被層疊的各氧化物半導體層的介面由虛線表示。
主要成分相同而層疊的氧化物半導體層130不是簡單地將各層層疊，而以形成連續結合（在此，尤其是指各層之間的導帶底的能量連續地變化的U型井（U-shape well）結構）的方式形成。換言之，以在各層的介面之間不存在會形成俘獲中心或再結合中心等缺陷能階的雜質的方式形成疊層結構。如果，雜質混入被層疊的氧化物半導體層的層間，能帶則失去連續性，因此載子在介面被俘獲或者再結合而消失。
例如，氧化物半導體層130a及氧化物半導體層130c可以使用In:Ga:Zn=1:3:2、1:3:3、1:3:4、1:3:6、1：4：5、1:6:4或1:9:6（原子數比）的In-Ga-Zn氧化物等。氧化物半導體層130b可以使用In:Ga:Zn=1:1:1、2:1:3、5:5:6、3:1:2、4:2:3或4:2:4.1（原子數比）等的In-Ga-Zn氧化物等。另外，當以上述氧化物為濺射靶材進行成膜時，濺射靶材的原子數比與所形成的氧化物半導體層130a、氧化物半導體層130b及氧化物半導體層130c的原子數比不一定相同，具有正負40%左右的範圍。
氧化物半導體層130中的氧化物半導體層130b被用作井（well），通道形成在氧化物半導體層130b中。氧化物半導體層130的導帶底的能量連續地變化，因此，也可以將氧化物半導體層130稱為U型井。另外，也可以將具有上述結構的通道稱為埋入通道。
另外，雖然在氧化物半導體層130a與氧化矽膜等絕緣層之間以及氧化物半導體層130c與氧化矽膜等絕緣層的介面附近有可能形成起因於雜質或缺陷的陷阱能階，但是藉由設置氧化物半導體層130a及氧化物半導體層130c，可以使氧化物半導體層130b及該陷阱能階相隔。
注意，氧化物半導體層130a及氧化物半導體層130c的導帶底的能量與氧化物半導體層130b的導帶底的能量之間的能量差小時，有時氧化物半導體層130b的電子越過該能量差到達陷阱能階。當電子被陷阱能階俘獲時，在絕緣層介面產生負電荷，使得電晶體的臨界電壓向正方向漂移。
氧化物半導體層130a、氧化物半導體層130b及氧化物半導體層130c較佳為包含結晶部。尤其是，藉由使用c軸配向結晶，能夠對電晶體賦予穩定的電特性。另外，c軸配向的結晶抗彎曲，由此可以提高使用撓性基板的半導體裝置的可靠性。
作為用作源極電極層的導電層140及用作汲極電極層的導電層150，例如可以使用選自Al、Cr、Cu、Ta、Ti、Mo、W、Ni、Mn、Nd、Sc及該金屬材料的合金中的材料的單層或疊層。典型的是，特別較佳為使用容易與氧鍵合的Ti或在後面能以較高的溫度進行處理的熔點高的W。此外，也可以使用低電阻的Cu或Cu-Mn等合金與上述材料的疊層。在電晶體105、電晶體106、電晶體111、電晶體112中，例如可以作為導電層141及導電層151使用W，作為導電層142及導電層152使用Ti及Al的疊層膜等。
上述材料具有從氧化物半導體層抽出氧的性質。由此，在與上述材料接觸的氧化物半導體層的一部分的區域中，氧化物半導體層中的氧被脫離，而在氧化物半導體層中形成氧缺陷。包含於膜中的微量的氫與該氧缺陷鍵合而使該區域明顯地n型化。因此，可以將該n型化的區域用作電晶體的源極或汲極。
此外，當導電層140及導電層150使用W形成時，也可以對導電層140及導電層150摻雜氮。藉由摻雜氮可以適度地減弱抽出氧的性質，由此可以防止n型化的區域擴展到通道區域。另外，藉由作為上述導電層140及導電層150使用W與n型半導體層的疊層，使n型半導體層與氧化物半導體層接觸，可以防止n型化的區域擴展到通道區域。作為n型半導體層可以使用添加有氮的In-Ga-Zn氧化物、氧化鋅、氧化銦、氧化錫、氧化銦錫等。
作為用作閘極絕緣膜的絕緣層160，可以使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭中的一種以上的絕緣膜。此外，絕緣層160也可以是上述材料的疊層。另外，絕緣層160也可以包含La、N、Zr等作為雜質。
另外，說明絕緣層160的疊層結構的一個例子。絕緣層160例如包含氧、氮、矽、鉿等。具體地，較佳為包含氧化鉿及氧化矽或者氧化鉿及氧氮化矽。
氧化鉿及氧化鋁的相對介電常數比氧化矽或氧氮化矽高。因此，與使用氧化矽的情況相比可以使絕緣層160的厚度更大，由此可以減少穿隧電流引起的洩漏電流。也就是說，可以實現關態電流小的電晶體。再者，與包括非晶結構的氧化鉿相比，包括結晶結構的氧化鉿具有高相對介電常數。因此，為了形成關態電流小的電晶體，較佳為使用具有結晶結構的氧化鉿。作為結晶結構的例子，可以舉出單斜晶結構或立方體晶結構等。但是，本發明的一個實施方式不侷限於此。
此外，作為與氧化物半導體層130接觸的絕緣層120及絕緣層160較佳為使用氮氧化物的釋放量少的膜。當氮氧化物的釋放量多的絕緣層與氧化物半導體接觸時，有時因氮氧化物導致能階密度變高。作為絕緣層120及絕緣層160，例如可以使用氮氧化物的釋放量少的氧氮化矽膜或氧氮化鋁膜等的氧化物絕緣層。
氮氧化物的釋放量少的氧氮化矽膜是在TDS分析法中氨釋放量比氮氧化物的釋放量多的膜，典型的是氨釋放量為1x10 18/cm 3以上且5x10 19/cm 3以下。此外，上述氨釋放量是藉由膜表面溫度為50℃以上且650℃以下，較佳為50℃以上且550℃以下的加熱處理而得到的釋放量。
藉由作為絕緣層120及絕緣層160使用上述氧化物絕緣層，可以降低電晶體的臨界電壓的漂移，由此可以降低電晶體的電特性變動。
作為用作閘極電極層的導電層170例如可以使用Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ru、Ag、Mn、Nd、Sc、Ta及W等的導電膜。另外，也可以使用上述材料的合金或上述材料的導電氮化物。此外，也可以使用選自上述材料、上述材料的合金及上述材料的導電氮化物中的多種材料的疊層。典型的是，可以使用鎢、鎢與氮化鈦的疊層、鎢與氮化鉭的疊層等。另外，也可以使用低電阻的Cu或Cu-Mn等合金或者上述材料與Cu或Cu-Mn等合金的疊層。在本實施方式中，作為導電層171使用氮化鉭，作為導電層172使用鎢，以便形成導電層170。
作為絕緣層175可以使用含氫的氮化矽膜或氮化鋁膜等。在實施方式2所示的電晶體103、電晶體104、電晶體106、電晶體109、電晶體110及電晶體112中，藉由作為絕緣層175使用含氫的絕緣膜可以使氧化物半導體層的一部分n型化。另外，氮化絕緣膜還用作阻擋水分等的膜，可以提高電晶體的可靠性。
此外，作為絕緣層175也可以使用氧化鋁膜。尤其是，較佳為在實施方式2所示的電晶體101、電晶體102、電晶體105、電晶體107、電晶體108及電晶體111中作為絕緣層175使用氧化鋁膜。氧化鋁膜的不使氫、水分等雜質以及氧透過的阻擋效果高。因此，將氧化鋁膜適合用作具有如下效果的保護膜：在電晶體的製程中及製造電晶體之後，防止氫、水分等雜質向氧化物半導體層130混入；防止從氧化物半導體層釋放氧；防止氧的從絕緣層120的不需要的釋放。此外，也可以將包含於氧化鋁膜的氧擴散到氧化物半導體層中。
另外，在絕緣層175上較佳為形成有絕緣層180。作為該絕緣層可以使用包含氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭中的一種以上的絕緣膜。此外，該絕緣層也可以是上述材料的疊層。
在此，絕緣層180較佳為與絕緣層120同樣地包含比化學計量組成多的氧。能夠將從絕緣層180釋放的氧穿過絕緣層160擴散到氧化物半導體層130的通道形成區域，因此能夠對形成在通道形成區域中的氧缺陷填補氧。由此，能夠獲得穩定的電晶體電特性。
為了實現半導體裝置的高集成化，必須進行電晶體的微型化。另一方面，已知伴隨著電晶體的微型化，電晶體的電特性劣化，尤其是通道寬度的縮短導致通態電流的降低。
在本發明的一個實施方式的電晶體107至電晶體112中，以覆蓋其中形成通道的氧化物半導體層130b的方式形成有氧化物半導體層130c，通道形成層與閘極絕緣膜沒有接觸。因此，能夠抑制在通道形成層與閘極絕緣膜的介面產生的載子散射，而可以增高電晶體的通態電流。
此外，在本發明的一個實施方式的電晶體中，如上所述，以在通道寬度方向上電性上包圍氧化物半導體層130的方式形成有閘極電極層（導電層170），因此氧化物半導體層130除了垂直於頂面的方向上被施加閘極電場之外，垂直於側面的方向上也被施加閘極電場。換言之，對通道形成層整體施加閘極電場而實效通道寬度擴大，由此可以進一步提高通態電流。
另外，在本發明的一個實施方式的氧化物半導體層130具有兩層或三層結構的電晶體中，藉由將形成有通道的氧化物半導體層130b形成於氧化物半導體層130a上，可以獲得不容易形成介面能階的效果。此外，在本發明的一個實施方式的氧化物半導體層130具有三層結構的電晶體中，藉由將氧化物半導體層130b位於三層結構的中間，來同時得到消除從上下方混入的雜質的影響的效果等。因此，除了可以增高上述電晶體的通態電流之外，還可以實現臨界電壓的穩定化及S值（次臨界值）的下降。因此，可以降低閘極電壓VG為0V時的電流，而可以降低功耗。另外，由於電晶體的臨界電壓穩定，所以可以提高半導體裝置的長期可靠性。此外，本發明的一個實施方式的電晶體可以抑制隨著微細化導致的電特性劣化，由此可以說適合於集成度高的半導體裝置。
雖然本實施方式所說明的金屬膜、半導體膜及無機絕緣膜等各種膜可以典型地利用濺射法或電漿CVD法形成，但是也可以利用熱CVD法等其他方法形成。作為熱CVD法的例子，可以舉出MOCVD（Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積）法或ALD（Atomic Layer Deposition：原子層沉積）法等。
由於熱CVD法是不使用電漿的成膜方法，因此具有不產生電漿損傷所引起的缺陷的優點。
此外，可以以如下方法進行利用熱CVD法的成膜：將源氣體及氧化劑同時供應到腔室內，將腔室內的壓力設定為大氣壓或減壓，使其在基板附近或在基板上起反應。
可以以如下方法進行利用ALD法的成膜：將腔室內的壓力設定為大氣壓或減壓，將用於反應的源氣體引入腔室並起反應，並且按該順序反復地引入氣體。也可以將源氣體與惰性氣體（氬或氮等）用作載子氣體一併地進行引入。例如，也可以將兩種以上的源氣體依次供應到腔室內。此時，在第一源氣體起反應之後引入惰性氣體，然後引入第二源氣體，以防止多種源氣體混合。或者，也可以不引入惰性氣體而藉由真空抽氣將第一源氣體排出，然後引入第二源氣體。第一源氣體附著到基板表面且起反應來形成第一層，之後引入的第二源氣體附著且起反應，由此第二層層疊在第一層上而形成薄膜。藉由按該順序反復多次地引入氣體直到獲得所希望的厚度為止，可以形成步階覆蓋性良好的薄膜。由於薄膜的厚度可以根據反復引入氣體的次數來進行調節，因此，ALD法可以準確地調節厚度而適用於製造微型FET。
利用MOCVD法或ALD法等熱CVD法可以形成以上所示的實施方式所公開的金屬膜、半導體膜、無機絕緣膜等各種膜，例如，當形成In-Ga-Zn-O膜時，可以使用三甲基銦（In（CH 3） 3）、三甲基鎵（Ga（CH 3） 3）及二甲基鋅（Zn（CH 3） 2）。不侷限於上述組合，也可以使用三乙基鎵（Ga（C 2H 5） 3）代替三甲基鎵，並使用二乙基鋅（Zn（C 2H 5） 2）代替二甲基鋅。
例如，在使用利用ALD法的成膜裝置形成氧化鉿膜時，使用如下兩種氣體：藉由使包含溶劑及鉿前體的液體（鉿醇鹽、四二甲基醯胺鉿（TDMAH，Hf[N（CH3） 2] 4）或四（乙基甲基醯胺）鉿等鉿醯胺）氣化而得到的源氣體；以及用作氧化劑的臭氧（O 3）。
例如，在使用利用ALD法的成膜裝置形成氧化鋁膜時，使用如下兩種氣體：藉由使包含溶劑及鋁前體的液體（三甲基鋁（TMA，Al（CH 3） 3）等）氣化而得到的源氣體；以及用作氧化劑的H 2O。作為其他材料有三（二甲基醯胺）鋁、三異丁基鋁、鋁三（2,2,6,6-四甲基-3,5-庚二酮酸）等。
例如，在使用利用ALD法的成膜裝置形成氧化矽膜時，使六氯乙矽烷附著在被成膜面上，供應氧化氣體（O 2、一氧化二氮）的自由基使其與附著物起反應。
例如，在使用利用ALD法的成膜裝置形成鎢膜時，依次引入WF 6氣體及B 2H 6氣體形成初始鎢膜，然後依次引入WF 6氣體及H 2氣體形成鎢膜。注意，也可以使用SiH 4氣體代替B 2H 6氣體。
例如，在使用利用ALD法的成膜裝置形成氧化物半導體層如In-Ga-Zn-O層時，依次引入In（CH 3） 3氣體及O 3氣體形成In-O層，然後依次引入Ga（CH 3） 3氣體及O 3氣體形成GaO層，之後依次引入Zn（CH 3） 2氣體及O 3氣體形成ZnO層。注意，這些層的順序不侷限於上述例子。也可以使用這些氣體來形成混合化合物層如In-Ga-O層、In-Zn-O層、Ga-Zn-O層等。注意，雖然也可以使用利用Ar等惰性氣體進行起泡而得到的H 2O氣體代替O 3氣體，但是較佳為使用不包含H的O3氣體。
當形成氧化物半導體層時，也可以使用對向靶材式濺射裝置。也可以將使用該對向靶材式濺射裝置的成膜方法稱為VDSP（vapor deposition SP）。
藉由使用對向靶材式濺射裝置形成氧化物半導體層，可以減少在形成氧化物半導體層時產生的電漿損傷。因此，可以減少膜中的氧缺陷。此外，藉由使用對向靶材式濺射裝置可以在低壓下進行成膜，從而可以減少所形成的氧化物半導體層中的雜質濃度（例如，氫、稀有氣體（氬等）、水等）。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而實施。
實施方式4：以下，對可用於本發明的一個實施方式的氧化物半導體層的結構進行說明。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。此外，“垂直”是指兩條直線的角度為80°以上且100°以下的狀態。因此，也包括該角度為85°以上且95°以下的狀態。
注意，在本說明書中，六方晶系包括三方晶系及菱方晶系。
＜氧化物半導體的結構＞ 下面，對氧化物半導體的結構進行說明。
氧化物半導體被分為單晶氧化物半導體及非單晶氧化物半導體。作為非單晶氧化物半導體有CAAC-OS（c-axis-aligned crystalline oxide semiconductor）、多晶氧化物半導體、nc-OS（nanocrystalline oxide semiconductor）、a-like OS（amorphous-like oxide semiconductor）及非晶氧化物半導體等。
從其他觀點看來，氧化物半導體被分為非晶氧化物半導體及結晶氧化物半導體。作為結晶氧化物半導體，有單晶氧化物半導體、CAAC-OS、多晶氧化物半導體以及nc-OS等。
一般而言，非晶結構具有如下特徵：具有各向同性而不具有不均勻結構；處於準穩態且原子的配置沒有被固定化；鍵角不固定；具有短程有序性而不具有長程有序性；等。
從相反的觀點來看，不能將穩定的氧化物半導體稱為完全非晶（completely amorphous）氧化物半導體。另外，不能將不具有各向同性（例如，在微小區域中具有週期結構）的氧化物半導體稱為完全非晶氧化物半導體。另一方面，a-like OS不具有各向同性但卻是具有空洞（void）的不穩定結構。在不穩定這一點上，a-like OS在物性上接近於非晶氧化物半導體。
＜CAAC-OS＞ 首先，說明CAAC-OS。
CAAC-OS是包含多個c軸配向的結晶部（也稱為顆粒）的氧化物半導體之一。
說明使用X射線繞射（XRD：X-Ray Diffraction）裝置對CAAC-OS進行分析時的情況。例如，當利用out-of-plane法分析包含分類為空間群R-3m的InGaZnO 4結晶的CAAC-OS的結構時，如圖37A所示，在繞射角（2θ）為31°附近出現峰值。由於該峰值來源於InGaZnO 4結晶的（009）面，由此可確認到在CAAC-OS中結晶具有c軸配向性，並且c軸朝向大致垂直於形成CAAC-OS的膜的面（也稱為被形成面）或頂面的方向。注意，除了2θ為31°附近的峰值以外，有時在2θ為36°附近時也出現峰值。2θ為36°附近的峰值起因於分類為空間群Fd-3m的結晶結構。因此，較佳的是，在CAAC-OS中不出現該峰值。
另一方面，當利用從平行於被形成面的方向使X射線入射到樣本的in-plane法分析CAAC-OS的結構時，在2θ為56°附近出現峰值。該峰值來源於InGaZnO 4結晶的（110）面。並且，即使將2θ固定為56°附近並在以樣本面的法線向量為軸（ψ軸）旋轉樣本的條件下進行分析（ψ掃描），也如圖37B所示的那樣觀察不到明確的峰值。另一方面，當對單晶InGaZnO 4將2θ固定為56°附近來進行ψ掃描時，如圖37C所示，觀察到來源於相等於（110）面的結晶面的六個峰值。因此，由使用XRD的結構分析可以確認到CAAC-OS中的a軸及b軸的配向沒有規律性。
接著，說明利用電子繞射分析的CAAC-OS。例如，當對包含InGaZnO 4結晶的CAAC-OS在平行於CAAC-OS的被形成面的方向上入射束徑為300nm的電子束時，有可能出現圖37D所示的繞射圖案（也稱為選區電子繞射圖案）。在該繞射圖案中包含起因於InGaZnO 4結晶的（009）面的斑點。因此，電子繞射也示出CAAC-OS所包含的顆粒具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。另一方面，圖37E示出對相同的樣本在垂直於樣本面的方向上入射束徑為300nm的電子束時的繞射圖案。從圖37E觀察到環狀的繞射圖案。因此，使用束徑為300nm的電子束的電子繞射也示出CAAC-OS所包含的顆粒的a軸及b軸不具有配向性。可以認為圖37E中的第一環起因於InGaZnO 4結晶的（010）面及（100）面等。另外，可以認為圖37E中的第二環起因於（110）面等。
另外，在利用穿透式電子顯微鏡（TEM：Transmission Electron Microscope）觀察所獲取的CAAC-OS的明視野影像與繞射圖案的複合分析影像（也稱為高解析度TEM影像）中，可以觀察到多個顆粒。然而，即使在高解析度TEM影像中，有時也觀察不到顆粒與顆粒之間的明確的邊界，亦即晶界（grain boundary）。因此，可以說在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。
圖38A示出從大致平行於樣本面的方向觀察所獲取的CAAC-OS的剖面的高解析度TEM影像。利用球面像差校正（Spherical Aberration Corrector）功能得到高解析度TEM影像。尤其將利用球面像差校正功能獲取的高解析度TEM影像稱為Cs校正高解析度TEM影像。例如可以使用日本電子株式會社製造的原子解析度分析型電子顯微鏡JEM-ARM200F等觀察Cs校正高解析度TEM影像。
從圖38A可確認到其中金屬原子排列為層狀的顆粒。並且可知一個顆粒的尺寸為1nm以上或者3nm以上。因此，也可以將顆粒稱為奈米晶（nc：nanocrystal）。另外，也可以將CAAC-OS稱為具有CANC（C-Axis Aligned nanocrystals：c軸配向奈米晶）的氧化物半導體。顆粒反映CAAC-OS的被形成面或頂面的凸凹並平行於CAAC-OS的被形成面或頂面。
另外，圖38B及圖38C示出從大致垂直於樣本面的方向觀察所獲取的CAAC-OS的平面的Cs校正高解析度TEM影像。圖38D及圖38E是藉由對圖38B及圖38C進行影像處理得到的影像。下面說明影像處理的方法。首先，藉由對圖38B進行快速傳立葉變換（FFT：Fast Fourier Transform）處理，獲取FFT影像。接著，以保留所獲取的FFT影像中的離原點2.8nm-1至5.0nm-1的範圍的方式進行遮罩處理。接著，對經過遮罩處理的FFT影像進行快速傅立葉逆變換（IFFT：Inverse Fast Fourier Transform）處理而獲取經過處理的影像。將所獲取的影像稱為FFT濾波影像。FFT濾波影像是從Cs校正高解析度TEM影像中提取出週期分量的影像，其示出晶格排列。
在圖38D中，以虛線示出晶格排列被打亂的部分。由虛線圍繞的區域是一個顆粒。並且，以虛線示出的部分是顆粒與顆粒的聯結部。虛線呈現六角形，由此可知顆粒為六角形。注意，顆粒的形狀並不侷限於正六角形，不是正六角形的情況較多。
在圖38E中，以點線示出晶格排列一致的區域與其他晶格排列一致的區域之間的部分。在點線附近也無法確認到明確的晶界。當以點線附近的晶格點為中心周圍的晶格點相接時，可以形成畸變的六角形、五角形及/或七角形等。亦即，可知藉由使晶格排列畸變，可抑制晶界的形成。這可能是由於CAAC-OS可容許因如下原因而發生的畸變：在a-b面方向上的原子排列的低密度或因金屬元素被取代而使原子間的鍵合距離產生變化等。
如上所示，CAAC-OS具有c軸配向性，其多個顆粒（奈米晶）在a-b面方向上連結而結晶結構具有畸變。因此，也可以將CAAC-OS稱為具有CAA crystal（c-axis-aligned a-b-plane-anchored crystal）的氧化物半導體。
CAAC-OS是結晶性高的氧化物半導體。氧化物半導體的結晶性有時因雜質的混入或缺陷的生成等而降低，從相反的觀點來看，可以說CAAC-OS是雜質或缺陷（氧缺陷等）少的氧化物半導體。
此外，雜質是指氧化物半導體的主要成分以外的元素，諸如氫、碳、矽及過渡金屬元素等。例如，與氧的鍵合力比構成氧化物半導體的金屬元素強的矽等元素會奪取氧化物半導體中的氧，由此打亂氧化物半導體的原子排列，導致結晶性下降。另外，由於鐵或鎳等重金屬、氬、二氧化碳等的原子半徑（或分子半徑）大，所以會打亂氧化物半導體的原子排列，導致結晶性下降。
當氧化物半導體包含雜質或缺陷時，其特性有時會因光或熱等發生變動。例如，包含於氧化物半導體的雜質有時會成為載子陷阱或載子發生源。例如，氧化物半導體中的氧缺陷有時會成為載子陷阱或因俘獲氫而成為載子發生源。
雜質及氧缺陷少的CAAC-OS是載子密度低的氧化物半導體。明確而言，可以使用載子密度小於8x10 11/cm 3，較佳為小於1x10 11/cm 3，更佳為小於1x10 10/cm 3，且是1x10 -9/cm 3以上的氧化物半導體。將這樣的氧化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。CAAC-OS的雜質濃度及缺陷能階密度低。亦即，可以說CAAC-OS是具有穩定特性的氧化物半導體。
＜nc-OS＞ 接著，對nc-OS進行說明。
說明使用XRD裝置對nc-OS進行分析的情況。例如，當利用out-of-plane法分析nc-OS的結構時，不出現表示配向性的峰值。換言之，nc-OS的結晶不具有配向性。
另外，例如，當使包含InGaZnO 4結晶的nc-OS薄片化，並在平行於被形成面的方向上使束徑為50nm的電子束入射到厚度為34nm的區域時，觀察到如圖39A所示的環狀繞射圖案（奈米束電子繞射圖案）。另外，圖39B示出將束徑為1nm的電子束入射到相同的樣本時的繞射圖案（奈米束電子繞射圖案）。從圖39B觀察到環狀區域內的多個斑點。因此，nc-OS在入射束徑為50nm的電子束時觀察不到秩序性，但是在入射束徑為1nm的電子束時確認到秩序性。
另外，當使束徑為1nm的電子束入射到厚度小於10nm的區域時，如圖39C所示，有時觀察到斑點被配置為準正六角形的電子繞射圖案。由此可知，nc-OS在厚度小於10nm的範圍內包含秩序性高的區域，亦即結晶。注意，因為結晶朝向各種各樣的方向，所以也有觀察不到有規律性的電子繞射圖案的區域。
圖39D示出從大致平行於被形成面的方向觀察到的nc-OS的剖面的Cs校正高解析度TEM影像。在nc-OS的高解析度TEM影像中有如由輔助線所示的部分那樣能夠觀察到結晶部的區域及觀察不到明確的結晶部的區域。nc-OS所包含的結晶部的尺寸為1nm以上且10nm以下，尤其大多為1nm以上且3nm以下。注意，有時將其結晶部的尺寸大於10nm且是100nm以下的氧化物半導體稱為微晶氧化物半導體（micro crystalline oxide semiconductor）。例如，在nc-OS的高解析度TEM影像中，有時無法明確地觀察到晶界。注意，奈米晶的來源有可能與CAAC-OS中的顆粒相同。因此，下面有時將nc-OS的結晶部稱為顆粒。
如此，在nc-OS中，微小的區域（例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域）中的原子排列具有週期性。另外，nc-OS在不同的顆粒之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。
另外，由於在顆粒（奈米晶）之間結晶定向沒有規律性，所以也可以將nc-OS稱為包含RANC（Random Aligned nanocrystals：無規配向奈米晶）的氧化物半導體或包含NANC（Non-Aligned nanocrystals：無配向奈米晶）的氧化物半導體。
nc-OS是規律性比非晶氧化物半導體高的氧化物半導體。因此，nc-OS的缺陷能階密度比a-like OS或非晶氧化物半導體低。但是，在nc-OS中的不同的顆粒之間觀察不到晶體配向的規律性。所以，nc-OS的缺陷能階密度比CAAC-OS高。
＜a-like OS＞ a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。
圖40A及圖40B示出a-like OS的高解析度剖面TEM影像。圖40A示出電子照射開始時的a-like OS的高解析度剖面TEM影像。圖40B示出照射4.3x108e-/nm2的電子（e-）之後的a-like OS的高解析度剖面TEM影像。由圖40A及圖40B可知，a-like OS從電子照射開始時被觀察到在縱向方向上延伸的條狀明亮區域。另外，可知明亮區域的形狀在照射電子之後變化。明亮區域被估計為空洞或低密度區域。
由於a-like OS包含空洞，所以其結構不穩定。為了證明與CAAC-OS及nc-OS相比a-like OS具有不穩定的結構，下面示出電子照射所導致的結構變化。
作為樣本，準備a-like OS、nc-OS及CAAC-OS。每個樣本都是In-Ga-Zn氧化物。
首先，取得各樣本的高解析度剖面TEM影像。由高解析度剖面TEM影像可知，每個樣本都具有結晶部。
已知InGaZnO4結晶的單位晶格具有所包括的三個In-O層及六個Ga-Zn-O層共計九個層在c軸方向上以層狀層疊的結構。這些彼此靠近的層之間的間隔與（009）面的晶格表面間隔（也稱為d值）幾乎相等，由結晶結構分析求出其值為0.29nm。由此，以下可以將晶格條紋的間隔為0.28nm以上且0.30nm以下的部分看作InGaZnO 4結晶部。晶格條紋對應於InGaZnO 4結晶的a-b面。
圖41示出調查了各樣本的結晶部（22至30處）的平均尺寸的例子。注意，結晶部尺寸對應於上述晶格條紋的長度。由圖41可知，在a-like OS中，結晶部根據有關取得TEM影像等的電子的累積照射量逐漸變大。由圖41可知，在利用TEM的觀察初期尺寸為1.2nm左右的結晶部（也稱為初始晶核）在電子（e -）的累積照射量為4.2x10 8e -/nm 2時生長到1.9nm左右。另一方面，可知nc-OS及CAAC-OS在開始電子照射時到電子的累積照射量為4.2x10 8e -/nm 2的範圍內，結晶部的尺寸都沒有變化。由圖41可知，無論電子的累積照射量如何，nc-OS及CAAC-OS的結晶部尺寸分別為1.3nm左右及1.8nm左右。此外，使用日立穿透式電子顯微鏡H-9000NAR進行電子束照射及TEM的觀察。作為電子束照射條件，加速電壓為300kV；電流密度為6.7x10 5e -/（nm 2·s）；照射區域的直徑為230nm。
如此，有時電子照射引起a-like OS中的結晶部的生長。另一方面，在nc-OS及CAAC-OS中，幾乎沒有電子照射所引起的結晶部的生長。也就是說，a-like OS與CAAC-OS及nc-OS相比具有不穩定的結構。
此外，由於a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。具體地，a-like OS的密度為具有相同組成的單晶氧化物半導體的78.6%以上且小於92.3%。nc-OS的密度及CAAC-OS的密度為具有相同組成的單晶氧化物半導體的92.3%以上且小於100%。注意，難以形成其密度小於單晶氧化物半導體的密度的78%的氧化物半導體。
例如，在原子數比滿足In:Ga:Zn=1:1:1的氧化物半導體中，具有菱方晶系結構的單晶InGaZnO4的密度為6.357g/cm 3。因此，例如，在原子數比滿足In:Ga:Zn=1:1:1的氧化物半導體中，a-like OS的密度為5.0g/cm 3以上且小於5.9g/cm 3。另外，例如，在原子數比滿足In:Ga:Zn=1:1:1的氧化物半導體中，nc-OS的密度及CAAC-OS的密度為5.9g/cm 3以上且小於6.3g/cm 3。
注意，當不存在相同組成的單晶氧化物半導體時，藉由以任意比例組合組成不同的單晶氧化物半導體，可以估計出相當於所希望的組成的單晶氧化物半導體的密度。根據組成不同的單晶氧化物半導體的組合比例使用加權平均估計出相當於所希望的組成的單晶氧化物半導體的密度即可。注意，較佳為儘可能減少所組合的單晶氧化物半導體的種類來估計密度。
如上所述，氧化物半導體具有各種結構及各種特性。注意，氧化物半導體例如可以是包括非晶氧化物半導體、a-like OS、nc-OS及CAAC-OS中的兩種以上的疊層膜。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而實施。
實施方式5：在本實施方式中，對容納影像感測器晶片的封裝及模組的一個例子進行說明。可以將本發明的一個實施方式的成像裝置的結構用於該影像感測器晶片。
圖42A是容納影像感測器晶片的封裝的頂面一側的外觀透視圖。該封裝包括固定影像感測器晶片850的封裝基板810、玻璃蓋板820以及黏合兩者的黏合劑830等。
圖42B是該封裝的底面一側的外觀透視圖。封裝的底面有以焊球為凸塊（bump）840的BGA（Ball grid array：球柵陣列）結構。但是，不侷限於BGA結構，還可以採用LGA（Land grid array：地柵陣列）或PGA（Pin Grid Array：針柵陣列）等結構。
圖42C是省略玻璃蓋板820及黏合劑830的一部分的封裝的透視圖，圖42D是該封裝的剖面圖。在封裝基板810上形成有盤狀電極860，盤狀電極860藉由通孔880及焊盤885與凸塊840電連接。盤狀電極860藉由線870與影像感測器晶片850所具有的電極電連接。
另外，圖43A是相機模組的頂面一側的外觀透視圖，其模組中將影像感測器晶片容納於透鏡一體型的封裝中。該相機模組包括固定影像感測器晶片851的封裝基板811、透鏡蓋板821及透鏡835等。另外，在封裝基板811與影像感測器晶片851之間也設置有具有成像裝置的驅動電路及信號轉換電路等功能的IC晶片890。由此，形成SiP（System in Package：系統封裝）。
圖43B是該相機模組的底面一側的外觀透視圖。在封裝基板811的底面及其四個側面上具有用來安裝的焊盤841的QFN（Quad flat no-lead package：四方形扁平無引腳封裝）的結構。另外，該結構為一個例子，也可以採用QFP（Quad flat package：四面扁平封裝）及上述BGA等。
圖43C是省略透鏡蓋板821及透鏡835的一部分的模組的透視圖，圖43D是該相機模組的剖面圖。將焊盤841的一部分用作盤狀電極861，盤狀電極861藉由線871與影像感測器晶片851及IC晶片890所包括的電極電連接。
藉由將影像感測器晶片容納於上述方式的封裝中，可以容易實現安裝於印刷電路板等，將影像感測器晶片安裝在各種半導體裝置及電子裝置中。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而實施。
實施方式6：作為可以使用本發明的一個實施方式的成像裝置及包含該成像裝置的半導體裝置的電子裝置，可以舉出顯示裝置、個人電腦、具備儲存媒體的影像記憶體裝置及影像再現裝置、行動電話、包括可攜式的遊戲機、可攜式資料終端、電子書閱讀器、拍攝裝置諸如視頻攝影機或數位相機等、護目鏡型顯示器(頭戴式顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。圖44A至圖44F示出這些電子裝置的具體例子。
圖44A是監控攝影機，該監控攝影機包括外殼951、透鏡952及支撐部953等。作為在該監控攝影機中用來取得影像的構件中的一個，可以具備本發明的一個實施方式的成像裝置。注意，“監控攝影機”是一般名稱，不侷限於其用途。例如，具有監控攝影機的功能的裝置被稱為攝影機或視頻攝影機。
圖44B是視頻攝影機，該視頻攝影機包括第一外殼971、第二外殼972、顯示部973、操作鍵974、透鏡975、連接部976等。操作鍵974及透鏡975設置在第一外殼971中，顯示部973設置在第二外殼972中。作為在該視頻攝影機中用來取得影像的構件中的一個，可以具備本發明的一個實施方式的成像裝置。
圖44C是數位相機，該數位相機包括外殼961、快門按鈕962、麥克風963、發光部967以及透鏡965等。作為在該數位相機中用來取得影像的構件中的一個，可以具備本發明的一個實施方式的成像裝置。
圖44D是手錶型資訊終端，該手錶型資訊終端包括外殼931、顯示部932、腕帶933、操作按鈕935、表冠936以及相機939等。顯示部932也可以為觸控面板。作為在該資訊終端中用來取得影像的構件中的一個，可以具備本發明的一個實施方式的成像裝置。
圖44E是可攜式遊戲機，該可攜式遊戲機包括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵907、觸控筆908以及相機909等。注意，雖然圖44E所示的可攜式遊戲機包括兩個顯示部903及顯示部904，但是可攜式遊戲機所包括的顯示部的個數不限於此。作為在該可攜式遊戲機中用來取得影像的構件中的一個，可以具備本發明的一個實施方式的成像裝置。
圖44F是可攜式資料終端，該可攜式資料終端包括第一外殼911、顯示部912、相機919等。藉由顯示部912所具有的觸控面板功能可以輸入且輸出資訊。作為在該可攜式資料終端中用來取得影像的構件中的一個，可以具備本發明的一個實施方式的成像裝置。
本實施方式可以與本說明書所示的其他實施方式適當地組合。
20：像素 21：像素陣列 22：電路 23：電路 24：電路 25：電路 35：基板 41：電晶體 42：電晶體 43：電晶體 44：電晶體 45：電晶體 51：電晶體 52：電晶體 53：電晶體 61（TX）：佈線 62（RS1）：佈線 63（RS2）：佈線 64（SE）：佈線 71（VPD）：佈線 71a：導電層 71b：導電層 72（VRS）：佈線 73（VSS）：佈線 74（VPI）：佈線 75（VSS2）：佈線 80：絕緣層 81：導電體 82：絕緣層 82a：絕緣層 82b：絕緣層 83：絕緣層 88：佈線 91（OUT1）：佈線 92（OUT2）：佈線 93（OUT3）：佈線 101：電晶體 102：電晶體 103：電晶體 104：電晶體 105：電晶體 106：電晶體 107：電晶體 108：電晶體 109：電晶體 110：電晶體 111：電晶體 112：電晶體 113：電晶體 115：基板 120：絕緣層 130：氧化物半導體層 130a：氧化物半導體層 130b：氧化物半導體層 130c：氧化物半導體層 140：導電層 141：導電層 142：導電層 150：導電層 151：導電層 152：導電層 160：絕緣層 170：導電層 171：導電層 172：導電層 173：導電層 175：絕緣層 180：絕緣層 190：絕緣層 231：區域 232：區域 233：區域 330：氧化物半導體層 330a：氧化物半導體層 330b：氧化物半導體層 330c：氧化物半導體層 331：區域 332：區域 333：區域 334：區域 335：區域 561：光電轉換層 562：透光導電層 563：半導體層 564：半導體層 565：半導體層 566：電極 566a：導電層 566b：導電層 567：分隔壁 568：電洞注入障壁層 569：電子注入障壁層 600：矽基板 610：電晶體 620：電晶體 650：活性層 660：矽基板 810：封裝基板 811：封裝基板 820：玻璃蓋板 821：透鏡蓋板 830：黏合劑 835：透鏡 840：凸塊 841：焊盤 850：影像感測器晶片 851：影像感測器晶片 860：盤狀電極 861：盤狀電極 870：線 871：線 880：通孔 885：焊盤 890：IC晶片 901：外殼 902：外殼 903：顯示部 904：顯示部 905：麥克風 906：揚聲器 907：操作鍵 908：觸控筆 909：相機 911：外殼 912：顯示部 919：相機 931：外殼 932：顯示部 933：腕帶 935：按鈕 936：表冠 939：相機 951：外殼 952：透鏡 953：支撐部 961：外殼 962：快門按鈕 963：麥克風 965：透鏡 967：發光部 971：外殼 972：外殼 973：顯示部 974：操作鍵 975：透鏡 976：連接部 1100：層 1200：層 1400：層 1500：繞射光柵 1600：層 2500：絕緣層 2510：遮光層 2520：有機樹脂層 2530：濾色片 2530a：濾色片 2530b：濾色片 2530c：濾色片 2540：微透鏡陣列 2550：光學轉換層 2560：絕緣層
圖1是說明成像裝置的像素的電路圖； 圖2A及圖2B是說明成像裝置的方塊圖、說明CDS電路的電路圖及說明A/D轉換電路的方塊圖； 圖3A至圖3C是說明成像裝置的運作方法的圖； 圖4是說明成像裝置的工作的時序圖； 圖5A及圖5B是說明成像裝置的像素的電路圖及說明成像裝置的工作的時序圖； 圖6A至圖6C是說明像素的電路圖； 圖7A至圖7C是說明像素的電路圖； 圖8是說明像素的電路圖； 圖9A至圖9C是說明成像裝置的結構的圖； 圖10A至圖10C是說明成像裝置的結構的剖面圖； 圖11A至圖11C是說明光電轉換元件的結構的剖面圖； 圖12A至圖12D是說明光電轉換元件的連接方式的剖面圖； 圖13A及圖13B是說明光電轉換元件的連接方式的剖面圖； 圖14是說明成像裝置的剖面圖； 圖15A至圖15C是說明光電轉換元件的連接方式的剖面圖； 圖16是說明成像裝置的剖面圖； 圖17A及圖17B是說明成像裝置的剖面圖； 圖18A至圖18C是說明成像裝置的剖面圖及電路圖； 圖19是說明成像裝置的剖面圖； 圖20是說明成像裝置的剖面圖； 圖21是說明成像裝置的剖面圖； 圖22A至圖22C是說明成像裝置的結構的剖面圖； 圖23是說明成像裝置的結構的剖面圖； 圖24是說明成像裝置的結構的剖面圖； 圖25A1、圖25A2、圖25A3、圖25B1、圖25B2及圖25B3是說明彎曲的成像裝置的圖； 圖26A至圖26F是說明電晶體的俯視圖及剖面圖； 圖27A至圖27F是說明電晶體的俯視圖及剖面圖； 圖28A至圖28D是說明電晶體的通道寬度方向的剖面的圖； 圖29A至圖29F是說明電晶體的通道長度方向的剖面的圖； 圖30A至圖30E是說明半導體層的俯視圖及剖面圖； 圖31A至圖31F是說明電晶體的俯視圖及剖面圖； 圖32A至圖32F是說明電晶體的俯視圖及剖面圖； 圖33A至圖33D是說明電晶體的通道寬度方向的剖面的圖； 圖34A至圖34F是說明電晶體的通道長度方向的剖面的圖； 圖35A及圖35B是說明電晶體的俯視圖及剖面圖； 圖36A至圖36C是說明電晶體的俯視圖； 圖37A至圖37E是說明藉由XRD得到的CAAC-OS以及單晶氧化物半導體的結構分析的圖並繪示CAAC-OS的選區電子繞射圖案的示意圖； 圖38A至圖38E是CAAC-OS的剖面TEM影像、平面TEM影像及其影像分析影像； 圖39A至圖39D是nc-OS的電子繞射圖案以及nc-OS的剖面TEM影像； 圖40A及圖40B是a-like OS的剖面TEM影像； 圖41是因電子照射導致的In-Ga-Zn氧化物之結晶部之變化的示意圖； 圖42A至圖42D是容納成像裝置的封裝的透視圖及剖面圖； 圖43A至圖43D是容納成像裝置的封裝的透視圖及剖面圖； 圖44A至圖44F是說明電子裝置的示意圖。
20：像素 41~45：電晶體 61（TX）：佈線 62（RS1）：佈線 63（RS2）：佈線 64（SE）：佈線 71（VPD）：佈線 72（VRS）：佈線 73（VSS）：佈線 74（VPI）：佈線 91（OUT1）：佈線 AN：節點 FD：節點 C1：電容器 PD：光電轉換元件

Claims (3)

  1. 一種成像裝置，包括： 一第一電晶體，其使用一第一矽基板； 一第二電晶體，其位於該第一電晶體下方； 一光電轉換元件，其位於該第二電晶體下方且使用一第二矽基板； 一導電層，其位於該第二矽基板上方；以及 一遮光層，其位於該光電轉換元件下方； 其中，該光電轉換元件包括一電極，其電連接至該導電層，該遮光層係和該電極與該導電層彼此接觸的區域重疊。
  2. 一種成像裝置，包括： 一第一電晶體，其使用一第一矽基板； 一第二電晶體，其位於該第一電晶體下方； 一光電轉換元件，其位於該第二電晶體下方且使用一第二矽基板； 一導電層，其位於該第二矽基板上方； 一遮光層，其位於該光電轉換元件下方； 一彩色濾光片，其位於該遮光層下方；以及 一微透鏡陣列，其位於該彩色濾光片下方； 其中，該光電轉換元件包括一電極，其電連接至該導電層，該遮光層係和該電極與該導電層彼此接觸的區域重疊。
  3. 根據請求項1或2所述的成像裝置，其中該遮光層為具有防反射膜及金屬膜的層疊結構。
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