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JP6777421B2 - 半導体装置 - Google Patents

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Description

本発明の一態様は、半導体装置、撮像システム及び電子機器に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。または、本発明の一態様は、半導体装置、撮像装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、それらの駆動方法、または、それらの製造方法に関する。
撮像素子は、デジタルカメラや携帯電話などの電子機器に広く搭載されている。近年、撮像素子の多画素化が進んでおり、これに伴い撮像によって得られる情報量も増大している。そのため、データの読み出しや転送の高速化が求められている。
撮像素子の多画素化に伴う画像データの量の増加に対処するため、画像データの圧縮を行う技術が知られている。特許文献１には、動画撮影時や連写時において、前回撮像画像データと今回撮像画像データとの差分データを算出してデータ圧縮を行う撮像素子モジュールが開示されている。
特開２００９−２９６３５３号公報
本発明の一態様は、新規な半導体装置または撮像装置の提供を課題の一つとする。または、本発明の一態様は、高速な動作が可能な半導体装置または撮像装置の提供を課題の一つとする。または、本発明の一態様は、面積が縮小された半導体装置または撮像装置の提供を課題の一つとする。または、本発明の一態様は、消費電力が低い半導体装置または撮像装置の提供を課題の一つとする。
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様にかかる半導体装置は、動画の撮影を行う機能を有する半導体装置であって、複数の画素を有する画素部と、第１の回路と、第２の回路と、を有し、画素は、照射された光を変換して第１のデータを生成する機能を有し、画素は、第１のフレーム期間における第１のデータと、第２のフレーム期間における第１のデータと、の差分に対応する第２のデータを生成する機能を有し、第１の回路は、第２のデータをデジタル信号に変換して、動画の圧縮データとして出力する機能を有し、第２の回路は、圧縮データの出力を制御する機能を有する半導体装置である。
また、本発明の他の一態様にかかる半導体装置は、動画の撮影を行う機能を有する半導体装置であって、複数の画素を有する画素部と、第１の回路と、第２の回路と、第３の回路と、を有し、画素は、照射された光を変換して第１のデータを生成する機能を有し、画素は、第１のフレーム期間における第１のデータと、第２のフレーム期間における第１のデータと、の差分に対応する第２のデータを生成する機能を有し、第１の回路は、第２のデータをデジタル信号に変換して、動画の圧縮データとして出力する機能を有し、第２の回路は、圧縮データの出力を制御する機能を有し、第３の回路は、第２のデータに基づいて、差分の有無を判別する機能を有し、第３の回路において差分がないと判定されたとき、第１の回路と第２の回路の少なくとも一方への電力の供給が停止され、第３の回路において差分があると判定されたとき、第１の回路及び第２の回路に電力が供給され、第１の回路によってデジタル信号に変化された第２のデータが第２の回路から出力される半導体装置である。
さらに、本発明の上記態様にかかる半導体装置において、第３の回路は、第４の回路と、第５の回路と、を有し、第４の回路は、第４の回路の内部に基準電流を流す機能を有し、第５の回路は、第４の回路の内部に流れる電流が基準電流から変化したとき、第４の回路に流れる電流を基準電流に補正する機能を有し、補正が行われたとき、電力の供給が停止されてもよい。
さらに、本発明の上記態様にかかる半導体装置において、画素は、光電変換素子と、トランジスタと、を有し、トランジスタは、光電変換素子と電気的に接続され、トランジスタは、チャネル形成領域に酸化物半導体を含んでいてもよい。
さらに、本発明の上記態様にかかる半導体装置において、光電変換素子は、セレン系半導体を有していてもよい。
さらに、本発明の上記態様にかかる半導体装置は、グローバルシャッタ方式で撮影を行う機能を有していてもよい。
また、本発明の一態様にかかる撮像システムは、上記半導体装置を有する光検出部と、データ処理部と、を有し、データ処理部は、デコーダを有し、デコーダは、光検出部から入力された圧縮データを伸張する機能を有する。
また、本発明の一態様にかかる電子機器は、上記半導体装置、又は上記撮像システムと、筐体、表示部、又は操作キーと、を有する。
本発明の一態様により、新規な半導体装置または撮像装置を提供することができる。または、本発明の一態様により、高速な動作が可能な半導体装置または撮像装置を提供することができる。または、本発明の一態様により、面積が縮小された半導体装置または撮像装置を提供することができる。または、本発明の一態様により、消費電力が低い半導体装置または撮像装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様を説明する図。 フローチャート。 タイミングチャート。 本発明の一態様を説明する図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 タイミングチャート。 本発明の一態様を説明する図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図及びタイミングチャート。 タイミングチャート。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する断面図。 グローバルシャッタ方式およびローリングシャッタ方式の動作を説明する図。 光電変換素子の一態様を説明する断面図。 光電変換素子の一態様を説明する断面図。 本発明の一態様を説明する断面図。 光電変換素子の一態様を説明する断面図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する断面図および回路図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する断面図。 湾曲した半導体装置を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 半導体層を説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図。 モジュールを説明する図。 電子機器を説明する図。
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、本発明の一態様には、半導体装置、撮像装置の他、表示装置、記憶装置、集積回路、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグを含むあらゆる装置が、その範疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）など、集積回路を有する表示装置が、その範疇に含まれる。
なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いることがある。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成例について説明する。
＜半導体装置の構成例＞
図１に、本発明の一態様にかかる半導体装置１０の構成例を示す。半導体装置１０は、画素部２０、駆動回路３０、アナログ／デジタル変換回路４０（以下、Ａ／Ｄ変換回路４０ともいう）、駆動回路５０、アナログ処理回路６０、制御回路７０を有する。半導体装置１０は撮像を行う機能を有する。そのため、半導体装置１０は撮像装置１０と呼ぶこともできる。
画素部２０は、複数の画素２１を有する回路である。ここでは、画素部２０がＮ行×Ｍ列（Ｎ、Ｍは自然数）の画素２１を有する構成を示す。画素２１は、照射された光を電気信号に変換する機能を有する。具体的には、画素２１に設けられた光電変換素子に照射された光が電気信号に変換される。従って、画素２１は、撮像装置における光検出回路として用いることができる。以下、画素２１に照射された光を変換して得た電気信号を、撮像データともいう。
画素部２０には、赤色を呈する光を受光する画素２１、緑色を呈する光を受光する画素２１、青色を呈する光を受光する画素２１を設け、それぞれの画素２１において撮像データを生成し、これらの撮像データを合成することにより、フルカラーの画像データを生成することもできる。また、これらの画素２１に代え、またはこれらの画素２１に加え、シアン、マゼンタ、イエローの一つ又は複数の色を呈する光を受光する画素２１を設けてもよい。これにより、生成される撮像データに基づく画像において、再現可能な色の種類を増やすことができる。例えば、画素２１に、特定の色を呈する光を透過するカラーフィルタを設け、当該カラーフィルタを介して画素２１に光を入射させることにより、特定の色を呈する光の強度に応じた撮像データを生成することができる。なお、画素２１において検出する光は、可視光であっても不可視光であってもよい。
また、画素２１には冷却手段を設けることもできる。これにより、熱によるノイズの発生を抑制することができる。
画素２１に含まれる撮像素子としては、例えばフォトダイオードのように光起電力効果を利用した光電変換素子や、セレンを有する半導体（セレン系半導体）のように光導電効果を利用した光電変換素子などを用いることができる。
画素２１にトランジスタが含まれる場合、当該トランジスタとして、チャネル形成領域に酸化物半導体を含むトランジスタ（以下、ＯＳトランジスタともいう）を用いることが好ましい。酸化物半導体は、シリコンなどの他の半導体よりもバンドギャップが広く、キャリア密度が低い。そのため、ＯＳトランジスタのオフ電流は極めて小さい。従って、画素２１にＯＳトランジスタを用いることにより、画素２１に保持された電荷を長期間にわたって保持することができ、撮像データを画素２１に長期間保持することが可能となる。
なお、画素２１に用いることができるトランジスタは、ＯＳトランジスタに限定されない。例えば、チャネル形成領域が単結晶半導体を有する基板の一部に形成されるトランジスタ（以下、単結晶トランジスタともいう）を用いてもよい。単結晶半導体を有する基板としては、単結晶シリコン基板や単結晶ゲルマニウム基板などがあげられる。単結晶トランジスタは高速な動作が可能であるため、画素２１に単結晶トランジスタを用いることにより、画素２１における撮像などの動作の速度を向上させることができる。
また、画素２１には、酸化物半導体以外の半導体を含む膜にチャネル形成領域が形成されるトランジスタを用いることもできる。酸化物半導体以外の半導体としては、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体などがあげられる。また、酸化物半導体以外の半導体は、非単結晶半導体であってもよい。非単結晶半導体としては、非晶質半導体、微結晶半導体、多結晶半導体などがあげられる。
本発明の一態様における画素２１は、撮像データを取得する機能に加えて、あるフレーム期間における撮像データと他のフレーム期間における撮像データとの差分に対応するデータ（以下、差分データともいう）を取得し、保持する機能を有する。そのため、画素２１において、基準フレームと現フレーム間の差分データを取得し、保持することができる。
ここで、動画の撮影時や連写時においては、基準フレームと現フレーム間における差分を取得することにより、撮像データの時間圧縮を行うことができる。具体的には、基準フレームと現フレームの撮像データを比較し、その差分のみを情報として用いることにより、撮像データの圧縮を行うことができる。このような時間圧縮は、フレーム間圧縮ともいう。
画素２１において取得された差分データは、動画の撮影や連写によって取得した撮像データの圧縮データとして用いることができる。すなわち、フレーム間圧縮を画素部２０の内部において行うことができる。差分データの取得、保持を行う機能を有する画素２１の具体的な回路構成や動作の詳細は、実施の形態５で説明する。
駆動回路３０は、特定の行の画素２１を選択する機能を有する回路である。駆動回路３０によって、撮像データの取得や出力を行う特定の行の画素２１が選択される。具体的には、駆動回路３０は、特定の行の画素２１に接続された配線に、当該特定の行を選択するための信号（以下、選択信号ともいう）を出力する機能を有する。なお、駆動回路３０は、画素２１にリセット信号を供給する機能を有していてもよい。駆動回路３０は、デコーダなどを用いて構成することができる。
駆動回路３０によって各行の画素２１を順次選択し、選択された各行の画素２１において撮像データを取得することにより、撮像を行うことができる。また、駆動回路３０によって各行の画素２１を順次選択し、選択された各行の画素２１から差分データを取得することにより、動画の撮影や連写によって得られた撮像データの圧縮を行うことができる。
Ａ／Ｄ変換回路４０は、アナログ信号をデジタル信号に変換する機能を有する回路である。具体的には、Ａ／Ｄ変換回路４０は、画素２１から入力された撮像データや差分データをデジタルデータに変換して、駆動回路５０に出力する機能を有する。従って、Ａ／Ｄ変換回路４０は、差分データをデジタル信号に変換して、動画の圧縮データとして出力するこことができる。
駆動回路５０は、画素部２０において得られた撮像データや差分データの、外部への出力を制御する機能を有する回路である。具体的には、駆動回路５０はＡ／Ｄ変換回路４０を介して画素２１と接続されており、所定の画素２１から出力され、Ａ／Ｄ変換回路４０においてデジタルデータに変換された撮像データや差分データを、信号ＤＯＵＴとして外部に出力する機能を有する。従って、駆動回路５０は、Ａ／Ｄ変換回路４０から入力された圧縮データの外部への出力を制御することができる。
なお、駆動回路５０は、画素２１と接続された配線を所定の電位にプリチャージする機能を有していてもよい。また、駆動回路５０がＡ／Ｄ変換回路４０の機能を備えた構成とし、Ａ／Ｄ変換回路４０を省略することもできる。
アナログ処理回路６０は、電流加減算回路６１、電流補正回路６２を有する。アナログ処理回路６０は、画素２１から入力されたアナログデータである撮像データや差分データの処理を行う機能を有する。具体的には、アナログ処理回路６０は、画素２１から入力される差分データの変化の有無を判別し、その判別結果を信号ＡＯＵＴとして出力する機能を有する。
電流加減算回路６１は、定電流源を有し、電流加減算回路６１の内部に一定の電流（基準電流）を流す機能を有する。所定のフレーム期間において画素２１で取得した所定のデータが電流加減算回路６１に入力された時に、電流加減算回路６１に流れる電流を、基準電流に設定することができる。以下、基準電流が設定されるフレームを、基準フレームともいう。
また、電流加減算回路６１には、画素２１から入力された撮像データや差分データに応じた電流が流れる。ここで、基準フレームと現フレームで撮像データに変化がない（差分がゼロ）場合は、現フレームにおいて電流加減算回路６１に差分データが入力されても、電流加減算回路６１に流れる電流は基準電流のまま変化しない。一方、基準フレームと現フレームで撮像データに変化がある（差分が正または負）と、電流加減算回路６１に流れる電流が基準電流から変動する。以下、電流加減算回路６１に流れる電流と基準電流との差分を、差分電流ともいう。
電流補正回路６２は、電流加減算回路６１に流れる電流を補正する機能を有する。具体的には、電流加減算回路６１において差分電流が発生した場合に、電流加減算回路６１に流れる電流を基準電流に補正（差分電流の補正）する機能を有する。例えば、画素２１から電流加減算回路６１に差分データが入力され、電流加減算回路６１に流れる電流が基準電流Ｉ０からＩ１だけ減少した場合、電流補正回路６２から電流加減算回路６１に電流Ｉ１が流れ、電流加減算回路６１に流れる電流が基準電流Ｉ０に補正される。また、画素２１から電流加減算回路６１に差分データが入力され、電流加減算回路６１に流れる電流が基準電流値Ｉ０からＩ２だけ増加した場合、電流加減算回路６１から電流補正回路６２に電流Ｉ２が流れ、電流加減算回路６１に流れる電流が基準電流Ｉ０に補正される。
また、電流補正回路６２は、差分電流を検出することにより、基準フレームと現フレームの撮像データの差分の有無を判別し、その判別結果を信号ＡＯＵＴとして出力する機能を有する。そして、差分があると判別された場合は、Ａ／Ｄ変換回路４０、駆動回路５０が駆動され、画素２１から差分データが取得され、これが信号ＤＯＵＴとして外部に送信される。この時の信号ＤＯＵＴは、撮像データにフレーム間圧縮を施した圧縮データに対応する。一方、差分がない場合は、画素２１からの差分データの取得は行われず、撮像データに変化がないことを示す信号が信号ＤＯＵＴとして出力されればよい。すなわち、画像に変化があった時のみＡ／Ｄ変換回路４０や駆動回路５０に電力が供給されればよく、画像に変化がない期間においてはＡ／Ｄ変換回路４０や駆動回路５０への電力の供給を停止することができる。これにより、半導体装置１０の消費電力を低減することができる。
図１には一例として、Ａ／Ｄ変換回路４０には高電源電位ＶＤＤ１が供給され、駆動回路５０には高電源電位ＶＤＤ２が供給される構成を示す。電力の供給の停止は、これらの電源電位の供給を停止することにより行うことができる。電力の供給の停止は、Ａ／Ｄ変換回路４０、駆動回路５０の両方に対して行ってもよいし、どちらか一方に対して行ってもよい。なお、アナログデータからデジタルデータへの変換を行うＡ／Ｄ変換回路４０においては特に大きな電力が消費される。そのため、特にＡ／Ｄ変換回路４０への電力の供給を停止することにより、半導体装置１０における消費電力をより効果的に抑制することができる。
Ａ／Ｄ変換回路４０や駆動回路５０への電力の供給の有無は、信号ＡＯＵＴに基づいて行うことができる。具体的には、電流補正回路６２において差分データの変化が検出され、信号ＡＯＵＴとして所定の信号（例えば、ハイレベルの信号）が出力された場合は、Ａ／Ｄ変換回路４０および駆動回路５０に電源電位が供給される。一方、電流補正回路６２において差分データの変化が検出されず、信号ＡＯＵＴとして所定の信号（例えば、ローレベルの信号）が出力された場合は、Ａ／Ｄ変換回路４０および駆動回路５０への電源電位の供給を停止する。
制御回路７０は、電流加減算回路６１、電流補正回路６２を制御するための信号を出力する機能を有する。
以上のように、本発明の一態様においては、画素２１において差分データの取得を行うことにより、動画の撮影や連写によって取得した撮像データの圧縮を画素部２０の内部で行うことができる。そのため、データの圧縮を行うための回路を別途設ける必要がなく、半導体装置１０の面積の縮小、消費電力の低減を図ることができる。また、本発明の一態様においては、撮像データに差分がない期間において、Ａ／Ｄ変換回路４０や駆動回路５０への電力の供給を停止することができる。そのため、半導体装置１０における消費電力を低減することができる。
＜半導体装置の動作例＞
次に、本発明の一態様にかかる半導体装置１０の動作例を、図２に示すフローチャートを用いて説明する。
まず、第１のフレーム期間において撮像が行われ、画素２１で撮像データを取得される。また、第１のフレーム期間においては、他のフレーム期間において差分データを取得する際の基準となるデータ（以下、基準データともいう）が取得される。なお、この基準データは、基準フレームと他のフレーム間において撮像データに差分がない状態に対応するデータでもある。
そして、基準データが画素２１から電流加減算回路６１に入力され、電流加減算回路６１にはこの基準データに対応する第１の電流が流れる。この第１の電流が基準電流に相当する（ステップＳ１）。また、基準電流が設定された第１のフレームが基準フレームに相当する。
次に、第１のフレーム期間後の第２のフレーム期間において撮像が行われ、画素２１で第１のフレームと第２のフレーム間の差分データが取得される（ステップＳ２）。そして、画素２１から電流加減算回路６１に差分データが入力され、電流加減算回路６１には当該差分データに対応する第２の電流が流れる。そして、アナログ処理回路６０において第１の電流（基準電流）と第２の電流が比較され、第１のフレームと第２のフレーム間における画像変化の有無が判別される（ステップＳ３）。
第１のフレーム（基準フレーム）と第２のフレーム間で画像変化がある場合（ステップＳ４でＹＥＳ）、電流補正回路６２から信号ＡＯＵＴとして所定の信号（例えば、ハイレベルの信号）が出力され、Ａ／Ｄ変換回路４０や駆動回路５０に電力が供給される（ステップＳ５）。そして、画素２１において取得した差分データの読み出しが行われ、当該差分データが信号ＤＯＵＴとして駆動回路５０から外部へ出力される。
ここで、第２のフレーム期間において取得された差分データは、第１のフレームと第２のフレーム間における画像変化の情報を含むデータである。よって、当該差分データは、撮像データにフレーム間圧縮を施した圧縮データに相当する。従って、ステップＳ６において、信号ＤＯＵＴとして圧縮データが出力される。
一方、第１のフレーム（基準フレーム）と第２のフレーム間で画像変化がない場合は（ステップＳ４でＮＯ）、電流補正回路６２から信号ＡＯＵＴとして所定の信号（例えば、ローレベルの信号）が出力され、Ａ／Ｄ変換回路４０や駆動回路５０への電力の供給が停止される（ステップＳ７）。これにより、動画の撮影時や連写時において、画像変化がない期間中は、Ａ／Ｄ変換回路４０や駆動回路５０における消費電力を低減することができる。このとき、外部に出力される信号ＤＯＵＴは、画像変化がない状態に対応する信号（例えば、ローレベルの信号）とすればよい。
その後、第２のフレーム期間が終了するか否かを判別する。第２のフレーム期間が終了しない場合（ステップＳ８でＮＯ）は、次の行の画素２１においてステップＳ２以降の動作を同様に行う。一方、第２のフレーム期間が終了する場合（ステップＳ８でＹＥＳ）は、撮影を終了するか否かが判別され、撮影を終了する場合（ステップＳ９でＹＥＳ）は半導体装置１０の動作を終了し、撮影を継続する場合（ステップＳ９でＮＯ）は、第２のフレーム期間後の第３のフレーム期間において、同様に差分データの取得を行う。
なお、第３のフレーム期間以降、適宜ステップＳ１の動作を挿入し、所定のフレーム数毎に、改めて基準データの取得と基準電流の設定を行ってもよい。この動作は、撮像データの変化が大きいフレームなどにおいて行うことが好ましい。
以上のように、本発明の一態様においては、画素部２０の内部において撮像データの圧縮を行うことができる。また、画像に変化がない期間においては、Ａ／Ｄ変換回路４０や駆動回路５０への電力の供給を停止することができる。
次に、上記の動作時における、半導体装置１０に含まれる各回路の具体的な動作例を、図３に示すタイミングチャートを用いて説明する。
アナログ処理回路６０は、駆動回路３０によって選択された画素２１の行毎に差分データを取得し、画像変化の有無を判別する。そして、任意の行で画像変化が検出されると、信号ＡＯＵＴとして、画像の変化がある状態に対応する所定の信号（例えば、ハイレベルの信号）が出力される。これにより、Ａ／Ｄ変換回路４０や駆動回路５０に電力が供給され、差分データが信号ＤＯＵＴとして出力される。この時の動作について、以下に説明する。なお、図３において、３０は駆動回路３０の動作を表し、ＡＲＥＳはアナログ処理回路６０から出力される信号ＡＯＵＴをリセットするための信号を表し、５０は駆動回路５０の動作を表す。
まず、期間Ｔ１において、駆動回路３０によってｋ−１行目（ｋは２以上Ｎ−１以下の整数）の画素２１が選択され、ｋ−１行目の画素２１において差分データの取得が行われる。ここでは、基準フレームと現フレーム間で撮像データに差分がない場合を示す。この場合、信号ＡＯＵＴはローレベルを維持し、高電源電位ＶＤＤ１、ＶＤＤ２の供給は停止される。そして、駆動回路５０の動作は停止され、信号ＤＯＵＴはローレベルとなる。
次に、期間Ｔ２において、駆動回路３０によってｋ行目の画素２１が選択され、ｋ行目の画素２１において差分データの取得が行われる。ここでは、基準フレームと現フレーム間で撮像データに差分がある場合を示す。撮像データの差分が検出されると、信号ＡＯＵＴはハイレベルとなる。これにより、高電源電位ＶＤＤ１がＡ／Ｄ変換回路４０に供給され、高電源電位ＶＤＤ２が駆動回路５０に供給される。そして、Ａ／Ｄ変換回路４０および駆動回路５０が作動し、画素２１から差分データが読み出され、当該差分データが信号ＤＯＵＴとして出力される。この差分データは、画素２１の内部において撮像データにフレーム間圧縮を施したデータに対応する。その後、信号ＡＲＥＳがハイレベルとなり、信号ＡＯＵＴがローレベルにリセットされる。
次に、期間Ｔ３において、駆動回路３０によってｋ＋１行目の画素２１が選択され、ｋ＋１行目の画素２１において差分データの取得が行われる。ここでは、基準フレームと現フレーム間で撮像データに差分がない場合を示す。この場合、信号ＡＯＵＴはローレベルを維持し、高電源電位ＶＤＤ１、ＶＤＤ２の供給は停止される。そして、駆動回路５０の動作は停止され、信号ＤＯＵＴはローレベルとなる。
上記のような動作により、画像に変化がある期間において圧縮データを出力し、画像に変化がない期間においてＡ／Ｄ変換回路４０や駆動回路５０への電力の供給を停止することができる。
以上のように、本発明の一態様においては、画素２１において差分データの取得を行うことにより、動画の撮影や連写によって取得した撮像データの圧縮を画素部２０の内部で行うことができる。そのため、データの圧縮を行うための回路を別途設ける必要がなく、半導体装置１０の面積の縮小、消費電力の低減を図ることができる。また、本発明の一態様においては、撮像データに差分がない期間において、Ａ／Ｄ変換回路４０や駆動回路５０への電力の供給を停止することができる。そのため、半導体装置１０における消費電力を低減することができる。
なお、本実施の形態においては、画素部２０の内部における撮像データの圧縮と、Ａ／Ｄ変換回路４０や駆動回路５０への電力の供給の停止とを、共に行う形態を示したが、必ずしもこれらを共に行う必要はない。例えば、半導体装置１０は、画素部２０の内部における差分データの取得（データの圧縮）が行われている期間において、Ａ／Ｄ変換回路４０や駆動回路５０には常に電力が供給されている構成とすることもできる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置が有する各回路の具体的な構成例について説明する。
＜アナログ処理回路の構成例＞
図４に、アナログ処理回路６０、アナログ処理回路６０と接続された画素部２０、アナログ処理回路６０と接続された制御回路７０の構成例を示す。画素部２０は、アナログ処理回路６０と接続されたＭ列の画素２１を有する。
電流加減算回路６１は、複数の定電流回路１００を有する。ここでは、電流加減算回路６１がＭ個の定電流回路１００［０］乃至［Ｍ−１］を有し、画素２１の列毎に定電流回路１００［０］乃至［Ｍ−１］が接続されている構成を示す。
定電流回路１００［０］乃至［Ｍ−１］はそれぞれ、端子ＰＩＸ、端子ＯＵＴＭ、端子ＯＵＴＰと接続されている。定電流回路１００［０］乃至［Ｍ−１］は、同列の端子ＰＩＸを介して同列の画素２１と接続されている。定電流回路１００［０］乃至［Ｍ−１］には、画素２１から入力された基準データまたは差分データに応じた電流が流れる。また、端子ＯＵＴＭには、定電流回路１００［０］乃至［Ｍ−１］に流れる電流が各列で設定された基準電流よりも小さい場合に、定電流回路１００［０］乃至［Ｍ−１］に流れる電流を基準電流に補正するための電流Ｉ１が流れる。また、端子ＯＵＴＰには、定電流回路１００［０］乃至［Ｍ−１］に流れる電流が各列で設定した基準電流よりも大きい場合に、定電流回路１００［０］乃至［Ｍ−１］に流れる電流を基準電流に補正するための電流Ｉ２が流れる。
定電流回路１００［０］乃至［Ｍ−１］にはそれぞれ、信号ＡＳＥＴ、信号ＡＳＷ、信号ＡＩＮＩ、信号ＶＰＯが供給される。信号ＡＳＥＴは、基準データや差分データの定電流回路１００［０］乃至［Ｍ−１］への入力を制御するための信号であり、制御回路７０から入力される。信号ＡＳＷは、差分電流の補正を制御するための信号である。信号ＡＩＮＩは、基準電流の設定を制御するための信号である。信号ＶＰＯは、定電流回路１００［０］乃至［Ｍ−１］に供給される電源電位である。
電流補正回路６２は、定電流回路１００［０］乃至［Ｍ−１］に流れる電流と基準電流が異なる場合に、定電流回路１００［０］乃至［Ｍ−１］に流れる電流を各列で設定した基準電流に補正するための電流Ｉ１、Ｉ２を、それぞれ端子ＯＵＴＭ、端子ＯＵＴＰに流す機能を有する。また、電流補正回路６２は、定電流回路１００［０］乃至［Ｍ−１］に流れる電流が各列で設定した基準電流から変動した場合に、所定の信号を信号ＡＯＵＴとして出力する機能を有する。
電流補正回路６２には、信号ＶＢＩＡＳ、信号ＡＥＮ、信号ＡＲＥＳ、信号ＶＲＥＦＭ、ＶＲＥＦＰ、信号ＶＤＤＡ、ＶＳＳＡが供給される。信号ＶＢＩＡＳは、電流補正回路６２の動作を制御するための信号であり、制御回路７０から入力される。信号ＡＥＮ、ＡＲＥＳは、信号ＡＯＵＴの出力を制御するための信号である。信号ＶＲＥＦＭ、ＶＲＥＦＰは、差分電流の補正に用いる参照電位である。信号ＶＤＤＡは、電流補正回路６２の駆動に用いる高電源電位である。信号ＶＳＳＡは、電流補正回路６２の駆動に用いる低電源電位である。
以下、電流加減算回路６１、電流補正回路６２のより具体的な構成例を説明する。
＜電流加減算回路の構成例＞
図５に、電流加減算回路６１の構成例を示す。前述の通り、電流加減算回路６１はＭ個の定電流回路１００［０］乃至［Ｍ−１］を有する。
定電流回路１００は、トランジスタ１０１乃至１０６、容量素子１０７を有する。ここでは、トランジスタ１０１乃至１０６がｎチャネル型である例について説明するが、トランジスタ１０１乃至１０６はそれぞれｎチャネル型であってもｐチャネル型であってもよい。なお、図５においては特に定電流回路１００［０］におけるトランジスタおよび容量素子の接続関係を図示しているが、定電流回路１００［１］乃至［Ｍ−１］も定電流回路１００［０］と同様の構成とすることができる。
トランジスタ１０１のゲートは信号ＡＳＥＴが供給される端子と接続され、ソースまたはドレインの一方は端子ＰＩＸと接続され、ソースまたはドレインの他方はトランジスタ１０２のソースまたはドレインの一方、トランジスタ１０３のソースまたはドレインの一方、およびトランジスタ１０４のソースまたはドレインの一方と接続されている。トランジスタ１０２のゲートはトランジスタ１０３のソースまたはドレインの他方、および容量素子１０７の一方の電極と接続され、ソースまたはドレインの他方は信号ＶＰＯが供給される端子と接続されている。トランジスタ１０３のゲートは信号ＡＩＮＩが供給される端子と接続されている。トランジスタ１０４のゲートは信号ＡＳＷが供給される端子と接続され、ソースまたはドレインの他方はトランジスタ１０５のソースまたはドレインの一方、トランジスタ１０６のゲート、およびトランジスタ１０６のソースまたはドレインの一方と接続されている。トランジスタ１０５のソースまたはドレインの他方はトランジスタ１０５のゲート、および端子ＯＵＴＭと接続されている。トランジスタ１０６のソースまたはドレインの他方は端子ＯＵＴＰと接続されている。容量素子１０７の他方の電極は、信号ＶＰＯが供給される端子と接続されている。
なお、本明細書等において、トランジスタのソースとは、活性層として機能する半導体層の一部であるソース領域や、当該半導体層と接続されたソース電極などを意味する。同様に、トランジスタのドレインとは、当該半導体層の一部であるドレイン領域や、当該半導体層と接続されたドレイン電極などを意味する。また、ゲートとは、ゲート電極などを意味する。
また、トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
次に、定電流回路１００の動作の一例を説明する。なお、以下では説明をわかりやすくするため、１列目の画素の差分を検出する定電流回路１００［０］の動作について説明する。定電流回路１００［１］乃至［Ｍ−１］も定電流回路１００［０］と同様の動作によって撮像データの差分の有無を検出することができるが、ここでは一例として、１列目以外の画素においては、撮像データの差分がない場合について説明する。
まず、定電流回路１００［０］において基準電流を設定する。基準フレーム期間において、画素２１で基準データの取得を行った後、信号ＡＳＥＴをハイレベル、信号ＡＳＷをローレベル、信号ＡＩＮＩをハイレベルとする。これにより、定電流回路１００［０］には、１列目の画素２１から入力された基準データに応じた電流が流れる。この電流が基準電流Ｉ０となる。なお、定電流回路１００［１］乃至［Ｍ−１］においても、同様に基準電流が流れる。
また、トランジスタ１０２のゲートおよび容量素子１０７の一方の電極には、トランジスタ１０３を介して、トランジスタ１０２のソースまたはドレインの一方の電位が供給される。この電位は、トランジスタ１０２に基準電流Ｉ０を流すための電位となる。このような動作により、定電流回路１００［０］において基準電流Ｉ０が設定される。なお、トランジスタ１０２のゲートおよび容量素子１０７の一方の電極の電位は、トランジスタ１０３をオフ状態とすることにより保持される。
次に、基準フレームと現フレーム間で撮像データに差分がない場合の動作について説明する。基準電流を設定した後のフレーム期間において、各列の画素２１で差分データの取得を行った後、信号ＡＳＥＴ、信号ＡＳＷをハイレベル、信号ＡＩＮＩをローレベルとする。この時、定電流回路１００［０］乃至［Ｍ−１］には各列の画素２１から入力された差分データに相当する電流がトランジスタ１０１を介して流れる。ここで、１列目の画素２１において、基準フレームと現フレーム間で撮像データに差分がない場合、現フレーム期間に定電流回路１００［０］に入力された差分データは基準フレーム期間に入力された基準データから変化せず、トランジスタ１０２に流れる電流も基準電流Ｉ０から変化しない。定電流回路１００［１］乃至［Ｍ−１］に流れる電流も同様に、基準電流から変化しない。そのため、端子ＯＵＴＭからトランジスタ１０５を介してトランジスタ１０４に流れる電流、およびトランジスタ１０４からトランジスタ１０６を介して端子ＯＵＴＰに流れる電流は発生しない。
次に、基準フレームと現フレーム間で撮像データに差分がある場合の動作について説明する。基準電流を設定した後のフレーム期間において、各列の画素２１で差分データの取得を行った後、信号ＡＳＥＴ、信号ＡＳＷをハイレベル、信号ＡＩＮＩをローレベルとする。この時、定電流回路１００［０］乃至［Ｍ−１］には各列の画素２１から入力された差分データに相当する電流がトランジスタ１０１を介して流れる。ここで、１列目の画素２１において、基準フレームと現フレーム間で撮像データに差分がある場合、現フレーム期間に定電流回路１００［０］に入力された差分データは基準フレーム期間に入力された基準データから変化し、トランジスタ１０１に流れる電流も基準電流Ｉ０から変化する。また、ここでは、定電流回路１００［１］乃至［Ｍ−１］においては、基準フレームと現フレーム間で撮像データに差分がなく、トランジスタ１０１を流れる電流は基準電流から変化しないものとする。これにより、端子ＯＵＴＭからトランジスタ１０５を介してトランジスタ１０４に流れる電流、またはトランジスタ１０４からトランジスタ１０６を介して端子ＯＵＴＰに流れる電流が発生し、差分電流の補正が行われる。その結果、定電流回路１００［０］のトランジスタ１０２を流れる電流は、基準電流Ｉ０に補正される。
具体的には、１列目の画素２１から差分データが入力され、トランジスタ１０２に流れる電流がＩ０−Ｉ１に減少すると、端子ＯＵＴＭからトランジスタ１０５を介してトランジスタ１０４に電流Ｉ１が流れ、トランジスタ１０２に流れる電流が基準電流Ｉ０に補正される。一方、１列目の画素２１から差分データが入力され、トランジスタ１０２に流れる電流がＩ０＋Ｉ２に増加すると、トランジスタ１０４からトランジスタ１０６を介して端子ＯＵＴＰに電流Ｉ２が流れ、トランジスタ１０２を流れる電流が基準電流Ｉ０に補正される。
定電流回路１００［０］乃至［Ｍ−１］の動作の停止する際は、信号ＡＳＥＴをローレベル、信号ＡＳＷをローレベル、信号ＡＩＮＩをローレベルとする。これにより、トランジスタ１０２に流れる電流を止め、定電流回路１００［０］乃至［Ｍ−１］の機能を停止させることができる。
定電流回路１００［０］乃至［Ｍ−１］の動作を再開する場合は、再度基準電流を設定する動作を行ってもよい。または、基準電流を流すために必要な電位が容量素子１０７に保持されている場合は、信号ＡＳＥＴをハイレベル、信号ＡＳＷをハイレベル、信号ＡＩＮＩローレベルとして、基準データからの変化の検出を再開してもよい。
以上の動作により、定電流回路１００を流れる電流の補正を行うことができる。
＜電流補正回路の構成例＞
図６に、電流補正回路６２の構成例を示す。電流補正回路６２は、コンパレータ２０１、２０２、トランジスタ２０３乃至２０９、ラッチ回路２１０を有する。ここでは、トランジスタ２０３乃至２０９がｎチャネル型である例について説明するが、トランジスタ２０３乃至２０９はそれぞれｎチャネル型であってもｐチャネル型であってもよい。
コンパレータ２０１の非反転入力端子は端子ＯＵＴＭと接続され、反転入力端子は信号ＶＲＥＦＭが入力される端子と接続され、出力端子はトランジスタ２０３のゲート、およびトランジスタ２０５のゲートと接続されている。コンパレータ２０２の非反転入力端子は端子ＯＵＴＰと接続され、反転入力端子は信号ＶＲＥＦＰが入力される端子と接続され、出力端子はトランジスタ２０４のゲート、およびトランジスタ２０６のゲートと接続されている。トランジスタ２０３のソースまたはドレインの一方は端子ＯＵＴＭと接続され、ソースまたはドレインの他方は信号ＶＤＤＡが入力される端子と接続されている。トランジスタ２０４のソースまたはドレインの一方は端子ＯＵＴＰと接続され、ソースまたはドレインの他方は信号ＶＳＳＡが入力される端子と接続されている。トランジスタ２０５のソースまたはドレインの一方はラッチ回路２１０の第１の端子（セット端子）と接続され、ソースまたはドレインの他方は信号ＶＤＤＡが入力される端子と接続されている。トランジスタ２０６のソースまたはドレインの一方はトランジスタ２０７のゲート、トランジスタ２０８のゲート、およびトランジスタ２０７のソースまたはドレインの一方と接続され、ソースまたはドレインの他方は信号ＶＳＳＡが入力される端子と接続されている。トランジスタ２０７のソースまたはドレインの他方は信号ＶＤＤＡが入力される端子と接続されている。トランジスタ２０８のソースまたはドレインの一方はラッチ回路２１０の第１の端子と接続され、ソースまたはドレインの他方は信号ＶＤＤＡが入力される端子と接続されている。トランジスタ２０９のゲートは信号ＡＥＮが入力される端子と接続され、ソースまたはドレインの一方は信号ＶＳＳＡが入力される端子と接続され、ソースまたはドレインの他方はラッチ回路２１０の第１の端子と接続されている。ラッチ回路２１０の第２の端子（リセット端子）は信号ＡＲＥＳが入力される端子と接続され、出力端子には信号ＡＯＵＴが出力される。また、コンパレータ２０１、２０２には、バイアス電圧として信号ＶＢＩＡＳが入力される。
トランジスタ２０７とトランジスタ２０８は、カレントミラー回路を形成している。トランジスタ２０７及びトランジスタ２０８に電流が流れることにより、ラッチ回路２１０に信号ＶＤＤＡが供給され、信号ＡＯＵＴがハイレベルとなる。また、ラッチ回路２１０は、信号ＡＲＥＳとしてハイレベルの信号が供給されることによりリセットされる。
次に、電流補正回路６２の動作の一例について説明する。
基準フレームと現フレーム間で撮像データに差分がある場合、端子ＯＵＴＭまたは端子ＯＵＴＰには、定電流回路１００［０］乃至［Ｍ−１］を流れる電流を補正するために所定の電流が流れる。なお、電流補正回路６２が動作する期間においては、信号ＶＢＩＡＳが供給され、コンパレータ２０１、２０２が動作する。
まず、撮像データの差分が負であり、端子ＯＵＴＭに差分電流が流れる場合について説明する。
基準フレームの撮像データに対する、現フレームの撮像データの差分が負であり、トランジスタ１０２に流れる電流がＩ０からＩ０−Ｉ１に減少すると、コンパレータ２０１とトランジスタ２０３はこの減少分の電流Ｉ１を補うように動作し、端子ＯＵＴＭには電流Ｉ１が流れる。端子ＯＵＴＭに流れる電流がＩ１より少ない場合は、コンパレータ２０１の非反転入力端子の電位が低下し、コンパレータ２０１の出力も低下する。これにより、トランジスタ２０３のゲートの電位が低下し、端子ＯＵＴＭに流れる電流が増加するため、端子ＯＵＴＭに電流Ｉ１を流すことができる。一方、端子ＯＵＴＭに流れる電流がＩ１より多い場合は、コンパレータ２０１の非反転入力端子の電位が上昇し、コンパレータ２０１の出力も上昇する。これにより、トランジスタ２０３のゲートの電位が上昇し、端子ＯＵＴＭに流れる電流が減少するため、端子ＯＵＴＭに電流Ｉ１を流すことができる。
また、コンパレータ２０１の出力は、トランジスタ２０５のゲートにも供給される。端子ＯＵＴＭに電流Ｉ１が流れる際、トランジスタ２０５のゲートの電位が低下し、信号ＶＤＤＡがトランジスタ２０５を介してラッチ回路２１０の第１の端子に供給される。これにより、ラッチ回路２１０の出力信号はハイレベルとなり、信号ＡＯＵＴとして外部に出力される。
次に、撮像データの差分が正であり、端子ＯＵＴＰに差分電流が流れる場合について説明する。
基準フレームの撮像データに対する、現フレームの撮像データの差分が正であり、トランジスタ１０２に流れる電流がＩ０からＩ０＋Ｉ２に増加すると、コンパレータ２０２とトランジスタ２０４はこの増加分の電流Ｉ２を減らすように動作し、端子ＯＵＴＰには電流Ｉ２が流れる。端子ＯＵＴＰに流れる電流がＩ２より少ない場合は、コンパレータ２０２の非反転入力端子の電位が上昇し、コンパレータ２０２の出力も上昇する。これにより、トランジスタ２０４のゲートの電位が上昇し、端子ＯＵＴＰに流れる電流が増加するため、端子ＯＵＴＰに電流Ｉ２を流すことができる。一方、端子ＯＵＴＰに流れる電流がＩ２より多い場合は、コンパレータ２０２の非反転入力端子の電位が低下し、コンパレータ２０２の出力も低下する。これにより、トランジスタ２０４のゲートの電位が低下し、端子ＯＵＴＰに流れる電流が減少するため、端子ＯＵＴＰに電流Ｉ２を流すことができる。
また、コンパレータ２０２の出力は、トランジスタ２０６のゲートにも供給される。端子ＯＵＴＰに電流Ｉ２が流れる際、トランジスタ２０６のゲートの電位が上昇し、トランジスタ２０６はオン状態となる。そして、トランジスタ２０８がオン状態となり、信号ＶＤＤＡがトランジスタ２０８を介してラッチ回路２１０の第１の端子に供給される。これにより、ラッチ回路２１０の出力信号はハイレベルとなり、信号ＡＯＵＴとして外部に出力される。
上記の動作により、画素２１の行毎に差分データの比較を行うことができる。
電流補正回路６２の動作を停止させる場合は、信号ＶＢＩＡＳの供給を停止することにより、コンパレータ２０１、２０２の動作を停止させればよい。
コンパレータ２０１、２０２は、例えば図７（Ａ）に示すような回路によって構成することができる。図７（Ａ）に示すコンパレータは、トランジスタ２２１乃至２２７を有する。なお、端子ＩＮＰはコンパレータの非反転入力端子に対応し、端子ＩＮＭはコンパレータの反転入力端子に対応する。
ラッチ回路２１０は、例えば図７（Ｂ）に示すような回路によって構成することができる。図７（Ｂ）に示すラッチ回路は、インバータ２３１、ＮＡＮＤ２３２乃至２３４を有する。
＜アナログ処理回路の動作例＞
次に、アナログ処理回路６０の具体的な動作例を、図８に示すタイミングチャートを用いて説明する。図８における期間Ｔ１１は基準電流の取得を行う基準フレームに対応し、期間Ｔ１２は撮像データに変化がないフレームに対応し、期間Ｔ１３は撮像データに変化があるフレームに対応する。信号ＳＥは、特定の行の画素２１を選択する選択信号であり、信号ＳＥ［０］乃至［Ｎ−１］はそれぞれ１行目乃至Ｎ行目の画素２１に供給される選択信号に相当する。なお、図８においては信号ＳＥ［１］乃至［Ｎ−２］の表示を省略している。
まず、期間Ｔ１１において、画素２１で撮像データおよび基準データを取得する。また、信号ＡＲＥＳをハイレベルとしてラッチ回路２１０のリセットを行い、信号ＡＥＮをハイレベルとしてラッチ回路２１０にローレベルの信号を入力する。この時、信号ＡＯＵＴはローレベルとなる。そして、信号ＡＳＥＴ、信号ＡＩＮＩをハイレベルとし、信号ＳＥ［０］乃至［Ｎ−１］を順次ハイレベルとすることにより、画素２１から定電流回路１００［０］乃至［Ｍ−１］に基準データが入力され、定電流回路１００［０］乃至［Ｍ−１］において基準電流の取得が行われる。その後、信号ＡＲＥＳ、信号ＡＳＥＴ、信号ＡＩＮＩをローレベルとし、基準フレーム期間が終了する。
次に、期間Ｔ１２において撮像データの比較を行う。まず、信号ＳＥ［０］をハイレベル、信号ＡＳＥＴをハイレベルとして、１行目の画素２１の差分データを定電流回路１００［０］乃至［Ｍ−１］に入力する。その後、信号ＡＳＷをハイレベルとし、定電流回路１００［０］乃至［Ｍ−１］に流れる電流を補正するための動作を行う。そして、信号ＡＥＮをローレベルとして、電流の補正の有無を信号ＡＯＵＴとして出力する。ここで、１行目の画素２１には撮像データが変化する画素２１が含まれないため、画素２１から定電流回路１００［０］乃至［Ｍ−１］に差分データが入力されても差分電流は発生せず、信号ＡＯＵＴはローレベルに維持される。その後、信号ＡＲＥＳをハイレベルとし、ラッチ回路２１０をリセットする。
上記と同様の動作を、２行目乃至Ｎ行目の画素２１においても行い、全ての行の画素２１において撮像データの比較を行う。なお、期間Ｔ１２は撮像データの変化がないフレームであるため、２行目乃至Ｎ行目の画素２１から定電流回路１００［０］乃至［Ｍ−１］に差分データが入力されても差分電流は発生せず、信号ＡＯＵＴはローレベルに維持される。
次に、期間Ｔ１３において、期間Ｔ１２と同様に撮像データの比較を行う。ここで、ある行において撮像データの変化が検出されると（図中、「ｓｅｎｓｉｎｇ」と記載）、定電流回路１００に入力される差分データが変化し、定電流回路１００に流れる電流が基準電流から変動する。ここでは一例として、定電流回路１００［０］に差分データが入力され、定電流回路１００［０］に流れる電流が基準電流Ｉ０からＩ０−Ｉ１に減少した場合について説明する。
基準フレーム期間の撮像データに対する、現フレーム期間の撮像データの差分が負であり、定電流回路１００［０］に流れる電流がＩ０−Ｉ１となると、端子ＯＵＴＭの電位は低下し、トランジスタ２０３のゲートの電位が低下する。これにより、端子ＯＵＴＭに差分電流に相当するＩ１が供給され、定電流回路１００［０］に流れる電流がＩ０−Ｉ１から基準電流Ｉ０に補正される。また、この差分電流の補正が行われると、信号ＶＤＤＡがトランジスタ２０５を介してラッチ回路２１０の第１の端子に供給され、ラッチ回路２１０の出力信号がハイレベルとなる。この出力信号が信号ＡＯＵＴに対応する。そして、ハイレベルの信号ＡＯＵＴが出力されると、駆動回路３０やＡ／Ｄ変換回路４０に電力が供給され、画素２１から差分データが読み出される。当該差分データは圧縮データに相当し、信号ＤＯＵＴとして外部に出力される。
以上のような動作により、基準データからの変化の検出を行うことができる。
本発明の一態様においては、上記のようなアナログ処理回路を用いることにより、差分電流の検出や補正を行うことができる。これにより、撮像データの変動の有無に基づいてＡ／Ｄ変換回路４０や駆動回路５０への電力の供給を制御することができ、半導体装置１０における消費電力の低減を図ることができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、アナログ処理回路６０の他の構成例について説明する。
図９に、アナログ処理回路６０、アナログ処理回路６０と接続された画素部２０、アナログ処理回路６０と接続された制御回路７０の構成例を示す。なお、以下に説明する以外の構成については図４と同様であるため、詳細な説明は省略する。
図９に示すアナログ処理回路６０は、電流加減算回路６１に信号ＡＶＲＥＦが供給されている点、回路構成が図４に示す定電流回路１００とは異なる、定電流回路３００を有する点において、図４と異なる。なお、信号ＡＶＲＥＦは、電流加減算回路６１に供給される参照電位である。
図１０に、定電流回路３００の構成例を示す。定電流回路３００には、図５におけるトランジスタ１０２、１０３、容量素子１０７の代わりに、トランジスタ３０１が設けられている。また、トランジスタ３０１のゲートは信号ＡＶＲＥＦが供給される端子と接続され、ソースまたはドレインの一方はトランジスタ１０１のソースまたはドレインの一方と接続され、ソースまたはドレインの他方は信号ＶＰＯが供給される端子と接続されている。このような構成とすることにより、トランジスタおよび容量素子の数を削減することができる。なお、定電流回路３００のその他の構成については、図５およびその説明を参照すればよい。
次に、定電流回路３００において基準電流を設定する場合の動作を説明する。信号ＡＳＥＴをハイレベル、信号ＡＳＷをローレベル、信号ＡＶＲＥＦを所定の電位とする。この時、定電流回路３００に流れる電流は、信号ＡＶＲＥＦに応じた値となる。
トランジスタ３０１を流れる電流は、トランジスタ１０１を流れる電流に等しい。ここで、トランジスタ３０１に供給される信号ＡＶＲＥＦは、基準電流を流すために必要なトランジスタ３０１のゲートの電位に相当する電位に設定される。信号ＡＶＲＥＦは、電流加減算回路６１と電流補正回路６２の間で電流が流れないような電位に設定されることが好ましい。その他の動作については、図５における定電流回路１００と同様のため、詳細な説明は省略する。
以上のように、定電流回路３００は、基準電流を流すための電位を内部で保持する代わりに、外部から供給される構成を有する。これにより、定電流回路３００の回路構成を簡略化することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、Ａ／Ｄ変換回路４０や駆動回路５０などの回路への電力の供給を制御するための構成について説明する。
＜パワースイッチの構成例＞
図１１、１２に、電力の供給を制御するためのスイッチ（パワースイッチ）が設けられた回路の構成例を示す。
図１１（Ａ）において、回路４００は、電力の供給を制御するパワースイッチと接続されている。ここでは、パワースイッチとしてトランジスタ４０１を用いている。
回路４００は、高電源電位ＶＤＤおよび低電源電位ＶＳＳを利用して駆動する回路であり、構成や機能は特に限定されない。例えば、回路４００は、演算回路や記憶回路であってもよい。回路４００を演算回路として用いる場合、例えば、インバータ、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲなどの組み合わせ回路によって構成された回路を用いることができる。また、回路４００は、フリップフロップ、ラッチなどの順序回路によって構成された回路であってもよい。
回路４００は、低電源電位ＶＳＳが供給される配線、およびトランジスタ４０１のソースまたはドレインの一方と接続されている。トランジスタ４０１のソースまたはドレインの他方は、高電源電位ＶＤＤが供給される配線と接続されている。トランジスタ４０１のゲートは、信号ＥＮが供給される配線と接続されている。なお、信号ＥＮは、回路４００への電力の供給を制御するための信号である。
信号ＥＮとしてローレベルの信号が入力されると、トランジスタ４０１がオン状態となり、回路４００に高電源電位ＶＤＤが供給され、回路４００が動作する。一方、信号ＥＮとしてハイレベルの信号が入力されると、トランジスタ４０１がオフ状態となり、回路４００への高電源電位ＶＤＤの供給が停止される。
回路４００として、図１に示すＡ／Ｄ変換回路４０や駆動回路５０を用いることができる。これにより、Ａ／Ｄ変換回路４０や駆動回路５０への電力の供給を制御することができる。この場合、図１１における高電源電位ＶＤＤは、図１における高電源電位ＶＤＤ１、ＶＤＤ２などに対応する。また、回路４００としてＡ／Ｄ変換回路４０を用いる場合、入力端子ｉｎは画素２１と接続された端子などに対応し、出力端子ｏｕｔは、駆動回路５０と接続された端子などに対応する。また、回路４００として駆動回路５０を用いる場合、入力端子ｉｎはＡ／Ｄ変換回路４０と接続された端子などに対応し、出力端子ｏｕｔは、信号ＤＯＵＴが出力される端子などに対応する。
また、信号ＥＮは、図１等に示す信号ＡＯＵＴに基づいて制御することができる。そのため、画素２１で取得した撮像データに差分があり、信号ＡＯＵＴが出力された際に、信号ＥＮとしてハイレベルまたはローレベルを出力し、Ａ／Ｄ変換回路４０や駆動回路５０に電力を供給することができる。
また、図１１（Ｂ）に示すように、回路４００と低電源電位ＶＳＳが供給される配線との間にスイッチを設けてもよい。ここでは、スイッチとしてトランジスタ４０２を用いている。信号ＥＮとしてハイレベルの信号が入力されると、トランジスタ４０２がオン状態となり、回路４００に低電源電位ＶＳＳが供給され、回路４００が動作する。一方、信号ＥＮとしてローレベルの信号が入力されると、トランジスタ４０２がオフ状態となり、回路４００への低電源電位ＶＳＳの供給が停止される。
また、図１１（Ｃ）に示すように、回路４００と高電源電位ＶＤＤが供給される配線の間、および回路４００と低電源電位ＶＳＳが供給される配線の間にスイッチを設けてもよい。ここで、信号ＥＮＢは、信号ＥＮの反転信号である。信号ＥＮとしてハイレベルの信号が入力されると、回路４００に高電源電位ＶＤＤおよび低電源電位ＶＳＳが供給される。
また、図１２（Ａ）に示すように、図１１（Ａ）においてさらにトランジスタ４０３を設けた構成とすることもできる。トランジスタ４０３のゲートは信号ＥＮが供給される配線と接続され、ソースまたはドレインの一方は出力端子ｏｕｔと接続され、ソースまたはドレインの他方は低電源電位ＶＳＳが供給される配線と接続されている。
トランジスタ４０３は、信号ＥＮとしてハイレベルの信号が入力されている期間においてオン状態となる。これにより、回路４００への電力の供給が停止された期間において、出力端子ｏｕｔの電位をローレベルに維持することができる。よって、回路４００の出力が不定値になることを防止することができる。
また、図１２（Ｂ）に示すように、図１１（Ｂ）にトランジスタ４０４を設けた構成とすることもできる。トランジスタ４０４のゲートは信号ＥＮが供給される配線と接続され、ソースまたはドレインの一方は出力端子ｏｕｔと接続され、ソースまたはドレインの他方は高電源電位ＶＤＤが供給される配線と接続されている。
トランジスタ４０４は、信号ＥＮとしてローレベルの信号が入力されている期間においてオン状態となる。これにより、回路４００への電力の供給が停止された期間において、出力端子ｏｕｔの電位をハイレベルに維持することができる。よって、回路４００の出力が不定値になることを防止することができる。
なお、図１２（Ａ）におけるトランジスタ４０３の代わりに、論理回路を設けてもよい。図１２（Ｃ）に、トランジスタ４０３の代わりにインバータ４０５、ＡＮＤ４０６を設けた構成を示す。また、図１２（Ｄ）に、トランジスタ４０３の代わりにインバータ４０５、ＮＡＮＤ４０７およびインバータ４０８を設けた構成を示す。
また、図１２（Ｂ）におけるトランジスタ４０４の代わりに、論理回路を設けてもよい。図１２（Ｅ）に、トランジスタ４０４の代わりにＡＮＤ４０９を設けた構成を示す。また、図１２（Ｆ）に、トランジスタ４０４の代わりにＮＡＮＤ４１０およびインバータ４１１を設けた構成を示す。
図１２（Ｃ）乃至（Ｆ）においては、回路４００への電力の供給が停止された期間に、出力端子ｏｕｔの電位をローレベルに維持することができる。よって、回路４００の出力が不定値になることを防止することができる。
また、図１１、１２において、高電源電位ＶＤＤを低電源電位ＶＳＳに切り替えることにより、電力の供給を停止してもよい。このとき、低電源電位ＶＳＳが供給される２本の配線の間に回路４００が接続され、回路４００に電流が流れない状態となる。同様に、図１１、１２において、低電源電位ＶＳＳを高電源電位ＶＤＤに切り替えることにより、電力の供給を停止してもよい。
図１１、１２におけるトランジスタ（トランジスタ４０１乃至４０４や、インバータ、ＡＮＤ、ＮＡＮＤを構成するトランジスタなど）の材料は特に限定されず、例えばＯＳトランジスタを用いることができる。特に、トランジスタ４０１、４０２としてＯＳトランジスタを用いると、トランジスタ４０１、４０２がオフとなり電力の供給が停止された期間において、消費電力を極めて小さく抑えることができる。
また、ＯＳトランジスタは、他のトランジスタ上に積層することができる。そのため、図１１、１２におけるトランジスタを、回路４００に含まれるトランジスタ上に積層することができ、パワースイッチを設けることによる面積の増加を抑えることができる。
なお、図１１、１２におけるトランジスタは、ＯＳトランジスタに限定されず、単結晶トランジスタや、酸化物半導体以外の半導体を含む膜にチャネル形成領域が形成されるトランジスタなど（実施の形態１を参照）を用いることもできる。
＜回路４００の構成例＞
図１３、１４に、回路４００の具体的な構成例を示す。
図１３（Ａ）に、図１１（Ａ）における回路４００がインバータである場合の構成を示す。回路４００は、トランジスタ４２１、４２２を有する。
トランジスタ４２１のゲートは入力端子ｉｎと接続され、ソースまたはドレインの一方はトランジスタ４０１のソースまたはドレインの一方と接続され、ソースまたはドレインの他方はトランジスタ４２２のソースまたはドレインの一方と接続されている。トランジスタ４２２のゲートは入力端子ｉｎと接続され、ソースまたはドレインの他方は低電源電位ＶＳＳが供給される配線と接続されている。なお、ここでは図１１（Ａ）における回路４００をインバータとした構成を示したが、図１１（Ｂ）、（Ｃ）、図１２における回路４００をインバータとすることもできる。
図１３（Ｂ）に、図１１（Ａ）における回路４００がＮＡＮＤである場合の構成を示す。回路４００は、トランジスタ４２３乃至４２６を有する。
トランジスタ４２３のゲートは入力端子ｉｎ１と接続され、ソースまたはドレインの一方はトランジスタ４２４のソースまたはドレインの一方およびトランジスタ４０１のソースまたはドレインの一方と接続され、ソースまたはドレインの他方はトランジスタ４２４のソースまたはドレインの他方およびトランジスタ４２５のソースまたはドレインの一方と接続されている。トランジスタ４２４のゲートは入力端子ｉｎ２と接続されている。トランジスタ４２５のゲートは入力端子ｉｎ２と接続され、ソースまたはドレインの他方はトランジスタ４２６のソースまたはドレインの一方と接続されている。トランジスタ４２６のゲートは入力端子ｉｎ１と接続され、ソースまたはドレインの他方は低電源電位ＶＳＳが供給される配線と接続されている。なお、ここでは図１１（Ａ）における回路４００をＮＡＮＤとした構成を示したが、図１１（Ｂ）、（Ｃ）、図１２における回路４００をＮＡＮＤとすることもできる。また、図１３（Ａ）のインバータと図１３（Ｂ）のＮＡＮＤを組み合わせてＡＮＤを構成することもできる。
図１３に示す回路４００は、Ａ／Ｄ変換回路４０や駆動回路５０に用いることができる。そのため、Ａ／Ｄ変換回路４０や駆動回路５０に含まれる論理素子毎に電力の供給を制御することができる。
また、図１１、１２における回路４００は、複数の論理素子によって構成することもできる。図１４に、図１１（Ａ）における回路４００が、複数の論理回路４３０を有する構成を示す。
図１４（Ａ）における回路４００は、ｉ個の論理回路４３０（論理回路４３０＿１乃至４３０＿ｉ）を有する（ｉは２以上の整数）。複数の論理回路４３０はそれぞれ、トランジスタ４０１を介して、高電源電位ＶＤＤが供給される配線と接続されている。また、複数の論理回路４３０はそれぞれ、低電源電位ＶＳＳが供給される配線と接続されている。信号ＥＮとしてローレベルの信号を供給することにより、論理回路４３０＿１乃至４３０＿ｉに高電源電位ＶＤＤが供給される。これにより、論理回路４３０＿１乃至４３０＿ｉへの電力の供給の制御を一括で行うことができる。
論理回路４３０は、インバータ、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲなどの組み合わせ回路や、フリップフロップ、ラッチなどの順序回路によって構成された回路であってもよい。
また、図１４（Ｂ）に示すように、論理回路４３０ごとにトランジスタ４０１を設けてもよい。この場合、論理回路４３０ごとに電力の供給の制御を行うことができる。
なお、図１４の回路４００において、ある論理回路４３０の出力端子は、他の論理回路４３０の入力端子と接続されていてもよい。これにより、論理回路４３０を組み合わせた論理回路を構成することができる。
また、図１４における回路４００は、図１１（Ｂ）、（Ｃ）、図１２における回路４００に適用することもできる。
図１４に示す回路４００は、Ａ／Ｄ変換回路４０や駆動回路５０に用いることができる。これにより、複数の論理素子を有するＡ／Ｄ変換回路４０や駆動回路５０への電力の供給を制御することができる。また、当該複数の論理素子への電力の供給の制御は、複数の論理素子に対して一括で行うこともでき、論理素子毎に行うこともできる。
なお、図１３、１４における信号ＥＮは、図１等に示す信号ＡＯＵＴに基づいて制御することができる。そのため、画素２１で取得した撮像データに差分があり、信号ＡＯＵＴが出力された際に、信号ＥＮとしてハイレベルまたはローレベルを出力し、Ａ／Ｄ変換回路４０や駆動回路５０に電力を供給することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、上記実施の形態で説明した、撮像データ、基準データおよび差分データを取得し、保持することが可能な画素２１の具体的な構成例について説明する。
＜画素の構成例＞
画素２１の構成例を、図１５（Ａ）に示す。図１５（Ａ）に示す画素２１は、トランジスタ５１１乃至５１５と、容量素子５２１、５２２と、光電変換素子５２３と、を有する。ここでは、光電変換素子５２３としてフォトダイオードを用いている。また、画素２１には、配線ＶＰＤ、配線ＶＰＲ、配線ＶＣ、配線ＶＦＲ、配線ＶＯから電位が供給され、配線ＴＸ、配線ＰＲ、配線ＦＲ、配線ＳＥＬから制御信号が供給され、配線ＯＵＴに画素２１において取得した撮像データまたは差分データが出力される。また、ノードＦＤ１には撮像データまたは差分データに対応する電荷が蓄積される。ここで、容量素子５２１の容量値は、容量素子５２２の容量値とトランジスタ５１４のゲート容量の容量値との和よりも大きくすることが好ましい。
トランジスタ５１１のゲートは配線ＴＸと接続され、ソースまたはドレインの一方は光電変換素子５２３の一方の端子と接続され、ソースまたはドレインの他方はトランジスタ５１２のソースまたはドレインの一方と接続されている。トランジスタ５１２のゲートは配線ＰＲと接続され、ソースまたはドレインの他方は配線ＶＰＲと接続されている。トランジスタ５１３のゲートは配線ＦＲと接続され、ソースまたはドレインの一方は容量素子５２２の一方の電極と接続され、ソースまたはドレインの他方は配線ＶＦＲと接続されている。トランジスタ５１４のゲートは容量素子５２２の一方の電極と接続され、ソースまたはドレインの一方は配線ＶＯと接続され、ソースまたはドレインの他方はトランジスタ５１５のソースまたはドレインの一方と接続されている。トランジスタ５１５のゲートは配線ＳＥＬと接続され、ソースまたはドレインの他方は配線ＯＵＴと接続されている。容量素子５２１の一方の電極はトランジスタ５１１のソースまたはドレインの他方、およびトランジスタ５１２のソースまたはドレインの一方と接続され、他方の電極は容量素子５２２の一方の電極、およびトランジスタ５１３のソースまたはドレインの一方と接続されている。容量素子５２２の他方の電極は配線ＶＣと接続されている。光電変換素子５２３の他方の端子は配線ＶＰＤと接続されている。
なお、ここではトランジスタ５１１乃至５１５をｎチャネル型としているが、トランジスタ５１１乃至５１５はそれぞれｐチャネル型であってもよい。
＜画素の動作例＞
図１５（Ａ）に示す画素２１の動作例を、図１５（Ｂ）、図１６を用いて説明する。ここでは、配線ＶＰＤの電位がローレベル、配線ＶＰＲの電位がハイレベル、配線ＶＣの電位がローレベル、配線ＶＦＲの電位がハイレベル、配線ＶＯの電位がハイレベルである場合について説明する。
［撮像データの取得］
まず、画素２１において撮像データを取得する際の動作について、図１５（Ｂ）を用いて説明する。
まず、期間Ｔ２１において、配線ＰＲ、配線ＦＲ、配線ＴＸの電位をハイレベルとする。この時、ノードＦＤ１の電位は配線ＶＦＲの電位（Ｖ１）となり、ノードＦＤ２の電位は配線ＶＰＲの電位（Ｖ２）となる。
次に、期間Ｔ２２において、配線ＰＲ、配線ＦＲの電位をローレベルとする。この時、光電変換素子５２３に照射された光の強度に応じて、ノードＦＤ２の電位は低下する。ここで、ノードＦＤ２の電位低下をΔＶ２とすると、ノードＦＤ２の電位はＶ２−ΔＶ２となる。また、容量素子５２１（容量値Ｃ１）と、容量素子５２２（容量値Ｃ２）とトランジスタ５１４のゲート容量（容量値Ｃｇ）との合成容量と、の容量結合により、ノードＦＤ１の電位も低下する。ここで、ノードＦＤ１の電位の低下をΔＶ１とすると、ΔＶ１＝ΔＶ２・Ｃ１／（Ｃ１＋Ｃ２＋Ｃｇ）＝ΔＶ２・αであり、ノードの電位はＶ１−ΔＶ１となる。光電変換素子５２３に照射される光が強いほど、ノードＦＤ２の電位の低下は大きくなり、ノードＦＤ１の電位の低下も同様に大きくなる。
次に、期間Ｔ２３において、配線ＴＸの電位をローレベルとする。これにより、光電変換素子５２３とノードＦＤ２が非導通状態となり、ノードＦＤ２の電位の低下は止まる。
次に、期間Ｔ２４において、配線ＳＥＬの電位をハイレベルとする。この時、ノードＦＤ１の電位に応じて、配線ＯＵＴに撮像データに対応する電位が出力される。なお、ノードＦＤ１の電位が低いほど、配線ＯＵＴの電位は低くなる。すなわち、光電変換素子５２３に照射された光が強いほど、配線ＯＵＴの電位は低くなる。
次に、期間Ｔ２５において、配線ＳＥＬの電位をローレベルとする。これにより、配線ＯＵＴへの撮像データに対応する電位の出力が停止する。
以降、期間Ｔ２６乃至Ｔ３０において、期間Ｔ２１乃至Ｔ２５と同様の動作を行う。なお、図１５（Ｂ）には、期間Ｔ２７において光電変換素子５２３に照射された光の強度が、期間Ｔ２２よりも弱く、期間Ｔ２９において配線ＯＵＴに出力される電位が期間Ｔ２４よりも大きい場合を示している。
［基準データ・差分データの取得］
次に、画素２１において基準データおよび差分データを取得する際の動作について、図１６を用いて説明する。
まず、基準データを取得する第１のフレーム期間（期間Ｔ３１乃至Ｔ３５）の動作を説明する。
期間Ｔ３１において、配線ＰＲ、配線ＦＲ、配線ＴＸの電位をハイレベルとする。この時、ノードＦＤ１の電位は配線ＶＦＲの電位（Ｖ１）に設定され、ノードＦＤ２の電位は配線ＶＰＲの電位（Ｖ２）に設定される。
次に、期間Ｔ３２において、配線ＰＲの電位をローレベルとする。この時、光電変換素子５２３に照射された光の強度に応じて、ノードＦＤ２の電位は低下する。ここで、ノードＦＤ２の電位低下をΔＶ２とすると、ノードＦＤ２の電位はＶ２−ΔＶ２となる。なお、光電変換素子５２３に照射された光が強いほど、ノードＦＤ２の電位は低下する。なお、期間Ｔ３２において、ノードＦＤ１の電位はＶ１から変化しない。
次に、期間Ｔ３３において、配線ＴＸの電位をローレベルとする。これにより、光電変換素子５２３とノードＦＤ２が非導通状態となり、ノードＦＤ２の電位の低下は止まる。
次に、期間Ｔ３４において、配線ＦＲの電位をローレベルとする。これにより、トランジスタ５１３はオフ状態となり、ノードＦＤ１は浮遊状態となる。
次に、期間Ｔ３５において、配線ＳＥＬの電位をハイレベルとする。この時、ノードＦＤ１の電位に応じて、配線ＯＵＴに基準データに対応する電位が出力される。ここでは、ノードＦＤ１の電位（Ｖ１）に応じた電位が、配線ＯＵＴに出力される。
期間Ｔ３５における配線ＯＵＴの電位は、基準フレーム期間において取得された基準データに相当する。そして、当該基準データが図１等におけるアナログ処理回路６０に出力され、アナログ処理回路６０において基準電流が設定される。
次に、差分データを取得する第２のフレーム期間（期間Ｔ４１乃至Ｔ４４）の動作を説明する。ここでは、第１のフレームと第２のフレーム間の撮像データの差分がゼロである場合について説明する。
期間Ｔ４１において、配線ＰＲの電位をハイレベル、配線ＦＲの電位をローレベル、配線ＴＸの電位をハイレベルとする。この時、ノードＦＤ２の電位は配線ＶＰＲの電位（Ｖ２）に設定される。すなわち、期間Ｔ３２における電圧降下分（ΔＶ２）、電位が上昇する。また、容量素子５２１と、容量素子５２２とトランジスタ５１４のゲート容量との合成容量と、の容量結合により、ノードＦＤ１の電位も上昇する。ここで、ノードＦＤ１の電位の上昇をΔＶ１とすると、ΔＶ１＝ΔＶ２・αであり、ノードＦＤ１の電位はＶ１＋ΔＶ１となる。
次に、期間Ｔ４２において、配線ＰＲの電位をローレベルとする。この時、光電変換素子５２３に照射された光の強度に応じて、ノードＦＤ２の電位は低下する。また、容量素子５２１と、容量素子５２２とトランジスタ５１４のゲート容量との合成容量と、の容量結合により、ノードＦＤ１の電位も低下する。なお、光電変換素子５２３に照射された光が強いほど、ノードＦＤ２の電位の低下は大きくなり、ノードＦＤ１の電位の低下も同様に大きくなる。
ここで、期間Ｔ４２と期間Ｔ３２の長さを共にＴとし、期間Ｔ４２において期間Ｔ３２と同強度の光が光電変換素子５２３に照射しているものとすると、期間Ｔ４２でのノードＦＤ２の電圧降下分は、期間Ｔ３２での降下分ΔＶ２に等しい。また、容量素子５２１と、容量素子５２２とトランジスタ５１４のゲート容量との合成容量と、の容量結合により、ノードＦＤ１の電位も低下する。ここで、ノードＦＤ１の電位の低下はΔＶ１＝ΔＶ２・αであり、ノードＦＤ１の電位はＶ１まで低下する。
次に、期間Ｔ４３において、配線ＴＸの電位をローレベルとする。これにより、光電変換素子５２３とノードＦＤ２が非導通状態となり、ノードＦＤ２の電位の低下は止まる。
次に、期間Ｔ４４において、配線ＳＥＬの電位をハイレベルとする。この時、ノードＦＤ１の電位に対応する電位が、配線ＯＵＴに出力される。この配線ＯＵＴに出力される電位が、差分データに対応する。なお、ノードＦＤ１の電位が低いほど、配線ＯＵＴの電位は低くなる。すなわち、光電変換素子５２３に照射された光が強いほど、配線ＯＵＴの電位は低くなる。
ここで、期間Ｔ４４において配線ＯＵＴに出力される電位は、期間Ｔ３５における配線ＯＵＴの電位と等しい。この場合、期間Ｔ３５と期間Ｔ４４で画素２１から定電流回路１００に入力される電位は等しくなり、定電流回路１００に流れる電流は基準電流から変化しない。これは、第１のフレームと第２のフレーム間の撮像データ差分がゼロであることを示す。
次に、差分データを取得する第３のフレーム期間（期間Ｔ５１乃至Ｔ５４）の動作を説明する。ここでは、第１のフレームと第３のフレーム間の撮像データの差分が負である場合について説明する。
期間Ｔ５１において、配線ＰＲの電位をハイレベル、配線ＦＲの電位をローレベル、配線ＴＸの電位をハイレベルとする。この時、ノードＦＤ２の電位は配線ＶＰＲの電位（Ｖ２）に設定される。すなわち、期間Ｔ４２における電圧降下分（ΔＶ２）、電位が上昇する。また、容量素子５２１と、容量素子５２２とトランジスタ５１４のゲート容量との合成容量と、の容量結合により、ノードＦＤ１の電位も上昇する。ここで、ノードＦＤ１の電位の上昇をΔＶ１とすると、ΔＶ１＝ΔＶ２・αであり、ノードＦＤ１の電位はＶ１＋ΔＶ１となる。
次に、期間Ｔ５２において、配線ＰＲの電位をローレベルとする。この時、光電変換素子５２３に照射された光の強度に応じて、ノードＦＤ２の電位は低下する。また、容量素子５２１と、容量素子５２２とトランジスタ５１４のゲート容量との合成容量と、の容量結合により、ノードＦＤ１の電位も低下する。なお、期間Ｔ５２において光電変換素子５２３に照射された光の強度は、期間Ｔ４２よりも強いとする。
ここで、期間Ｔ５２と期間Ｔ４２の長さを共にＴとすると、期間Ｔ５２でのノードＦＤ２の電圧降下分（ΔＶ２’）は期間Ｔ４２での降下分（ΔＶ２）より大きい（ΔＶ２’＞ΔＶ２）。また、期間Ｔ５２でのノードＦＤ１の電圧降下分（ΔＶ１’＝ΔＶ２’・α）も期間Ｔ４２での降下分（ΔＶ１）より大きい（ΔＶ１’＞ΔＶ１）。したがって、ノードＦＤ１の電位（Ｖ１＋ΔＶ１−ΔＶ１’）は、配線ＶＦＲの電位（Ｖ１）より低いことになる。
次に、期間Ｔ５３において、配線ＴＸの電位をローレベルとする。これにより、光電変換素子５２３とノードＦＤ２が非導通状態となり、ノードＦＤ２の電位の低下は止まる。
次に、期間Ｔ５４において、配線ＳＥＬの電位をハイレベルとする。この時、ノードＦＤ１の電位に対応する電位が、配線ＯＵＴに出力される。この配線ＯＵＴに出力される電位が、差分データに対応する。ここで、期間Ｔ５４において配線ＯＵＴに出力される電位は、期間Ｔ４４における配線ＯＵＴの電位よりも低い。この場合、期間Ｔ３５、Ｔ４４と期間Ｔ５４で画素２１から定電流回路１００に入力される電位は異なり、定電流回路１００に流れる電流は基準電流から変化する。これは、第１のフレームと第３のフレーム間の撮像データの差分が負であることを示す。
次に、差分データを取得する第４のフレーム期間（期間Ｔ６１乃至Ｔ６４）の動作を説明する。ここでは、第１のフレームと第３のフレーム間の撮像データの差分が正である場合について説明する。
期間Ｔ６１において、配線ＰＲの電位をハイレベル、配線ＦＲの電位をローレベル、配線ＴＸの電位をハイレベルとする。この時、ノードＦＤ２の電位は配線ＶＰＲの電位（Ｖ２）に設定される。すなわち、期間Ｔ５２における電圧降下分（ΔＶ２’）、電位が上昇する。また、容量素子５２１と、容量素子５２２とトランジスタ５１４のゲート容量との合成容量と、の容量結合により、期間Ｔ５２における電圧降下分（ΔＶ１’）、ノードＦＤ１の電位も上昇する。これにより、期間Ｔ６１におけるノードＦＤ１の電位は、Ｖ１＋ΔＶ１となる。
次に、期間Ｔ６２において、配線ＰＲの電位をローレベルとする。この時、光電変換素子５２３に照射された光の強度に応じて、ノードＦＤ２の電位は低下し、また、容量素子５２１と、容量素子５２２とトランジスタ５１４のゲート容量との合成容量と、の容量結合により、ノードＦＤ１の電位も低下する。なお、期間Ｔ６２において光電変換素子５２３に照射された光の強度は、期間Ｔ４２よりも弱いとする。
ここで、期間Ｔ６２と期間Ｔ４２の長さを共にＴとすると、期間Ｔ６２でのノードＦＤ２の電圧降下分（ΔＶ２’’）は、期間Ｔ４２での降下分（ΔＶ２）より小さい（ΔＶ２’’＜ΔＶ２）。また、期間Ｔ６２でのノードＦＤ１の電圧降下分（ΔＶ１’’＝ΔＶ２’’・α）も、期間Ｔ４２での降下分（ΔＶ１）より小さい（ΔＶ１’’＜ΔＶ１）。したがって、ノードＦＤ１の電位（Ｖ１＋ΔＶ１−ΔＶ１’’）は、配線ＶＦＲの電位（Ｖ１）より高いことになる。
次に、期間Ｔ６３において、配線ＴＸの電位をローレベルとする。これにより、光電変換素子５２３とノードＦＤ２が非導通状態となり、ノードＦＤ２の電位の低下は止まる。
次に、期間Ｔ６４において、配線ＳＥＬの電位をハイレベルとする。この時、ノードＦＤ１の電位に対応する電位が、配線ＯＵＴに出力される。この配線ＯＵＴに出力される電位が、差分データに対応する。ここで、期間Ｔ６４において配線ＯＵＴに出力される電位は、期間Ｔ４４において配線ＯＵＴの電位よりも高い。この場合、期間Ｔ３５、Ｔ４４と期間Ｔ６４で画素２１から定電流回路１００に入力される電位は異なり、定電流回路１００に流れる電流は基準電流から変化する。これは、第１のフレームと第４のフレーム間の撮像データ差分が正であることを示す。
以上のように画素２１を図１５（Ａ）に示す構成とすることにより、差分データの取得、保持を行うことができる。
＜画素の変形例＞
画素２１は、図１５（Ａ）と異なる構成とすることもできる。以下、画素２１の変形例について説明する。
［変形例１］
画素２１において、トランジスタ５１１および光電変換素子５２３が複数設けられていてもよい。例えば、図１７（Ａ）に示すように、画素２１には、光電変換素子５２３Ａ、５２３Ｂ、トランジスタ５１１Ａ、５１１Ｂを設けてもよい。トランジスタ５１１Ａのゲートは配線ＴＸＡと接続され、トランジスタ５１１Ｂのゲートは配線ＴＸＢと接続されている。
また、例えば、図１７（Ｂ）に示すように、画素２１には、光電変換素子５２３Ａ乃至５２３Ｃ、トランジスタ５１１Ａ乃至５１１Ｃを設けてもよい。トランジスタ５１１Ａのゲートは配線ＴＸＡと接続され、トランジスタ５１１Ｂのゲートは配線ＴＸＢと接続され、トランジスタ５１１Ｃのゲートは配線ＴＸＣと接続されている。
なお、図１７（Ａ）、（Ｂ）のようにフォトダイオードを複数配置する場合、フォトダイオードの受光面の大きさを異ならせてもよい。例えば、図１８（Ａ）に示すように、異なる大きさの受光面を有する光電変換素子５２３Ａと光電変換素子５２３Ｂとを設けてもよい。光電変換素子５２３Ａは配線ＶＰＤ＿Ａと接続され、光電変換素子５２３Ｂは配線ＶＰＤ＿Ｂと接続されている。配線ＶＰＤ＿Ａの電位と配線ＶＰＤ＿Ｂの電位は、同じであってもよいし、異なっていてもよい。
また、例えば、図１８（Ｂ）に示すように、１つのトランジスタ５１１に異なる大きさの受光面を有する光電変換素子５２３Ａと光電変換素子５２３Ｂとを接続した構成としてもよい。図１８（Ａ）または図１８（Ｂ）に示すような構成とすることで、分光感度の異なるフォトダイオードを用いて撮像を行うことができ、撮像場所の明暗に応じた撮像を行うことができる。なお、フォトダイオードの分光感度を異ならせるためには、フォトダイオードの受光面の大きさを異ならせる手段の他、異なる種類の半導体材料を受光面に設ける等の手段を用いてもよい。
なお、図１５（Ａ）では、トランジスタ５１４を流れる電流が配線ＶＯから配線ＯＵＴの向きに流れる場合の動作を説明したが、電流の流れる方向は逆方向でもよい。すなわち、画素２１は、トランジスタ５１４を流れる電流が、配線ＯＵＴから配線ＶＯの向きに流れるような構成としてもよい。この場合、例えば、画素２１を図１９に示すような構成とすればよい。なお、図１９に示す画素２１においては、配線ＶＯには低電位を供給し、配線ＯＵＴには高電位を供給する構成とすればよい。
なお、図１５（Ａ）においては、同じ電位を供給する配線であっても異なる配線として図示したが、これらの配線は同一の配線であってもよい。
［変形例２］
図２０（Ａ）に、図１５（Ａ）におけるトランジスタにＯＳトランジスタを用いた画素２１の構成例を示す。図２０（Ａ）に示す画素２１では、トランジスタ５１１乃至５１５としてＯＳトランジスタを用いている。なお、図中、「ＯＳ」の記号を付したトランジスタは、ＯＳトランジスタである。
ＯＳトランジスタは、オフ電流が極めて低いという特性を有する。そのため、画素２１にＯＳトランジスタを用いることにより、撮像のダイナミックレンジを拡大することができる。図２０（Ａ）に示す画素２１においては、光電変換素子５２３に照射された光の強度が大きいときに、ノードＦＤ１の電位が低下する。ここで、ＯＳトランジスタのオフ電流は極めて低いため、トランジスタ５１４のゲートの電位が極めて小さい場合においても、当該電位に応じた電流を正確に出力することができる。したがって、検出することのできる照度のレンジ、すなわちダイナミックレンジを広げることができる。
また、ＯＳトランジスタのオフ電流は極めて低いため、ノードＦＤ１に電荷を保持する期間を極めて長くすることができる。これにより、回路構成や動作方法を複雑にすることなくグローバルシャッタ方式を適用することができる。したがって、動体であっても歪みの小さい画像を容易に得ることができる。また、同様の理由により露光時間（電荷の蓄積動作を行う期間）を長くすることもできるため、低照度環境における撮像にも適している。
また、ＯＳトランジスタは、チャネル形成領域にシリコンを含むトランジスタ（以下、Ｓｉトランジスタともいう）などの他のトランジスタよりも、温度の変化による電気特性の変動が小さい。そのため、画素２１は極めて広い温度範囲で動作させることができる。したがって、ＯＳトランジスタを有する半導体装置や撮像装置は、自動車、航空機、宇宙機などへの搭載にも適している。
図２０（Ａ）に示す画素２１は、シリコンを用いて形成したフォトダイオードと、ＯＳトランジスタによって構成することができる。このような構成とすることで、画素にＳｉトランジスタを形成する必要が無いため、フォトダイオードの有効面積を増大することが容易になる。したがって、撮像感度を向上させることができる。
また、画素２１に加えて、図１に示す駆動回路３０、Ａ／Ｄ変換回路４０、駆動回路５０、アナログ処理回路６０、制御回路７０などの周辺回路も、ＯＳトランジスタによって構成することができる。周辺回路をＯＳトランジスタのみで形成する構成は、Ｓｉトランジスタの形成工程が不要となるため、半導体装置の低価格化に有効である。また、周辺回路をｎチャネル型のＯＳトランジスタとｐチャネル型のＳｉトランジスタによって構成してもよい。この場合、ｎチャネル型のＳｉトランジスタを形成する必要がなく、工程の削減が可能となる。これにより、半導体装置の低価格化を図ることができる。さらに、周辺回路をＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路とすることができ、周辺回路の低消費電力化に有効である。
［変形例３］
図２０（Ｂ）に、図２０（Ａ）をさらに変形した画素２１の構成例を示す。図２０（Ｂ）に示す画素２１では、トランジスタ５１４、５１５をＳｉトランジスタによって構成している。図中、「Ｓｉ」の記号を付したトランジスタは、Ｓｉトランジスタである。トランジスタ５１４、５１５は、単結晶トランジスタとすることが好ましい。
Ｓｉトランジスタは、ＯＳトランジスタに比べて優れた電界効果移動度を有する。そのため、増幅トランジスタとして機能するトランジスタ５１４に流れる電流値を増やすことができる。例えば、図２０（Ｂ）において、ノードＦＤ１に蓄積された電荷に応じて、トランジスタ５１４、５１５に流れる電流値を増やすことができる。
［変形例４］
図２１に、図１５（Ａ）における光電変換素子５２３を、センサＳＩＳとした画素２１の構成を示す。
センサＳＩＳとしては、与えられた物理量を電流値Ｉｓに変換できる素子であることが好ましい。あるいは、与えられた物理量を、一度別の物理量に変換した上で、電流値に変換できる素子であることが好ましい。
センサＳＩＳにはさまざまなセンサを用いることができる。例えば、センサＳＩＳとして、温度センサ、光センサ、ガスセンサ、炎センサ、煙センサ、湿度センサ、圧力センサ、流量センサ、振動センサ、音声センサ、磁気センサ、放射線センサ、匂いセンサ、花粉センサ、加速度センサ、傾斜角センサ、ジャイロセンサ、方位センサ、電力センサなどを用いることができる。
例えば、センサＳＩＳとして光センサを用いる場合は、上述したフォトダイオードや、フォトトランジスタを用いることが可能である。
また、センサＳＩＳとしてガスセンサを用いる場合は、酸化スズなどの金属酸化物半導体にガスが吸着することによる抵抗の変化を検出する半導体式ガスセンサ、接触燃焼式ガスセンサ、固体電解質式ガスセンサなどを用いることが可能である。
［変形例４］
図２２（Ａ）に、図１５（Ａ）における光電変換素子５２３、または図２１におけるセンサＳＩＳを、セレン系半導体ＳＳｅ有するセンサとした画素２１の構成を示す。
セレン系半導体ＳＳｅとしては、電圧を印加することで１個の入射光子から複数の電子を取り出すことのできる、アバランシェ増倍という現象を利用して光電変換が可能な素子である。従って、セレン系半導体ＳＳｅを有する画素２１では、入射される光量に対して多量の電子を取り出すことができ、画素２１における撮像の感度を上げることができる。
セレン系半導体ＳＳｅとしては、非晶質性を有するセレン系半導体、または結晶性を有するセレン系半導体を用いることができる。結晶性を有するセレン系半導体は、例えば、非晶質性を有するセレン系半導体を成膜後、熱処理することで得ることができる。なお、結晶性を有するセレン系半導体の結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきが低減し、得られる画像の画質が均一になるため好ましい。
セレン系半導体ＳＳｅの中でも結晶性を有するセレン系半導体は、光吸収係数を広い波長帯域にわたって有するといった特性を有する。そのため、可視光や紫外光に加えて、Ｘ線やガンマ線といった幅広い波長帯域の撮像に利用することができ、Ｘ線やガンマ線といった短い波長帯域の光を直接電荷に変換できる、所謂直接変換型の素子として用いることができる。
図２２（Ｂ）は、図２２（Ａ）に示す画素２１の一部の断面構造を表す模式図である。図２２（Ｂ）には、トランジスタ５１１、トランジスタ５１１に接続されている電極ＥＰＩＸ、セレン系半導体ＳＳｅ、電極ＥＶＰＤ、基板Ｓｕｂを図示している。
電極ＥＶＰＤ、及び基板Ｓｕｂが設けられる側より、セレン系半導体ＳＳｅに向けて光が入射する。そのため、電極ＥＶＰＤ、及び基板Ｓｕｂは透光性を有することが好ましい。電極ＥＶＰＤとしては、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）などを用い、基板Ｓｕｂとしては、ガラス基板などを用いることができる。
セレン系半導体ＳＳｅ、およびセレン系半導体ＳＳｅに積層して設ける電極ＥＶＰＤは、画素毎に形状を加工することなく用いることができる。そのため、形状を加工するための工程を削減することができ、作製コストの低減、および作製歩留まりの向上を図ることができる。
なお、セレン系半導体ＳＳｅは、一例として、カルコパイライト系半導体を挙げることができる。具体例としては、ＣｕＩｎ１−ｘＧａｘＳｅ２（０≦ｘ≦１）（ＣＩＧＳと略記）を挙げることができる。ＣＩＧＳは、蒸着法、スパッタリング法等を用いて形成することができる。
カルコパイライト系半導体であるセレン系半導体ＳＳｅは、５乃至２０Ｖ程度の電圧を印加することで、アバランシェ増倍を発現できる。そのため、セレン系半導体ＳＳｅにこのような電圧を印加することにより、光感度を高くできる。なお、セレン系半導体ＳＳｅの膜厚を１μｍ以下と薄くすることにより、セレン系半導体ＳＳｅに印加する電圧を小さくすることができる。
なお、セレン系半導体ＳＳｅの膜厚が薄い場合、電圧印加時に暗電流が流れることがあるが、上述したカルコパイライト系半導体であるＣＩＧＳに暗電流が流れることを防ぐための層（正孔注入障壁層）を設けることで、暗電流を抑制できる。正孔注入障壁層としては酸化物半導体を用いればよく、一例としては酸化ガリウムを用いることができる。正孔注入障壁層の膜厚は、セレン系半導体ＳＳｅの膜厚より小さいことが好ましい。
図２２（Ｃ）は、図２２（Ｂ）と異なる断面構造の模式図である。図２２（Ｃ）に示す画素２１は、トランジスタ５１１、トランジスタ５１１に接続される電極ＥＰＩＸ、セレン系半導体ＳＳｅ、電極ＥＶＰＤ、基板Ｓｕｂに加えて、正孔注入障壁層ＥＯＳを有している。
以上のように、センサとしてセレン系半導体ＳＳｅを用いることにより、作製コストの低減、作製歩留まりの向上、または画素ごとの特性ばらつき低減を図ることができ、高感度のセンサを構成することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、本発明の一態様に係る半導体装置を用いた撮像システムについて説明する。
図２３に、撮像システム６００の構成例を示す。撮像システム６００は、光検出部６１０、データ処理部６２０を有する。
光検出部６１０は、画素部２０、駆動回路３０、Ａ／Ｄ変換回路４０、駆動回路５０、アナログ処理回路６０、制御回路７０を有する。光検出部６１０は、図１に示す半導体装置１０と同様の構成を有する。画素部２０において取得された画像データは、駆動回路５０を介して、信号Ｉｍａｇｅとしてデータ処理部６２０に出力される。
撮像システム６００においては、画素部２０において取得した差分データを、フレーム間圧縮を施した撮像データとして用いる。そのため、光検出部６１０とデータ処理部６２０間で送受信される撮像データのデータ量を低減し、送受信の高速化を図ることができる。さらに、光検出部６１０は、画素部２０の内部で撮像データの圧縮を行うことができるため、駆動回路５０から出力される画像データに圧縮処理を施す回路を省略することができる。そのため、撮像システム６００の面積の縮小や消費電力の低減を図ることができる。
データ処理部６２０は、プロセッサ６２１、デコーダ６２２、記憶回路６２３を有する。プロセッサ６２１は、デコーダ６２２、記憶回路６２３を制御する機能を有する。具体的には、プロセッサ６２１は、デコーダ６２２による圧縮データの伸張や、記憶回路６２３によるデータの読み書きを制御する機能を有する。プロセッサ６２１としては、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）などを用いることができる。
デコーダ６２２は、光検出部６１０から入力された差分データに基づいて、画像データを生成する機能を有する。具体的には、デコーダ６２２は、圧縮データに相当する信号Ｉｍａｇｅの伸張を行う機能を有する。
記憶回路６２３は、光検出部６１０から入力された差分データや、プロセッサ６２１、またはデコーダ６２２における処理によって得られたデータを記憶する機能を有する。なお、記憶回路６２３に含まれるメモリセルには、オフ電流が極めて小さいＯＳトランジスタを用いることが好ましい。これにより、記憶回路６２３への電力の供給が停止された期間においても、メモリセルに長期間データを保持することができる。画素部２０と記憶回路６２３が共にＯＳトランジスタを有する場合、これらのトランジスタは同一の工程で作成することができる。
なお、画素部２０には、画像を表示する機能を有する回路を設けてもよい。これにより、撮像システム６００にタッチパネルの機能を付加することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、本発明の一態様に係る半導体装置の構造例について説明する。なお、以下に説明する半導体装置は、撮像装置として用いることができる。
図２４（Ａ）は、本発明の一態様の半導体装置の断面図の一例であり、図１５（Ａ）に示す画素２１における光電変換素子５２３、トランジスタ５１１およびトランジスタ５１２の具体的な接続形態の一例を示している。図２４（Ａ）に示す半導体装置は、トランジスタ５１１乃至トランジスタ５１５が設けられる層１１００、および光電変換素子５２３が設けられる層１２００を有する。
なお、本実施の形態で説明する断面図において、各配線、各電極および各導電体８８１を個別の要素として図示しているが、それらが電気的に接続している場合においては、同一の要素として設けられる場合もある。また、トランジスタのゲート電極、ソース電極、またはドレイン電極が導電体８８１を介して各配線と接続される形態は一例であり、トランジスタのゲート電極、ソース電極、またはドレイン電極のそれぞれが配線としての機能を有する場合もある。
また、各要素上には保護膜、層間絶縁膜または平坦化膜としての機能を有する絶縁層８８２および絶縁層８８３等が設けられる。例えば、絶縁層８８２および絶縁層８８３等は、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。絶縁層８８２および絶縁層８８３等の上面は、必要に応じてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
なお、図面に示される配線等の一部が設けられない場合や、図面に示されない配線等やトランジスタ等が各層に含まれる場合もある。また、図面に示されない層が含まれる場合もある。また、図面に示される層の一部が含まれない場合もある。
トランジスタ５１１およびトランジスタ５１２には、ＯＳトランジスタを用いることが特に好ましい。
ＯＳトランジスタは極めて低いオフ電流特性を有するため、撮像のダイナミックレンジを拡大することができる。画素２１の構成では、光電変換素子５２３に入射される光の強度が小さいときに電荷蓄積部（ノードＦＤ２）の電位が小さくなる。酸化物半導体を用いたトランジスタは極めてオフ電流が低いため、ゲート電位が極めて小さい場合においても当該ゲート電位に応じた電流を正確に出力することができる。したがって、検出することのできる照度のレンジ、すなわちダイナミックレンジを広げることができる。
また、トランジスタ５１１およびトランジスタ５１２の低いオフ電流特性によって電荷蓄積部（ノードＦＤ１）および電荷蓄積部（ノードＦＤ２）で電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。
一般的に、画素がマトリクス状に配置された撮像装置では、図２５（Ａ）に示す、行毎に撮像動作８１１、データ保持動作８１２、読み出し動作８１３を行う駆動方法であるローリングシャッタ方式が用いられる。ローリングシャッタ方式を用いる場合には、撮像の同時性が失われるため、被写体が移動した場合には、画像に歪が生じてしまう場合がある。
したがって、本発明の一態様は、図２５（Ｂ）に示す、全行で同時に撮像動作８１１を行い、行毎に順次読み出し動作８１３を行うことができるグローバルシャッタ方式を用いることが好ましい。グローバルシャッタ方式を用いることで、撮像装置の各画素における撮像の同時性を確保することができ、被写体が移動する場合であっても歪の小さい画像を容易に得ることができる。また、グローバルシャッタ方式により露光時間（電荷の蓄積動作を行う期間）を長くすることもできることから、低照度環境における撮像にも適する。
また、ＯＳトランジスタは、Ｓｉトランジスタよりも電気特性変動の温度依存性が小さいため、極めて広い温度範囲で使用することができる。また、ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有する。セレン系材料を光電変換層とした光電変換素子では、アバランシェ現象が起こりやすいように比較的高い電圧（例えば、１０Ｖ以上）を印加することが好ましい。したがって、ＯＳトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせることで、信頼性の高い撮像装置とすることができる。
なお、図２４（Ａ）において、各トランジスタはバックゲートを有する形態を例示しているが、図２４（Ｂ）に示すように、バックゲートを有さない形態であってもよい。また、図２４（Ｃ）に示すように一部のトランジスタ、例えばトランジスタ５１１のみにバックゲートを有するような形態であってもよい。当該バックゲートは、対向して設けられるトランジスタのフロントゲートと電気的に接続する場合がある。または、当該バックゲートにフロントゲートとは異なる固定電位が供給される場合がある。なお、当該バックゲート有無に関する形態は、本実施の形態で説明する他の撮像装置の形態にも適用することができる。
層１２００に設けられる光電変換素子５２３は、様々な形態の素子を用いることができる。図２４（Ａ）では、セレン系材料を光電変換層８６１に用いた形態を図示している。セレン系材料を用いた光電変換素子５２３は、可視光に対する外部量子効率が高い特性を有する。当該光電変換素子では、アバランシェ現象により入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層８６１を薄くしやすい利点を有する。
セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、一例として、非晶質セレンを成膜後、熱処理することで得ることができる。なお、結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光吸収係数が高い特性を有する。
また、光電変換層８６１は、銅、インジウム、セレンの化合物（ＣＩＳ）を含む層であってもよい。または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を含む層であってもよい。ＣＩＳおよびＣＩＧＳでは、セレンの単層と同様にアバランシェ現象が利用できる光電変換素子を形成することができる。
セレン系材料を用いた光電変換素子５２３は、例えば、金属材料などで形成された電極８６６と透光性導電層８６２との間に光電変換層８６１を有する構成とすることができる。また、ＣＩＳおよびＣＩＧＳはｐ型半導体であり、接合を形成するためにｎ型半導体の硫化カドミウムや硫化亜鉛等を接して設けてもよい。
アバランシェ現象を発生させるためには、光電変換素子に比較的高い電圧（例えば、１０Ｖ以上）を印加することが好ましい。ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有するため、光電変換素子に比較的高い電圧を印加することが容易である。したがって、ドレイン耐圧の高いＯＳトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせることで、高感度、かつ信頼性の高い撮像装置とすることができる。
なお、図２４（Ａ）では、光電変換層８６１および透光性導電層８６２を回路間で分離しない構成としているが、図２６（Ａ）に示すように回路間で分離する構成としてもよい。また、画素間において、電極８６６を有さない領域には、絶縁体で隔壁８６７を設け、光電変換層８６１および透光性導電層８６２に亀裂が入らないようにすることが好ましいが、図２６（Ｂ）に示すように隔壁８６７を設けない構成としてもよい。また、図２４（Ａ）では、透光性導電層８６２と配線８７２との間に配線８８８および導電体８８１を介する構成を図示しているが、図２６（Ｃ）、（Ｄ）に示すように透光性導電層８６２と配線８７２が直接接する形態としてもよい。
また、電極８６６および配線８７２等は多層としてもよい。例えば、図２７（Ａ）に示すように、電極８６６を導電層８６６ａおよび導電層８６６ｂの二層とし、配線８７２を導電層８７２ａおよび導電層８７２ｂの二層とすることができる。図２７（Ａ）の構成においては、例えば、導電層８６６ａおよび導電層８７２ａを低抵抗の金属等を選択して形成し、導電層８６６ｂおよび導電層８７２ｂを光電変換層８６１とコンタクト特性の良い金属等を選択して形成するとよい。このような構成とすることで、光電変換素子の電気特性を向上させることができる。また、一部の金属は透光性導電層８６２と接触することにより電蝕を起こすことがある。そのような金属を導電層８７２ａに用いた場合でも導電層８７２ｂを介することによって電蝕を防止することができる。
導電層８６６ｂおよび導電層８７２ｂには、例えば、モリブデンやタングステンなどを用いることができる。また、導電層８６６ａおよび導電層８７２ａには、例えば、アルミニウム、チタン、またはアルミニウムをチタンで挟むような積層を用いることができる。
また、絶縁層８８２等が多層である構成であってもよい。例えば、図２７（Ｂ）に示すように、絶縁層８８２が絶縁層８８２ａおよび絶縁層８８２ｂを有し、かつ絶縁層８８２ａと絶縁層８８２ｂとのエッチングレート等が異なる場合は、導電体８８１は段差を有するようになる。層間絶縁膜や平坦化膜に用いられるその他の絶縁層が多層である場合も同様に導電体８８１は段差を有するようになる。なお、ここでは絶縁層８８２が２層である例を示したが、絶縁層８８２およびその他の絶縁層は３層以上の構成であってもよい。
また、図２４（Ａ）、図２６（Ａ）乃至図２６（Ｄ）および図２７（Ｂ）に示す電極８６６、ならびに図２７（Ａ）に示す導電層８６６ｂは、光電変換層８６１の被覆性不良などに起因する透光性導電層８６２との短絡を防止するため、平坦性が高いことが好ましい。なお、上述した電極８６６および導電層８６６ｂの平坦性を向上させると光電変換層８６１との密着性が向上することもある。
平坦性が高い導電膜としては、例えば、シリコンが１乃至２０％添加された酸化インジウム錫膜などが挙げられる。シリコンが添加された酸化インジウム錫膜の平坦性が高いことは、原子間力顕微鏡を用いた測定によって確かめられている。３５０℃で１時間熱処理した酸化インジウム錫膜と同処理を施したシリコン１０％が添加された酸化インジウム錫膜のそれぞれについて、２μｍ×２μｍの領域を原子間力顕微鏡で測定した結果、前者の最大高低差（Ｐ−Ｖ）は２３．３ｎｍであったが、後者は７．９ｎｍであった。
酸化インジウム錫膜は、成膜時に非晶質であっても比較的低温で結晶化するため、結晶粒成長による表面荒れが生じやすい。一方、シリコンが添加された酸化インジウム錫膜は、４００℃超の熱処理を行ってもＸ線回折分析によるピークの出現は認められない。つまり、シリコンが添加された酸化インジウム錫膜は、比較的高温の熱処理を行っても非晶質状態を維持する。したがって、シリコンが添加された酸化インジウム錫膜は表面荒れが生じにくい。
なお、隔壁８６７は、無機絶縁体や絶縁有機樹脂などを用いて形成することができる。また、隔壁８６７は、トランジスタ等に対する遮光のため、および／または１画素あたりの受光部の面積を確定するために黒色等に着色されていてもよい。
また、光電変換素子５２３には、非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型ダイオード素子などを用いてもよい。
例えば、図２８は光電変換素子５２３にｐｉｎ型の薄膜フォトダイオードを用いた例である。当該フォトダイオードは、ｐ型の半導体層８６５、ｉ型の半導体層８６４、およびｎ型の半導体層８６３が順に積層された構成を有している。ｉ型の半導体層８６４には非晶質シリコンを用いることが好ましい。また、ｎ型の半導体層８６３およびｐ型の半導体層８６５には、それぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオードは可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。
図２８に示す光電変換素子５２３では、ｐ型の半導体層８６５がトランジスタ５１１と電気的な接続を有する電極８６６と電気的な接続を有する。また、ｎ型の半導体層８６３が導電体８８１を介して配線８７２と電気的な接続を有する。
また、ｐｉｎ型の薄膜フォトダイオードの形態を有する光電変換素子５２３の構成、ならびに光電変換素子５２３および配線の接続形態は、図２９（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す例であってもよい。なお、光電変換素子５２３の構成、光電変換素子５２３と配線の接続形態はこれらに限定されず、他の形態であってもよい。
図２９（Ａ）は、光電変換素子５２３のｐ型の半導体層８６３と接する透光性導電層８６２を設けた構成である。透光性導電層８６２は電極として作用し、光電変換素子５２３の出力電流を高めることができる。
透光性導電層８６２には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、またはグラフェン等を用いることができる。また、透光性導電層８６２は単層に限らず、異なる膜の積層であっても良い。
図２９（Ｂ）は、光電変換素子５２３のｎ型の半導体層８６３と配線８８８が電気的な接続を直接有する構成である。
図２９（Ｃ）は、光電変換素子５２３のｎ型の半導体層８６３と接する透光性導電層８６２が設けられ、配線８８８と透光性導電層８６２が電気的な接続を有する構成である。
図２９（Ｄ）は、光電変換素子５２３を覆う絶縁層にｎ型の半導体層８６３が露出する開口部が設けられ、当該開口部を覆う透光性導電層８６２と配線８８８が電気的な接続を有する構成である。
図２９（Ｅ）は、光電変換素子５２３を貫通する導電体８８１が設けられた構成である。当該構成では、配線８７２は導電体８８１を介してｎ型の半導体層８６３と電気的に接続される。なお、図面上では、配線８７２と電極８６６とは、ｐ型の半導体層８６５を介して見かけ上導通してしまう形態を示している。しかしながら、ｐ型の半導体層８６５の横方向の抵抗が高いため、配線８７２と電極８６６との間に適切な間隔を設ければ、両者間は極めて高抵抗となる。したがって、光電変換素子５２３は、アノードとカソードが短絡することなく、ダイオード特性を有することができる。なお、ｎ型の半導体層８６３と電気的に接続される導電体８８１は複数であってもよい。
図２９（Ｆ）は、図２９（Ｅ）の光電変換素子５２３に対して、ｎ型の半導体層８６３と接する透光性導電層８６２を設けた構成である。
なお、図２９（Ｄ）、図２９（Ｅ）、および図２９（Ｆ）に示す光電変換素子５２３では、受光領域と配線等が重ならないため、広い受光面積を確保できる利点を有する。
また、光電変換素子５２３には、図３０に示すように、シリコン基板８３０を光電変換層としたフォトダイオードを用いることもできる。
上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子５２３は、成膜工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製するこができる。また、セレン系材料は高抵抗であり、図２４（Ａ）に示すように、光電変換層８６１を回路間で分離しない構成とすることもできる。したがって、本発明の一態様の撮像装置は、歩留りが高く、低コストで作製することができる。一方で、シリコン基板８３０を光電変換層としたフォトダイオードを形成する場合は、研磨工程や貼り合わせ工程などの難度の高い工程が必要となる。
また、本発明の一態様の撮像装置は、回路が形成されたシリコン基板８３０が積層された構成としてもよい。例えば、図３１（Ａ）に示すようにシリコン基板８３０に活性領域を有するトランジスタ８３１およびトランジスタ８３２を有する層１４００が画素と重なる構成とすることができる。なお、図３１（Ｂ）はトランジスタのチャネル幅方向の断面図に相当する。
ここで、図３１（Ａ）、（Ｂ）において、Ｓｉトランジスタはフィン型の構成を例示しているが、図３２（Ａ）に示すようにプレーナー型であってもよい。または、図３２（Ｂ）に示すように、シリコン薄膜の活性層８３５を有するトランジスタであってもよい。また、活性層８３５は、多結晶シリコンやＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）の単結晶シリコンとすることができる。
シリコン基板８３０に形成された回路は、画素回路が出力する信号を読み出す機能や当該信号を変換する処理などを行う機能を有することができ、例えば、図３２（Ｃ）に示す回路図のようなＣＭＯＳインバータを含む構成とすることができる。トランジスタ８３１（ｎチャネル型）およびトランジスタ８３２（ｐチャネル型）のゲートは電気的に接続される。また、一方のトランジスタのソースまたはドレインの一方は、他方のトランジスタのソースまたはドレインの一方と電気的に接続される。また、両方のトランジスタのソースまたはドレインの他方はそれぞれ別の配線に電気的に接続される。
また、シリコン基板８３０はバルクのシリコン基板に限らず、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体を材料とする基板を用いることもできる。
ここで、図３０および図３１（Ａ）に示すように、酸化物半導体を有するトランジスタが形成される領域と、Ｓｉデバイス（ＳｉトランジスタまたはＳｉフォトダイオード）が形成される領域との間には絶縁層８８０が設けられる。
トランジスタ８３１およびトランジスタ８３２の活性領域近傍に設けられる絶縁層中の水素はシリコンのダングリングボンドを終端する。したがって、当該水素はトランジスタ８３１およびトランジスタ８３２の信頼性を向上させる効果がある。一方、トランジスタ５１１等の活性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。そのため、当該水素はトランジスタ５１１等の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタを有する一方の層と、酸化物半導体を用いたトランジスタを有する他方の層を積層する場合、これらの間に水素の拡散を防止する機能を有する絶縁層８８０を設けることが好ましい。絶縁層８８０により、一方の層に水素を閉じ込めることでトランジスタ８３１およびトランジスタ８３２の信頼性が向上することができる。また、一方の層から他方の層への水素の拡散が抑制されることでトランジスタ５１１等の信頼性も向上させることができる。
絶縁層８８０としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
なお、図３１（Ａ）に示すような構成では、シリコン基板８３０に形成される回路（例えば、駆動回路）と、トランジスタ５１１等と、光電変換素子５２３とを重なるように形成することができるため、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。例えば、画素数が４ｋ２ｋ、８ｋ４ｋまたは１６ｋ８ｋなどの撮像装置に用いることが適する。なお、画素２１が有するトランジスタ５１４およびトランジスタ５１５等をＳｉトランジスタで形成し、トランジスタ５１１等および光電変換素子５２３と、重なる領域を有する構成とすることもできる。
また、図３１（Ａ）に示す撮像装置は、シリコン基板８３０には光電変換素子を設けない構成である。したがって、各種トランジスタや配線などの影響を受けずに光電変換素子５２３に対する光路を確保することができ、高開口率の画素を形成することができる。
また、本発明の一態様の半導体装置は、図３３に示す構成とすることができる。
図３３に示す撮像装置は、図３１（Ａ）に示す半導体装置の変形例であり、ＯＳトランジスタおよびＳｉトランジスタでＣＭＯＳインバータを構成する例を図示している。
ここで、層１４００に設けるＳｉトランジスタであるトランジスタ８３２はｐチャネル型とし、層１１００に設けるＯＳトランジスタであるトランジスタ８３１はｎチャネル型とする。ｐチャネル型トランジスタのみをシリコン基板８３０に設けることで、ウェル形成やｎ型不純物層形成など工程を省くことができる。
なお、図３３に示す半導体装置は、光電変換素子５２３にセレン等を用いた例を示したが、図２８と同様にｐｉｎ型の薄膜フォトダイオードを用いた構成としてもよい。
図３３に示す半導体装置において、トランジスタ８３１は、層１１００に形成するトランジスタ５１１およびトランジスタ５１２と同一の工程で作製することができる。したがって、撮像装置の製造工程を簡略化することができる。
また、本発明の一態様の半導体装置は、図３４に示すように、シリコン基板８３６に形成されたフォトダイオードおよびその上に形成されたＯＳトランジスタで構成された画素を有する構成と、回路が形成されたシリコン基板８３０とを貼り合わせた構成としてもよい。このような構成とすることで、シリコン基板８３６に形成するフォトダイオードの実効的な面積を向上することが容易になる。また、シリコン基板８３０に形成する回路を微細化したＳｉトランジスタで高集積化することで高性能な半導体装置を提供することができる。
また、図３４の変形例として、図３５および図３６に示すように、ＯＳトランジスタおよびＳｉトランジスタで回路を構成する形態であってもよい。このような構成とすることで、シリコン基板８３６に形成するフォトダイオードの実効的な面積を向上することが容易になる。また、シリコン基板８３０に形成する回路を微細化したＳｉトランジスタで高集積化することで高性能な半導体装置を提供することができる。
図３５の構成は、シリコン基板８３０の上のＯＳトランジスタおよびＳｉトランジスタで構成した不揮発性メモリを形成することができ、画像処理回路などを形成する場合に有効である。また、図３５の構成の場合、シリコン基板８３０の上のＯＳトランジスタおよびＳｉトランジスタでＣＭＯＳ回路を構成することができる。ＯＳトランジスタは極めてオフ電流が低いため、静的なリーク電流が極めて少ないＣＭＯＳ回路を構成することができる。
図３６の構成は、シリコン基板８３６の上のＯＳトランジスタおよびシリコン基板８３０の上のＳｉトランジスタで構成した不揮発性メモリを形成することができ、画像処理回路などを形成する場合に有効である。また、図３６の構成の場合、シリコン基板８３６の上のＯＳトランジスタおよびシリコン基板８３０の上のＳｉトランジスタでＣＭＯＳ回路を構成することができる。
なお、本実施の形態における半導体装置が有するトランジスタおよび光電変換素子の構成は一例である。したがって、例えば、トランジスタ５１１乃至トランジスタ５１５のいずれか、または一つ以上を活性領域または活性層にシリコン等を有するトランジスタで構成することもできる。また、トランジスタ８３１およびトランジスタ８３２の両方また一方を活性層に酸化物半導体層を有するトランジスタで構成することもできる。
図３７（Ａ）は、半導体装置にカラーフィルタ等を付加した形態の一例の断面図である。当該断面図は、３画素分の画素回路を有する領域の一部を示している。光電変換素子５２３が形成される層１２００上には、絶縁層２５００が形成される。絶縁層２５００は可視光に対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション膜として窒化シリコン膜を積層する構成としてもよい。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層する構成としてもよい。
絶縁層２５００上には、遮光層２５１０が形成されてもよい。遮光層２５１０は、上部のカラーフィルタを通る光の混色を防止する機能を有する。遮光層２５１０には、アルミニウム、タングステンなどの金属層や当該金属層と反射防止膜としての機能を有する誘電体膜を積層する構成とすることができる。
絶縁層２５００および遮光層２５１０上には平坦化膜として有機樹脂層２５２０を設ける構成とすることができる。また、画素別にカラーフィルタ２５３０（カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂ、カラーフィルタ２５３０ｃ）が形成される。例えば、カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂおよびカラーフィルタ２５３０ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を割り当てることにより、カラー画像を得ることができる。
カラーフィルタ２５３０上には、透光性を有する絶縁層２５６０などを設けることができる。
また、図３７（Ｂ）に示すように、カラーフィルタ２５３０の代わりに光学変換層２５５０を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮像装置とすることができる。
例えば、光学変換層２５５０に可視光線の波長以下の光を遮るフィルタを用いれば赤外線撮像装置とすることができる。また、光学変換層２５５０に近赤外線の波長以下の光を遮るフィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層２５５０に可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができる。
また、光学変換層２５５０にシンチレータを用いれば、Ｘ線撮像装置などに用いる、放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンスと呼ばれる現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子５２３で検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質、または当該物質を含む材料からなる。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯなどの材料や、それらを樹脂やセラミクスに分散させたものが知られている。
なお、セレン系材料を用いた光電変換素子５２３においては、Ｘ線等の放射線を電荷に直接変換することができるため、シンチレータを不要とする構成とすることもできる。
カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂおよびカラーフィルタ２５３０ｃ上には、マイクロレンズアレイ２５４０を設けてもよい。マイクロレンズアレイ２５４０が有する個々のレンズを通る光が直下のカラーフィルタを通り、光電変換素子５２３に照射されるようになる。なお、図３７（Ａ）、（Ｂ）、（Ｃ）に示す層１２００以外の領域を層１６００とする。
図３７（Ｃ）に示す撮像装置の具体的な構成は、図２４（Ａ）に示す半導体装置を例にすると、図３８に示すようになる。また、図３０に示す半導体装置を例にすると、図３９に示すようになる。
また、本発明の一態様の半導体装置は、図４０および図４１に示すように回折格子１５００と組み合わせてもよい。回折格子１５００を介した被写体の像（回折画像）を画素に取り込み、画素における撮像画像から演算処理により入力画像（被写体の像）を構成することができる。また、レンズの替わりに回折格子１５００を用いることで半導体装置のコストを下げることができる。
回折格子１５００は、透光性を有する材料で形成することができる。例えば、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。または、上記無機絶縁膜と有機絶縁膜との積層であってもよい。
また、回折格子１５００は、感光性樹脂などを用いたリソグラフィ工程で形成することができる。また、リソグラフィ工程とエッチング工程とを用いて形成することもできる。また、ナノインプリントリソグラフィやレーザスクライブなどを用いて形成することもできる。
なお、回折格子１５００とマイクロレンズアレイ２５４０との間に間隔Ｘを設けてもよい。間隔Ｘは、１ｍｍ以下、好ましくは１００μｍ以下とすることができる。なお、当該間隔は空間でもよいし、透光性を有する材料を封止層または接着層として設けてもよい。例えば、窒素や希ガスなどの不活性ガスを当該間隔に封じ込めることができる。または、アクリル樹脂、エポキシ樹脂またはポリイミド樹脂などを当該間隔に設けてもよい。またはシリコーンオイルなどの液体を設けてもよい。なお、マイクロレンズアレイ２５４０を設けない場合においても、カラーフィルタ２５３０と回折格子１５００との間に間隔Ｘを設けてもよい。
また、半導体装置は、図４２（Ａ１）および図４２（Ｂ１）に示すように湾曲させてもよい。図４２（Ａ１）は、半導体装置を同図中の二点鎖線Ｘ１−Ｘ２の方向に湾曲させた状態を示している。図４２（Ａ２）は、図４２（Ａ１）中の二点鎖線Ｘ１−Ｘ２で示した部位の断面図である。図４２（Ａ３）は、図４２（Ａ１）中の二点鎖線Ｙ１−Ｙ２で示した部位の断面図である。
図４２（Ｂ１）は、半導体装置を同図中の二点鎖線Ｘ３−Ｘ４の方向に湾曲させ、かつ、同図中の二点鎖線Ｙ３−Ｙ４の方向に湾曲させた状態を示している。図４２（Ｂ２）は、図４２（Ｂ１）中の二点鎖線Ｘ３−Ｘ４で示した部位の断面図である。図４２（Ｂ３）は、図４２（Ｂ１）中の二点鎖線Ｙ３−Ｙ４で示した部位の断面図である。
半導体装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、半導体装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、半導体装置の小型化や軽量化を容易とすることができる。また、撮像された画像の品質を向上させる事ができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態８）
本実施の形態では、本発明の一態様に用いることのできるＯＳトランジスタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のために一部の要素を拡大、縮小、または省略して図示している。
図４３（Ａ）、（Ｂ）は、本発明の一態様のトランジスタ９０１の上面図および断面図である。図４３（Ａ）は上面図であり、図４３（Ａ）に示す一点鎖線Ｂ１−Ｂ２方向の断面が図４３（Ｂ）に相当する。また、図４３（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向の断面が図４５（Ａ）に相当する。また、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ３−Ｂ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ９０１は、基板９１５と接する絶縁層９２０と、絶縁層９２０と接する酸化物半導体層９３０と、酸化物半導体層９３０と電気的に接続する導電層９４０および導電層９５０と、酸化物半導体層９３０、導電層９４０および導電層９５０と接する絶縁層９６０と、絶縁層９６０と接する導電層９７０と、導電層９４０、導電層９５０、絶縁層９６０および導電層９７０と接する絶縁層９７５と、絶縁層９７５と接する絶縁層９８０と、を有する。また、必要に応じて絶縁層９８０に平坦化膜としての機能を付加してもよい。
ここで、導電層９４０はソース電極層、導電層９５０はドレイン電極層、絶縁層９６０はゲート絶縁膜、導電層９７０はゲート電極層としてそれぞれ機能することができる。
また、図４３（Ｂ）に示す領域９９１はソース領域、領域９９２はドレイン領域、領域９９３はチャネル形成領域として機能することができる。領域９９１および領域９９２は導電層９４０および導電層９５０とそれぞれ接しており、例えば導電層９４０および導電層９５０として酸素と結合しやすい導電材料を用いれば領域９９１および領域９９２を低抵抗化することができる。
具体的には、酸化物半導体層９３０と導電層９４０および導電層９５０とが接することで酸化物半導体層９３０内に酸素欠損が生じ、当該酸素欠損と酸化物半導体層９３０内に残留または外部から拡散する水素との相互作用により、領域９９１および領域９９２は低抵抗のｎ型となる。
また、導電層９７０は、導電層９７１および導電層９７２の二層で形成される例を図示しているが、一層または三層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。
また、導電層９４０および導電層９５０は単層で形成される例を図示しているが、二層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。
また、本発明の一態様のトランジスタは、図４３（Ｃ）、（Ｄ）に示す構成であってもよい。図４３（Ｃ）はトランジスタ９０２の上面図であり、図４３（Ｃ）に示す一点鎖線Ｃ１−Ｃ２方向の断面が図４３（Ｄ）に相当する。また、図４３（Ｃ）に示す一点鎖線Ｃ３−Ｃ４方向の断面は、図４５（Ｂ）に相当する。また、一点鎖線Ｃ１−Ｃ２方向をチャネル長方向、一点鎖線Ｃ３−Ｃ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ９０２は、ゲート絶縁膜として作用する絶縁層９６０の端部とゲート電極層として作用する導電層９７０の端部とを一致させない点を除き、トランジスタ９０１と同様の構成を有する。トランジスタ９０２の構造は、導電層９４０および導電層９５０が絶縁層９６０で広く覆われているため、導電層９４０および導電層９５０と導電層９７０との間の抵抗が高く、ゲートリーク電流の少ない特徴を有している。
トランジスタ９０１およびトランジスタ９０２は、導電層９７０と導電層９４０および導電層９５０が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。当該構成では、酸化物半導体層９３０にオフセット領域が形成されないため、オン電流の高いトランジスタを形成しやすい。
また、本発明の一態様のトランジスタは、図４３（Ｅ）、（Ｆ）に示す構成であってもよい。図４３（Ｅ）はトランジスタ９０３の上面図であり、図４３（Ｅ）に示す一点鎖線Ｄ１−Ｄ２方向の断面が図４３（Ｆ）に相当する。また、図４３（Ｅ）に示す一点鎖線Ｄ３−Ｄ４方向の断面は、図４５（Ａ）に相当する。また、一点鎖線Ｄ１−Ｄ２方向をチャネル長方向、一点鎖線Ｄ３−Ｄ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ９０３は、基板９１５と接する絶縁層９２０と、絶縁層９２０と接する酸化物半導体層９３０と、酸化物半導体層９３０と接する絶縁層９６０と、絶縁層９６０と接する導電層９７０と、酸化物半導体層９３０、絶縁層９６０および導電層９７０を覆う絶縁層９７５と、絶縁層９７５と接する絶縁層９８０と、絶縁層９７５および絶縁層９８０に設けられた開口部を通じて酸化物半導体層９３０と電気的に接続する導電層９４０および導電層９５０を有する。また、必要に応じて絶縁層９８０、導電層９４０および導電層９５０に接する絶縁層（平坦化膜）などを有していてもよい。
ここで、導電層９４０はソース電極層、導電層９５０はドレイン電極層、絶縁層９６０はゲート絶縁膜、導電層９７０はゲート電極層としてそれぞれ機能することができる。
また、図４３（Ｆ）に示す領域９９１はソース領域、領域９９２はドレイン領域、領域９９３はチャネル形成領域として機能することができる。領域９９１および領域９９２は絶縁層９７５と接しており、例えば絶縁層９７５として水素を含む絶縁材料を用いれば領域９９１および領域９９２を低抵抗化することができる。
具体的には、絶縁層９７５を形成するまでの工程により領域９９１および領域９９２に生じる酸素欠損と、絶縁層９７５から領域９９１および領域９９２に拡散する水素との相互作用により、領域９９１および領域９９２は低抵抗のｎ型となる。なお、水素を含む絶縁材料としては、例えば窒化シリコンや窒化アルミニウムなどを用いることができる。
また、本発明の一態様のトランジスタは、図４４（Ａ）、（Ｂ）に示す構成であってもよい。図４４（Ａ）はトランジスタ９０４の上面図であり、図４４（Ａ）に示す一点鎖線Ｅ１−Ｅ２方向の断面が図４４（Ｂ）に相当する。また、図４４（Ａ）に示す一点鎖線Ｅ３−Ｅ４方向の断面は、図４５（Ａ）に相当する。また、一点鎖線Ｅ１−Ｅ２方向をチャネル長方向、一点鎖線Ｅ３−Ｅ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ９０４は、導電層９４０および導電層９５０が酸化物半導体層９３０の端部を覆うように接している点を除き、トランジスタ９０３と同様の構成を有する。
また、図４４（Ｂ）に示す領域９９４および領域９９７はソース領域、領域９９５および領域９９８はドレイン領域、領域９９６はチャネル形成領域として機能することができる。
領域９９４および領域９９５は、トランジスタ９０１における領域９９１および領域９９２と同様に低抵抗化することができる。
また、領域９９７および領域９９８は、トランジスタ９０３における領域９９１および領域９９２と同様に低抵抗化することができる。なお、チャネル長方向における領域９９７および領域９９８の長さが１００ｎｍ以下、好ましくは５０ｎｍ以下の場合には、ゲート電界の寄与によりオン電流は大きく低下しない。したがって、領域９９７および領域９９８の低抵抗化を行わない場合もある。
トランジスタ９０３およびトランジスタ９０４は、導電層９７０と導電層９４０および導電層９５０が重なる領域を有さないセルフアライン構造である。セルフアライン構造のトランジスタはゲート電極層とソース電極層およびドレイン電極層間の寄生容量が極めて小さいため、高速動作用途に適している。
また、本発明の一態様のトランジスタは、図４４（Ｃ）、（Ｄ）に示す構成であってもよい。図４４（Ｃ）はトランジスタ９０５の上面図であり、図４４（Ｃ）に示す一点鎖線Ｆ１−Ｆ２方向の断面が図４４（Ｄ）に相当する。また、図４４（Ｃ）に示す一点鎖線Ｆ３−Ｆ４方向の断面は、図４５（Ａ）に相当する。また、一点鎖線Ｆ１−Ｆ２方向をチャネル長方向、一点鎖線Ｆ３−Ｆ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ９０５は、基板９１５と接する絶縁層９２０と、絶縁層９２０と接する酸化物半導体層９３０と、酸化物半導体層９３０と電気的に接続する導電層９４１および導電層９５１と、酸化物半導体層９３０、導電層９４１、導電層９５１と接する絶縁層９６０と、絶縁層９６０と接する導電層９７０と、酸化物半導体層９３０、導電層９４１、導電層９５１、絶縁層９６０および導電層９７０と接する絶縁層９７５と、絶縁層９７５と接する絶縁層９８０と、絶縁層９７５および絶縁層９８０に設けられた開口部を通じて導電層９４１および導電層９５１とそれぞれ電気的に接続する導電層９４２および導電層９５２を有する。また、必要に応じて絶縁層９８０、導電層９４２および導電層９５２に接する絶縁層などを有していてもよい。
ここで、導電層９４１および導電層９５１は、酸化物半導体層９３０の上面と接し、側面には接しない構成となっている。
トランジスタ９０５は、導電層９４１および導電層９５１を有する点、絶縁層９７５および絶縁層９８０に設けられた開口部を有する点、ならびに当該開口部を通じて導電層９４１および導電層９５１とそれぞれ電気的に接続する導電層９４２および導電層９５２を有する点を除き、トランジスタ９０１と同様の構成を有する。導電層９４０（導電層９４１および導電層９４２）はソース電極層として作用させることができ、導電層９５０（導電層９５１および導電層９５２）はドレイン電極層として作用させることができる。
また、本発明の一態様のトランジスタは、図４４（Ｅ）、（Ｆ）に示す構成であってもよい。図４４（Ｅ）はトランジスタ９０６の上面図であり、図４４（Ｅ）に示す一点鎖線Ｇ１−Ｇ２方向の断面が図４４（Ｆ）に相当する。また、図４４（Ａ）に示す一点鎖線Ｇ３−Ｇ４方向の断面は、図４５（Ａ）に相当する。また、一点鎖線Ｇ１−Ｇ２方向をチャネル長方向、一点鎖線Ｇ３−Ｇ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ９０６は、基板９１５と接する絶縁層９２０と、絶縁層９２０と接する酸化物半導体層９３０と、酸化物半導体層９３０と電気的に接続する導電層９４１および導電層９５１と、酸化物半導体層９３０と接する絶縁層９６０と、絶縁層９６０と接する導電層９７０と、絶縁層９２０、酸化物半導体層９３０、導電層９４１、導電層９５１、絶縁層９６０、導電層９７０と接する絶縁層９７５と、絶縁層９７５と接する絶縁層９８０と、絶縁層９７５および絶縁層９８０に設けられた開口部を通じて導電層９４１および導電層９５１とそれぞれ電気的に接続する導電層９４２および導電層９５２を有する。また、必要に応じて絶縁層９８０、導電層９４２および導電層９５２に接する絶縁層（平坦化膜）などを有していてもよい。
ここで、導電層９４１および導電層９５１は、酸化物半導体層９３０の上面と接し、側面には接しない構成となっている。
トランジスタ９０６は、導電層９４１および導電層９５１を有する点を除き、トランジスタ９０３と同様の構成を有する。導電層９４０（導電層９４１および導電層９４２）はソース電極層として作用させることができ、導電層９５０（導電層９５１および導電層９５２）はドレイン電極層として作用させることができる。
トランジスタ９０５およびトランジスタ９０６の構成では、導電層９４０および導電層９５０が絶縁層９２０と接しない構成であるため、絶縁層９２０中の酸素が導電層９４０および導電層９５０に奪われにくくなり、絶縁層９２０から酸化物半導体層９３０中への酸素の供給を容易とすることができる。
なお、トランジスタ９０３における領域９９１および領域９９２、トランジスタ９０４およびトランジスタ９０６における領域９９７および領域９９８には、酸素欠損を形成し導電率を高めるための不純物を添加してもよい。酸化物半導体層に酸素欠損を形成する不純物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該不純物の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物半導体層の導電率を高くすることができる。
なお、不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導電体を形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体という。なお、酸化物導電体は酸化物半導体と同様に透光性を有する。
酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致していると推定される。このため、酸化物導電体層とソース電極層およびドレイン電極層として機能する導電層との接触はオーミック接触であり、酸化物導電体層とソース電極層およびドレイン電極層として機能する導電層との接触抵抗を低減することができる。
また、本発明の一態様のトランジスタは、図４６（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すチャネル長方向の断面図、ならびに図４５（Ｃ）、（Ｄ）に示すチャネル幅方向の断面図のように、酸化物半導体層９３０と基板９１５との間に導電層９７３を備えていてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いることで、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、図４６（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層９７３の幅を酸化物半導体層９３０よりも短くしてもよい。さらに、導電層９７３の幅を導電層９７０の幅よりも短くしてもよい。
オン電流を増加させるには、例えば、導電層９７０と導電層９７３を同電位とし、ダブルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導電層９７０とは異なる定電位を導電層９７３に供給すればよい。導電層９７０と導電層９７３を同電位とするには、例えば、図４５（Ｄ）に示すように、導電層９７０と導電層９７３とをコンタクトホールを介して電気的に接続すればよい。
また、図４３および図４４におけるトランジスタ９０１乃至トランジスタ９０６では、酸化物半導体層９３０が単層である例を図示したが、酸化物半導体層９３０は積層であってもよい。トランジスタ９０１乃至トランジスタ９０６の酸化物半導体層９３０は、図４７（Ｂ）、（Ｃ）または図４７（Ｄ）、（Ｅ）に示す酸化物半導体層９３０と入れ替えることができる。
図４７（Ａ）は酸化物半導体層９３０の上面図であり、図４７（Ｂ）、（Ｃ）は、二層構造である酸化物半導体層９３０の断面図である。また、図４７（Ｄ）、（Ｅ）は、三層構造である酸化物半導体層９３０の断面図である。
酸化物半導体層９３０ａ、酸化物半導体層９３０ｂ、酸化物半導体層９３０ｃには、それぞれ組成の異なる酸化物半導体層などを用いることができる。
また、本発明の一態様のトランジスタは、図４８（Ａ）、（Ｂ）に示す構成であってもよい。図４８（Ａ）はトランジスタ９０７の上面図であり、図４８（Ａ）に示す一点鎖線Ｈ１−Ｈ２方向の断面が図４８（Ｂ）に相当する。また、図４８（Ａ）に示す一点鎖線Ｈ３−Ｈ４方向の断面が図５０（Ａ）に相当する。また、一点鎖線Ｈ１−Ｈ２方向をチャネル長方向、一点鎖線Ｈ３−Ｈ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ９０７は、基板９１５と接する絶縁層９２０と、絶縁層９２０と接する酸化物半導体層９３０ａおよび酸化物半導体層９３０ｂからなる積層と、当該積層と電気的に接続する導電層９４０および導電層９５０と、当該積層、導電層９４０および導電層９５０と接する酸化物半導体層９３０ｃと、酸化物半導体層９３０ｃと接する絶縁層９６０と、絶縁層９６０と接する導電層９７０と、導電層９４０、導電層９５０、酸化物半導体層９３０ｃ、絶縁層９６０および導電層９７０と接する絶縁層９７５と、絶縁層９７５と接する絶縁層９８０と、を有する。また、必要に応じて絶縁層９８０に平坦化膜としての機能を付加してもよい。
トランジスタ９０７は、領域９９１および領域９９２において酸化物半導体層９３０が二層（酸化物半導体層９３０ａ、酸化物半導体層９３０ｂ）である点、領域９９３において酸化物半導体層９３０が三層（酸化物半導体層９３０ａ、酸化物半導体層９３０ｂ、酸化物半導体層９３０ｃ）である点、および導電層９４０および導電層９５０と絶縁層９６０との間に酸化物半導体層の一部（酸化物半導体層９３０ｃ）が介在している点を除き、トランジスタ９０１と同様の構成を有する。
また、本発明の一態様のトランジスタは、図４８（Ｃ）、（Ｄ）に示す構成であってもよい。図４８（Ｃ）はトランジスタ９０８の上面図であり、図４８（Ｃ）に示す一点鎖線Ｉ１−Ｉ２方向の断面が図４８（Ｄ）に相当する。また、図４８（Ｃ）に示す一点鎖線Ｉ３−Ｉ４方向の断面が図５０（Ｂ）に相当する。また、一点鎖線Ｉ１−Ｉ２方向をチャネル長方向、一点鎖線Ｉ３−Ｉ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ９０８は、絶縁層９６０および酸化物半導体層９３０ｃの端部が導電層９７０の端部と一致しない点がトランジスタ９０７と異なる。
また、本発明の一態様のトランジスタは、図４８（Ｅ）、（Ｆ）に示す構成であってもよい。図４８（Ｅ）はトランジスタ９０９の上面図であり、図４８（Ｅ）に示す一点鎖線Ｊ１−Ｊ２方向の断面が図４８（Ｆ）に相当する。また、図４８（Ｅ）に示す一点鎖線Ｊ３−Ｊ４方向の断面が図５０（Ａ）に相当する。また、一点鎖線Ｊ１−Ｊ２方向をチャネル長方向、一点鎖線Ｊ３−Ｊ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ９０９は、基板９１５と接する絶縁層９２０と、絶縁層９２０と接する酸化物半導体層９３０ａおよび酸化物半導体層９３０ｂからなる積層と、当該積層と接する酸化物半導体層９３０ｃと、酸化物半導体層９３０ｃと接する絶縁層９６０と、絶縁層９６０と接する導電層９７０と、当該積層、酸化物半導体層９３０ｃ、絶縁層９６０および導電層９７０を覆う絶縁層９７５と、絶縁層９７５と接する絶縁層９８０と、絶縁層９７５および絶縁層９８０に設けられた開口部を通じて当該積層と電気的に接続する導電層９４０および導電層９５０を有する。また、必要に応じて絶縁層９８０、導電層９４０および導電層９５０に接する絶縁層（平坦化膜）などを有していてもよい。
トランジスタ９０９は、領域９９１および領域９９２において酸化物半導体層９３０が二層（酸化物半導体層９３０ａ、酸化物半導体層９３０ｂ）である点、領域９９３において酸化物半導体層９３０が三層（酸化物半導体層９３０ａ、酸化物半導体層９３０ｂ、酸化物半導体層９３０ｃ）である点を除き、トランジスタ９０３と同様の構成を有する。
また、本発明の一態様のトランジスタは、図４９（Ａ）、（Ｂ）に示す構成であってもよい。図４９（Ａ）はトランジスタ９１０の上面図であり、図４９（Ａ）に示す一点鎖線Ｋ１−Ｋ２方向の断面が図４９（Ｂ）に相当する。また、図４９（Ａ）に示す一点鎖線Ｋ３−Ｋ４方向の断面が図５０（Ａ）に相当する。また、一点鎖線Ｋ１−Ｋ２方向をチャネル長方向、一点鎖線Ｋ３−Ｋ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ９１０は、領域９９４および領域９９５において酸化物半導体層９３０が二層（酸化物半導体層９３０ａ、酸化物半導体層９３０ｂ）である点、領域９９６において酸化物半導体層９３０が三層（酸化物半導体層９３０ａ、酸化物半導体層９３０ｂ、酸化物半導体層９３０ｃ）である点を除き、トランジスタ９０４と同様の構成を有する。
また、本発明の一態様のトランジスタは、図４９（Ｃ）、（Ｄ）に示す構成であってもよい。図４９（Ｃ）はトランジスタ９１１の上面図であり、図４９（Ｃ）に示す一点鎖線Ｋ１−Ｋ２方向の断面が図４９（Ｄ）に相当する。また、図４９（Ｃ）に示す一点鎖線Ｋ３−Ｋ４方向の断面が図５０（Ａ）に相当する。また、一点鎖線Ｋ１−Ｋ２方向をチャネル長方向、一点鎖線Ｋ３−Ｋ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ９１１は、基板９１５と接する絶縁層９２０と、絶縁層９２０と接する酸化物半導体層９３０ａおよび酸化物半導体層９３０ｂからなる積層と、当該積層と電気的に接続する導電層９４１および導電層９５１と、当該積層、導電層９４１および導電層９５１と接する酸化物半導体層９３０ｃと、酸化物半導体層９３０ｃと接する絶縁層９６０と、絶縁層９６０と接する導電層９７０と、当該積層、導電層９４１、導電層９５１、酸化物半導体層９３０ｃ、絶縁層９６０および導電層９７０と接する絶縁層９７５と、絶縁層９７５と接する絶縁層９８０と、絶縁層９７５および絶縁層９８０に設けられた開口部を通じて導電層９４１および導電層９５１とそれぞれ電気的に接続する導電層９４２および導電層９５２を有する。また、必要に応じて絶縁層９８０、導電層９４２および導電層９５２に接する絶縁層（平坦化膜）などを有していてもよい。
トランジスタ９１１は、領域９９１および領域９９２において酸化物半導体層９３０が二層（酸化物半導体層９３０ａ、酸化物半導体層９３０ｂ）である点、領域９９３において酸化物半導体層９３０が三層（酸化物半導体層９３０ａ、酸化物半導体層９３０ｂ、酸化物半導体層９３０ｃ）である点、ならびに導電層９４１および導電層９５１と絶縁層９６０との間に酸化物半導体層の一部（酸化物半導体層９３０ｃ）が介在している点を除き、トランジスタ９０５と同様の構成を有する。
また、本発明の一態様のトランジスタは、図４９（Ｅ）、（Ｆ）に示す構成であってもよい。図４９（Ｅ）はトランジスタ９１２の上面図であり、図４９（Ｅ）に示す一点鎖線Ｍ１−Ｍ２方向の断面が図４９（Ｆ）に相当する。また、図４９（Ｅ）に示す一点鎖線Ｍ３−Ｍ４方向の断面が図５０（Ａ）に相当する。また、一点鎖線Ｍ１−Ｍ２方向をチャネル長方向、一点鎖線Ｍ３−Ｍ４方向をチャネル幅方向と呼称する場合がある。
トランジスタ９１２は、領域９９４、領域９９５、領域９９７および領域９９８において酸化物半導体層９３０が二層（酸化物半導体層９３０ａ、酸化物半導体層９３０ｂ）である点、領域９９６において酸化物半導体層９３０が三層（酸化物半導体層９３０ａ、酸化物半導体層９３０ｂ、酸化物半導体層９３０ｃ）である点を除き、トランジスタ９０６と同様の構成を有する。
また、本発明の一態様のトランジスタは、図５１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すチャネル長方向の断面図、ならびに図５０（Ｃ）、（Ｄ）に示すチャネル幅方向の断面図のように、酸化物半導体層９３０と基板９１５との間に導電層９７３を備えていてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いることで、更なるオン電流の増加や、しきい値電圧の制御を行うことができる。なお、図５１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層９７３の幅を酸化物半導体層９３０よりも短くしてもよい。さらに、導電層９７３の幅を導電層９７０の幅よりも短くしてもよい。
また、本発明の一態様のトランジスタは、図５２（Ａ）および図５２（Ｂ）に示す構成とすることもできる。図５２（Ａ）は上面図であり、図５２（Ｂ）は、図５２（Ａ）に示す一点鎖線Ｎ１−Ｎ２、および一点鎖線Ｎ３−Ｎ４に対応する断面図である。なお、図５２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図５２（Ａ）および図５２（Ｂ）に示すトランジスタ９１３は、基板９１５と、基板９１５上の絶縁層９２０と、絶縁層９２０上の酸化物半導体層９３０（酸化物半導体層９３０ａ、酸化物半導体層９３０ｂ、酸化物半導体層９３０ｃ）と、酸化物半導体層９３０に接し、間隔を開けて配置された導電層９４０および導電層９５０と、酸化物半導体層９３０ｃと接する絶縁層９６０と、絶縁層９６０と接する導電層９７０を有する。なお、酸化物半導体層９３０ｃ、絶縁層９６０および導電層９７０は、トランジスタ９１３上の絶縁層９９０に設けられた酸化物半導体層９３０ｂに達する開口部に設けられている。
トランジスタ９１３の構成は、前述したその他のトランジスタの構成と比較して、ソース電極またはドレイン電極となる導電体とゲート電極となる導電体の重なる領域が少ないため、寄生容量を小さくすることができる。したがって、トランジスタ９１３は、高速動作を必要とする回路の要素として適している。なお、トランジスタ９１３の上面は、図５２（Ｂ）に示すようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いて平坦化することが好ましいが、平坦化しない構成とすることもできる。
また、本発明の一態様のトランジスタにおける導電層９４０（ソース電極層）および導電層９５０（ドレイン電極層）は、図５３（Ａ）、（Ｂ）に示す上面図（酸化物半導体層９３０、導電層９４０および導電層９５０のみを図示）のように酸化物半導体層の幅（ＷＯＳ）よりも導電層９４０および導電層９５０の幅（ＷＳＤ）が長く形成されていてもよいし、短く形成されていてもよい。ＷＯＳ≧ＷＳＤ（ＷＳＤはＷＯＳ以下）とすることで、ゲート電界が酸化物半導体層９３０全体にかかりやすくなり、トランジスタの電気特性を向上させることができる。また、図５３（Ｃ）に示すように、導電層９４０および導電層９５０が酸化物半導体層９３０と重なる領域のみに形成されていてもよい。
本発明の一態様のトランジスタ（トランジスタ９０１乃至トランジスタ９１３）では、いずれの構成においても、ゲート電極層である導電層９７０は、ゲート絶縁膜である絶縁層９６０を介して酸化物半導体層９３０のチャネル幅方向を電気的に取り囲み、オン電流が高められる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
また、酸化物半導体層９３０ａおよび酸化物半導体層９３０ｂを有するトランジスタ、ならびに酸化物半導体層９３０ａ、酸化物半導体層９３０ｂおよび酸化物半導体層９３０ｃを有するトランジスタにおいては、酸化物半導体層９３０を構成する二層または三層の材料を適切に選択することで酸化物半導体層９３０ｂに電流を流すことができる。酸化物半導体層９３０ｂに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得ることができる。したがって、酸化物半導体層９３０ｂを厚くすることでオン電流が向上する場合がある。
以上の構成のトランジスタを用いることにより、半導体装置に良好な電気特性を付与することができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態９）
本実施の形態では、実施の形態８に示したトランジスタの構成要素について詳細を説明する。
基板９１５には、ガラス基板、石英基板、半導体基板、セラミックス基板、表面が絶縁処理された金属基板などを用いることができる。または、トランジスタが形成されたシリコン基板、および当該シリコン基板上に絶縁層、配線、コンタクトプラグとして機能を有する導電体等が形成されたものを用いることができる。なお、シリコン基板にｐチャネル型のトランジスタのみを形成する場合は、ｎ−型の導電型を有するシリコン基板を用いることが好ましい。または、ｎ−型またはｉ型のシリコン層を有するＳＯＩ基板であってもよい。また、当該シリコン基板におけるトランジスタを形成する面の面方位は、（１１０）面であることが好ましい。（１１０）面にｐチャネル型トランジスタを形成することで、移動度を高くすることができる。
絶縁層９２０は、基板９１５に含まれる要素からの不純物の拡散を防止する役割を有するほか、酸化物半導体層９３０に酸素を供給する役割を担うことができる。したがって、絶縁層９２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上である膜とする。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。また、基板９１５が他のデバイスが形成された基板である場合、絶縁層９２０は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ法等で平坦化処理を行うことが好ましい。
例えば、絶縁層９２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であってもよい。
なお、本実施の形態では、トランジスタが有する酸化物半導体層９３０が酸化物半導体層９３０ａ、酸化物半導体層９３０ｂおよび酸化物半導体層９３０ｃを絶縁層９２０側から順に積んだ三層構造である場合を主として詳細を説明する。
なお、酸化物半導体層９３０が単層の場合は、本実施の形態に示す、酸化物半導体層９３０ｂに相当する層を用いればよい。
また、酸化物半導体層９３０が二層の場合は、本実施の形態に示す、酸化物半導体層９３０ａに相当する層および酸化物半導体層９３０ｂに相当する層を絶縁層９２０側から順に積んだ積層を用いればよい。この構成の場合、酸化物半導体層９３０ａと酸化物半導体層９３０ｂとを入れ替えることもできる。
また、酸化物半導体層９３０が四層以上である場合は、例えば、本実施の形態で説明する三層構造の酸化物半導体層９３０に対して他の酸化物半導体層を付加する構成とすることができる。
一例としては、酸化物半導体層９３０ｂには、酸化物半導体層９３０ａおよび酸化物半導体層９３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。
酸化物半導体層９３０ａおよび酸化物半導体層９３０ｃは、酸化物半導体層９３０ｂを構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層９３０ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
このような構造において、導電層９７０に電界を印加すると、酸化物半導体層９３０のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層９３０ｂにチャネルが形成される。
また、酸化物半導体層９３０ａは、酸化物半導体層９３０ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層９３０ｂと絶縁層９２０が接した場合の界面と比較して、酸化物半導体層９３０ｂと酸化物半導体層９３０ａとの界面には界面準位が形成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値電圧が変動することがある。したがって、酸化物半導体層９３０ａを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。
また、酸化物半導体層９３０ｃは、酸化物半導体層９３０ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層９３０ｂとゲート絶縁膜（絶縁層９６０）が接した場合の界面と比較して、酸化物半導体層９３０ｂと酸化物半導体層９３０ｃとの界面ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体層９３０ｃを設けることにより、トランジスタの電界効果移動度を高くすることができる。
酸化物半導体層９３０ａおよび酸化物半導体層９３０ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体層９３０ｂよりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化物半導体層９３０ａおよび酸化物半導体層９３０ｃは、酸化物半導体層９３０ｂよりも酸素欠損が生じにくいということができる。
また、酸化物半導体層９３０ａ、酸化物半導体層９３０ｂ、および酸化物半導体層９３０ｃとして用いることのできる酸化物半導体は、少なくともＩｎもしくはＺｎを含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、またはＺｒ等がある。また、他のスタビライザーとしては、ランタノイドである、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化ガリウム、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
なお、酸化物半導体層９３０ａ、酸化物半導体層９３０ｂ、酸化物半導体層９３０ｃが、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体層９３０ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層９３０ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物半導体層９３０ｃをＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層９３０ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
酸化物半導体層９３０ａおよび酸化物半導体層９３０ｃにおけるＺｎおよびＯを除いた場合において、ＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。また、酸化物半導体層９３０ｂのＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。
また、酸化物半導体層９３０ｂは、酸化物半導体層９３０ａおよび酸化物半導体層９３０ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＭよりも多い組成となる酸化物はＩｎがＭと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層９３０ｂにインジウムの含有量が多い酸化物を用いることで、高い電界効果移動度のトランジスタを実現することができる。
酸化物半導体層９３０ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、さらに好ましくは５ｎｍ以上２５ｎｍ以下とする。また、酸化物半導体層９３０ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下とする。また、酸化物半導体層９３０ｃの厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上３０ｎｍ以下、さらに好ましくは３ｎｍ以上１５ｎｍ以下とする。また、酸化物半導体層９３０ｂは、酸化物半導体層９３０ｃより厚い方が好ましい。
なお、酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満、または８×１０１１／ｃｍ３未満、または１×１０８／ｃｍ３未満であり、かつ、１×１０−９／ｃｍ３以上であることとする。
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、酸化物半導体層９３０ａ、酸化物半導体層９３０ｂおよび酸化物半導体層９３０ｃの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で見積もられるシリコン濃度が１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満となる領域を有するように制御する。また、水素濃度が、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下になる領域を有するように制御する。また、窒素濃度は、例えば、酸化物半導体層のある深さにおいて、または、酸化物半導体層のある領域において、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、例えばシリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満になる領域を有するように制御する。また、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満になる領域を有するように制御する。
また、上述のように高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅あたりのオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
なお、トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるため、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジスタのようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート絶縁膜と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化物半導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。
したがって、酸化物半導体層９３０を酸化物半導体層９３０ａ、酸化物半導体層９３０ｂ、酸化物半導体層９３０ｃの積層構造とすることで、酸化物半導体層９３０ｂにチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。
酸化物半導体層９３０ａ、酸化物半導体層９３０ｂ、酸化物半導体層９３０ｃのバンド構造においては、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層９３０ａ、酸化物半導体層９３０ｂ、酸化物半導体層９３０ｃの組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体層９３０ａ、酸化物半導体層９３０ｂ、酸化物半導体層９３０ｃは組成が異なる層の積層体ではあるが、物性的に連続であるということもでき、図面において、当該積層体のそれぞれの界面は点線で表している。
主成分を共通として積層された酸化物半導体層９３０は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造（Ｕ Ｓｈａｐｅ Ｗｅｌｌ））が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
例えば、酸化物半導体層９３０ａおよび酸化物半導体層９３０ｃにはＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：３：６、１：４：５、１：６：４または１：９：６（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。また、酸化物半導体層９３０ｂにはＩｎ：Ｇａ：Ｚｎ＝１：１：１、２：１：３、５：５：６、または３：１：２（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。なお、酸化物半導体層９３０ａ、酸化物半導体層９３０ｂ、および酸化物半導体層９３０ｃの原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス４０％の変動を含む。
酸化物半導体層９３０における酸化物半導体層９３０ｂはウェル（井戸）となり、チャネルは酸化物半導体層９３０ｂに形成される。なお、酸化物半導体層９３０は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
また、酸化物半導体層９３０ａおよび酸化物半導体層９３０ｃと、酸化シリコン膜などの絶縁層との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物半導体層９３０ａおよび酸化物半導体層９３０ｃがあることにより、酸化物半導体層９３０ｂと当該トラップ準位とを遠ざけることができる。
ただし、酸化物半導体層９３０ａおよび酸化物半導体層９３０ｃの伝導帯下端のエネルギーと、酸化物半導体層９３０ｂの伝導帯下端のエネルギーとの差が小さい場合、酸化物半導体層９３０ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。電子がトラップ準位に捕獲されることで、絶縁層界面にマイナスの電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
酸化物半導体層９３０ａ、酸化物半導体層９３０ｂおよび酸化物半導体層９３０ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
ソース電極層として作用する導電層９４０およびドレイン電極層として作用する導電層９５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる。代表的には、特に酸素と結合しやすいＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。また、低抵抗のＣｕやＣｕ−Ｍｎなどの合金と上記材料との積層を用いてもよい。なお、トランジスタ９０５、トランジスタ９０６、トランジスタ９１１、トランジスタ９１２においては、例えば、導電層９４１および導電層９５１にＷ、導電層９４２および導電層９５２にＴｉとＡｌとの積層膜などを用いることができる。
上記材料は酸化物半導体膜から酸素を引き抜く性質を有する。そのため、上記材料と接した酸化物半導体膜の一部の領域では酸化物半導体層中の酸素が脱離し、酸素欠損が形成される。膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著にｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。
また、導電層９４０および導電層９５０にＷを用いる場合には、窒素をドーピングしてもよい。窒素をドーピングすることで酸素を引き抜く性質を適度に弱めることができ、ｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。また、導電層９４０および導電層９５０をｎ型の半導体層との積層とし、ｎ型の半導体層と酸化物半導体層を接触させることによってもｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。ｎ型の半導体層としては、窒素が添加されたＩｎ−Ｇａ−Ｚｎ酸化物、酸化亜鉛、酸化インジウム、酸化スズ、酸化インジウムスズなどを用いることができる。
ゲート絶縁膜として作用する絶縁層９６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁層９６０は上記材料の積層であってもよい。なお、絶縁層９６０に、Ｌａ、Ｎ、Ｚｒなどを、不純物として含んでいてもよい。
また、絶縁層９６０の積層構造の一例について説明する。絶縁層９６０は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムおよび酸化アルミニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁層８６０の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
また、酸化物半導体層９３０と接する絶縁層９２０および絶縁層９６０は、窒素酸化物の放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁層と酸化物半導体が接した場合、窒素酸化物に起因する準位密度が高くなることがある。当該窒素酸化物に起因する準位密度は酸化物半導体のエネルギーギャップ内に形成されうる場合がある。絶縁層９２０および絶縁層９６０には、例えば、窒素酸化物の放出量の少ない酸化窒化シリコン膜または酸化窒化アルミニウム膜等の酸化物絶縁層を用いることができる。
なお、窒素酸化物の放出量の少ない酸化窒化シリコン膜は、ＴＤＳ法において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理による放出量とする。
絶縁層９２０および絶縁層９６０として、上記酸化物絶縁層を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
ゲート電極層として作用する導電層９７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕまたはＣｕ−Ｍｎなどの合金や上記材料とＣｕまたはＣｕ−Ｍｎなどの合金との積層を用いてもよい。本実施の形態では、導電層９７１に窒化タンタル、導電層９７２にタングステンを用いて導電層９７０を形成する。
絶縁層９７５には、水素を含む窒化シリコン膜または窒化アルミニウム膜などを用いることができる。実施の形態２に示したトランジスタ９０３、トランジスタ９０４、トランジスタ９０６、トランジスタ９０９、トランジスタ９１０、およびトランジスタ９１２では、絶縁層９７５として水素を含む絶縁膜を用いることで酸化物半導体層の一部をｎ型化することができる。また、窒化絶縁膜は水分などのブロッキング膜としての作用も有し、トランジスタの信頼性を向上させることができる。
また、絶縁層９７５としては酸化アルミニウム膜を用いることもできる。特に、実施の形態２に示したトランジスタ９０１、トランジスタ９０２、トランジスタ９０５、トランジスタ９０７、トランジスタ９０８、およびトランジスタ９１１では絶縁層９７５に酸化アルミニウム膜を用いることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、水素、水分などの不純物の酸化物半導体層９３０への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層９２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体層中に拡散させることもできる。
また、絶縁層９７５上には絶縁層９８０が形成されていることが好ましい。当該絶縁層には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該絶縁層は上記材料の積層であってもよい。
ここで、絶縁層９８０は絶縁層９２０と同様に化学量論組成よりも多くの酸素を有することが好ましい。絶縁層９８０から放出される酸素は絶縁層９６０を経由して酸化物半導体層９３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅が縮小するとオン電流が低下する。
本発明の一態様のトランジスタ９０７乃至トランジスタ９１２では、チャネルが形成される酸化物半導体層９３０ｂを覆うように酸化物半導体層９３０ｃが形成されており、チャネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。
また、本発明の一態様のトランジスタでは、前述したように酸化物半導体層９３０のチャネル幅方向を電気的に取り囲むようにゲート電極層（導電層９７０）が形成されているため、酸化物半導体層９３０に対しては垂直方向からのゲート電界に加えて、側面方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を高められる。
また、本発明の一態様における酸化物半導体層９３０が二層または三層のトランジスタでは、チャネルが形成される酸化物半導体層９３０ｂを酸化物半導体層９３０ａ上に形成することで界面準位を形成しにくくする効果を有する。また、本発明の一態様における酸化物半導体層９３０が三層のトランジスタでは、酸化物半導体層９３０ｂを三層構造の中間に位置する層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、Ｓ値（サブスレッショルド値）の低減をはかることができる。したがって、ゲート電圧ＶＧが０Ｖ時の電流を下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。また、本発明の一態様のトランジスタは、微細化にともなう電気特性の劣化が抑えられることから、集積度の高い半導体装置の形成に適しているといえる。
なお、本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的にはスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などがある。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。例えば２種類以上の原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらないように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。あるいは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いることができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。
なお、酸化物半導体層の成膜には、対向ターゲット式スパッタリング装置を用いることもできる。当該対向ターゲット式スパッタリング装置を用いた成膜法を、ＶＤＳＰ（ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ＳＰ）と呼ぶこともできる。
対向ターゲット式スパッタリング装置を用いて酸化物半導体層を成膜することによって、酸化物半導体層の成膜時におけるプラズマ損傷を低減することができる。そのため、膜中の酸素欠損を低減することができる。また、対向ターゲット式スパッタリング装置を用いることで低圧での成膜が可能となるため、成膜された酸化物半導体層中の不純物濃度（例えば水素、希ガス（アルゴンなど）、水など）を低減させることができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態１０）
以下では、本発明の一態様に用いることのできる酸化物半導体膜の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円周状に分布したスポットが観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
（実施の形態１１）
本発明の一態様に係る半導体装置は、カメラモジュールに用いられ、様々な電子機器に搭載することができる。本実施の形態では、上記実施の形態で説明した半導体装置を適用したカメラモジュールの一例、及び電子機器の一例について説明する。
図５４に示すカメラモジュール２０００は、レンズユニット２００１、オートフォーカスユニット２００２、リッドガラス２００３、センサカバー２００４、半導体装置２００５、基板２００６、ＦＰＣ２００７を有する。
本発明の一態様に係る半導体装置、撮像装置、撮像システム、カメラモジュールは、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図５５に示す。
図５５（Ａ）は携帯型ゲーム機であり、筐体３００１、筐体３００２、表示部３００３、表示部３００４、マイク３００５、スピーカー３００６、操作キー３００７、スタイラス３００８、カメラ３００９等を有する。なお、図５５（Ａ）に示した携帯型ゲーム機は、２つの表示部３００３と表示部３００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。カメラ３００９には本発明の一態様の半導体装置を用いることができる。
図５５（Ｂ）は携帯データ端末であり、第１筐体３０１１、表示部３０１２、カメラ３０１９等を有する。表示部３０１２が有するタッチパネル機能により情報の入出力を行うことができる。カメラ３０１９には本発明の一態様の半導体装置を用いることができる。
図５５（Ｃ）は腕時計型の情報端末であり、筐体３０３１、表示部３０３２、リストバンド３０３３、カメラ３０３９等を有する。表示部３０３２はタッチパネルとなっていてもよい。カメラ３０３９には本発明の一態様の半導体装置を用いることができる。
図５５（Ｄ）は監視カメラであり、筐体３０５１、レンズ３０５２、支持部３０５３等を有する。レンズ３０５２の焦点となる位置には本発明の一態様の半導体装置を備えることができる。
図５５（Ｅ）はデジタルカメラであり、筐体３０６１、シャッターボタン３０６２、マイク３０６３、発光部３０６７、レンズ３０６５等を有する。レンズ３０６５の焦点となる位置には本発明の一態様の半導体装置を備えることができる。
図５５（Ｆ）はビデオカメラであり、第１筐体３０７１、第２筐体３０７２、表示部３０７３、操作キー３０７４、レンズ３０７５、接続部３０７６等を有する。操作キー３０７４およびレンズ３０７５は第１筐体３０７１に設けられており、表示部３０７３は第２筐体３０７２に設けられている。そして、第１筐体３０７１と第２筐体３０７２とは、接続部３０７６により接続されており、第１筐体３０７１と第２筐体３０７２の間の角度は、接続部３０７６により変更が可能である。表示部３０７３における映像を、接続部３０７６における第１筐体３０７１と第２筐体３０７２との間の角度に従って切り替える構成としても良い。レンズ３０７５の焦点となる位置には本発明の一態様の半導体装置を備えることができる。
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
１０ 半導体装置
２０ 画素部
２１ 画素
３０ 駆動回路
４０ Ａ／Ｄ変換回路
５０ 駆動回路
６０ アナログ処理回路
６１ 電流加減算回路
６２ 電流補正回路
７０ 制御回路
１００ 定電流回路
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１０７ 容量素子
２０１ コンパレータ
２０２ コンパレータ
２０３ トランジスタ
２０４ トランジスタ
２０５ トランジスタ
２０６ トランジスタ
２０７ トランジスタ
２０８ トランジスタ
２０９ トランジスタ
２１０ ラッチ回路
２２１ トランジスタ
２２７ トランジスタ
２３１ インバータ
２３２ ＮＡＮＤ
２３３ ＮＡＮＤ
２３４ ＮＡＮＤ
３００ 定電流回路
３０１ トランジスタ
４００ 回路
４０１ トランジスタ
４０２ トランジスタ
４０３ トランジスタ
４０４ トランジスタ
４０５ インバータ
４０６ ＡＮＤ
４０７ ＮＡＮＤ
４０８ インバータ
４０９ ＡＮＤ
４１０ ＮＡＮＤ
４１１ インバータ
４２１ トランジスタ
４２２ トランジスタ
４２３ トランジスタ
４２４ トランジスタ
４２５ トランジスタ
４２６ トランジスタ
４３０ 論理回路
５１１ トランジスタ
５１１Ａ トランジスタ
５１１Ｂ トランジスタ
５１１Ｃ トランジスタ
５１２ トランジスタ
５１３ トランジスタ
５１４ トランジスタ
５１５ トランジスタ
５２１ 容量素子
５２２ 容量素子
５２３ 光電変換素子
６００ 撮像システム
６１０ 光検出部
６２０ データ処理部
６２１ プロセッサ
６２２ デコーダ
６２３ 記憶回路
８１１ 撮像動作
８１２ データ保持動作
８１３ 動作
８３０ シリコン基板
８３１ トランジスタ
８３２ トランジスタ
８３５ 活性層
８３６ シリコン基板
８６０ 絶縁層
８６１ 光電変換層
８６２ 透光性導電層
８６３ 半導体層
８６４ 半導体層
８６５ 半導体層
８６６ 電極
８６６ａ 導電層
８６６ｂ 導電層
８６７ 隔壁
８７２ 配線
８８０ 絶縁層
８８１ 導電体
８８２ 絶縁層
８８３ 絶縁層
８８８ 配線
９０１ トランジスタ
９０２ トランジスタ
９０３ トランジスタ
９０４ トランジスタ
９０５ トランジスタ
９０６ トランジスタ
９０７ トランジスタ
９０８ トランジスタ
９０９ トランジスタ
９１０ トランジスタ
９１１ トランジスタ
９１２ トランジスタ
９１３ トランジスタ
９１５ 基板
９２０ 絶縁層
９３０ 酸化物半導体層
９４０ 導電層
９４１ 導電層
９４２ 導電層
９５０ 導電層
９５１ 導電層
９５２ 導電層
９６０ 絶縁層
９７０ 導電層
９７１ 導電層
９７２ 導電層
９７３ 導電層
９７５ 絶縁層
９８０ 絶縁層
９９０ 絶縁層
９９１ 領域
９９２ 領域
９９３ 領域
９９４ 領域
９９５ 領域
９９６ 領域
９９７ 領域
９９８ 領域
１１００ 層
１２００ 層
１４００ 層
１５００ 回折格子
１６００ 層
２０００ カメラモジュール
２００１ レンズユニット
２００２ オートフォーカスユニット
２００３ リッドガラス
２００４ センサカバー
２００５ 半導体装置
２００６ 基板
２００７ ＦＰＣ
２５００ 絶縁層
２５１０ 遮光層
２５２０ 有機樹脂層
２５３０ カラーフィルタ
２５４０ マイクロレンズアレイ
２５５０ 光学変換層
２５６０ 絶縁層
３００１ 筐体
３００２ 筐体
３００３ 表示部
３００４ 表示部
３００５ マイク
３００６ スピーカー
３００７ 操作キー
３００８ スタイラス
３００９ カメラ
３０１１ 筐体
３０１２ 表示部
３０１９ カメラ
３０３１ 筐体
３０３２ 表示部
３０３３ リストバンド
３０３９ カメラ
３０５１ 筐体
３０５２ レンズ
３０５３ 支持部
３０６１ 筐体
３０６２ シャッターボタン
３０６３ マイク
３０６５ レンズ
３０６７ 発光部
３０７１ 筐体
３０７２ 筐体
３０７３ 表示部
３０７４ 操作キー
３０７５ レンズ
３０７６ 接続部

Claims (5)

  1. 動画の撮影を行う機能を有する半導体装置であって、
    複数の画素を有する画素部と、第１の回路と、第２の回路と、第３の回路と、を有し、
    前記画素は、照射された光を変換して第１のデータを生成する機能を有し、
    前記画素は、第１のフレーム期間における前記第１のデータと、第２のフレーム期間における前記第１のデータと、の差分に対応する第２のデータを生成する機能を有し、
    前記第１の回路は、前記第２のデータをデジタル信号に変換して、動画の圧縮データとして出力する機能を有し、
    前記第２の回路は、前記圧縮データの出力を制御する機能を有し、
    前記第３の回路は、前記第２のデータに基づいて、前記差分の有無を判別する機能を有し、
    前記第３の回路において前記差分がないと判定されたとき、前記第１の回路と前記第２の回路との少なくとも一方への電力の供給が停止され、
    前記第３の回路において前記差分があると判定されたとき、前記第１の回路及び前記第２の回路に電力が供給され、前記第１の回路によってデジタル信号に変換された前記第２のデータが前記第２の回路から出力される半導体装置。
  2. 請求項１において、
    前記第３の回路は、第４の回路と、第５の回路と、を有し、
    前記第４の回路は、基準電流を設定する機能を有し、
    前記第５の回路は、前記第４の回路の内部に流れる電流が前記基準電流から変化したとき、前記第４の回路に流れる電流を前記基準電流に補正する機能を有し、
    前記補正が行われたとき、前記電力の供給が停止される半導体装置。
  3. 請求項１または請求項２において、
    前記画素は、光電変換素子と、トランジスタと、を有し、
    前記トランジスタは、前記光電変換素子と電気的に接続され、
    前記トランジスタは、チャネル形成領域に酸化物半導体を含む半導体装置。
  4. 請求項３において、
    前記光電変換素子は、セレン系半導体を有する半導体装置。
  5. 請求項３又は請求項４において、
    グローバルシャッタ方式で撮影を行う機能を有する半導体装置。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016120742A1 (ja) 2015-01-27 2016-08-04 株式会社半導体エネルギー研究所 乗員保護装置
TWI713367B (zh) 2015-07-07 2020-12-11 日商半導體能源研究所股份有限公司 成像裝置及其運作方法
KR102418520B1 (ko) * 2015-09-04 2022-07-08 삼성디스플레이 주식회사 표시 장치
KR102618850B1 (ko) 2015-09-10 2023-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치, 모듈, 전자 기기, 및 촬상 장치의 동작 방법
US10250247B2 (en) 2016-02-10 2019-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
JP6906978B2 (ja) 2016-02-25 2021-07-21 株式会社半導体エネルギー研究所 半導体装置、半導体ウェハ、および電子機器
JP7007257B2 (ja) * 2016-03-18 2022-01-24 株式会社半導体エネルギー研究所 撮像装置、モジュール、および電子機器
AR108133A1 (es) * 2016-04-15 2018-07-18 Valspar Sourcing Inc Composiciones de revestimiento que contienen copolímeros libres de estireno
CN107658361A (zh) * 2016-07-25 2018-02-02 群创光电股份有限公司 主动矩阵式影像感测装置
EP3734965B1 (en) * 2017-12-28 2022-02-02 Panasonic Intellectual Property Management Co., Ltd. Imaging device
JP2021016069A (ja) * 2019-07-11 2021-02-12 日本放送協会 固体撮像素子及び撮像装置
JP7242599B2 (ja) 2020-03-17 2023-03-20 株式会社東芝 分子検出装置及び分子検出方法
DE112022005317T5 (de) * 2021-11-05 2024-08-29 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und elektronisches Gerät
TW202332072A (zh) * 2022-01-19 2023-08-01 友達光電股份有限公司 感測裝置
WO2025243156A1 (ja) * 2024-05-23 2025-11-27 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4789890A (en) 1985-12-05 1988-12-06 Mitsubishi Denki Kabushiki Kaisha Judgement circuit and adaptive filter incorporating the same
US5705807A (en) 1994-10-24 1998-01-06 Nissan Motor Co., Ltd. Photo detecting apparatus for detecting reflected light from an object and excluding an external light componet from the reflected light
JPH118805A (ja) * 1997-06-16 1999-01-12 Nikon Corp 動き検出用固体撮像装置
JP4271268B2 (ja) 1997-09-20 2009-06-03 株式会社半導体エネルギー研究所 イメージセンサおよびイメージセンサ一体型アクティブマトリクス型表示装置
JPH11275523A (ja) 1998-03-25 1999-10-08 Sanyo Electric Co Ltd 画像記録装置、画像記録再生装置およびデジタルｖｔｒ
JP2001056382A (ja) * 1999-06-07 2001-02-27 Toshiba Corp 放射線検出器及び放射線診断装置
JP2003032668A (ja) 2001-07-19 2003-01-31 Seiwa Electric Mfg Co Ltd 監視用デジタルカメラ
JP3899886B2 (ja) 2001-10-10 2007-03-28 株式会社日立製作所 画像表示装置
JP2004072683A (ja) 2002-08-09 2004-03-04 Canon Inc 画像処理装置、プリントシステム、及び制御プログラム
JP2004341144A (ja) 2003-05-15 2004-12-02 Hitachi Ltd 画像表示装置
JP4107269B2 (ja) 2004-02-23 2008-06-25 ソニー株式会社 固体撮像装置
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP2007334631A (ja) 2006-06-15 2007-12-27 Sony Corp 画像監視システムおよび物体領域追跡方法
JP2008042826A (ja) 2006-08-10 2008-02-21 Matsushita Electric Ind Co Ltd 固体撮像素子およびカメラ
JP2008042827A (ja) 2006-08-10 2008-02-21 Matsushita Electric Ind Co Ltd 固体撮像素子
JP5139767B2 (ja) 2007-02-23 2013-02-06 パナソニック株式会社 センサ装置
KR101090149B1 (ko) 2007-09-05 2011-12-06 가부시키가이샤 시마쓰세사쿠쇼 고체촬상소자 및 촬영장치
KR20090040158A (ko) 2007-10-19 2009-04-23 삼성전자주식회사 투명한 트랜지스터를 구비한 시모스 이미지 센서
JP4992760B2 (ja) 2008-02-28 2012-08-08 株式会社デンソー 半導体装置の実装方法
JP5238365B2 (ja) 2008-06-05 2013-07-17 富士フイルム株式会社 撮像装置
JP2010040675A (ja) 2008-08-01 2010-02-18 Nippon Hoso Kyokai <Nhk> 積層型固体撮像装置
WO2011068025A1 (en) 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Dc converter circuit and power supply circuit
KR101743620B1 (ko) 2009-12-18 2017-06-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 광 센서를 포함하는 표시 장치 및 그 구동 방법
CN102696109B (zh) 2010-01-15 2015-08-19 株式会社半导体能源研究所 半导体装置及半导体装置的驱动方法
KR101924318B1 (ko) 2010-02-12 2018-12-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
JP2011229120A (ja) 2010-03-30 2011-11-10 Sony Corp 固体撮像装置、固体撮像装置の信号処理方法、及び、電子機器
US9473714B2 (en) 2010-07-01 2016-10-18 Semiconductor Energy Laboratory Co., Ltd. Solid-state imaging device and semiconductor display device
US8836626B2 (en) 2011-07-15 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
JP5593338B2 (ja) * 2012-01-30 2014-09-24 富士フイルム株式会社 放射線照射開始判定装置、放射線画像撮影装置、放射線画像撮影制御装置、放射線照射開始判定方法、及び放射線照射開始判定プログラム
JP6151530B2 (ja) * 2012-02-29 2017-06-21 株式会社半導体エネルギー研究所 イメージセンサ、カメラ、及び監視システム
JP6612056B2 (ja) 2014-05-16 2019-11-27 株式会社半導体エネルギー研究所 撮像装置、及び監視装置
JP6555956B2 (ja) 2014-07-31 2019-08-07 株式会社半導体エネルギー研究所 撮像装置、監視装置、及び電子機器
US9986179B2 (en) * 2014-09-30 2018-05-29 Qualcomm Incorporated Sensor architecture using frame-based and event-based hybrid scheme

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