TWI738311B - 顯示器驅動電路及驅動方法 - Google Patents

Abstract

本揭示內容關於一種顯示器驅動電路，包含畫素電路、邏輯電路、暫存電路及接收電路。邏輯電路電性連接於畫素電路。邏輯電路包含第一控制端及第二控制端。第一控制端用以接收時脈訊號。暫存電路用以根據時脈訊號輸出資料訊號。暫存電路的輸出端電性連接於第二控制端。接收電路電性連接於暫存電路的輸出端，且用以將從暫存電路接收的資料訊號輸出至邏輯電路。邏輯電路係根據第一控制端及第二控制端接收到的訊號，選擇性地將接收電路傳來的資料訊號傳遞至畫素電路。

Description

顯示器驅動電路及驅動方法

本揭示內容關於一種顯示器驅動電路及驅動方法，特別是傳送資料訊號至畫素電路，以產生預期光亮的技術。

平面顯示裝置已成為各類顯示裝置之主流。例如家用的電視、個人電腦及膝上型電腦之監視器、行動電話及數位相機等，均為大量使用平面顯示裝置之產品。平面顯示裝置內常會以芯粒（chiplet）形式封裝發光元件及其驅動電路，使整體結構更為精簡。

本揭示內容之一態樣，係關於一種種顯示器驅動電路，包含邏輯電路、暫存電路以及接收電路。邏輯電路電性連接於畫素電路。邏輯電路包含第一控制端及第二控制端，第一控制端用以接收時脈訊號。暫存電路用以根據時脈訊號輸出資料訊號。暫存電路的輸出端電性連接於第二控制端。接收電路電性連接於暫存電路的輸出端，且用以將從暫存電路接收的資料訊號輸出至邏輯電路。邏輯電路係根據第一控制端及第二控制端接收到的訊號，選擇性地將接收電路傳來的資料訊號傳遞至畫素電路。

本揭示內容的另一態樣，係關於一種驅動方法，包含下列步驟：透過邏輯電路及暫存電路接收時脈訊號。透過暫存電路接收資料訊號，且根據時脈訊號，將資料訊號輸出至邏輯電路及接收電路。邏輯電路根據暫存電路傳來的資料訊號及時脈訊號，選擇性地將接收電路導通至畫素電路。

據此，透過邏輯電路選擇性導通接收電路與畫素電路間的電氣連接關係，顯示器驅動電路將可根據時脈訊號、資料訊號等兩個訊號被驅動，讓顯示器驅動電路的對外走線更為精簡。

以下將以圖式揭露本發明之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。

於本文中，當一元件被稱為「連接」或「耦接」時，可指「電性連接」或「電性耦接」。「連接」或「耦接」亦可用以表示二或多個元件間相互搭配操作或互動。此外，雖然本文中使用「第一」、「第二」、…等用語描述不同元件，該用語僅是用以區別以相同技術用語描述的元件或操作。除非上下文清楚指明，否則該用語並非特別指稱或暗示次序或順位，亦非用以限定本發明。

本揭示內容係關於一種顯示器驅動電路。請參閱第1圖所示，係本揭示內容所應用之顯示裝置200的示意圖。在部份實施例中，顯示裝置200包含顯示面板P、顯示器驅動電路100及控制器T。顯示面板P上設有畫素電路210，畫素電路210包含複數個畫素單元211。每個畫素單元211又包含複數個子畫素單元210R、210G、210B。在部份實施例中，子畫素單元210R～210B為不同顏色的發光二極體（如：相鄰排列的紅光、綠光及藍光發光二極體）。控制器T傳送資料訊號DATA至顯示器驅動電路100，顯示器驅動電路100再據以驅動畫素電路210內對應的子畫素單元。

請參閱第1及2圖所示，係根據本揭示內容之部份實施例的顯示器驅動電路100的示意圖。在部份實施例中，顯示器驅動電路100係以芯粒（chiplet）形式封裝，並設於顯示面板P上對應於畫素單元211的位置。顯示器驅動電路100包含邏輯電路110、暫存電路120及接收電路130。邏輯電路110電性連接於畫素電路210，且包含第一控制端N1及第二控制端N2。第一控制端N1用以自控制器T接收時脈訊號CLK。

暫存電路120用以接收自控制器T傳來的時脈訊號CLK及資料訊號，且根據時脈訊號CLK中的脈衝被觸發，以輸出資料訊號DATA。暫存電路120的輸出端電性連接於第二控制端N2。意即，邏輯電路110的第二控制端N2係透過暫存電路120接收資料訊號DATA。

接收電路130電性連接於暫存電路120的輸出端，且用以將從暫存電路120接收的資料訊號DATA輸出至邏輯電路110。邏輯電路10係根據第一控制端N1及第二控制端N2接收到的訊號，選擇性地將接收電路130傳來的資料訊號DATA傳遞至畫素電路210。畫素電路210能根據資料訊號DATA及供電電壓Vdd被驅動。

請參閱第3圖所示，係根據本揭示內容之部份實施例的時脈訊號CLK及資料訊號DATA示意圖。在部份實施例中，資料訊號DATA為一種包含多個脈衝的數位訊號。例如：資料訊號DATA依序包含觸發訊號OE及複數個資料脈衝P1~P9。每個資料脈衝P1~P9分別用以驅動不同的子畫素單元(如：資料脈衝P1~P3分別對應子畫素單元210R~210B)。此外，接收電路130包含複數個串接(cascade)的接收暫存器130R、130G、130B，用以接收對應於不同的子畫素單元210R~210B的資料脈衝。在資料訊號DATA中的資料脈衝依序經由接收暫存器130R~130B被傳遞至該邏輯電路110後，邏輯電路110在將該資料訊號DATA中的脈衝傳遞至子畫素單元210R~210B。

請參閱第4A~4D圖，係資料訊號DATA的傳遞方式示意圖。在第4A圖中，當暫存電路120被時脈訊號CLK觸發時，接收資料訊號DATA中的第一資料脈衝P1。在第4B圖中，當暫存電路120再次被時脈訊號CLK觸發時，暫存電路120接收資料訊號DATA中的第二資料脈衝P2。同時，暫存電路120輸出第一資料脈衝P1至邏輯電路120的第二控制端N2及接收電路130中的接收暫存器130R。

承上，在第4C圖中，當暫存電路120再次被時脈訊號CLK觸發時，暫存電路120接收資料訊號DATA中的第三資料脈衝P3。同時，暫存電路120會輸出第二資料脈衝P2至邏輯電路120的第二控制端N2及接收電路130中的接收暫存器130R。此時，由於接收暫存器130R亦會被時脈訊號CLK觸發，因此接收暫存器130R會將先前接收的第一資料脈衝P1輸出至接收暫存器130G。

同理，在第4D圖中，當暫存電路120再次被時脈訊號CLK觸發時，暫存電路120會將先前接收的第三資料脈衝P3輸出至邏輯電路120的第二控制端N2及接收電路130中的接收暫存器130R。此時，由於接收暫存器130R及接收暫存器130G亦會被時脈訊號CLK觸發，因此，接收暫存器130G會將先前接收的第一資料脈衝P1輸出至接收暫存器130B，且接收暫存器130R會將先前接收的第二資料脈衝P2輸出至接收暫存器130G。

本揭示內容之顯示器驅動電路100僅須接收時脈訊號CLK及資料訊號DATA等兩種訊號，即可用以驅動畫素電路210，因此，可減少顯示裝置200內的走線，以降低製程與封裝成本，並改善顯示裝置200的整體體積。

在部份實施例中，在暫存電路120輸出資料訊號DATA至接收電路130的期間，邏輯電路110會關斷接收電路130與畫素電路210間的電性連接。意即，此時邏輯電路1410並不會將接收電路130傳來的資料訊號DATA傳遞至畫素電路210。在暫存電路120輸出資料訊號DATA中所有脈衝至接收電路130後，邏輯電路110方導通接收電路130與畫素電路210間的電性連接，以根據資料訊號DATA，驅動畫素電路210。

在部份實施例中，邏輯電路110包含第一邏輯元件111及多個第二邏輯元件112。第一邏輯元件111用以透過第一控制端N1及第二控制端N2接收時脈訊號CLK及資料訊號DATA。在部份實施例中，第一邏輯元件111包含非或閘（NOR gate），意即，當第一控制端N1及第二控制端N2接收到的訊號皆為「0」時，第一邏輯元件111會輸出「1」。

第二邏輯元件112R～112B的二輸入端分別電性連接於第一邏輯元件111的輸出端及接收暫存器130R～130B。第二邏輯元件112R～112B的輸出端電性連接於子畫素單元210R～210B。在部份實施例中，第二邏輯元件112R～112B包含及閘（AND gate），意即，當第一邏輯元件111輸出「1」、且接收暫存器130R～130B輸出的資料訊號DATA亦為「1」時，第二邏輯元件112R～112B才會輸出「1」，以驅動畫素電路210發光。

請參閱第5圖所示，為本揭示內容之部份實施例的驅動方法示意圖。在步驟S501中，顯示器驅動電路100接收控制器T傳來的時脈訊號CLK。時脈訊號CLK係分別被輸入至邏輯電路110及暫存電路120的輸入端。

在步驟S502中，暫存電路120接收控制器T傳來的資料訊號DATA，且根據時脈訊號CLK，將資料訊號DATA輸出至邏輯電路110及接收電路130。

在步驟S503中，接收電路130透過依序串接的接收暫存器130R～130B，依序儲存資料訊號DATA中的資料脈衝。接收暫存器130R～130B還用以響應於時脈訊號CLK，將資料訊號DATA中的資料脈衝輸出至邏輯電路110。

邏輯電路110根據暫存電路120傳來的資料訊號DATA及時脈訊號CLK，選擇性地將接收電路130導通至畫素電路210。如第5圖所示，在步驟S504中，在暫存電路120輸出資料訊號DATA中的脈衝至接收電路130的期間，邏輯電路110關斷接收電路130與畫素電路210間的電性連接，使暫存電路120輸出的資料訊號DATA不會經由邏輯電路110被傳遞至畫素電路210。

在步驟S505中，在暫存電路120輸出資料訊號DATA的所有脈衝至接收電路130後，邏輯電路110導通接收電路130與畫素電路210間的電性連接，使暫存電路120輸出的資料訊號DATA能經由邏輯電路110被傳遞至畫素電路210，進而驅動畫素電路210內的子畫素單元210R～210B。

在部份實施例中，資料訊號DATA包含二進位制的複數個脈衝。舉例而言，若控制器T要驅動畫素電路210產生灰階「64」的亮度，則控制器T會將「64」轉換為二進位制的編碼「01000000」。控制器T能根據二進位制的編碼，來判斷是否提前結束資料訊號DATA的傳送。

請參閱第6圖所示，係本揭示內容之部份實施例中的判斷方法。在步驟S601中，控制器T接收影像訊號。在步驟S602中，控制器T根據顯示器驅動電路100的配置（即，顯示面板P上的芯粒chiplet），將影像訊號轉換為資料訊號DATA。資料訊號DATA為用以驅動子畫素單元210R～210B的二進位制指令。

舉例而言，請參閱第7圖所示，在部份實施例中，顯示裝置200包含多個顯示器驅動電路100A～100C。若一個顯示器驅動電路100A用以驅動九個子畫素單元210A，且在第一幀畫面中，該九個子畫素單元210A對應的畫素亮度為「32、64、120…」，則控制器T接收到影像訊號IMG後，會將這九個亮度分別轉換為二進位制指令「00001000、01000000、01111000…」。每個二進位制指令包含八個位元指令。控制器T會依序傳送每個位元訊號，以組成資料訊號DATA。以畫素亮度為「32、64、120…」為例，由於轉換為二進位制指令後共包含八個位元指令，因此控制器T會依序傳送八個位元指令，以組成資料訊號DATA。例如：控制器T傳送的第一位元資料將會是畫素亮度「32、64、120…」中的第一個位元指令「0000100”0”、0100000”0”、0111100”0”…」。意即，第一位元資料為「000…」，「0」代表子畫素單元無須發光、「1」代表子畫素單元發光。同理，第五個位元資料為「0000”1”000、0100”0”000、0111”1”000…」（即「101…」）。為便於說明，在此將前述二進位制的八位字元按由右至左的順序，分別稱為bit[0]、bit[1] 、bit[2] 、bit[3] 、bit[4] 、bit[5] 、bit[6] 、bit[7]。

在步驟S603中，當控制器T產生資料訊號DATA後，控制器T能先判斷資料訊號DATA中的位元資料被轉換為二進位制時的脈衝（即，「1」）分佈狀況。根據脈衝分佈狀況，由於非脈衝之訊號（即，「0」可無須傳送），因此，一旦暫存電路120接收到資料訊號DATA（或位元資料）中的所有脈衝後，顯示器驅動電路100將可確認已接收完資料訊號DATA（或位元資料）所有指令，而導通接收電路130與畫素電路210間的電性連接。

在部份實施例中，控制器T可判斷資料訊號DATA中的所有位元資料被轉換為二進位制後的一個最大值，且判斷所有資料資料中的該最大值的脈衝位置（即，指令「1」在位元資料中的順序），以作為「脈衝分佈狀況」。舉例而言，在顯示一個幀畫面之期間，若對應於同一個顯示器驅動電路100A的九個子畫素單元210A中的最大畫素亮度為「31」，轉換為二進位制則為「00011111」。在此情況下，控制器T將可確認九個位元資料（用以驅動畫素單元210A）中，bit[6]～bit[7]皆不具有脈衝（因為數值最大為31）。據此，控制器T僅須傳送該些位元資料中的bit[0]～bit[5]即可。意即，後續訊號將可無須再繼續發送，而可直接進行後續的驅動。邏輯電路110將接收電路130收到的資料訊號DATA傳遞給對應的子畫素單元，以驅動發光。

在一實施例中，控制器T根據資料訊號DATA之脈衝分佈狀況傳送位元資料的動作可細分為步驟S604～S610。在步驟S604中，控制器T先判斷資料訊號DATA中同一組位元資料內的最大值是否大於「32（即，二進位的「00100000」）」。若小於「32」，代表資料訊號DATA中的脈衝皆位於bit[0] ～bit[4]之間。在步驟S605中，控制器T將僅須傳送資料訊號DATA中的bit[0] ～bit[4]即可（如：0、0、0、0、0、1），因為bit[4]後的訊號皆為「0」。

同理，在步驟S606中，控制器T再進一步判斷資料訊號DATA中同一組位元資料內的最大值是否大於「64（即，二進位的「01000000」）」。若小於「64」，代表資料訊號DATA中的脈衝皆位於bit[0] ～bit[5]之間。在步驟S607中，控制器T將僅須傳送資料訊號DATA中的bit[0] ～bit[5]即可（如：0、0、0、0、0、0、1），因為bit[5]後的訊號皆為「0」。

同理，在步驟S608中，控制器T再進一步判斷資料訊號DATA中同一組位元資料內的最大值是否大於「128（即，二進位的「10000000」）」。若小於「128」，代表資料訊號DATA中的脈衝皆位於bit[0] ～bit[6]之間。在步驟S609中，控制器T將僅須傳送資料訊號DATA中的bit[0] ～bit[6]即可（如：0、0、0、0、0、0、0、1），因為bit[6]後的訊號皆為「0」。若大於「128」，則在步驟S610中，控制器T會將傳送資料訊號DATA中的bit[0] ～bit[7]。

在前述各實施例中，係以「控制器T連接單一個顯示器驅動電路100，以驅動畫素電路210」為例進行說明。在其他部份實施例中，請參閱第7圖所示，多個顯示器驅動電路100A～100C係相互串接（cascade），以接收資料訊號DATA。意即，控制器T傳送的資料訊號DATA是用以控制對應於多個顯示器驅動電路100的子畫素單元。舉例而言，控制器T會依序傳送資料訊號DATA至每一橫排的顯示器驅動電路100。如第7圖所示，每一個顯示器驅動電路100A～100C對應於9個子畫素單元。子畫素單元沿著顯示面板P（或畫素電路210）的水平方向排列，因此，資料訊號DATA會包含27個位元，分別控制每一橫排中的27個子畫素單元。請參閱第8圖所示，在其他實施例中，與多個串接顯示器驅動電路100相對應的畫素單元211（即，包含子畫素單元210R～210B）亦可任意排列，不以水平排列或矩形排列為限。

請參閱第9圖所示，為根據本揭示內容之部份實施例的資料訊號DATA與時脈訊號CLK的示意圖。如前所述，在資料訊號DATA為二進位制的情況下，控制器T會將依序發送對應於所有子畫素單元之亮度的bit[0]、bit[1] 、bit[2] 、bit[3] 、bit[4] 、bit[5] 、bit[6] 、bit[7]。例如：在控制器T驅動的同一排子畫素單元的數量為九個時，資料訊號DATA的第零位元資料B0為這九個子畫素單元的bit[0]（即，多個位元指令P1～P9分別為這九個子畫素單元的bit[0]）。資料訊號DATA的第一位元資料B1為這九個子畫素單元的bit[1]，以此類推。

如第9圖所示，暫存電路120會依序接收由控制器T傳來的資料訊號DATA中的多個位元資料（如：第零位元資料B0、第一位元資料B1、第二位元資料B2、第三位元資料B3…）。暫存電路120接收該些位元資料之間的間隔時間（即，第9圖中所示的第零間隔時間L0、第一間隔時間L1、第二間隔時間L2、第三間隔時間L3）為畫素電路210根據位元資料被驅動的時間。如前所述，第零位元資料B0中的多個位元指令P1～P9，即為多個子畫素單元的亮度轉換為二進位制後的bit[0]的指令。

承上，暫存電路120接收第零位元資料B0及第一位元資料B1的間隔時間（即，第零間隔時間L0）係小於暫存電路120接收第一位元資料B1及第二位元資料B2的間隔時間（即，第一間隔時間L1）。意即，當畫素電路210接收到對應於bit[0]的第零位元資料B0後，其發光時間將會小於對應於bit[1]的第一位元資料B1的發光時間。因為bit[1]對應的亮度值為「2」，大於bit[0]對應的亮度值為「1」，所以會具有較長的發光時間。同理，畫素電路210接收到對應於bit[7]的第七位元資料後的發光時間將會是最長的。

此外，請參閱第2圖所示，在一實施例中，邏輯電路110導通接收電路130與畫素電路210間的電性連接的條件為「第一邏輯元件111的二輸入端接收的訊號皆為0，且第二邏輯元件112自接收電路130接收的訊號為1」。為了避免暫存電路120在尚未完全輸出資料訊號DATA中的所有位元資料至接收電路130的期間，邏輯電路110誤提前導通接收電路130與畫素電路210間的電性連接關係，在部份實施例中，時脈訊號CLK的複數個脈衝之間的間隔Dt可被控制在1～49納秒之間。據此，由於時脈訊號CLK的間隔Dt小於畫素電路210的響應/反應時間，因此，即便邏輯電路110短暫地導通接收電路130與畫素電路210間的電性連接關係，亦不會讓畫素電路210直接被驅動。

在其他部份實施例中，時脈訊號CLK的複數個脈衝之間的間隔Dt可被控制在1～14納秒之間。據此，在畫素電路210的響應/反應時間為15納秒的情況下，將可避免邏輯電路110誤提前導通接收電路130與畫素電路210間的電性連接關係。在其他部份實施例中，時脈訊號CLK的複數個脈衝之間的間隔Dt可被控制在1～9納秒之間。

前述各實施例中的各項元件、方法步驟或技術特徵，係可相互結合，而不以本揭示內容中的文字描述順序或圖式呈現順序為限。

雖然本發明內容已以實施方式揭露如上，然其並非用以限定本發明內容，任何熟習此技藝者，在不脫離本發明內容之精神和範圍內，當可作各種更動與潤飾，因此本發明內容之保護範圍當視後附之申請專利範圍所界定者為準。

100:顯示器驅動電路

100A~100C:顯示器驅動電路

110:邏輯電路

120:暫存電路

130:接收電路

200:顯示裝置

210:畫素電路

211:畫素單元

210R:子畫素單元

210G:子畫素單元

210B:子畫素單元

P:顯示面板

T:控制器

111:第一邏輯元件

112:第二邏輯元件

130R:接收暫存器

130G:接收暫存器

130B:接收暫存器

N1:第一控制端

N2:第二控制端

CLK:時脈訊號

DATA:資料訊號

Vdd:供電電壓

P1~P9:資料脈衝

B0~B3:位元資料

L0~L3:間隔時間

Dt:間隔

第1圖為根據本揭示內容之部份實施例的顯示裝置之示意圖。 第2圖為根據本揭示內容之部份實施例的顯示器驅動電路之示意圖。 第3圖為根據本揭示內容之部份實施例的時脈訊號與資料訊號的波形示意圖。 第4A～4D圖為根據本揭示內容之部份實施例的顯示器驅動電路的運作示意圖。 第5圖為根據本揭示內容之部份實施例的驅動方法的步驟流程圖。 第6圖為根據本揭示內容之部份實施例的驅動方法的步驟流程圖。 第7圖為根據本揭示內容之部份實施例的顯示裝置之示意圖。 第8圖為根據本揭示內容之部份實施例的顯示裝置之示意圖。 第9圖為根據本揭示內容之部份實施例的時脈訊號與資料訊號的波形示意圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

100:顯示器驅動電路

110:邏輯電路

120:暫存電路

130:接收電路

210:畫素電路

210R:子畫素單元

210G:子畫素單元

210B:子畫素單元

111:第一邏輯元件

112:第二邏輯元件

130R:接收暫存器

130G:接收暫存器

130B:接收暫存器

N1:第一控制端

N2:第二控制端

CLK:時脈訊號

DATA:資料訊號

Vdd:供電電壓

Claims (18)

1. 一種顯示器驅動電路，包含： 一邏輯電路，電性連接於一畫素電路，其中該邏輯電路包含一第一控制端及一第二控制端，該第一控制端用以接收一時脈訊號； 一暫存電路，用以根據該時脈訊號輸出一資料訊號，其中該暫存電路的一輸出端電性連接於該第二控制端；以及 一接收電路，電性連接於該暫存電路的該輸出端，且用以將從該暫存電路接收的該資料訊號輸出至該邏輯電路，其中該邏輯電路係根據該第一控制端及該第二控制端接收到的訊號，選擇性地將該接收電路傳來的該資料訊號傳遞至該畫素電路。
2. 如請求項1所述之顯示器驅動電路，其中在該暫存電路輸出該資料訊號至該接收電路過程中，該邏輯電路關斷該接收電路與該畫素電路間的電性連接；在該暫存電路輸出該資料訊號至該接收電路後，該邏輯電路導通該接收電路與該畫素電路間的電性連接。
3. 如請求項2所述之顯示器驅動電路，其中該畫素電路包含複數個子畫素單元，且該接收電路包含複數個串接的接收暫存器，在該資料訊號中的複數個脈衝依序經由該些接收暫存器被傳遞至該邏輯電路後，該邏輯電路將該資料訊號中的該些脈衝傳遞至該些子畫素單元。
4. 如請求項3所述之顯示器驅動電路，其中該邏輯電路包含： 一第一邏輯元件，用以透過該第一控制端及該第二控制端接收該時脈訊號及該資料訊號；以及 複數個第二邏輯元件，該些第二邏輯元件的二輸入端電性連接於該第一邏輯元件的一輸出端及該些接收暫存器，該些第二邏輯元件的複數個輸出端電性連接於該些子畫素單元。
5. 如請求項4所述之顯示器驅動電路，其中該第一邏輯元件包含一非或閘。
6. 如請求項5所述之顯示器驅動電路，其中該第二邏輯元件包含一及閘。
7. 如請求項3所述之顯示器驅動電路，其中該暫存電路用以依序接收一第零位元資料、一第一位元資料及一第二位元資料，且該暫存電路接收該第零位元資料及該第一位元資料的一間隔時間係小於該暫存電路接收該第一位元資料及該第二位元資料的一間隔時間。
8. 如請求項3所述之顯示器驅動電路，其中該時脈訊號的該些脈衝之間的間隔介於1～49納秒之間。
9. 如請求項8所述之顯示器驅動電路，其中該時脈訊號的該些脈衝之間的間隔介於1～14納秒之間。
10. 如請求項3所述之顯示器驅動電路，其中該些子畫素單元係沿著該畫素電路之水平方向排列。
11. 如請求項3所述之顯示器驅動電路，其中該些接收暫存器響應於該時脈訊號，將從該暫存電路接收的該資料訊號輸出至該邏輯電路。
12. 一種驅動方法，包含： 透過一邏輯電路及一暫存電路接收一時脈訊號； 透過該暫存電路，接收一資料訊號，且根據該時脈訊號，將該資料訊號輸出至該邏輯電路及一接收電路；以及 該邏輯電路根據該暫存電路傳來的該資料訊號及該時脈訊號，選擇性地將該接收電路導通至一畫素電路。
13. 如請求項12所述之驅動方法，還包含： 在該暫存電路輸出該資料訊號中的複數個脈衝至該接收電路過程中，關斷該接收電路與該畫素電路間的電性連接；以及 在該暫存電路輸出該資料訊號的該些脈衝至該接收電路後，導通該接收電路與該畫素電路間的電性連接。
14. 如請求項13所述之驅動方法，還包含： 透過該接收電路中的複數個接收暫存器，依序接收該資料訊號的該些脈衝；以及 該些接收暫存器透過該邏輯電路，將該些脈衝傳遞至該畫素電路中的複數個子畫素單元。
15. 如請求項12所述之驅動方法，其中該資料訊號包含二進位制的複數個脈衝，該驅動方法還包含： 判斷該資料訊號轉換為二進位制時的一脈衝分佈狀況；以及 根據該脈衝分佈狀況，在該暫存電路接收到該資料訊號中的所有脈衝後，導通該接收電路與該畫素電路間的電性連接。
16. 如請求項12所述之驅動方法，其中該暫存電路用以依序接收一第零位元資料、一第一位元資料及一第二位元資料，且該暫存電路接收該第零位元資料及該第一位元資料的一間隔時間係小於該暫存電路接收該第一位元資料及該第二位元資料的一間隔時間。
17. 如請求項12所述之驅動方法，其中該時脈訊號的複數個脈衝之間的間隔介於1～49納秒之間。
18. 如請求項17所述之驅動方法，其中該時脈訊號的複數個脈衝之間的間隔介於1～14納秒之間。

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