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TWI736761B - 用於預充電及刷新控制之方法及裝置 - Google Patents

用於預充電及刷新控制之方法及裝置 Download PDF

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TWI736761B
TWI736761B TW107113805A TW107113805A TWI736761B TW I736761 B TWI736761 B TW I736761B TW 107113805 A TW107113805 A TW 107113805A TW 107113805 A TW107113805 A TW 107113805A TW I736761 B TWI736761 B TW I736761B
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麥克 理奇特
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美商美光科技公司
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Abstract

本發明描述用於傳輸及接收用於一半導體器件之命令的方法及裝置。一種實例性裝置包含：一記憶體器件，其包含複數個記憶體庫，各記憶體庫包含複數個記憶體單元；及一記憶體控制器，其在一第一時間傳輸一第一命令及指示該複數個記憶體庫之一第一記憶體庫中之一記憶體單元之複數個位址信號。該第一命令指示執行一第一記憶體操作及不同於該第一記憶體操作之一第二記憶體操作。該記憶體器件接收該第一命令及該複數個位址信號且至少部分回應於該複數個位址信號及該第一命令而對該第一記憶體庫進一步執行該第二記憶體操作。

Description

用於預充電及刷新控制之方法及裝置
高資料可靠性、高速記憶體存取及減小晶片大小係半導體記憶體所要求之特徵。 近年來，吾人一直致力於提高半導體記憶體器件之存取速度。例如，可在支援一所謂之每記憶體庫刷新之一半導體記憶體器件上刷新一多記憶體庫半導體記憶體器件之一記憶體庫。就每記憶體庫刷新而言，當在後台刷新一記憶體庫時，可繼續對記憶體陣列之其他記憶體庫之讀取或寫入存取。為開始用於刷新一列之記憶體陣列之一刷新週期，發出兩個命令：首先發出一預充電命令以關閉一記憶體庫中之一打開列。一旦已對列預充電，則發出一每記憶體庫刷新命令以在記憶體庫中執行刷新。然而，預充電命令及每記憶體庫刷新命令佔據命令匯流排上之兩個命令槽以導致引起平均記憶體頻寬減小。 圖1A係與一習知半導體記憶體器件中之一記憶體列存取相關聯之一字線之一電壓之一時序圖。回應於一列啟用命令(例如一啟用命令「ACTIVATE」或一每記憶體庫刷新命令「REFRESH」)而將字線設定至一邏輯高位準以選擇打開一頁。頁回應於啟用命令而打開，且回應於一讀取或寫入命令而發生對頁之一讀取或寫入存取，或回應於每記憶體庫刷新命令而執行一記憶體庫中之列之一刷新操作。若將打開記憶體庫中之一不同頁或將刷新記憶體庫中之一列，且假定已滿足最小列存取週期時間tRAS (例如一列存取命令與列恢復之間的一時段)，則對記憶體庫發出一預充電命令且將字線電壓設定至一邏輯低位準。一旦已滿足最小列預充電時間tRP，則回應於每記憶體庫刷新命令而將字線電壓再次設定至邏輯高位準且可自一刷新計數器提供列位址。一旦已滿足tRAS且已刷新頁，則將字線再次設定至邏輯低位準。在此實例中，針對一啟用-預充電週期之一列週期時間tRC (例如啟用一記憶體庫中之一列之後至可啟用相同記憶體庫中之另一列之前的一等待時段tRAS+tRP)相同於針對每記憶體庫刷新週期之列週期時間tRC。圖1B係習知半導體記憶體器件中之一每記憶體庫刷新週期之一命令序列之一流程圖。存取用於讀取或寫入之行n (RD/WR n)之後之針對記憶體庫m之每記憶體庫刷新操作使用兩個命令：用於關閉打開頁之一預充電命令及一每記憶體庫刷新命令。
下文將參考附圖來詳細解釋本發明之各種實施例。以下詳細描述參考依繪示方式展示可在其中實踐本發明之特定態樣及實施例之附圖。足夠詳細地描述此等實施例以使熟習技術者能夠實踐本發明。可利用其他實施例，且可在不背離本發明之範疇之情況下作出結構、邏輯及電性改變。本文中所揭示之各種實施例未必互相排斥，此係因為一些揭示實施例可與一或多個其他揭示實施例組合以形成新實施例。 在一半導體記憶體器件(諸如動態隨機存取記憶體(DRAM))中，刷新記憶體單元以保存所儲存之資料。圖2係根據本發明之一些實施例之一半導體記憶體器件20之一方塊圖。例如，半導體記憶體器件20可包含分成複數個記憶體庫(例如8個記憶體庫)之一記憶體陣列25，各記憶體庫具有N個列及M個行，其中N及M係自然數。就一常規讀取或寫入存取而言，記憶體庫、列及行位址由一記憶體控制器21提供。半導體記憶體器件20可包含一命令/位址解碼器22，其可自記憶體控制器21接收包含位址資訊之一命令(例如讀取、寫入等等)且提供一列位址、一記憶體庫位址及一行位址。半導體記憶體器件20可包含可分別接收列位址及行位址之一列位址解碼器23及一行位址解碼器24。列位址解碼器23及行位址解碼器24亦可接收記憶體庫位址。列位址解碼器23可選擇打開記憶體庫及列用於一進一步讀取或寫入存取。行位址解碼器24可選擇記憶體庫及行來供讀取或寫入操作存取。 就一每記憶體庫刷新而言，基於一刷新計數器26所產生之列位址可用作用於選擇供刷新之一列之一列位址。一列位址多工器27可自記憶體控制器21經由命令位址解碼器22接收列位址及自刷新計數器26接收列位址。列位址多工器27回應於用於一正常操作(例如讀取、寫入、列位址位準刷新)之一命令或用於每記憶體庫刷新操作之一命令而選擇性地提供來自記憶體控制器21之列位址或來自刷新計數器26之列位址。就每記憶體庫刷新操作而言，記憶體庫位址由記憶體控制器21提供。因此，列位址解碼器23回應於自記憶體控制器21提供之記憶體庫位址而選擇記憶體庫且回應於自刷新計數器26提供之列位址而進一步選擇選定記憶體庫中供刷新之一列。 圖3係根據本發明之一些實施例之一半導體記憶體器件30中之記憶體庫控制邏輯電路之一方塊圖。例如，半導體記憶體器件30可為圖2中之半導體記憶體器件20。例如，一記憶體控制器31可為圖2中之記憶體控制器21。記憶體控制器31可將一命令及一位址(其包含一列存取命令)提供至半導體記憶體器件30中之一命令/位址解碼器32。例如，命令/位址解碼器32可為圖2中之命令/位址解碼器22。命令/位址解碼器32可接收命令及包含一列位址、一行位址及一記憶體庫位址之位址。命令/位址解碼器32可將命令中之一列存取命令提供至一列命令解碼器33且將位址中之記憶體庫位址提供至一記憶體庫位址解碼器34。列命令解碼器33可判定列存取命令是否為用於打開一記憶體庫中之一列之ACTIVATE (ACT)、用於關閉記憶體庫中之一打開列之PRECHARGE (PRE)或用於關閉記憶體庫中之一打開列且接著對相同記憶體庫進行一刷新操作之一組合PRECHARGE-REFRESH (PRE-REF)命令。例如，列命令解碼器33可回應於所判定之命令ACT、PRE或PRE-REF而啟用命令輸出節點ACT、PRE、PRE-REF之任一者。例如，記憶體庫位址可由命令/位址解碼器31以複數個位元(例如4個)提供，且記憶體庫位址解碼器34可將一記憶體庫選擇信號提供至複數個記憶體庫(例如16個記憶體庫)中之一記憶體庫。 可對各記憶體庫提供一記憶體庫控制邏輯電路35。例如，半導體記憶體器件30可包含記憶體庫0控制邏輯電路35a、記憶體庫1控制邏輯電路35b、……、記憶體庫15控制邏輯電路35p。各記憶體庫控制邏輯電路35可包含輸入節點s1至s4。例如，各記憶體庫控制邏輯電路35之輸入節點s1、s2及s3可分別耦合至列命令解碼器33之ACT、PRE及PRE-REF之命令輸出節點。各記憶體庫控制邏輯電路35之輸入節點s4可自記憶體庫位址解碼器34接收用於對應記憶體庫之記憶體庫選擇信號。 各記憶體庫之一狀態(打開或關閉)可個別儲存於可提供給各記憶體庫之一「記憶體庫n作用」鎖存器或旗標353中。例如，各記憶體庫控制邏輯電路35可包含一「及」邏輯電路352，當由一作用狀態中之輸入節點s4及藉由ACT命令之一作用狀態中之輸入節點s1選擇記憶體庫n時，「及」邏輯電路352可在s5節點上提供一信號以在來自一正反器353之一輸出節點s6上設定一「記憶體庫n作用」旗標信號，正反器353可用作一記憶體庫作用狀態電路。當由一作用狀態中之輸入節點s4及藉由一PRE命令之一作用狀態中之輸入節點s2或藉由一PRE-REF命令之一作用狀態中之輸入節點s3選擇記憶體庫n時，「及」邏輯電路352可在輸出節點s6上重設「記憶體庫n作用」旗標信號；一「反或」邏輯電路351可將一反相信號提供至「及」邏輯電路352。因此，正反器353可在輸出節點s6上提供記憶體庫n作用旗標信號。例如，輸出節點s6上之一作用狀態中之記憶體庫n作用旗標信號可指示記憶體庫n在作用中(選擇及啟用記憶體庫n)，而輸出節點s6上之一非作用狀態中之記憶體庫n作用旗標信號可指示記憶體庫n不在作用中或記憶體庫n在預充電等等。 各記憶體庫控制邏輯電路35可包含用於在針對一打開記憶體庫之一預充電-刷新命令之情況中使一刷新操作之列啟用延遲之一預充電計時器355。例如，各記憶體庫控制邏輯電路35可包含一「及」邏輯電路354，當記憶體庫在作用中(如由s6節點上之作用記憶體庫n作用旗標信號所指示)且輸入節點s3藉由PRE-REF命令而呈一作用狀態時，「及」邏輯電路354可在s7節點上提供一作用信號以設定預充電計時器355。當伴隨s7節點上之作用信號而選擇記憶體庫n時，預充電計時器355可將一計數器值提供至一計數判定器356。例如，預充電計時器355可為一數位倒數計數器。預充電計時器355可為一可程式化計數器。替代地，預充電計時器355可為一類比計時器。當預充電計時器355之計數器值達到0時，已逝去時間tRP，且計數判定器356可在耦合至一RAS計時器(tRAS計時器) 357之一輸入節點之s8節點上提供一作用信號。 RAS計時器357可藉由將一計數器值提供至一計數判定器358來回應於s8節點上之作用信號而產生等效於最小列作用時間之一脈衝。例如，RAS計時器357可為一數位倒數計數器。RAS計時器357可為一可程式化計數器。替代地，RAS計時器357可為一類比計時器。當已逝去時間tRAS且tRAS計時器357之計數器值達到0時，計數判定器358可在耦合至一「或」邏輯電路359之一輸入節點之s9節點上提供一作用信號，「或」邏輯電路359係一記憶體庫列啟用電路。 「或」邏輯電路359可接收輸出節點s6上之記憶體庫n作用旗標信號及s9節點上之信號。s6節點上之記憶體庫n作用旗標信號可指示記憶體庫n刷新操作是否在作用中，且s9節點上之信號可指示是否已逝去時間tRAS。「或」邏輯電路359可在耦合至記憶體庫n列解碼器之s10節點上提供一記憶體庫列啟用信號，其中基於列位址來選擇待打開之記憶體庫n。s10節點上之記憶體庫列啟用信號可作用於接收一ACT命令且已執行列存取時或作用於刷新操作期間。 圖4係根據本發明之一些實施例之一半導體記憶體器件中之包含一每記憶體庫刷新週期之一命令序列之一流程圖。例如，半導體記憶體器件可為圖3中之半導體記憶體器件30。半導體記憶體器件可具有包含一「PRECHARGE-REFRESH (PRE-REF)」命令之一命令組。例如，PRE-REF m命令指示用於記憶體庫m之一預充電操作及一刷新操作之一組合。例如，半導體記憶體器件可回應於用於記憶體庫m之一單一組合PRE-REF命令而排定用於記憶體庫m之列預充電及刷新操作之一組合。可將命令提供至半導體記憶體器件之一記憶體控制器可使用在PRE-REF命令之後變得可用之一命令槽來對不同於記憶體庫m之記憶體庫n提供一存取命令(例如讀取、寫入等等)。因此，可傳輸更多命令且可在一相同時段內對具有多個記憶體庫之半導體記憶體器件執行記憶體存取操作。例如，在圖4所展示之命令序列中，記憶體控制器可依序發出或提供5個命令，該5個命令包含用於選擇或打開記憶體庫m之一列之一ACT m命令、用於對已由先前ACT n命令打開之記憶體庫n執行一讀取或寫入存取之一RD/WR n命令、用於關閉記憶體庫m之打開列且接著對記憶體庫m開始一刷新操作之一PRE-REF m命令、用於對記憶體庫n之另一列執行一讀取或寫入存取之另一RD/WR n命令及用於選擇或打開記憶體庫m之一列以對記憶體庫m執行一讀取或寫入存取之一ACT m命令。 圖5係根據本發明之一些實施例之藉由一記憶體控制器之與一每記憶體庫預充電及刷新操作相關聯之一操作之一流程圖。例如，記憶體控制器可為圖3中之記憶體控制器31。一旦記憶體控制器判定一記憶體庫將被刷新(S500)，則記憶體控制器可發出一每記憶體庫刷新命令(S501)伴隨待刷新之一記憶體庫位址至一半導體記憶體器件(其可為圖2之半導體記憶體器件20或圖3之半導體記憶體器件30)，且接著可檢查記憶體庫中之一頁(或一列)之一狀態——頁是否打開(S502)。為此，雖然圖3中未展示，但記憶體控制器31可具有分別對應於半導體記憶體器件中所提供之複數個記憶體庫之複數個記憶體庫狀態暫存器。該等暫存器之各暫存器可儲存指示待刷新之記憶體庫之任何頁是否打開之資訊。若記憶體庫中之無任何頁打開，則記憶體控制器可等待列週期時間tRC (S504)，直至刷新操作已由耦合至記憶體控制器之半導體記憶體器件完成。另一方面，若記憶體庫中之任何頁係打開的，則記憶體控制器可等待(tRP+tRC)(S503)。在步驟S504或S503之後，記憶體控制器可繼續後續操作(S505)。 圖6係根據本發明之一些實施例之由一半導體記憶體器件中之一每記憶體庫刷新命令引起之與一每記憶體庫預充電及刷新操作相關之一操作之一流程圖。例如，半導體記憶體器件可為圖2之半導體記憶體器件20或圖3之半導體記憶體器件30。半導體記憶體器件可接收由一記憶體控制器(例如執行圖5中之步驟之記憶體控制器)發出之命令(其包含一每記憶體庫刷新命令)。一旦半導體記憶體器件接收每記憶體庫刷新命令(S600)伴隨一記憶體庫位址，則半導體記憶體器件可檢查由記憶體庫位址選擇之記憶體庫n中之一頁(或一列)之一狀態——任何頁是否打開(S601)。若記憶體庫n中之無任何頁打開，則半導體記憶體器件可禁用一列預充電操作(如S602至S603中所展示)且可直接前進至對記憶體庫n中由一刷新計數器(其可為圖2之刷新計數器26)選擇之一列執行一刷新操作(S604)且等待tRC (S605)，直至已完成刷新操作。另一方面，若記憶體庫n中之任何頁係打開的，則半導體記憶體器件可藉由關閉一打開頁來內部執行列預充電操作(S602)，等待tRP (S603)，且接著可對記憶體庫n中由刷新計數器選擇之列(或頁)執行刷新操作(S604)。可由一類比延遲電路或一數位計數器判定tRP等待時間。因此，在兩種情況中接收及處理一每記憶體庫刷新命令。半導體記憶體器件可基於記憶體庫之狀態來判定是否可執行預充電操作。 在圖5及圖6中，一每記憶體庫刷新命令用作一每記憶體庫預充電及刷新命令。替代地，記憶體控制器及半導體記憶體器件可使用兩個不同命令(一每記憶體庫刷新命令及一組合之每記憶體庫預充電及刷新命令(即，一PRE-REF命令))來通信。例如，如圖8中所展示，當判定是否刷新一記憶體庫(S800)時，記憶體控制器可檢查待刷新之一記憶體庫中之一頁(或一列)之一狀態(頁是否打開(S801))且接著在記憶體庫中無任何頁打開時發出每記憶體庫刷新命令。記憶體控制器可等待tRC。如圖9中所展示，另一方面，半導體記憶體器件可回應於每記憶體庫刷新命令而執行每記憶體庫刷新操作(S900及S901)且接著等待tRC (S902)。轉至圖8，記憶體控制器可在記憶體庫中之一頁係打開時發出PRE-REF命令(其係一組合之每記憶體庫預充電及刷新命令)(S802)且接著等待tRP及tRC之一總和(S803)。如圖9中所展示，PRE-REF命令(S903)可引起半導體記憶體器件執行一預充電操作(S904)且接著在tRP之後(S905)執行每記憶體庫刷新操作(S901)。若實施此等兩個命令編碼，則半導體記憶體器件可不執行檢查記憶體庫之狀態之一步驟(例如圖6中之S601)。 圖7係根據本發明之一些實施例之圍繞圖3之記憶體庫控制邏輯電路之信號之一時序圖。例如，記憶體控制器31可提供一第一命令，其係用於記憶體庫0中之一列之一列啟用命令ACT。命令/位址解碼器32可將第一命令提供至列命令解碼器33且可將與記憶體庫0相關聯之一記憶體庫位址提供至記憶體庫位址解碼器34。列命令解碼器33可將第一命令解碼為列啟用命令ACT且可在時間T1將輸入節點s1上之一作用狀態中之一脈衝信號提供至記憶體庫控制邏輯電路35a至35p。記憶體庫位址解碼器34可解碼4位元記憶體庫位址信號以獲得記憶體庫0且可在時間T1提供一記憶體庫選擇信號，其係記憶體庫0控制邏輯電路35a之輸入節點s4上之一作用狀態中之一脈衝信號。基於s1及s4節點上之作用信號，「及」邏輯電路352可在時間T1提供s5節點上之一作用脈衝信號(例如一邏輯高位準)。正反器353可使用時間T1時之一時脈邊緣來鎖存s5節點上之作用脈衝信號且可將一記憶體庫0作用旗標信號s6設定至一作用狀態(例如一邏輯高位準)以指示記憶體庫0處於一作用狀態中。因此，「或」邏輯電路359可在時間T1提供s10節點(其耦合至記憶體庫0之一列解碼器)上之一作用狀態中之記憶體庫列啟用信號以啟用由列啟用命令ACT選擇之列。 記憶體控制器31可在時間T2提供一第二命令(其係用於記憶體庫0中之一列之一預充電命令PRE)，時間T2比時間T1晚至少最小列存取週期時間tRAS。命令/位址解碼器32可將第二命令提供至列命令解碼器33且可將與記憶體庫0相關聯之記憶體庫位址提供至記憶體庫位址解碼器34。列命令解碼器33可將第二命令解碼為預充電命令PRE且可在時間T2將輸入節點s2上之一作用狀態中之一脈衝信號提供至記憶體庫控制邏輯電路35a至35p。記憶體庫位址解碼器34可解碼4位元記憶體庫位址信號以獲得記憶體庫0且可在時間T2提供一記憶體庫選擇信號，其係記憶體庫0控制邏輯電路35a之輸入節點s4上之一作用狀態中之一脈衝信號。基於s2及s4節點上之作用信號，「及」邏輯電路352可在T2提供s5節點上之一非作用信號(例如一邏輯低位準)。正反器353可使用T2時之一時脈邊緣來鎖存s5節點上之非作用信號且可將一記憶體庫0作用旗標信號s6重設至一非作用狀態(例如一邏輯低位準)以指示記憶體庫0處於一非作用狀態(例如閒置或記憶體庫關閉)中。因此，「或」邏輯電路359可在T2時提供s10節點(其耦合至記憶體庫0之列解碼器)上之一非作用狀態中之記憶體庫列啟用信號以不啟用由預充電命令PRE選擇之列。 記憶體控制器31可在時間T3提供一第三命令(其係用於記憶體庫0中之列之一預充電-刷新命令PRE-REF)，時間T3比時間T2晚至少最小列預充電時間tRP。命令/位址解碼器32可將第三命令提供至列命令解碼器33且可將與記憶體庫0相關聯之記憶體庫位址提供至記憶體庫位址解碼器34。列命令解碼器33可將第三命令解碼為預充電-刷新命令PRE-REF且可在時間T3將輸入節點s3上之一作用狀態中之一脈衝信號提供至記憶體庫控制邏輯電路35a至35p。記憶體庫位址解碼器34可解碼4位元記憶體庫位址信號以獲得記憶體庫0且可在時間T3提供一記憶體庫選擇信號，其係記憶體庫0控制邏輯電路35a之輸入節點s4上之一作用狀態中之一脈衝信號。基於s3及s4節點上之作用信號，「及」邏輯電路352可在時間T3提供s5節點上之一非作用信號(例如一邏輯低位準)。正反器353可使用時間T3時之一時脈邊緣來鎖存s5節點上之非作用信號且可使記憶體庫0作用旗標信號s6保持非作用狀態(例如邏輯低位準)以指示記憶體庫0仍處於非作用狀態(例如閒置或記憶體庫關閉)中。因此，s7節點上之一信號仍為非作用的且可不起動記憶體庫0之RP計時器355。RP計時器355之計數器值仍為0且計數判定器356可在耦合至RAS計時器357之輸入節點之s8節點上提供一作用信號。因此，可觸發RAS計時器357以在s9節點上提供一作用信號(例如一邏輯高位準)，且「或」邏輯電路359可在時間T3提供s10節點上之一作用狀態(例如一邏輯高位準)中之一記憶體庫列啟用信號達最小列存取週期時間tRAS。 記憶體控制器31可在時間T4不提供列命令，時間T4比時間T3晚至少最小列存取週期時間tRAS。RAS計時器357之計數器值可為零且RAS計時器357可在s9節點上提供一非作用信號(例如一邏輯低位準)，且「或」邏輯電路359可在時間T4提供s10節點上之一非作用狀態(例如一邏輯低位準)中之記憶體庫列啟用信號以指示關閉記憶體庫0。 記憶體控制器31可在時間T5提供一第四命令(其亦為用於記憶體庫0中之一列之一列啟用命令ACT)以啟用記憶體庫0，其可將記憶體庫0作用旗標信號s6設定至作用狀態。 記憶體控制器31可在時間T6提供一第五命令(其係用於記憶體庫0中之列之一預充電-刷新命令PRE-REF)，時間T6比時間T5晚至少最小列存取週期時間tRAS。命令/位址解碼器32可將第五命令提供至列命令解碼器33且可將與記憶體庫0相關聯之記憶體庫位址提供至記憶體庫位址解碼器34。列命令解碼器33可將第五命令解碼為預充電-刷新命令PRE-REF且可在時間T6將輸入節點s3上之一作用狀態中之一脈衝信號提供至記憶體庫控制邏輯電路35a至35p。記憶體庫位址解碼器34可解碼4位元記憶體庫位址信號以獲得記憶體庫0且可在時間T6提供一記憶體庫選擇信號，其係記憶體庫0控制邏輯電路35a之輸入節點s4上之一作用狀態中之一脈衝信號。由於記憶體控制器31在時間T5提供列啟用命令ACT之後於時間T6即時提供預充電-刷新命令PRE-REF，所以已將記憶體庫0作用旗標信號s6設定至作用狀態，同時亦在時間T6啟用s3信號，且RP計時器355可在時間T6回應於s7節點上之信號而開始倒數。基於s3及s4節點上之作用信號，「及」邏輯電路352可在時間T6提供s5節點上之非作用信號(例如邏輯低位準)。正反器353可使用時間T6時之一時脈邊緣來鎖存s5節點上之非作用信號且可使記憶體庫0作用旗標信號s6保持非作用狀態(例如邏輯低位準)以指示記憶體庫0仍處於非作用狀態(例如閒置或記憶體庫關閉)中。因此，「或」邏輯電路359可在T6提供s10節點(其耦合至記憶體庫0之列解碼器)上之非作用狀態中之記憶體庫列啟用信號以不啟用由預充電-刷新命令PRE-REF選擇之列。RP計時器355可具有降至零之一計數器值且計數判定器356可在時間T7提供耦合至RAS計時器357之輸入節點之s8節點上之一作用信號。因此，可觸發RAS計時器357以在s9節點上提供作用信號(例如邏輯高位準)且「或」邏輯電路359可在時間T7提供s10節點上之作用狀態(例如邏輯高位準)中之記憶體庫列啟用信號達最小列存取週期時間tRAS。 記憶體控制器31可在時間T8不提供列命令，時間T8比時間T7晚至少最小列存取週期時間tRAS。RAS計時器357之計數器值可為零且RAS計時器357可在s9節點上提供一非作用信號(例如一邏輯低位準)，且「或」邏輯電路359可在時間T8提供s10節點上之非作用狀態(例如邏輯低位準)中之記憶體庫列啟用信號以指示關閉記憶體庫0。當在打開記憶體庫0中之另一列之前已逝去tRP時，記憶體控制器31應須一直等待至時間T9。 在本發明之一實施例中，一種裝置包含一命令解碼器，其經組態以接收一第一命令及一第二命令且經進一步組態以分別回應於該第一命令及該第二命令而提供一第一控制信號及一第二控制信號。該裝置進一步包含一位址解碼器，其經組態以接收位址信號之至少一部分且經進一步組態以回應於位址信號之該至少一部分而啟用對應於複數個記憶體庫之複數個記憶體庫選擇信號之一記憶體庫選擇信號。該裝置進一步包含複數個控制邏輯電路，其中該複數個控制邏輯電路之各控制邏輯電路經組態以接收該第一控制信號、該第二控制信號及該複數個記憶體庫選擇信號之一對應記憶體庫選擇信號，其中該第一命令指示對由位址信號之該至少一部分識別之該複數個記憶體庫之一第一記憶體庫執行一第一記憶體操作，且該第二命令指示對該複數個記憶體庫之該第一記憶體庫執行該第一記憶體操作及不同於該第一記憶體操作之一第二記憶體操作。該裝置進一步包含對應於該第一記憶體庫之該複數個控制邏輯電路之一控制邏輯電路，其經組態以回應於對應於該第一記憶體庫之該記憶體庫選擇信號及該第二記憶體操作中之該第二控制信號而將一記憶體庫列啟用信號提供至該第一記憶體庫。 另外或替代地，該第一記憶體操作係一預充電操作且該第二記憶體操作係一刷新操作。 另外或替代地，該複數個控制邏輯電路之該控制邏輯電路包含：一記憶體庫作用狀態電路，其經組態以提供指示該對應記憶體庫是否處於一作用狀態中之一記憶體庫狀態旗標信號；及一記憶體庫列啟用電路，其經組態以至少部分回應於該記憶體庫狀態旗標信號而提供該記憶體庫列啟用信號。該記憶體庫列啟用電路經組態以回應於一作用狀態中之記憶體庫狀態旗標信號而提供一作用狀態中之該記憶體庫列啟用信號，且經進一步組態以回應於一非作用狀態中之該記憶體庫狀態旗標信號而提供一非作用狀態中之該記憶體庫列啟用信號。 另外或替代地，該複數個控制邏輯電路之該控制邏輯電路包含一列存取週期計時器，其經組態以計數一列存取週期時間且經進一步組態以提供一時間已到信號。該記憶體庫列啟用電路經組態以至少部分回應於該時間已到信號而提供一非作用狀態中之該記憶體庫列啟用信號。 另外或替代地，該複數個控制邏輯電路之該控制邏輯電路進一步包含一預充電計時器，其經組態以計數一預充電時間且經進一步組態以至少部分回應於該記憶體庫狀態旗標信號及該記憶體庫選擇信號而在計數該預充電時間之後提供一預充電時間已到信號。該列存取週期計時器經組態以至少部分回應於該預充電時間已到信號而計數該列存取週期時間。 另外或替代地，該預充電計時器經組態以至少部分回應於一非作用狀態中之該記憶體庫狀態旗標信號而停止計數該預充電時間。 另外或替代地，該刷新計時器及該預充電計時器之至少一者係一數位倒數計數器。 另外或替代地，該刷新計時器及該預充電計時器之至少一者係一可程式化計數器。 另外或替代地，該刷新計時器及該預充電計時器之至少一者係一類比計時器。 在本發明之另一態樣中，一種系統包含：一記憶體器件，其包含複數個記憶體庫，各記憶體庫包含複數個記憶體單元；及一記憶體控制器，其經組態以在一第一時間傳輸一第一命令及指示複數個記憶體庫之一第一記憶體庫中之一記憶體單元之複數個位址信號。該第一命令指示執行一第一記憶體操作及不同於該第一記憶體操作之一第二記憶體操作。該記憶體器件經組態以接收該第一命令及該複數個位址信號且經進一步組態以至少部分回應於該複數個位址信號及該第一命令而對該第一記憶體庫執行該第二記憶體操作。 另外或替代地，該第一記憶體操作係一預充電操作且該第二記憶體操作係一刷新操作。 另外或替代地，該記憶體器件經組態以回應於該第一命令而判定該第一記憶體庫是否處於作用狀態中，且經進一步組態以在該第一記憶體庫處於作用狀態中時在對該第一記憶體庫執行該第二記憶體操作之前執行該第一記憶體操作。 另外或替代地，該記憶體控制器經進一步組態以判定該第一記憶體庫是否處於作用狀態中，且經組態以在一第二時間傳輸對該第一記憶體庫執行一記憶體操作之一第二命令。若該第一記憶體庫處於作用狀態中，則該第二時間係在起於該第一時間之對應於該第一記憶體操作及該第二記憶體操作之一第一時段之後；若該第一記憶體庫處於非作用狀態中，則該第二時間係在起於該第一時間之對應於該第二記憶體操作之一第二時段之後。 另外或替代地，該記憶體控制器經進一步組態以在該第一記憶體庫於該第一時間處於作用狀態中時於該第一時間與該第二時間之間傳輸指示一第三記憶體操作之該第二命令及指示不同於該第一記憶體庫之該複數個記憶體庫之一第二記憶體庫中之另一記憶體單元之複數個位址信號。 另外或替代地，該記憶體控制器經進一步組態以傳輸指示執行該第二記憶體操作之一第二命令。該記憶體控制器經進一步組態以判定該第一記憶體庫是否處於作用狀態中，且經組態以在該第一記憶體庫處於非作用狀態中時傳輸該第二命令且經進一步組態以在該第一記憶體庫處於作用狀態中時傳輸該第一命令。 另外或替代地，該記憶體器件經進一步組態以回應於該第一命令而對該第一記憶體庫執行該第二記憶體操作之前之該第一記憶體操作，且該記憶體器件經組態以回應於該第二命令而執行該第二記憶體操作。 在本發明之另一態樣中，一種接收一記憶體器件中之一命令之方法包含：接收指示對一第一記憶體庫執行一第一記憶體操作及一第二記憶體操作之一第一命令；解碼該第一命令；及對該第一記憶體庫執行該第一記憶體操作及該第二記憶體操作。 另外或替代地，該第一記憶體操作係一預充電操作且該第二記憶體操作係一刷新操作。 另外或替代地，該方法進一步包含：在解碼該第一命令之後判定該第一記憶體庫是否處於一作用狀態中；及若該第一記憶體庫處於一作用狀態中，則對該第一記憶體庫執行該第一記憶體操作及該第二記憶體操作。 另外或替代地，該方法進一步包含：若該第一記憶體庫處於一非作用狀態中，則禁用該第一記憶體操作且回應於該第一命令而對該第一記憶體庫執行該第二記憶體操作。 另外或替代地，該第二記憶體操作包含：回應於該第一命令而計數一列存取週期時間且在該列存取週期時間期間啟用該第一記憶體庫。 另外或替代地，該第一記憶體操作包含：在計數該列存取週期時間之前，若該第一記憶體庫處於一作用狀態中，則回應於該第一命令而計數一預充電時間；及在該預充電時間期間不啟用該第一記憶體庫。 另外或替代地，該方法進一步包含：接收該第一命令之後的一第二命令；解碼指示用於不同於該第一記憶體庫之一第二記憶體庫之一第三記憶體操作的該第二命令；及對該第二記憶體庫執行該第三記憶體操作。 另外或替代地，該第三記憶體操作係複數個列存取命令之一命令，該複數個列存取命令包含一寫入命令及一讀取命令。 在本發明之另一態樣中，一種將一命令傳輸至一記憶體器件之方法包含：傳輸指示對一第一記憶體庫執行一預充電操作及一刷新操作之一第一命令。 另外或替代地，該方法進一步包含：判定該第一記憶體庫是否打開；若該第一記憶體庫係關閉的，則自傳輸該第一命令起等待一列存取週期時間；及在已逝去該列存取週期時間之後傳輸指示對該第一記憶體庫執行一記憶體操作之一第二命令。 另外或替代地，該方法進一步包含：判定該第一記憶體庫是否打開；若該第一記憶體庫係打開的，則自傳輸該第一命令起等待一預充電時間及該列存取時間之一總和；及在已逝去該預充電時間及該列存取週期時間之後傳輸指示對該第一記憶體庫執行一記憶體操作之一第二命令。 另外或替代地，該方法進一步包含：在傳輸該第二命令之前傳輸指示對一第二記憶體庫執行一記憶體操作之一第三命令。 在本發明之另一態樣中，一種裝置包含：複數個記憶體庫，該複數個記憶體庫之各者包含複數個記憶體單元；及電路，其耦合至該複數個記憶體庫，該電路經組態以接收一刷新命令伴隨選擇該複數個記憶體庫之一者之一記憶體庫位址，該刷新命令引起該電路執行一第一操作及接著一第二操作且無需該電路請求除該刷新命令之外的一額外命令，該第一操作包括對該複數個記憶體庫之該一者預充電，且該第二操作包括刷新含於該複數個記憶體庫之該一者中之至少一記憶體單元。 另外或替代地，該電路經組態以在該複數個記憶體庫之該一者不具有打開頁時跳過執行該第一操作。 另外或替代地，該電路包括一刷新計數器且該至少一記憶體單元定位於基於該刷新計數器之一內容所指定之一列中。 另外或替代地，該第一操作進一步包括：關閉該複數個記憶體庫之該一者之一或若干打開頁。 另外或替代地，該電路接收該刷新命令作為一預充電刷新指示一預充電操作及一刷新操作之一組合之一預充電-刷新命令，其中該電路經進一步組態以接收一每記憶體庫刷新命令以對由與該每記憶體庫操作相關聯之一記憶體庫位址指定之該複數個記憶體庫之一記憶體庫執行一刷新操作。 另外或替代地，該電路經進一步組態以接收引起該電路對該複數個記憶體庫之一選定記憶體庫預充電之一預充電命令。 雖然已在特定較佳實施例及實例之背景中揭示本發明，但熟習技術者應瞭解，本發明超越特定所揭示實施例而擴展至本發明之其他替代實施例及/或用法及其明顯修改及等效物。另外，熟習技術者將易於基於本發明來明白本發明之範疇內之其他修改。亦預期，可對實施例之特定特徵及態樣進行各種組合或子組合且使其仍落於本發明之範疇內。應瞭解，揭示實施例之各種特徵及態樣可彼此組合或取代以形成本發明之不同模式。因此，本文中所揭示之本發明之至少部分之範疇意欲不應受上文所描述之特定揭示實施例限制。
20‧‧‧半導體記憶體器件21‧‧‧記憶體控制器22‧‧‧命令/位址解碼器23‧‧‧列位址解碼器24‧‧‧行位址解碼器25‧‧‧記憶體陣列26‧‧‧刷新計數器27‧‧‧列位址多工器30‧‧‧半導體記憶體器件31‧‧‧記憶體控制器32‧‧‧命令/位址解碼器33‧‧‧列命令解碼器34‧‧‧記憶體庫位址解碼器35‧‧‧記憶體庫控制邏輯電路35a至35p‧‧‧記憶體庫控制邏輯電路351‧‧‧「反或」邏輯電路352‧‧‧「及」邏輯電路353‧‧‧正反器354‧‧‧「及」邏輯電路355‧‧‧預充電計時器356‧‧‧計數判定器357‧‧‧RAS計時器358‧‧‧計數判定器359‧‧‧「或」邏輯電路S500‧‧‧刷新記憶體庫S501‧‧‧發出每記憶體庫刷新命令S502‧‧‧檢查記憶體庫中之頁是否打開S503‧‧‧等待(tRP+tRC)S504‧‧‧等待列週期時間tRCS505‧‧‧後續操作S600‧‧‧接收每記憶體庫刷新命令S601‧‧‧檢查記憶體庫n中之頁是否打開S602‧‧‧執行列預充電操作S603‧‧‧等待tRPS604‧‧‧對記憶體庫n中之列執行刷新操作S605‧‧‧等待tRCS800‧‧‧刷新記憶體庫S801‧‧‧檢查記憶體庫中之頁是否打開S802‧‧‧發出PRE-REF命令S803‧‧‧等待tRP及tRC之總和S900‧‧‧每記憶體庫刷新命令S901‧‧‧執行每記憶體庫刷新操作S902‧‧‧等待tRCS903‧‧‧PRE-REF命令S904‧‧‧執行預充電操作S905‧‧‧等待tRPtRAS‧‧‧最小列存取週期時間tRC‧‧‧列週期時間tRP‧‧‧最小列預充電時間
圖1A係與一習知半導體記憶體器件中之一記憶體列存取相關聯之一字線之一電壓之一時序圖。 圖1B係習知半導體記憶體器件中之一每記憶體庫刷新週期之一命令序列之一流程圖。 圖2係根據本發明之一些實施例之一半導體記憶體器件之一方塊圖。 圖3係根據本發明之一些實施例之半導體記憶體器件中之記憶體庫控制邏輯電路之一方塊圖。 圖4係根據本發明之一些實施例之一半導體記憶體器件中之包含一每記憶體庫刷新週期之一命令序列之一流程圖。 圖5係根據本發明之一些實施例之藉由一記憶體控制器之與一每記憶體庫預充電及刷新操作相關聯之一操作之一流程圖。 圖6係根據本發明之一些實施例之藉由一半導體記憶體器件之與一每記憶體庫預充電及刷新操作相關之一操作之一流程圖。 圖7係根據本發明之一些實施例之圍繞圖3之記憶體庫控制邏輯電路之信號之一時序圖。 圖8係根據本發明之一些實施例之藉由一記憶體控制器之與一每記憶體庫預充電及刷新操作相關聯之一操作之一流程圖。 圖9係根據本發明之一些實施例之藉由一半導體記憶體器件之與一每記憶體庫預充電及刷新操作相關之一操作之一流程圖。
20‧‧‧半導體記憶體器件
21‧‧‧記憶體控制器
22‧‧‧命令/位址解碼器
23‧‧‧列位址解碼器
24‧‧‧行位址解碼器
25‧‧‧記憶體陣列
26‧‧‧刷新計數器
27‧‧‧列位址多工器

Claims (33)

  1. 一種記憶體裝置，其包括：一命令解碼器，其經組態以在一第一時間接收一第一命令、在一第二時間接收一第二命令及在一第三時間接收一第三命令，且經進一步組態以分別回應於該第一命令、該第二命令及該第三命令而提供一第一控制信號、一第二控制信號及一第三控制信號；一位址解碼器，其經組態以接收位址信號之至少一部分且經進一步組態以回應於位址信號之該至少一部分而啟用對應於複數個記憶體庫之複數個記憶體庫選擇信號之一記憶體庫選擇信號；及複數個控制邏輯電路，其中該複數個控制邏輯電路之各控制邏輯電路經組態以接收該第一控制信號、該第二控制信號、該第三控制信號及該複數個記憶體庫選擇信號之一對應記憶體庫選擇信號，其中該第一命令指示對由位址信號之該至少一部分識別之該複數個記憶體庫之一第一記憶體庫執行一第一記憶體操作，且該第二命令指示對該複數個記憶體庫之該第一記憶體庫執行該第一記憶體操作及不同於該第一記憶體操作之一第二記憶體操作，其中對應於該第一記憶體庫之該複數個控制邏輯電路之一第一控制邏輯電路經組態以回應於對應於該第一記憶體庫之該記憶體庫選擇信號及該第二記憶體操作中之該第二控制信號而將一第一記憶體庫列啟用信號提供至該第一記憶體庫，及其中接著該第二命令之該第三命令指示對由位址信號之該至少一部分識別之該複數個記憶體庫之一第二記憶體庫執行一第三記憶體操作，當 該第一記憶體庫處於一作用狀態中時，該複數個記憶體庫之該第二記憶體庫不同於該複數個記憶體庫之該第一記憶體庫。
  2. 如請求項1之裝置，其中該第一記憶體操作係一預充電操作且該第二記憶體操作係一刷新操作。
  3. 如請求項2之裝置，其中該複數個控制邏輯電路之各個控制邏輯電路包括：一記憶體庫作用狀態電路，其經組態以提供指示一對應記憶體庫是否處於一作用狀態中之一記憶體庫狀態旗標信號；及一記憶體庫列啟用電路，其經組態以至少部分回應於該記憶體庫狀態旗標信號而提供該記憶體庫列啟用信號，且其中該記憶體庫列啟用電路經組態以回應於一作用狀態中之該記憶體庫狀態旗標信號而提供一作用狀態中之該記憶體庫列啟用信號，且經進一步組態以回應於一非作用狀態中之該記憶體庫狀態旗標信號而提供一非作用狀態中之該記憶體庫列啟用信號。
  4. 如請求項3之裝置，其中該複數個控制邏輯電路之該各個控制邏輯電路包括一列存取週期計時器，該列存取週期計時器經組態以計數一列存取週期時間且經進一步組態以提供一時間已到信號，且其中該記憶體庫列啟用電路經組態以至少部分回應於該時間已到信號而提供一非作用狀態中之該記憶體庫列啟用信號。
  5. 如請求項4之裝置，其中該複數個控制邏輯電路之該各個控制邏輯電路進一步包括一預充電計時器，該預充電計時器經組態以計數一預充電時間且經進一步組態以至少部分回應於該記憶體庫狀態旗標信號及該記憶體庫選擇信號而在計數該預充電時間之後提供一預充電時間已到信號，且其中該列存取週期計時器經組態以至少部分回應於該預充電時間已到信號而計數該列存取週期時間。
  6. 如請求項5之裝置，其中該預充電計時器經組態以至少部分回應於一非作用狀態中之該記憶體庫狀態旗標信號而停止計數該預充電時間。
  7. 如請求項6之裝置，其中該列存取週期計時器及該預充電計時器之至少一者係一數位倒數計數器。
  8. 如請求項6之裝置，其中該列存取週期計時器及該預充電計時器之至少一者係一可程式化計數器。
  9. 如請求項6之裝置，其中該列存取週期計時器及該預充電計時器之至少一者係一類比計時器。
  10. 一種記憶體系統，其包括：一記憶體器件，其包含複數個記憶體庫，各記憶體庫包含複數個記憶體單元；及一記憶體控制器，其經組態以在一第一時間傳輸一第一命令及指示 該複數個記憶體庫之一第一記憶體庫中之一記憶體單元之複數個位址信號，其中該第一命令指示執行一第一記憶體操作及不同於該第一記憶體操作之一第二記憶體操作，其中該記憶體器件經組態以接收該第一命令及該複數個位址信號且經進一步組態以至少部分回應於該複數個位址信號及該第一命令而對該第一記憶體庫執行該第二記憶體操作，其中該記憶體控制器進一步經組態以判定該第一記憶體庫在該第一時間是否處於一作用狀態中，其中該記憶體控制器經組態以傳輸指示接著該第一命令之一第三記憶體操作之一第二命令及指示在該複數個記憶體庫之一第二記憶體庫中之另一記憶體單元之複數個位址信號，若該複數個記憶體庫之該第一記憶體庫在該第一時間處於該作用狀態中，則該第二記憶體庫不同於該第一記憶體庫。
  11. 如請求項10之系統，其中該第一記憶體操作係一預充電操作且該第二記憶體操作係一刷新操作。
  12. 如請求項10之系統，其中該記憶體器件經進一步組態以在該第一記憶體庫處於該作用狀態中時在對該第一記憶體庫執行該第二記憶體操作之前執行該第一記憶體操作。
  13. 如請求項12之系統，其中該記憶體控制器經進一步組態以在一第二 時間傳輸對該第一記憶體庫執行一記憶體操作之一第三命令，其中若該第一記憶體庫處於該作用狀態中，則該第二時間係在起於該第一時間之對應於該第一記憶體操作及該第二記憶體操作之一第一時段之後；且其中若該第一記憶體庫處於一非作用狀態中，則該第二時間係在起於該第一時間之對應於該第二記憶體操作之一第二時段之後。
  14. 如請求項13之系統，其中該記憶體控制器經進一步組態以在該第一記憶體庫在該第一時間處於該作用狀態中時於該第一時間與該第二時間之間傳輸該第二命令。
  15. 如請求項10之系統，其中該記憶體控制器經進一步組態以傳輸指示執行該第二記憶體操作之一第二命令，且其中該記憶體控制器經進一步組態以判定該第一記憶體庫是否處於該作用狀態中，且經組態以在該第一記憶體庫處於一非作用狀態中時傳輸該第二命令且經進一步組態以在該第一記憶體庫處於該作用狀態中時傳輸該第一命令。
  16. 如請求項15之系統，其中該記憶體器件經進一步組態以回應於該第一命令而對該第一記憶體庫執行該第二記憶體操作之前之該第一記憶體操作，且其中該記憶體器件經組態以回應於該第二命令而執行該第二記憶體操作。
  17. 一種接收一記憶體器件中之一命令之方法，該方法包括：接收指示對一第一記憶體庫執行一第一記憶體操作及一第二記憶體操作之一第一命令；接收接著該第一命令之一第二命令，該第二命令指示對一第二記憶體庫執行一第三記憶體操作；解碼該第一命令；解碼指示對該第二記憶體庫之該第三記憶體操作之該第二命令，該第二記憶體庫不同於該第一記憶體庫；對該第一記憶體庫執行該第一記憶體操作及該第二記憶體操作；及在完成該第二記憶體操作之前，對該第二記憶體庫執行該第三記憶體操作。
  18. 如請求項17之方法，其中該第一記憶體操作係一預充電操作且該第二記憶體操作係一刷新操作。
  19. 如請求項18之方法，其進一步包括：在解碼該第一命令之後判定該第一記憶體庫是否處於一作用狀態中；及若該第一記憶體庫處於一作用狀態中，則對該第一記憶體庫執行該第一記憶體操作及該第二記憶體操作。
  20. 如請求項19之方法，其進一步包括： 若該第一記憶體庫處於一非作用狀態中，則禁用該第一記憶體操作且回應於該第一命令而對該第一記憶體庫執行該第二記憶體操作。
  21. 如請求項19之方法，其中該第二記憶體操作包括：回應於該第一命令而計數一列存取週期時間；及在該列存取週期時間期間啟用該第一記憶體庫。
  22. 如請求項21之方法，其中該第一記憶體操作包括：在計數該列存取週期時間之前，若該第一記憶體庫處於一作用狀態中，則回應於該第一命令而計數一預充電時間；及在該預充電時間期間不啟用該第一記憶體庫。
  23. 如請求項17之方法，其中該第三記憶體操作係複數個列存取命令之一命令，該複數個列存取命令包含一寫入命令及一讀取命令。
  24. 一種將一命令傳輸至一記憶體器件之方法，該方法包括：傳輸指示對一第一記憶體庫執行一預充電操作及一刷新操作之一第一命令；判定該第一記憶體庫是否打開；及傳輸指示接著該第一命令對複數個記憶體庫之一第二記憶體庫之一記憶體操作之一第二命令，若該複數個記憶體庫之該第一記憶體庫打開，則該第二記憶體庫不同於該第一記憶體庫。
  25. 如請求項24之方法，其進一步包括：若該第一記憶體庫係關閉的，則自傳輸該第一命令起等待一列存取週期時間；及在該列存取週期時間已逝去之後傳輸指示對該第一記憶體庫執行一記憶體操作之一第三命令。
  26. 如請求項24之方法，其進一步包括：若該第一記憶體庫係打開的，則自傳輸該第一命令起等待一預充電時間及一列存取週期時間之一總和；及在該預充電時間及該列存取週期時間之該總和已逝去之後傳輸指示對該第一記憶體庫執行一記憶體操作之一第三命令，其中在等待該預充電時間及該列存取週期時間之該總和時，執行傳輸該第二命令。
  27. 如請求項26之方法，其中在傳輸該第三命令之前傳輸該第二命令。
  28. 一種記憶體裝置，其包括：複數個記憶體庫，其包含一第一記憶體庫及一第二記憶體庫，該複數個記憶體庫之各者包含複數個記憶體單元；及電路，其耦合至該複數個記憶體庫，該電路經組態以接收一刷新命令伴隨選擇該第一記憶體庫之一第一記憶體庫位址，該刷新命令引起該電路執行一第一操作及接著一第二操作且無需該電路請求除該刷新命令之外的一額外命令，該第一操作包括對該第一記憶體庫預充電，且該第二操作 包括刷新含於該第一記憶體庫中之至少一記憶體單元，其中該電路進一步經組態以在對該第一記憶體庫執行該第一操作及該第二操作時，接收指示一記憶體操作伴隨選擇該第二記憶體庫之一第二記憶體庫位址之一記憶體操作命令。
  29. 如請求項28之裝置，其中該電路經組態以在該複數個記憶體庫之該一者不具有打開頁時跳過執行該第一操作。
  30. 如請求項28之裝置，其中該電路包括一刷新計數器且該至少一記憶體單元定位於基於該刷新計數器之一內容所指定之一列中。
  31. 如請求項28之裝置，其中該第一操作進一步包括：關閉該複數個記憶體庫之該一者之一或若干打開頁。
  32. 如請求項28之裝置，其中該電路接收該刷新命令作為指示一預充電操作及一刷新操作之一組合之一預充電-刷新命令，其中該電路經進一步組態以接收一每記憶體庫刷新命令以對由與該每記憶體庫操作相關聯之一記憶體庫位址指定之該複數個記憶體庫之一記憶體庫執行一刷新操作。
  33. 如請求項32之裝置，其中該電路經進一步組態以接收引起該電路對該複數個記憶體庫之一選定記憶體庫預充電之一預充電命令。
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