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TWI736365B - 管理記憶體裝置的帶隙參考電路之啟動 - Google Patents

管理記憶體裝置的帶隙參考電路之啟動 Download PDF

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TWI736365B
TWI736365B TW109124759A TW109124759A TWI736365B TW I736365 B TWI736365 B TW I736365B TW 109124759 A TW109124759 A TW 109124759A TW 109124759 A TW109124759 A TW 109124759A TW I736365 B TWI736365 B TW I736365B
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楊尚輯
林建旭
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旺宏電子股份有限公司
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Abstract

本發明包括用於管理記憶體系統之帶隙參考電路的啟動之電腦可讀取介質的系統、方法、電路、裝置與裝置。一方面，一種積體電路包括：電源供應開關，接收原始供應電壓，並提供由致能訊號所控制的受控供應電壓；運算放大器，接收輸入電壓與受控供應電壓，並輸出閘極控制電壓；輸出電路，接收閘極控制電壓與受控供應電壓，並將輸入電壓提供至運算放大器，且輸出參考電壓；以及初始化電路，耦接至電源供應開關、運算放大器與輸出電路，並依據致能訊號將受控供應電壓與閘極控制電壓初始化至接地，以使在啟動期間參考電壓從接地增加至目標電壓。

Description

管理記憶體裝置的帶隙參考電路之啟動
本發明是有關於一種記憶體裝置，且特別是有關於一種管理記憶體系統的帶隙參考電路之啟動。
積體電路記憶體裝置正變得更小與更快。在這些記憶體系統中經常使用參考電壓電路來提供參考電壓。例如，帶隙參考電路(bandgap reference circuit)可將帶隙參考電壓提供至非揮發性(non-volatile)記憶體系統，以用於執行對非揮發性記憶體的編程(programming)、擦除(erasing)、驗證(verifying)或讀取的操作。因此，本發明希望開發一種能快速啟動來獲得帶隙參考電壓的帶隙參考電路，從而改善非揮發性記憶體系統的性能。
本發明描述了用於管理記憶體裝置(例如非揮發性(non-volatile)記憶體系統)的帶隙參考電路之啟動的系統與技術。
本發明的一方面揭露一種積體電路，包括：電源供應開關，用以接收原始供應電壓(original supply voltage)，並提供由致能訊號(enabling signal)所控制的受控供應電壓(controlled supply voltage)；運算放大器，用以接收多個輸入電壓與受控供應電壓，並輸出閘極控制電壓(gate control voltage)；輸出電路，用以接收來自運算放大器的閘極控制電壓與來自電源供應開關的受控供應電壓，並將多個輸入電壓提供至運算放大器，且輸出電路輸出參考電壓；以及初始化電路(initialization circuitry)，耦接至電源供應開關、運算放大器與輸出電路，並依據致能訊號將受控供應電壓與閘極控制電壓初始化至接地(ground)。
輸出電路可用於穩定參考電壓以獨立於溫度、製程邊界角(process corner)、電壓或溫度、製程邊界角與電壓組合。
在一些實施方式中，電源供應開關包括電晶體，其具有用於接收致能訊號的閘極。並且回應於致能訊號，電源供應開關依據原始供應電壓產生受控供應電壓。電源供應開關可包括反相器(inverter)，其耦接至電晶體的閘極，且反相器將控制訊號轉換為致能訊號。在上電(power-on)階段的啟動期間，控制訊號可依賴於與原始供應電壓相關的上電復位(power-on-reset,POR)訊號。在正常操作階段的啟動期間，原始供應電壓可保持在目標供應電壓，並且控制訊號可以包括步階訊號(step signal)。
在積體電路的啟動期間，初始化電路可使參考電壓從接地增加至目標電壓。初始化電路可依據致能訊號、受控供應電壓與閘極控制電壓將多個輸入電壓初始化至接地。
在一些實施方式中，初始化電路包括多個電晶體，其包括：多個閘極，用以接收致能訊號；多個源極，耦接至接地端；以及多個汲極，分別耦接至運算放大器、電源供應開關與輸出電路。
在一些示例中，運算放大器包括多個p通道電晶體與多個n通道電晶體。多個p通道電晶體的多個源極耦接至電源供應開關且接收受控供應電壓，多個p通道電晶體的多個閘極耦接至初始化電路的第一電晶體的汲極，且多個p通道電晶體的多個汲極耦接至多個n通道電晶體的多個汲極。初始化電路包括第二電晶體及第三電晶體，多個n通道電晶體的各閘極分別接收來自輸出電路的各輸入電壓，並分別耦接至第二電晶體之汲極與第三電晶體的汲極。
在一些實施方式中，輸出電路包括：多個p通道電晶體，其包括：多個閘極，耦接至運算放大器的其中之一p通道電晶體的汲極，並且多個p通道電晶體接收閘極控制電壓，其中輸出電路的多個p通道電晶體的多個閘極耦接至初始化電路的第四電晶體的汲極；以及多個雙極性接面型電晶體(bipolar junction transistor,BJT)，其包括：多個射極(emitter)，耦接至輸出電路的多個p通道電晶體的多個汲極，並且多個BJT的多個基極(base)與多個 集極(collector)耦接至接地端，其中參考電壓在輸出電路的其中之一p通道電晶體的汲極與輸出電路的該些BJT的其中之一相應BJT的射極之間的連接節點a進行輸出。積體電路還可包括耦合電容器(coupling capacitor)，其包括：第一端，耦接至電源供應開關以接收受控供應電壓；以及第二端，耦接至初始化電路的第四電晶體的汲極與輸出電路的多個p通道電晶體的多個閘極。
在一些實施方式中，積體電路還包括耦合電容器，其包括：第一端，耦接至電源供應開關以接收受控供應電壓；以及第二端，耦接至運算放大器的輸出端以輸送出閘極控制電壓。在啟動期間，耦合電容器可使得閘極控制電壓隨著受控供應電壓實質地(substantially)成比例(proportionally)且同步(synchronously)變化。
本發明的另一方面揭露一種記憶體系統，包括：記憶體；記憶體控制器，耦接至記憶體；以及帶隙參考電路(bandgap reference circuit)，耦接至記憶體控制器，並且帶隙參考電路將帶隙參考電壓提供至記憶體控制器，以對記憶體執行一或多個操作。帶隙參考電路包括：電源供應開關，用以接收原始供應電壓，並提供由致能訊號所控制的受控供應電壓；運算放大器，用以接收多個輸入電壓與受控供應電壓，並輸出閘極控制電壓；輸出電路，用以接收來自運算放大器的閘極控制電壓與來自電源供應開關的受控供應電壓，並將多個輸入電壓提供至運算放大器，且輸出電路輸送出輸出電壓以作為帶隙參考電壓；以及初始化電路， 耦接至電源供應開關、運算放大器與輸出電路，並且初始化電路依據致能訊號將受控供應電壓與閘極控制電壓初始化至接地。
在一些實施方式中，記憶體系統還包括耦合電容器，其包括：第一端，耦接至電源供應開關以接收受控供應電壓；以及第二端，耦接至運算放大器的輸出端以輸出閘極控制電壓。在帶隙參考電路的啟動期間，耦合電容器可使得閘極控制電壓隨著受控供應電壓實質地成比例且同步變化。
在一些實施方式中，初始化電路包括多個電晶體，其包括：多個閘極，用以接收致能訊號；多個源極，耦接至接地端；以及多個汲極，分別耦接至運算放大器、電源供應開關與輸出電路。
在一些實施方式中，運算放大器包括多個p通道電晶體多個n通道電晶體，其中多個p通道電晶體的多個源極耦接至電源供應開關且接收受控供應電壓，多個p通道電晶體的多個閘極耦接至初始化電路的第一電晶體的汲極，並且多個p通道電晶體的多個汲極耦接至多個n通道電晶體的多個汲極，其中初始化電路包括第二電晶體及第三電晶體，多個n通道電晶體的各閘極分別接收來自輸出電路的各輸入電壓，並分別耦接至第二電晶體之汲極與第三電晶體的汲極。
在一些實施方式中，輸出電路包括多個p通道電晶體，其包括：多個閘極，耦接至運算放大器的其中之一p通道電晶體的汲極，並接收閘極控制電壓，其中輸出電路的多個p通道 電晶體的多個閘極耦接至初始化電路的第四電晶體的汲極。輸出電路可包括多個雙極性接面型電晶體(BJT)，其包括：多個射極，分別耦接至輸出電路的多個p通道電晶體的多個汲極，並且多個BJT的多個基極與多個集極耦接至接地端，其中帶隙參考電壓在輸出電路的其中之一p通道電晶體的汲極與輸出電路的多個BJT的一相應BJT的射極之間的連接節點進行輸出。
在一些實施方式中，電源供應開關包括：電晶體，具有用於接收致能訊號的閘極；以及反相器，耦接至電晶體的閘極，並接收控制訊號，且反相器將控制訊號轉換為致能訊號。在帶隙參考電路的啟動期間，帶隙參考電路可使得帶隙參考電壓從接地增加至帶隙目標電壓(bandgap target voltage)。當啟動期間處於上電階段時，記憶體控制器可依據原始供應電壓產生上電復位(POR)訊號，記憶體控制器可依據POR訊號產生控制訊號，並將控制訊號提供至反相器。且當啟動期間處於正常操作範圍時，記憶體控制器產生喚醒訊號(wakeup signal)以作為控制訊號，並且記憶體控制器將輸出訊號提供至反相器。
本發明的另一方面揭露一種積體電路，包括：電源供應開關，用以接收致能訊號與原始供應電壓，且當致能訊號處於第一狀態時，電源供應開關隨著第一電壓端的受控供應電壓可控地(controllably)在電源端(power terminal)輸出受控供應電壓，且當致能訊號處於第二狀態時，電源供應開關使電源端接地；運算放大器，包括多個輸入端、耦接至電源端以接收受控供應電壓的 電壓供應端以及用於輸出閘極控制電壓的輸出端；輸出電路，耦接至運算放大器的輸出端以接收閘極控制電壓，並且輸出電路耦接至電源端以接收受控供應電壓，輸出電路產生且反饋多個輸入電壓至運算放大器的多個輸入端，且輸出電路輸出參考電壓；以及初始化電路，耦接至電源供應開關、運算放大器與輸出電路，並接收致能訊號，且在致能訊號處於第二狀態時，初始化電路將受控供應電壓與閘極控制電壓驅動至接地。
本發明的另一方面揭露一種用於管理參考電壓電路啟動的方法，包括：透過在第一時間點之前處於第一電位(first level)的致能訊號來對參考電壓電路進行初始化。參考電壓電路包括：電源供應開關，接收原始電源供應電壓，並依據致能訊號輸出受控供應電壓；運算放大器，接收輸入電壓與受控供應電壓，並輸出閘極控制電壓；以及輸出電路，接收閘極控制電壓與受控供應電壓，並將輸入電壓提供至運算放大器，且輸出電路輸出參考電壓。參考電壓電路被初始化，使得受控供應電壓、閘極控制電壓與參考電壓在第一時間點之前接地。
該方法還包括：當在第一時間點之後致能訊號變為第二電位(second level)時，將受控供應電壓電容性地(capacitively)耦接至閘極控制電壓，使得閘極控制電壓實質上從接地電壓(grounded voltage)比例地增加至受控供應電壓，並依據閘極控制電壓輸出參考電壓，參考電壓從第一時間點的接地電壓增加，並在晚於第一時間點的第二時間點達到目標電壓。
該方法還可包括：依據控制訊號產生致能訊號。該方法還可包括：依據原始供應電壓來產生上電復位(POR)訊號；以及依據POR訊號產生控制訊號。控制訊號可以是包括步階訊號的喚醒訊號。
該方法還可包括：藉由輸出電路穩定參考電壓，以獨立於溫度、製程邊界角、電壓或其組合。
以上技術的實現包括方法、系統、電路、電腦程式產品以及電腦可讀取媒體(computer-readable media)。在一個示例中，一種方法可以在非揮發性記憶體中執行，並且該方法可包括上述動作，例如，用於管理參考電壓電路啟動的動作。在另一示例中，一種這樣的電腦程式產品適當地體現於非暫態機器可讀取介質(non-transitory machine-readable medium)，其可儲存由一或多個處理器所執行的指令。該指令使一或多個處理器執行上述動作。一種這樣的電腦可讀取介質儲存指令，當該指令由一或多個處理器執行時，該指令使一或多個處理器執行上述動作。
本技術可實施於需要快速啟動(或設置)的任何類型電路或裝置。本技術可加速啟動至穩定狀態，並避免啟動過程中出現過衝現象(overshoot phenomenon)。本技術還能使其他電路或裝置(例如電荷泵(charge pump)或比較器(comparator)電路)使用由具有快速啟動之參考電壓電路所提供的參考電壓以更早啟動，而不會因參考電壓過衝使元件故障(breakdown)。例如，在非揮發性記憶體系統中，帶隙參考電路可將帶隙參考電壓提供至記憶體控制 器，以用於執行非揮發性記憶體的編程(programming)、擦除(erasing)、驗證(verifying)或讀取操作。在某些情況下，對於上電階段的啟動，帶隙參考電壓會從較高的供應電壓變為較低的帶隙目標電壓，這可能會導致啟動時間過長。另外，對於正常操作階段的啟動，帶隙參考電路需要透過啟動脈衝(startup pulse)來激活(activated)，這可能會導致記憶體裝置的其他元件的過衝，並且還需要很長時間才能恢復至帶隙目標電壓。
本技術的實現可達成具有快速啟動的帶隙參考電路，例如藉由添加功率金屬氧化矽(MOS，metal-oxide-silicon)電晶體、耦合電容器與初始化電路，以在上電復位(POR)與正常操作期間改變啟動。耦合電容器可使閘極控制電壓與受控供應電壓成比例且同步地變化。功率MOS電晶體可先將閘極控制電壓拉低至0V，以使相關於閘極電壓的帶隙參考電壓從0V充電，而不是從供應電壓VDD放電至帶隙目標電壓，這可大幅地加快啟動時間(例如，超過一個數量級(order of magnitude))，並避免電路或裝置的其他元件的過衝。此外，在正常操作中，功率MOS電晶體允許在啟動之前由初始化電路將閘極控制電壓放電至接地，故帶隙參考電路不需要啟動脈衝。因此，帶隙參考電路可以在沒有短脈衝與過衝的情況下達成快速啟動，從而提高記憶體的性能。同時，帶隙參考電路可以提供穩定的帶隙參考電壓，其可以獨立於溫度、製程邊界角和/或電壓，或者PVT(製程-電壓-溫度)效應。也就是說， 帶隙參考電壓可在不同製程邊界角、不同溫度和/或不同電壓下實質保持恆定。
本技術可用任何類型的記憶電晶體、任何類型的金屬氧化矽(MOS，metal-oxide-silicon)電晶體(例如n通道和/或p通道電晶體)、任何類型的雙極性接面型電晶體(BJT，bipolar junction transistor)以及任何類型的運算放大器(OPA，operational amplifier)(例如摺疊疊階式運算放大器(folded-cascade OPA)或二階運算放大器(two-stage OPA))來實施。本技術可用任何類型的電容器(例如金屬-絕緣體-金屬電容器(MIMCAP，metal-insulator-metal capacitor)、金屬氧化矽電容器(MOSCAP，metal-oxide-silicon capacitor)或金屬氧化物半導體場效電晶體電容器(MOSFET CAP，metal-oxide-semiconductor field-effect transistor capacitor))來實施。
本技術可應用於各種記憶體類型，例如單層晶胞(Single-level cell，SLC)裝置、像是2層晶胞裝置的雙層晶胞(MLC，Multi-level cell)裝置或三層晶胞(TLC，Triple-level cell)裝置。本技術可應用於各種類型的非揮發性記憶體裝置，例如NOR快閃記憶體、NAND快閃記憶體、可變電阻式隨機存取記憶體(RRAM，resistive random-access memory)、相變化記憶體(PCRAM，phase-change random-access memory)等。附加地或替代地，這些技術可應用於各種類型的裝置與系統，例如安全數位(SD，secure digital)卡、嵌入式多媒體卡(eMMC，embedded multimedia card)或固態硬碟(SSD，solid-state drive)、嵌入式系統等。
本說明書所描述之一或多個主題的範例細節將搭配底下所附圖式來進行說明。藉由說明書、圖式和申請專利範圍，本發明的其他特徵、方面和優點將變得顯而易見。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
100:系統
110:裝置
112:裝置控制器
113:處理器
114:內部記憶體
116:記憶體
118:參考電壓電路
120:主機
200,400:帶隙參考電路
202:電容器
204,206,214,404,406,408,431,433:電晶體
210:啟動訊號電路
212:OR閘邏輯
220,420:運算放大器
222,224,232,234,236,422,424,432,434,436:p通道電晶體
226,228,426,428:n通道電晶體
229,429:電流電晶體
230,430:輸出電路
238,240,242,438,440,442:雙極性接面型電晶體
244,246,444,446:電阻
402:耦合電容器
410:電源供應開關
412:反相器
414:功率電晶體
600:流程
602,604,606:步驟
VDD:供應電壓
VA,VB:輸入電壓
Vo:閘極控制電壓
ti,tp0,tp1,tn0,tnp,tn1:時間點
Tsetup:設置時間
Vpwr:受控供應電壓
第1圖繪示依據一或多個實施方式之包括記憶體系統的系統範例。。
第2圖繪示帶隙參考電路的示例電路圖。
第3A圖示出在上電階段具有啟動時間之第2圖的帶隙參考電路中的不同電壓或訊號變化的示意圖。
第3B圖示出在正常操作階段具有啟動時間之第2圖的帶隙參考電路中的不同電壓或訊號變化的示意圖。
第4圖示出依據一或多個實施方式之帶隙參考電路的範例電路圖。
第5A圖示出依據一或多個實施方式之具有上電階段的啟動時間之第4圖的帶隙參考電路的不同電壓或訊號變化的示意圖。
第5B圖示出依據一或多個實施方式之具有正常操作階段的啟動時間之第4圖的帶隙參考電路的不同電壓或訊號變化的示意圖。
第6圖繪示依據一或多個實施方式之用於管理參考電壓電路 的啟動過程之示例流程圖。
第1圖繪示系統100的範例。系統100包括裝置110與主機120。裝置110可以是包括裝置控制器112與記憶體116的記憶體系統。裝置控制器112包括處理器113與內部記憶體114。
在一些實施方式中，裝置110是儲存裝置。例如，裝置110可以是嵌入式多媒體卡(eMMC，embedded multimedia card)、安全數位(SD，secure digital)卡、固態硬碟(SSD，solid-state drive)或一些其他合適的記憶體。在一些實施方式中，裝置110是智能手錶(smart watch)、數位相機或媒體播放器(media player)。在一些實施方式中，裝置110是耦接至主機120的客戶端裝置。例如，裝置110是數位相機的SD卡或作為主機120的媒體播放器。
裝置控制器112是通用微處理器(general-purpose microprocessor)或專用微控制器(application-specific microcontroller)。在一些實施方式中，裝置控制器112是用於裝置110的記憶體控制器。以下各節依據裝置控制器112為記憶體控制器的實施方式來描述各種技術。然而，以下各節中所描述的技術也適用於裝置控制器112是相異於記憶體控制器的另一類型控制器的實施方式。
處理器113用以執行指令與製程數據(process data)。指令包括在輔助記憶體(secondary memory)中分別儲存為韌體代碼(firmware code)和/或其他程式代碼的韌體指令(firmware instruction) 和/或其他程式指令。在其他合適的數據中，該數據包括對應於由處理器所執行的韌體和/或其他程式之程式數據。在一些實施方式中，處理器113是通用微處理器或專用微控制器。處理器113也稱為中央處理單元(CPU，central processing unit)。
處理器113從內部記憶體114存取(access)指令與數據。在一些實施方式中，內部記憶體114是靜態隨機存取記憶體(SRAM，Static Random Access Memory)或動態隨機存取記憶體(DRAM，Dynamic Random Access Memory)。例如，在一些實施方式中，當裝置110是eMMC、SD卡或智能手錶時，內部記憶體114是SRAM。在一些實施方式中，當裝置110是數位相機或媒體播放器時，內部記憶體114是DRAM。
在一些實施方式中，內部記憶體114是包含於裝置控制器112(如第1圖所示)的快取記憶體(cache memory)。在運行(runtime)期間，內部記憶體114儲存了對應於由處理器113所執行的指令之指令代碼和/或由處理器113所請求的數據。
裝置控制器112將指令代碼和/或數據從記憶體116傳送至內部記憶體114。在一些實施方式中，記憶體116是非揮發性記憶體(non-volatile memory)(例如NAND或NOR快閃記憶體(flash memory)裝置或一些其他合適的非揮發性記憶體裝置)，其用於指令和/或數據的長期儲存。在記憶體116是NAND或NOR快閃記憶體的實施方式中，裝置110是快閃記憶體裝置(例如快閃記憶卡)，並且裝置控制器112是NAND或NOR快閃控制器。例如，在一些實施 方式中，當裝置110是eMMC或SD卡時，記憶體116是NAND或NOR快閃記憶體；在一些實施方式中，當裝置110是數位相機時，記憶體116是SD卡；而在一些實施方式中，當裝置110是媒體播放器時，記憶體116是硬碟。
裝置110包括參考電壓電路118。參考電壓電路118產生提供至裝置控制器112的參考電壓。裝置控制器112可接收參考電壓，並可在記憶體116中執行一或多個動作。參考電壓可獨立於溫度、製程邊界角(process corner)、電壓或整個PVT效應。
參考電壓電路118可以是帶隙參考電路(bandgap reference circuit)，其產生帶隙參考(BGREF，bandgap reference)電壓。如第1圖所示，帶隙參考電路可將帶隙參考電壓提供至裝置控制器112。裝置控制器112可接收帶隙參考電壓，並使用BGREF電壓來產生字元線或位元線中的控制訊號的電位(level)，以對記憶體116執行編程(programming)、擦除(erasing)、驗證(verifying)或讀取操作。例如，裝置控制器112可透過帶隙參考電壓讀取記憶體116中的數據，以獲得讀取結果。在一些示例中，帶隙參考電路可將帶隙參考電壓提供至位元線箝位電路(bit line clamping circuit)，其可包含於裝置控制器112。位元線箝位電路依據帶隙參考電壓產生穩定的位元線箝位電壓。位元線箝位電壓可獨立於PVT效應。可將位元線箝位電壓提供至記憶體116中的記憶胞的位元線，以從記憶胞讀取數據。
在一些示例中，帶隙參考電壓用於產生裝置110中的一或多個其他元件、電路和/或裝置的一或多個操作電壓(operational voltage)。例如，操作電壓可以是高於帶隙參考電壓的多倍(例如，2倍、5倍、10倍或更多)。如果帶隙參考電壓太高，則操作電壓會超過一或多個其他元件、電路和/或裝置的損毀臨界電壓(damage threshold voltage)，這會導致過衝(overshoot)或損壞。例如，啟動完成後，帶隙參考電壓達到1V的帶隙目標電壓(bandgap target voltage)。裝置具有10倍的帶隙參考電壓與約為15V的損毀臨界電壓之操作電壓。如果在啟動期間帶隙參考電壓從3V改變至1V，則在啟動期間裝置的操作電壓會從30V改變至10V。因此，在啟動期間，操作電壓會超過裝置的損毀臨界電壓，並導致裝置過衝或損壞。因此，理想的是，帶隙參考電路產生在合理範圍內改變的帶隙參考電壓，合理範圍內不會在引起過衝。
當帶隙參考電路導通時，帶隙參考電路可接收上電復位(POR，power-on reset)訊號，並進入上電階段以執行啟動操作。帶隙參考電壓達到帶隙目標電壓會花費設置時間。上電階段完成後，帶隙參考電路可進入正常操作階段。在正常操作範圍內，帶隙參考電路可閒置(idle)且關閉(例如，當裝置控制器112不需要帶隙目標電壓以對記憶體116執行動作時)，並且帶隙參考電壓可為接地(ground)或0V。當需要帶隙目標電壓時，帶隙參考電路可再次喚醒或啟動。對於正常操作範圍內的啟動，帶隙參考電壓達到帶隙目標電壓還需要設置時間。因此，理想的是，在上電階段與正 常操作階段，帶隙參考電路具有快速啟動(很短的設置時間)，故這可改善裝置110和/或系統100的性能。
第2圖繪示帶隙參考電路200的示例電路圖，其用以提供帶隙參考(BGREF)電壓。帶隙參考電路200可用作第1圖的參考電壓電路118。帶隙參考電路200包括電容器202、啟動訊號電路210、具有電晶體204與電晶體206的初始化電路(initialization circuitry)、運算放大器(OPA，operational amplifier)220以及輸出電路230。第3A圖示出在上電階段具有啟動時間之帶隙參考電路200中的不同電壓或訊號變化的示意圖。第3B圖示出在正常操作階段具有啟動時間之帶隙參考電路200中的不同電壓或訊號變化的示意圖。
啟動訊號電路210包括OR閘邏輯212與電晶體214，例如NMOS電晶體。OR閘邏輯212接收上電復位(POR，power-on rest)訊號與脈衝訊號(pulse signal)，並輸出啟動訊號。電晶體214包括用於接收啟動訊號的閘極、耦接至接地端的源極以及耦接至OPA 220與輸出電路230的汲極。如第3A圖所示，在上電階段，脈衝訊號保持低電位，並且POR訊號由作為啟動訊號的OR閘邏輯212來輸出。如第3B圖所示，在正常操作階段，POR訊號保持低電位，並且脈衝訊號由作為啟動訊號的OR閘邏輯212來輸出。
帶隙參考電路200接收供應電壓VDD。如第3A圖所示，在上電階段，供應電壓從0V增加至VDD，然後穩定在VDD。如第3B圖所示，在正常操作階段，供應電壓保持在VDD。電容器 202具有耦接至供應電壓的一端以及耦接至電晶體214的汲極之另一端。
初始化電路中的每個電晶體204與206可以是p通道電晶體(例如PMOS)，且電晶體204與206在閘極端可接收帶隙致能(BGEN，bandgap enabling)訊號，且電晶體204與206在源極端可接收供應電壓VDD。電晶體204的汲極耦接至OPA 220，並且電晶體206的汲極耦接至輸出電路330。
OPA 220包括兩個p通道電晶體222與224(例如PMOS電晶體)、兩個n通道電晶體226與228(例如NMOS電晶體)以及電流電晶體229。p通道電晶體222與224具有共同耦接至電晶體204的汲極之閘極，並且p通道電晶體222與224的源極耦接在一起以接收供應電壓VDD。p通道電晶體222的汲極耦接至電晶體204的汲極與n通道電晶體226的汲極。p通道電晶體224的汲極耦接至電晶體214的汲極與n通道電晶體228的汲極。兩個n通道電晶體226與228的源極共同耦接至電流電晶體229，其用於偏壓(biasing)電流且耦接至接地端。兩個n通道電晶體226與228的閘極是OPA 220的兩個輸入端，且n通道電晶體226與228的閘極從輸出電路230接收各自的輸入電壓VA與VB。
輸出電路230包括三個p通道電晶體232、234、236(例如PMOS電晶體)以及三個雙極性接面型電晶體(BJT)238、240、242(例如PNP BJT)。p通道電晶體232、234、236的源極連接在一起以接收供應電壓VDD。p通道電晶體232、234、236的閘極 共同連接至電晶體214的汲極、電容器202的另一端、OPA 220的p通道電晶體224的汲極以及初始化電路的電晶體206的汲極。因此，p通道電晶體232、234、236的閘極端的閘極控制電壓(gate control voltage)Vo相關於供應電壓VDD、OPA 220、BGEN訊號與啟動訊號電路210。閘極控制電壓Vo可視為OPA 220的輸出。
p通道電晶體232的汲極將輸入電壓VA提供至OPA 220的n通道電晶體228的閘極，並且p通道電晶體234的汲極將輸入電壓VB提供至OPA 220的n通道電晶體226的閘極。BJT 238的射極(emitter)連接至p通道電晶體232的汲極，並且BJT 238的基極(base)與集極(collector)皆耦接至接地端。BJT 240的射極透過電阻244連接至p通道電晶體234的汲極，並且BJT 240的基極與集極皆接地。BJT 242的射極透過電阻246連接至p通道電晶體236的汲極，並且BJT 242的基極與集極皆接地。帶隙參考電路200在p通道電晶體236的汲極與電阻246之間的連接點輸出帶隙參考(BGREF)電壓。
參照第3A圖，在上電階段的啟動期間，供應電壓從0V增加，並且在時間點ti達到VDD。POR訊號依據供應電壓來產生，並且在時間點ti從0V增加至較高電壓(例如VDD)，且POR訊號在時間點tp0降低至較低電壓(例如0V)。由於脈衝保持低電位(例如0V)，故啟動訊號與POR訊號相同。帶隙致能(BGEN)訊號隨著供應電壓而變化。閘極控制電壓Vo最初具有高於0V的電壓(例如VDD)。然後在輸入電壓VA等於輸入電壓VB時，閘極控制電壓Vo 在時間點ti拉低至0V，並且在時間點tp0上拉至較高電壓。須注意的是，帶隙參考電路200需要先將閘極控制電壓Vo拉低至較低的電壓電位，以避免啟動失敗。例如，若閘極控制電壓Vo沒有被拉低且保持高電位，則p通道電晶體232、234、236會關閉。帶隙參考(BGREF)電壓在時間點ti從0V增加至VDD，並在時間點ti與時間點tp0之間保持高電位，且帶隙參考電壓在時間點tp1逐漸降低至帶隙目標電壓。在時間點tp0與時間點tp1之間的時間段是帶隙參考電路200的設置時間Tsetup。在一些示例中，在上電階段結束時，VDD大約為3V，Vo大約為2V，並且帶隙目標電壓大約為1V。設置時間Tsetup在微秒(μs，microsecond)範圍內，例如1μs至10μs。
參照第3B圖，在正常操作階段，供應電壓保持在VDD。POR訊號保持低電位(例如0V)，脈衝訊號包括在脈衝寬度(pulse width)(從時間點tn0至時間點tnp)期間具有較高電壓(例如VDD)的脈衝，故啟動訊號與POR訊號相同。當帶隙參考電路200導通時，帶隙致能(BGEN)訊號在時間點tn0從0V增加至VDD。在時間點tn0至時間點tnp期間，閘極控制電壓Vo由脈衝訊號從較高電壓(例如VDD)下拉至0V，並且從時間點tnp上拉至較高電壓。帶隙參考電壓從0V上升至較高電壓(例如VDD)，然後在時間點tn1逐漸降低至帶隙目標電壓。時間點tn0與時間點tn1之間的時間段是帶隙參考電路200的設置時間Tsetup。設置時間Tsetup取決於脈衝訊號的脈衝寬度與操作電流。當操作電流較高且脈衝寬度較短時，可縮短設置時間。然而，脈衝訊號的較短脈衝寬度不能將閘極控 制電壓Vo拉低至0V，並且較高的操作電流會導致較大功耗(power consumption)。設置時間Tsetup通常在微秒範圍內。
儘管帶隙參考電路200可提供帶隙目標電壓，但在上電階段與正常操作範圍內用於啟動的設置時間很長(例如在μs範圍內)，其中帶隙參考電壓需要從較高電壓(例如VDD)降低至較低的帶隙目標電壓。此外，帶隙參考電壓的較高電壓值會使具有操作電壓的其他電路或裝置引起過衝，其他電路或裝置的操作電壓是帶隙目標電壓的多倍(multiple times)，但其他電路或裝置的操作電壓具有低於供應電壓VDD的多倍之損毀臨界電壓。此外，在正常操作範圍內，啟動脈衝的需求增加帶隙參考電路的複雜性。
本發明的實施方式提供了一種具有快速啟動的帶隙參考電路，例如，藉由添加功率金屬氧化矽(MOS，metal-oxide-silicon)電晶體、耦合電容器(coupling capacitor)與初始化電路，以在上電復位(POR)與正常操作期間改變啟動。耦合電容器可使閘極控制電壓與受控供應電壓(controlled supply voltage)成比例(proportionally)且同步地(synchronously)變化。功率MOS電晶體可先將閘極控制電壓拉低至0V，使得相關於閘極控制電壓的帶隙參考電壓從0V充電，而不是從供應電壓VDD放電至帶隙目標電壓，這可大幅地加快啟動時間(例如，超過一個數量級)，並避免電路或裝置中其他元件的過衝。此外，在正常操作中，功率MOS允許在啟動之前透過初始化電路將閘極控制電壓放電至接地，故帶隙參考 電路不需要啟動脈衝。因此，帶隙參考電路可達成快速啟動，而不會有短脈衝與過衝。
第4圖示出依據一或多個實施方式之帶隙參考電路400的示例電路圖。帶隙參考電路400可提供第1圖的參考電壓電路118。帶隙參考電路400可將穩定的帶隙參考電壓提供至記憶體控制器(例如第1圖的裝置控制器112)，以對記憶體(例如第1圖的記憶體116)執行操作。與第2圖的帶隙參考電路200相反的是，帶隙參考電路400在上電階段與正常操作階段可達成更快啟動，而沒有啟動脈衝與過衝。第5A圖示出依據一或多個實施方式之具有上電階段的啟動時間之第4圖的帶隙參考電路的不同電壓或訊號變化的示意圖。第5B圖示出依據一或多個實施方式之具有正常操作階段的啟動時間之第4圖的帶隙參考電路的不同電壓或訊號變化的示意圖。
相較於直接接收供應電壓VDD的帶隙參考電路200，帶隙參考電路400包括電源供應開關410，電源供應開關410接收供應電壓VDD，並依據供應電壓產生受控供應電壓Vpwr。在一些實施方式中，電源供應開關410包括反相器(inverter)412與功率電晶體414(例如PMOS電晶體)。反相器412將帶隙致能(BGEN)訊號(例如控制訊號)轉換為致能(ENB)訊號。功率電晶體414在源極端接收供應電壓VDD，並且在閘極端接收ENB訊號，且功率電晶體414在汲極端輸出受控供應電壓Vpwr。當ENB訊號為高電壓電位(high voltage level)時，功率電晶體414關閉且將供應電壓VDD阻絕(block) 至帶隙參考電路200中的其他元件；當ENB訊號為低電壓電位時，功率電晶體414導通且提供受控供應電壓Vpwr。
帶隙參考電路400可包括運算放大器(OPA)420與輸出電路430。輸出電路430是結合正溫度係數電路(positive temperature coefficient circuit)與負溫度係數電路(negative temperature coefficient circuit)的帶隙核心電路(bandgap core circuit)。OPA 420可以是任何合適類型的OPA，例如摺疊疊階式運算放大器(folded-cascade OPA)或二階運算放大器(two-stage OPA)。OPA 420與輸出電路430彼此耦接，其中OPA 420將閘極控制電壓Vo提供至輸出電路430，輸出電路430將輸入電壓VA與VB提供至OPA 420的各自輸入端。
在一些實施方式中，OPA 420包括兩個p通道電晶體422與424(例如PMOS電晶體)、兩個n通道電晶體426與428(例如NMOS電晶體)以及電流電晶體429。p通道電晶體422與424的閘極耦接至p通道電晶體422的汲極，p通道電晶體422與424的源極耦接在一起以接收受控供應電壓Vpwr。p通道電晶體422的汲極耦接至n通道電晶體426的汲極。p通道電晶體424的汲極耦接至n通道電晶體428的汲極。兩個n通道電晶體426與428的源極共同耦接至電流電晶體429，電流電晶體429用於偏壓電流且耦接至接地端。兩個n通道電晶體426與428的閘極是OPA 420的兩個輸入端，並且兩個n通道電晶體426與428的閘極從輸出電路430接收各自的輸入電壓VA與VB。
在一些實施方式中，輸出電路430包括三個p通道 電晶體432、434、436(例如PMOS電晶體)以及例如的三個雙極性接面型電晶體(BJT)438、440、442(PNP BJT)。p通道電晶體432、434、436的源極連接在一起以接收受控供應電壓Vpwr。p通道電晶體432、434、436的閘極共同連接至OPA 420中的p通道電晶體424的汲極。因此，閘極控制電壓Vo可視為OPA 420的輸出。p通道電晶體432的汲極將輸入電壓VA提供至OPA 420的n通道電晶體428的閘極，並且p通道電晶體434的汲極將輸入電壓VB提供至OPA 420的n通道電晶體426的閘極。BJT 438的射極連接至p通道電晶體432的汲極，並且BJT 438的基極與集極都耦接至接地端。BJT 440的射極透過電阻444連接至p通道電晶體434的汲極，並且BJT 440的基極與集極都耦接至接地端。BJT 442的射極透過電阻446連接至p通道電晶體436的汲極，並且BJT 442的基極與集極都耦接至接地端。帶隙參考電路400在p通道電晶體436的汲極與電阻446之間的連接點輸出帶隙參考(BGREF)電壓。
輸出電路430用以穩定帶隙參考電壓，使得帶隙參考電壓可實質獨立於溫度、製程邊界角和/或電壓。在特定示例中，輸出電路430使得帶隙參考電壓獨立於PVT效應。在一些實施方式中，p通道電晶體432與434、BJT 438與440以及電阻444形成正比絕對溫度(PTAT，proportional to absolute temperature)電路，其共同受到溫度的正面影響(positively affected)(例如具有相關於正溫度係數的電流)。BJT 442形成互補絕對溫度(CTAT，complementary to absolute temperature)電路，其受到溫度的負面影響(negatively affected)(例如具有相關於負溫度係數的電流)。BJT 442用於CTAT電壓的產生。p通道電晶體436、BJT 442與電阻446用於零至絕對溫度(ZTAT，zero to absolute temperature)電壓的產生，且不會共同受到溫度影響。以這種方式，輸出電路430可穩定獨立於溫度的帶隙參考電壓(例如具有零溫度係數(zero temperature coefficient)的電流)。在相同過程中可製造出輸出電路430中的電晶體，使得製程邊界角的影響可壓制或消除。
帶隙參考電路400還可包括耦合電容器402(或補償電容器)，耦合電容器402具有耦接至功率電晶體414的汲極之第一端，以用於接收受控供應電壓Vpwr，而且耦合電容器402具有耦接至輸出電路430的p通道電晶體432、434、436的閘極之第二端，以用於提供閘極控制電壓Vo。耦合電容器將閘極控制電壓Vo與受控供應電壓Vpwr相關聯。藉由配置耦合電容器402，閘極控制電壓Vo實質上可與受控供應電壓Vpwr成比例。因此，當受控供應電壓Vpwr為0V時，閘極控制電壓也為0V。當受控供應電壓Vpwr逐步加大(ramp up)時，透過耦合電容器402可將閘極控制電壓Vo快速地耦接至高電位。
在一些示例中，耦合電容器402是電晶體(例如MOS電晶體)，其源極與汲極耦接在一起，以作為耦接至電源供應開關410中的功率電晶體414之第一端，並且耦合電容器402的閘極作為耦接至輸出電路430中的p通道電晶體的閘極之第二 端。在一些示例中，耦合電容器402是金屬-絕緣體-金屬電容器(MIMCAP，metal-insulator-metal capacitor)、金屬氧化矽電容器(MOSCAP，metal-oxide-silicon capacitor)或金屬氧化物半導體場效電晶體電容器(MOSFET CAP，metal-oxide-semiconductor field-effect transistor capacitor)。
帶隙參考電路400還可包括具有多個電晶體404、406、408、431、433(例如NMOS電晶體的n通道電晶體)的初始化電路，電晶體404、406、408、431、433耦接至帶隙參考電路400中的不同元件。初始化電路可將元件初始化至接地，使得當不使用帶隙參考電路400時，帶隙參考電路400沒有洩漏電流(leakage current)。電晶體的源極可耦接至接地端，電晶體的閘極可耦接至電源供應開關410中的功率電晶體414的閘極，並且電晶體的閘極接收ENB訊號，且電晶體的汲極可耦接至元件。以這種方式，當ENB訊號為高電位時，初始化電路能將元件初始化至接地。
電晶體404的汲極耦接至耦合電容器402的第二端、OPA 420中的p通道電晶體424的汲極以及輸出電路430中的p通道電晶體432、434、436的閘極。當ENB訊號為高電位時，電晶體404導通，以將閘極控制電壓Vo初始化至0V。電晶體406的汲極耦接至功率電晶體414的汲極，並且在ENB訊號為高電位的情況下，藉由將受控供應電壓Vpwr下拉至0V，電晶體406可關閉帶隙參考電路400。電晶體408的汲極耦接至p通道電晶體 422的汲極以及p通道電晶體422與424的閘極。電晶體431的汲極耦接至OPA 420的n通道電晶體428的閘極以及輸出電路430的p通道電晶體432的汲極，並且當ENB訊號為高電位時，電晶體431可使輸入電壓VA初始化至0V。電晶體433的汲極耦接至OPA 420的n通道電晶體426的閘極以及輸出電路430的p通道電晶體434的汲極，並且當ENB訊號為高電位時，電晶體433可使輸入電壓VB初始化至0V。
參照第5A圖，在上電階段的啟動期間，供應電壓從0V增加，並且在時間點ti達到VDD。POR訊號依據供應電壓來產生，並且POR訊號在時間點ti從0V增加至較高電壓(例如VDD)，且POR訊號在時間點tp0降低至較低電壓(例如0V)。帶隙致能(BGEN)訊號依據POR訊號來產生。當POR訊號在時間點tp0下降時，BGEN訊號從0V上升至較高電壓(例如VDD)。注意的是，帶隙參考電路400不接收POR訊號，而是接收BGEN訊號。反相器412依據BGEN訊號產生ENB訊號，並且ENB訊號在時間點tp0之前保持高電位。因此，在時間點tp0之前，初始化電路可致能受控供應電壓Vpwr、閘極控制電壓Vo以及帶隙參考(BGREF)電壓至0V。也就是說，帶隙參考電路400可以在時間點tp0之前關閉，這樣可以避免其他元件、電路或裝置上的過衝。在時間點tp0之後，ENB訊號變為低電位，並且受控供應電壓Vpwr開始增加，且閘極控制電壓Vo相應地從0V增加至較高電壓。帶隙參考(BGREF)電壓也從0V增加，並在時間點tp1達到帶隙目標 電壓。在時間點tp0與時間點tp1之間的時間段是帶隙參考電路400的設置時間Tsetup。在一些示例中，在上電階段結束時，VDD約為3V，Vo約為2V，並且帶隙目標電壓為1V。設置時間Tsetup約為數十或數百奈秒(ns)(例如100ns至200ns)，帶隙參考電路400的設置時間Tsetup比帶隙參考電路200的設置時間短一個數量級。
從時間點ti至時間點tp0的時間段期間，相較於帶隙參考電壓具有較高電壓(例如VDD)的帶隙參考電路200，由帶隙參考電路400所產生的帶隙參考電壓在時間點tp0之前初始化至0V。此外，由於供應電壓VDD直接提供至帶隙參考電路200，故帶隙參考電路200的初始化電路無法將閘極控制電壓Vo初始化至0V。且若閘極控制電壓Vo為0V，則帶隙參考電路200將保持導通且消耗功率。然而，由於帶隙參考電路400接收到可透過相同的ENB訊號而初始化至0V的受控供應電壓Vpwr，故帶隙參考電路400可透過ENB訊號將閘極控制電壓Vo初始化至0V，從而使帶隙參考電路400關閉。相較於由帶隙參考電路200所產生的帶隙參考電壓從較高電壓(例如供應電壓VDD)降低至帶隙目標電壓，由帶隙參考電路400所產生的帶隙參考電壓可從0V增加至帶隙目標電壓。因此，帶隙參考電路400可比帶隙參考電路200具有更快的啟動，並且帶隙參考電路400可比帶隙參考電路200更好地避免過衝。
參照第5B圖，在正常操作階段，供應電壓保持在 VDD。藉由接收帶隙致能(BGEN)訊號(例如像是步階訊號(step signal)的喚醒訊號，其在時間點tn0從0V增加至更高電壓(例如VDD))，帶隙參考電路400可啟動(或喚醒)。類似於第5A圖所示的上電階段，反相器412依據BGEN訊號產生ENB訊號，並且ENB訊號在時間點tn0之前保持高電位。因此，在時間點tn0之前，初始化電路可致能受控供應電壓Vpwr、閘極控制電壓Vo以及帶隙參考(BGREF)電壓至0V。也就是說，帶隙參考電路400可以在時間點tn0之前關閉，這樣可以避免其他元件、電路或裝置上的過衝。由於閘極控制電壓Vo保持至0V，故不需要第3B圖所示的脈衝訊號。在時間點tn0之後，ENB訊號變為低電位，並且受控供應電壓Vpwr開始增加，且閘極控制電壓Vo相應地從0V增加至較高電壓。帶隙參考(BGREF)電壓也從0V增加，並在時間點tn1達到帶隙目標電壓。在時間點tn0與時間點tn1之間的時間段是帶隙參考電路400的設置時間Tsetup。設置時間Tsetup可約為一百奈秒(ns)或數百奈秒(ns)，帶隙參考電路400的設置時間Tsetup可比帶隙參考電路200的設置時間短一個數量級。
第6圖繪示依據一或多個實施方式之用於管理記憶體系統中的參考電壓電路啟動之流程600的示例流程圖。記憶體系統可以是第1圖的裝置110。參考電壓電路可以是第1圖的參考電壓電路118或第4圖的帶隙參考電路400。例如，參考電壓電路可以是帶隙參考電路，其將穩定的帶隙參考電壓提供至記憶體控制器(例如第1圖的裝置控制器112)。記憶體控制器可使用帶 隙參考電壓，以對記憶體(例如第1圖的記憶體116)中的記憶胞執行動作。流程600可由參考電壓電路來執行。
在第一時間點之前，透過致能訊號來初始化參考電壓電路(步驟602)。參考電壓電路可包括電源供應開關、運算放大器以及輸出電路。電源供應開關可以是第4圖的電源供應開關410，電源供應開關接收原始供應電壓，並依據致能訊號輸出受控供應電壓。運算放大器可以是第4圖的OPA 420，運算放大器可接收來自輸出電路的輸入電壓以及來自電源供應開關的受控供應電壓，並且運算放大器輸出閘極控制電壓。輸出電路可以是第4圖的輸出電路430，輸出電路可接收來自運算放大器的閘極控制電壓以及來自電源供應開關的受控供應電壓，輸出電路將輸入電壓提供至運算放大器，並輸出參考電壓。參考電壓電路可包括初始化電路，其執行初始化。初始化電路可耦接至電源供應開關、運算放大器以及輸出電路。並且在第一時間點之前，初始化電路依據致能訊號將受控供應電壓與閘極控制電壓初始化至接地。初始化電路可共同依據致能訊號、受控供應電壓與閘極控制電壓來初始化輸入電壓至接地。
在一些實施方式中，電源供應開關包括電晶體，其具有用於接收致能訊號的閘極。並且回應於致能訊號，電源供應開關依據原始供應電壓產生受控供應電壓。電晶體可以是第4圖的功率電晶體414。電源供應開關還可包括反相器，其耦接至電晶體的閘極，並且電源供應開關將控制訊號轉換為致能訊號。
在一些情況下，於上電階段的啟動期間，原始供應電壓從零增加至目標供應電壓，並且原始供應電壓依據上電復位(POR)訊號產生控制訊號，POR訊號根據原始供應電壓來獲得。在一些情況下，於正常操作階段的啟動期間，原始供應電壓保持在目標供應電壓，並且控制訊號是包括步階訊號的喚醒訊號。
在一些實施方式中，初始化電路包括多個電晶體，其具有用於接收致能訊號的多個閘極、耦接至接地端的多個源極以及分別耦接至運算放大器、電源供應開關與輸出電路的多個汲極。
在一些實施方式中，運算放大器包括多個p通道電晶體與多個n通道電晶體。多個p通道電晶體的多個源極可耦接至電源供應開關，並接收受控的供應電壓。多個p通道電晶體的多個閘極可耦接至初始化電路的第一電晶體的汲極，並且多個p通道電晶體的多個汲極可耦接至多個n通道電晶體的多個汲極。初始化電路包括第二電晶體及第三電晶體，多個n通道電晶體的各閘極分別接收來自輸出電路的各輸入電壓，並分別耦接至第二電晶體之汲極與第三電晶體的汲極。
在一些實施方式中，輸出電路包括多個p通道電晶體，其具有耦接至運算放大器的一p通道電晶體的汲極之閘極，並且p通道電晶體接收閘極控制電壓，且輸出電路的p通道電晶體的閘極可耦接至初始化電路的第四電晶體的汲極。輸出電路可包括多個雙極性接面型電晶體(BJT)，其具有分別耦接至輸出電路 的多個p通道電晶體的多個汲極之多個射極，並且多個BJT的基極與集極耦接至接地端，且參考電壓可在輸出電路的一p通道電晶體的汲極與輸出電路的BJT的一相應BJT的射極之間的連接節點進行輸出。
當致能訊號在第一時間點之後變為較低電位時，受控供應電壓電容性地耦接至閘極控制訊號(步驟604)。參考電壓電路可包括耦合電容器，其具有耦接至電源供應開關的第一端，以用於接收受控供應電壓的以及耦接至運算放大器的輸出端之第二端，以用於輸出閘極控制電壓。在啟動期間，耦合電容器可使得閘極控制電壓隨著受控供應電壓實質地同步且成比例變化。耦合電容器的第二端可耦接至初始化電路的第四電晶體的汲極以及輸出電路的p通道電晶體的閘極。在一些示例中，耦合電容器是MOS電晶體，其源極與汲極耦接在一起以作為第一端，而MOS電晶體的閘極作為第二端。
依據閘極控制電壓輸出參考電壓(步驟606)。參考電壓在第一時間點從零增加，並且在晚於第一時間點的第二時間點達到目標電壓。第一時間點與第二時間點之間的時間段是參考電壓電路的設置(或啟動)時間。設置時間大約為數十至數百奈秒(例如10ns至500ns)，這比啟動時間在微秒範圍內的參考電壓電路(例如第2圖的帶隙參考電路200)短一個數量級。
參考電壓可由輸出電路來穩定，以獨立於溫度、製程邊界角、電壓或其組合。在特定示例中，輸出電路使得參考電 壓獨立於PVT效應。
本案與其他範例可實施於一或多個計算機編程產品(例如在電腦可讀取介質(computer readable medium)上所編碼的一或多個電腦程式指令模組)，該電腦程式指令模組由資料處理裝置來執行或控制資料處理設備的操作。電腦可讀取介質可以是機器可讀取儲存裝置、機器可讀取儲存基板(substrate)、記憶體裝置或是一或多個它們的組合。術語“資料處理設備”包括用於處理資料的所有設備、裝置與機器，其包括如可編程處理器、電腦、多個處理器或多個電腦。除了硬體(hardware)之外，該設備可包括計算機編程所討論之創建執行環境的代碼，例如，構成處理器韌體(firmware)的代碼、協定堆疊(protocol stack)、資料庫管理系統、操作系統，或者一或多個它們的組合。
系統可包含用於處理資料的所有設備、裝置與機器，例如包括可編程處理器、計算機、多個處理器或電腦。除了硬體之外，該設備可包括計算機編程所討論之創建執行環境的代碼，例如，構成處理器韌體的代碼、協定堆疊、資料庫管理系統、操作系統，或者一或多個它們的組合。
計算機編程(也稱為編程、軟體、軟體應用程序(software application)、腳本(script)或代碼)可以用任何形式的編程語言(programming language)來編寫，該編程語言包括編譯(compiled)或解釋語言(interpreted languages)，並且可以以任何形式來配置，包括作為獨立編程(standalone program)或模組(module)、 元件、子程序(subroutine)、或適用於計算環境(computing environment)的其他單元(unit)。計算機編程不需要對應至文件系統中的文件。編程可儲存於文件的一部分中，其保存其他編程、資料(例如，記憶體在標記語言文件(markup language document)中的一或多個腳本)、專用於所討論編程的單一文件或多個協調文件(coordinated file)(例如儲存一或多個模塊、子程序或部分代碼的文件)。計算機編程可配置於一或多台計算機上的執行，多台計算機位於一地點或分布於多地點，並透過通訊網路進行互連。
藉由一或多個可編程處理器執行一或多個計算機編程來執行本案所描述的功能，可執行本案所述的流程與邏輯流程。流程和邏輯流程還可以由專用邏輯電路(special purpose logic circuitry)來執行，並且設備還可以實施為專用邏輯電路，例如FPGA(現場可程式化邏輯閘陣列(field programmable gate array))或ASIC(應用程式專用的積體電路(integrated circuit))。
適用於執行計算機編程的處理器包括如通用與專用微處理器以及任何種類的數位計算機之一或多個處理器。一般來說，處理器將從唯讀記憶體或隨機存取記憶體(或此兩者)接收指令與數據。計算機的基本元件可包括用於執行指令的處理器以及用於儲存指令與數據的一或多個記憶體裝置。一般來說，計算機還可包括大容量(mass)儲存裝置(例如磁碟、磁光碟(magneto optical disk)或光碟)，計算機可操作地從一或多個大容量儲存裝置接收數據，或者將數據傳輸至一或多個大容量記憶體裝置(或此兩 者)，以儲存數據。然而，計算機不需要此類裝置。適用於儲存計算機編程指令與數據的電腦可讀取介質可包括所有形式的非揮發性記憶體、介質以及記憶體裝置，電腦可讀取介質包括如半導體記憶體裝置(例如EPROM、EEPROM、快閃記憶體裝置與磁碟)。處理器與記憶體可由專用邏輯電路來補充(supplement)，或者將處理器與記憶體合併(incorporated)至專用邏輯電路中。
儘管該文件可描述許多細節，但是這些細節不應被解釋為對所要求保護的發明或可被要求保護的發明的範圍的限制，而是對特定實施例的特定特徵的描述。在單獨的實施例的上下文的文件中所述的某些特徵也可以在單個實施例中組合實現。相反地，在單一實施例的上下文中描述的各種特徵也可以分別在多個實施例中或以任何合適的子組合來實現。此外，儘管以上可以將特徵描述為以某些組合起作用並且甚至最初如此宣稱，但是在某些情況下，可以從該組合中切除所要求保護的組合中的一或多個特徵，並且所要求保護的組合可針對子組合或子組合的變體。類似地，雖然在附圖中以特定順序描繪了操作，但是這不應理解為要求以所示的特定順序或以連續的順序執行這樣的操作，或者執行所有示出的操作以獲得期望的結果。
本文僅公開了一些示例和實施方式。本領域具有通常知識者可基於所公開的內容對所描述的示例和實施方式以及其他實施做出變化、修改和增強。
綜上所述，雖然本發明已以實施例揭露如上，然其 並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
400:帶隙參考電路
402:耦合電容器
404,406,408,431,433:電晶體
410:電源供應開關
412:反相器
414:功率電晶體
420:運算放大器
422,424,432,434,436:p通道電晶體
426,428:n通道電晶體
429:電流電晶體
430:輸出電路
438,440,442:雙極性接面型電晶體
444,446:電阻
VDD:供應電壓
VA,VB:輸入電壓
Vo:閘極控制電壓
Vpwr:受控供應電壓

Claims (20)

  1. 一種積體電路，包括：一電源供應開關，用以接收一原始供應電壓，並提供由一致能訊號所控制的一受控供應電壓；一運算放大器，用以接收複數個輸入電壓與該受控供應電壓，並輸出一閘極控制電壓；一輸出電路，用以接收來自該運算放大器的該閘極控制電壓與來自該電源供應開關的該受控供應電壓，並將該些輸入電壓提供至該運算放大器，且該輸出電路輸出一參考電壓；以及一初始化電路，耦接至該電源供應開關、該運算放大器與該輸出電路，並且當該致能訊號為高電位，該初始化電路將該受控供應電壓與該閘極控制電壓初始化至接地。
  2. 如請求項1所述之積體電路，其中在該積體電路的啟動期間，該初始化電路使得該參考電壓從該接地增加至一目標電壓。
  3. 如請求項1所述之積體電路，其中該電源供應開關包括一電晶體，該電晶體具有用於接收該致能訊號的一閘極，並且回應於該致能訊號，該電源供應開關依據該原始供應電壓產生該受控供應電壓。
  4. 如請求項3所述之積體電路，其中該電源供應開關包括一反相器，該反相器耦接至該電晶體的該閘極，並且該反相器將一控制訊號轉換為該致能訊號。
  5. 如請求項4所述之積體電路，其中在一上電階段的啟動期間，該控制訊號依賴於與該原始供應電壓相關的一上電復位(power-on-reset，POR)訊號。
  6. 如請求項4所述之積體電路，其中，在一正常操作階段的啟動期間，該原始供應電壓保持在一目標供應電壓，並且該控制訊號包括一步階訊號。
  7. 如請求項1所述之積體電路，其中該初始化電路依據該致能訊號、該受控供應電壓與該閘極控制電壓將該些輸入電壓初始化至該接地。
  8. 如請求項1所述之積體電路，其中該輸出電路穩定該參考電壓以獨立於溫度、製程邊界角、電壓或該溫度、該製程邊界角與該電壓的組合。
  9. 如請求項1所述之積體電路，其中該初始化電路包括複數個電晶體，該些電晶體包括：複數個閘極，用以接收該致能訊號；複數個源極，耦接至接地端，以及 複數個汲極，分別耦接至該運算放大器、該電源供應開關以及該輸出電路。
  10. 如請求項9所述之積體電路，其中該運算放大器包括複數個p通道電晶體與複數個n通道電晶體；其中，該些p通道電晶體的複數個源極耦接至該電源供應開關且接收該受控供應電壓，該些p通道電晶體的複數個閘極耦接至該初始化電路的一第一電晶體的汲極，並且該些p通道電晶體的複數個汲極耦接至該些n通道電晶體的複數個汲極；以及其中，該初始化電路包括一第二電晶體及一第三電晶體，該些n通道電晶體的各該閘極分別接收來自該輸出電路的各該輸入電壓，並分別耦接至該第二電晶體之一汲極與該第三電晶體的一汲極。
  11. 如請求項10所述之積體電路，其中該輸出電路包括：複數個p通道電晶體，包括：複數個閘極，耦接至該運算放大器的其中之一p通道電晶體的汲極，並且該些p通道電晶體接收該閘極控制電壓，其中該輸出電路的該些p通道電晶體的該些閘極耦接至該初始化電路的一第四電晶體的汲極；以及複數個雙極性接面型電晶體(bipolar junction transistor，BJT)，包括： 複數個射極，分別耦接至該輸出電路的該些p通道電晶體的複數個汲極，並且該些BJT的複數個基極與複數個集極耦接至該接地端，其中該參考電壓在該輸出電路的其中之一p通道電晶體的汲極與該輸出電路的該些BJT的其中之一對應BJT的射極之間的一連接節點進行輸出。
  12. 如請求項11所述之積體電路，還包括：一耦合電容器，包括：一第一端，耦接至該電源供應開關以接收該受控供應電壓；以及一第二端，耦接至該初始化電路的該第四電晶體的該汲極與該輸出電路的該些p通道電晶體的該些閘極。
  13. 如請求項1所述之積體電路，還包括：一耦合電容器，包括：一第一端，耦接至該電源供應開關以接收該受控供應電壓；以及一第二端，耦接至該運算放大器的一輸出端以輸送出該閘極控制電壓；其中在啟動期間，該耦合電容器使得該閘極控制電壓隨著該受控供應電壓實質地(substantially)成比例(proportionally)且同步(synchronously)變化。
  14. 一種記憶體系統，包括： 一記憶體；一記憶體控制器，耦接至該記憶體；以及一帶隙參考電路，耦接至該記憶體控制器，並且該帶隙參考電路將一帶隙參考電壓提供至該記憶體控制器，以對該記憶體執行一或多個動作，該帶隙參考電路包括：一電源供應開關，用以接收一原始供應電壓，並提供由一致能訊號所控制的一受控供應電壓；一運算放大器，用以接收複數個輸入電壓與該受控供應電壓，並輸出一閘極控制電壓；一輸出電路，用以接收來自該運算放大器的該閘極控制電壓與來自該電源供應開關的該受控供應電壓，並將該些輸入電壓提供至該運算放大器，且該輸出電路輸送出一輸出電壓以作為該帶隙參考電壓；以及一初始化電路，耦接至該電源供應開關、該運算放大器與該輸出電路，並且當該致能訊號為高電位，該初始化電路將該受控供應電壓與該閘極控制電壓初始化至接地。
  15. 如請求項14所述之記憶體系統，還包括：一耦合電容器，包括：一第一端，耦接至該電源供應開關以接收該受控供應電壓；以及一第二端，耦接至該運算放大器的一輸出端以輸出該閘極控制電壓；其中在該帶隙參考電路的啟動期間，該耦合電容器使得 該閘極控制電壓隨著該受控供應電壓實質地成比例且同步變化。
  16. 如請求項14所述之記憶體系統，其中該初始化電路包括複數個電晶體，該些電晶體包括：複數個閘極，用以接收該致能訊號；複數個源極，耦接至接地端；以及複數個汲極，分別耦接至該運算放大器、該電源供應開關與該輸出電路。
  17. 如請求項16所述之記憶體系統，其中該運算放大器包括複數個p通道電晶體與複數個n通道電晶體；其中該些p通道電晶體的複數個源極耦接至該電源供應開關且接收該受控供應電壓，該些p通道電晶體的複數個閘極耦接至該初始化電路的一第一電晶體的汲極，以及該些p通道電晶體的複數個汲極耦接至該些n通道電晶體的複數個汲極；以及其中，該初始化電路包括一第二電晶體及一第三電晶體，該些n通道電晶體的各該閘極分別接收來自該輸出電路的各該輸入電壓，並分別耦接至該第二電晶體之一汲極與該第三電晶體的一汲極。
  18. 如請求項17所述之記憶體系統，其中該輸出電路包括： 複數個p通道電晶體，包括；複數個閘極，耦接至該運算放大器的其中之一p通道電晶體的汲極，並接收該閘極控制電壓，其中該輸出電路的該些p通道電晶體的該些閘極耦接至該初始化電路的一第四電晶體的汲極；以及複數個雙極性接面型電晶體(bipolar junction transistor，BJT)，包括：複數個射極，分別耦接至該輸出電路的該些p通道電晶體的複數個汲極，並且該些BJT的複數個基極與複數個集極耦接至該接地端，其中該帶隙參考電壓在該輸出電路的其中之一p通道電晶體的汲極與該輸出電路的該些BJT的其中之一對應BJT的射極之間的一連接節點進行輸出。
  19. 如請求項14所述之記憶體系統，其中該電源供應開關包括：一電晶體，具有用於接收該致能訊號的一閘極；以及一反相器，耦接至該電晶體的該閘極，並接收一控制訊號，且該反相器將該控制訊號轉換為該致能訊號；其中在該帶隙參考電路的啟動期間，該帶隙參考電路使得該帶隙參考電壓從該接地增加至一帶隙目標電壓；以及其中該記憶體控制器配置為：當該啟動期間處於一上電階段時，該記憶體控制器依據該原始供應電壓產生一上電復位(power-on-reset，POR)訊號，該記憶體控制器依據該POR訊號產生該控制訊號，並將該控 制訊號提供至該反相器；以及當該啟動期間處於一正常操作範圍時，該記憶體控制器產生一喚醒訊號以作為該控制訊號，並且該記憶體控制器將該輸出訊號提供至該反相器。
  20. 一種積體電路，包括：一電源供應開關，用以接收一致能訊號與一原始供應電壓，且當該致能訊號處於一第一狀態時，該電源供應開關隨著一第一電壓端的一受控供應電壓可控地(controllably)在一電源端輸出該受控供應電壓，且當該致能訊號處於一第二狀態時，該電源供應開關使該電源端接地；一運算放大器，包括：複數個輸入端；一電壓供應端，耦接至該電源端，用以接收該受控供應電壓；以及一輸出端，用以輸出一閘極控制電壓；一輸出電路，耦接至該運算放大器的該輸出端以接收該閘極控制電壓，並且該輸出電路耦接至該電源端以接收該受控供應電壓，該輸出電路產生且反饋複數個輸入電壓至該運算放大器的該些輸入端，且該輸出電路輸出一參考電壓；以及一初始化電路，耦接至該電源供應開關、該運算放大器與該輸出電路，並接收該致能訊號，且在該致能訊號處於該第二狀態時，該初始化電路將該受控供應電壓與該閘極控制 電壓驅動至接地，其中該第二狀態為高電位。
TW109124759A 2019-10-01 2020-07-22 管理記憶體裝置的帶隙參考電路之啟動 TWI736365B (zh)

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