TWI736087B

TWI736087B - 金屬氧化物半導體場效電晶體及其製造方法

Info

Publication number: TWI736087B
Application number: TW108148273A
Authority: TW
Inventors: 徐信佑; 陳湧昌; 王振煌
Original assignee: 全宇昕科技股份有限公司
Priority date: 2019-12-30
Filing date: 2019-12-30
Publication date: 2021-08-11
Also published as: TW202125645A

Abstract

一種金屬氧化物半導體場效電晶體，其包含基材結構、多個摻雜區域、氧化層結構、多個半導體層結構、介電質層結構及金屬結構。基材結構包含基底層及磊晶層。磊晶層沿第一方向形成多個溝槽。任兩相鄰的溝槽間形成一間距。多個溝槽間的間距沿第一方向遞增。多個摻雜區域分別形成於多個溝槽的底部。氧化層結構形成於多個溝槽的內壁及磊晶層的表面上。多個半導體層結構分別形成於多個溝槽中，以形成多個溝渠式結構。介電質層結構形成於氧化層結構上。金屬結構形成於介電質層結構上且電性連接於至少其中一個溝渠式結構。

Description

金屬氧化物半導體場效電晶體及其製造方法

本發明涉及一種金屬氧化物半導體場效電晶體，特別是涉及一種適合應用於電源供應器的金屬氧化物半導體場效電晶體及其製造方法。

隨著電子技術的進步以及電子產品的小型化趨勢，越來越多電子元件利用積體電路製程的方式生產。然而，積體電路型式的電子元件需考慮許多層面，例如：耐高壓、相互干擾或抗雜訊之類的問題，尤其是應用在電源供應器的電子元件。由於電源供應器需接受高電壓的輸入，而高電壓的輸入會導致積體電路型式的電子元件燒毀，進而導致電源供應器的故障，其為造成電源供應器的尺寸無法縮小的主因。

其中，金屬氧化物半導體場效電晶體也常應用於電源供應器，由於金屬氧化物半導體場效電晶體的操作速度相當快，並且在電壓訊號處理方面的表現相當優異，因此應用金屬氧化物半導體場效電晶體作為轉換器使用。為因應電子產品的小型化趨勢，金屬氧化物半導體場效電晶體也逐漸邁向積體電路化的方向發展。然而，當電源供應器承受高電壓時，積體電路型式的金氧半場效電晶體同樣也會因耐不住高壓而燒毀。再者，現有的金屬氧化物半導體場效電晶體仍然存在著生產成本過高、生產良率過低、及體積過大等缺失。

於是，本發明人有感上述缺失之可改善，乃特潛心研究並配合學理之運用，終於提出一種設計合理且有效改善上述缺失之本發明。

本發明所要解決的技術問題在於，針對現有技術的不足提供一種金屬氧化物半導體場效電晶體及其製造方法。

為了解決上述的技術問題，本發明所採用的其中一技術方案是，提供一種金屬氧化物半導體場效電晶體，其包括：一基材結構，其包含：一基底層；及一磊晶層，其形成於所述基底層上，並且所述磊晶層形成有多個溝槽；其中，多個所述溝槽是沿著一第一方向間隔地凹設於所述磊晶層的相反於所述基底層的一側表面，並且任何兩個相鄰的所述溝槽之間形成有一間距，而多個所述溝槽之間的所述間距是沿著所述第一方向遞增；多個摻雜區域，其分別形成於多個所述溝槽的底部、且朝著所述磊晶層的部分擴散；一氧化層結構，其包含：多個溝槽氧化層，其分別形成於多個所述溝槽的內壁上、且分別抵接於多個所述摻雜區域；其中，每個所述溝槽氧化層包圍形成有一凹槽；及一披覆氧化層，其形成於所述磊晶層的相反於所述基底層的一側表面上、且沿伸地連接於多個所述溝槽氧化層之間；多個半導體層結構，其分別形成於多個所述凹槽中，以分別與多個所述溝槽氧化層共同形成為多個溝渠式結構；一介電質層結構，其形成且覆蓋於所述氧化層結構及多個所述半導體層結構上；以及一金屬結構，其形成於所述介電質層結構的相反於所述基底層的一側表面上、且電性連接於多個所述溝渠式結構中的至少其中一個所述溝渠式結構。

為了解決上述的技術間題，本發明所採用的另外一技術方案是，提供一種金屬氧化物半導體場效電晶體的製造方法，包括：提供一基材結構；其中，所述基材結構包含有一基底層及形成於所述基底層上的一磊晶層；於所述磊晶層上凹設形成多個溝槽；其中，多個所述溝槽是沿著一第一方向間隔地凹設於所述磊晶層的相反於所述基底層的一側表面，並且任何兩個相鄰的所述溝槽之間形成有一間距，而多個所述溝槽之間的所述間距是沿著所述第一方向遞增；於多個所述溝槽的底部分別形成多個摻雜區域；其中，多個所述摻雜區域是分別自多個所述溝槽的所述底部朝著所述磊晶層的部分擴散；形成一氧化層結構於所述磊晶層上；其中，所述氧化層結構包含有多個溝槽氧化層及一披覆氧化層，多個所述溝槽氧化層是分別形成於多個所述溝槽的內壁上、且分別抵接於多個所述摻雜區域，並且每個所述溝槽氧化層包圍形成有一凹槽；其中，所述披覆氧化層是形成於所述磊晶層的相反於所述基底層的一側表面上、且沿伸地連接於多個所述溝槽氧化層之間；於多個所述凹槽中分別形成多個半導體層結構，以使得多個所述半導體層結構能分別與多個所述溝槽氧化層共同形成為多個溝渠式結構；形成一介電質層結構於所述氧化層結構及多個所述半導體層結構上，以使得所述氧化層結構及多個所述半導體層結構被所述介電質層結構所覆蓋；以及形成一金屬結構於所述介電質層結構的相反於所述基底層的一側表面上；其中，所述金屬結構是電性連接於多個所述溝渠式結構中的至少其中一個所述溝渠式結構。

本發明的其中一有益效果在於，本發明所提供的金屬氧化物半導體場效電晶體及其製造方法，其能通過“多個所述溝槽是沿著一第一方向間隔地凹設於所述磊晶層的相反於所述基底層的一側表面，並且任何兩個相鄰的所述溝槽之間形成有一間距，而多個所述溝槽之間的所述間距是沿著所述第一方向遞增”的技術方案，以使得本實施例的金屬氧化物半導體場效電晶體具有生產成本低、生產產率高、體積小、及構造簡單等產品上的競爭優勢。

為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本發明加以限制。

100:金屬氧化物半導體場效電晶體

1:基材結構

11:基底層

12:磊晶層

13:溝槽

2:摻雜區域

3:氧化層結構

31:溝槽氧化層

32:披覆氧化層

33:凹槽

4:半導體層結構

5:介電質層結構

6:金屬結構

61:接觸塞

62:導電部

T:溝渠式結構

T1~TN:第一溝渠式結構至第N溝渠式結構

G1~GN-1:第一間距至第N-1間距

D1:第一方向

H:溝槽深度

DB:空乏區邊界

R1:第一區域

R2:第二區域

圖1為本發明實施例金屬氧化物半導體場效電晶體的示意圖。

圖2A為金屬氧化物半導體場效電晶體的製造流程圖(一)。

圖2B為金屬氧化物半導體場效電晶體的製造流程圖(二)。

圖2C為金屬氧化物半導體場效電晶體的製造流程圖(三)。

圖2D為金屬氧化物半導體場效電晶體的製造流程圖(四)。

圖2E為金屬氧化物半導體場效電晶體的製造流程圖(五)。

圖2F為金屬氧化物半導體場效電晶體的製造流程圖(六)。

圖2G為金屬氧化物半導體場效電晶體的製造流程圖(七)。

以下是通過特定的具體實施例來說明本發明所公開的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其它不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不悖離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所公開的內容並非用以限制本發明的保護範圍。

應當可以理解的是，雖然本文中可能會使用到“第一”、“第二”、“第三”等術語來描述各種元件或者信號，但這些元件或者信號不應受這些術語的限制。這些術語主要是用以區分一元件與另一元件，或者一信號與另一信號。另外，本文中所使用的術語“或”，應視實際情況可能包括相關聯的列出項目中的任一個或者多個的組合。

[金屬氧化物半導體場效電晶體的製造方法]

請參閱圖1、及圖2A至圖2G所示，本發明實施例提供一種金屬氧化物半導體場效電晶體的製造方法，其包含有步驟S110至步驟S170。其中，在本實施例中，所述金屬氧化物半導體場效電晶體為一功率元件，如：電源供應器或變壓器，但本發明不受限於此。必須說明的是，本實施例所載之各步驟的順序與實際的操作方式可視需求而調整，並不限於本實施例所載。

本實施例於以下先說明金屬氧化物半導體場效電晶體的製造方法，而為便於理解，本實施例以金屬氧化物半導體場效電晶體的一單元區域為例，並搭配剖視圖作一說明，主要請參閱每一步驟所對應之圖式，並視需要參酌其它步驟之圖式。而有關金屬氧化物半導體場效電晶體的製造方法之具體步驟說明如下。

如圖2A所示，步驟S110包含：提供一基材結構1。所述基材結構1包含有：一基底層11及形成於所述基底層11上的一磊晶層12。所述基材結構1的位於相反側的兩個表面分別定義為一頂面及一底面(圖皆未標號)。其中，所述磊晶層12的相反於基底層11的一側表面為所述頂面，並且所述基底層11的相反於磊晶層12的一側表面為所述底面。

更具體地說，所述基底層11的材料可以例如是N型摻雜半導體或P型摻雜半導體，所述磊晶層12可以例如是通過磊晶製程形成於基底層11上，並且所述磊晶層12的導電型態可以例如是相同於基底層11的導電型態(如：N型摻雜或P型摻雜)。在本實施例中，所述基底層11為N型摻雜的半導體，並且所述磊晶層12也為N型摻雜的半導體，而所述基底層11的摻雜濃度高於磊晶層12的摻雜濃度，但本發明不受限於此。

如圖2B所示，步驟S120包含：於所述磊晶層12上、凹設地形成有多個溝槽13。其中，多個所述溝槽13可以例如是以蝕刻的方式所形成，但本發明不受限於此。

更具體地說，多個所述溝槽13是沿著一第一方向D1間隔地凹設於磊晶層12的相反於基底層11的一側表面，並且多個所述溝槽13的底部是未接觸於基底層11、而與所述基底層11間隔有一段距離。從另一個角度說，多個所述溝槽13是自基材結構1的頂面凹設、且未接觸於所述基材結構1的基底層11。

進一步地說，任何兩個相鄰的所述溝槽13之間形成有一間距，並且多個所述溝槽13之間的間距G1~GN-1是沿著所述第一方向D1遞增。其中，多個所述溝槽13的數量為N個，並且N為大於3的正整數。

值得一提的是，為了能讓最終成形的金屬氧化物半導體場效電晶體100適合通入較高的工作電壓(如：介於300伏特至800伏特之間的工作電壓)，多個所述溝槽13的數量通常是介於7個至30個之間、優選是介於7個至20個之間、且特優選是介於7個至15個之間。也就是說，上述的數值N通常為介於7至30之間的正整數、優選為介於7至20之間的正整數、且特優選為介於7至15之間的正整數，但本發明不受限於此。

如上所述，多個所述溝槽13之間的間距G1~GN-1是沿著所述第一方向D1遞增。其中，在本發明的一實施例中，任何兩個彼此相鄰的所述間距G1~GN-1的一增加量通常是介於5%至25%之間、且優選是介於5%至15%之間。也就是說，在上述任何兩個彼此相鄰的所述間距G1~GN-1中，後一個所述間距相較於前一個所述間距的增加量通常是介於5%至25%之間。舉例來說，在圖2B中，第二間距G2相較於第一間距G1的增加量是介於5%至25%之間，並且第三間距G3相較於第二間距G2的增加量也是介於5%至25%之間。

從另一個角度說，在本發明的一實施例中，任何兩個彼此相鄰的所述間距G1~GN-1的一差值(或差值的絕對值)通常是介於0.3微米至1.2微米之間、且優選是介於0.4微米至0.8微米之間。也就是說，在上述任何兩個彼此相鄰的所述間距G1~GN-1中，後一個所述間距相較於前一個所述間距的差值通常是介於0.3微米至1.2微米之間。舉例來說，在圖2B中，第二間距G2相較於第一間距G1的差值是介於0.3微米至1.2微米之間，並且第三間距G3相較於第二間距G2的差值也是介於0.3微米至1.2微米之間。

需說明的是，上述任何兩個彼此相鄰的間距G1~GN-1的增加量或差值可以例如是相同或不同，本發明並不予以限制。然而，在本發明的一優選實施例中，上述任何兩個彼此相鄰的間距G1~GN-1的差值為相同。也就是說，上述N個溝槽13之間所形成的間距G1~GN-1是沿著所述第一方向D1呈等差級數的方式遞增。

請繼續參閱圖2B，在本發明的一具體實施例中，所述溝槽13的數量為八個，並且八個所述溝槽13之間總共形成有七個間距。其中，在上述七個間距中，沿著第一方向D1的第一間距G1為2.65微米，第二間距G2為3.25微米，並且第三間距G3為3.85微米。也就是說，第二間距G2相較於第一間距G1的差值為0.6微米，並且第三間距G3相較於第二間距G2的差值也為0.6微米，以此類推。也就是說，上述七個間距是沿著第一方向D1呈等差級數的方式遞增。

需說明的是，上述第一間距G1是以2.65微米為例作說明，但是本發明不受限於此。舉例來說，上述多個間距的沿著第一方向D1的第一個間距G1通常是介於2微米至8微米之間、且優選是介於3微米至6微米之間。

進一步地說，每個所述溝槽13的底部至其頂部之間的距離定義為一溝槽深度H。也就是說，每個所述溝槽13的底部至基材結構1的頂面的距離定義為所述溝槽深度H。其中，每個所述溝槽13的溝槽深度H通常是介於4微米至20微米之間、且優選是介於4微米至16微米之間。

需說明的是，在圖2B中，多個所述溝槽13的溝槽深度H是以具有相同的深度為例作說明，但本發明不受限於此。舉例來說，在本發明未繪示的實施例中，多個所述溝槽13的溝槽深度H也可以彼此不同。

再者，需說明的是，上述多個溝槽13是以剖面圖角度來針對磊晶層12內的不同部位的溝槽13進行說明。若以整體觀之，該些溝槽13可能是相連通的構造或是相互分離的構造，本發明並不予以限制。

如圖2C所示，步驟S130包含：於多個所述溝槽13的底部、分別形成多個摻雜區域2，並且多個所述摻雜區域2皆是朝著磊晶層12的部分擴散。其中，多個所述摻雜區域2可以例如是藉由一離子佈植製程而形成，但本發明不受限於此。

也就是說，每個所述溝槽13的底部是各自形成有一個摻雜區域2，並且每個所述摻雜區域2是自其所對應的溝槽13的底部朝著磊晶層12的部分擴散。據此，每個所述摻雜區域2是包圍於其所對應的溝槽13底部的周圍。再者，在本實施例中，每個所述摻雜區域2僅是自其所對應的溝槽13的底部朝著磊晶層12的部分略微地擴散、而呈現為一個半月形結構，並且每個所述摻雜區域2皆未接觸於基底層11、而與所述基底層11間隔有一段距離。

進一步地說，在本實施例中，多個所述摻雜區域2的導電型態相異於上述基底層11的導電型態、也相異於上述磊晶層12的導電型態。也就是說，本實施例的多個所述摻雜區域2為P型摻雜半導體，而佈植的離子種類可以例如是硼離子(B+)。

另外，值得一提的是，上述多個摻雜區域2(P型摻雜半導體)能與磊晶層12(N型摻雜半導體)共同形成為P-N接面二極體(P-N Junction Diode)。由於P型半導體材料內的電洞與N型半導體材料內的電子會在接合面結合，以使得結合面附近的區域內缺乏載子，從而形成如圖一的第一區域R1所示的一空乏區域(depletion region)，並且該空乏區域的邊界定義為一空乏區邊界DB(depletion boundary)。

如圖2D所示，步驟S140包含：於磊晶層12的相反於基底層11的一側表面上及多個所述溝槽13的內壁上、延伸地形成一氧化層結構3。其中，所述氧化層結構3可以例如是藉由一低溫氧化沉積(low temperature oxide deposition，LTO deposition)製程而形成，但本發明不受限於此。

更具體地說，所述氧化層結構3包含有多個溝槽氧化層31及一披覆氧化層32。其中，多個所述溝槽氧化層31是分別形成於多個溝槽13的內壁上、且分別抵接於多個所述摻雜區域2，並且每個所述溝槽氧化層31包圍形成有一凹槽33。再者，所述披覆氧化層32是形成於磊晶層12的相反於基底層11的一側表面(也就是磊晶層12的頂面)上、且沿伸地連接於多個所述溝槽氧化層31之間。

其中，上述氧化層結構3的厚度於本實施例中大致是介於0.5微米(5KÅ)至1.5微米(15KÅ)之間。更具體地說，每個所述溝槽氧化層31的厚度大致是介於0.5微米至1.5微米之間。再者，所述氧化層結構3的材質可以例如是矽的化合物或其它介電材質所構成。舉例來說，上述矽的化合物可以例如是二氧化矽或矽酸鹽，並且優選為二氧化矽，但本發明不受限於此。

如圖2E所示，並請一併參閱圖1所示，步驟S150包含：於多個所述溝槽氧化層31所包圍的凹槽33中、分別形成多個半導體層結構4，以使得多個所述半導體層結構4分別與多個溝槽氧化層31共同形成為多個溝渠式結構T。

進一步地說，上述多個半導體層結構4可以例如是經過回蝕步驟(etch back)而使其顯露於外的表面(也就是，圖2E中的半導體層結構4的頂面)低於披覆氧化層32的外表面(也就是，圖2E中的披覆氧化層32的相反於磊晶層12一側的表面)，但本發明不受限於此。另外，多個所述半導體層結構4的材質可以例如是摻雜多晶矽(doped poly-silicon)，但本發明不受限於此。

如圖2F所示，步驟S160包含：於所述氧化層結構3及多個半導體層結構4上、形成且覆蓋一介電質層結構5(inter layer dielectric，ILD)，以使得所述氧化層結構3及多個半導體層結構4被埋置於所述介電質層結構5內。其中，所述介電質層結構5可以例如是用化學氣相沉積法所形成，但本發明不受限於此。舉例來說，所述介電質層結構5也可以例如是以物理氣相沉積法或其它適合的沉積製程所形成。再者，所述介電質層結構5的材料可以例如是矽的化合物或其它介電材質所構成。

再者，所述介電質層結構5的外表面可以例如是通過一化學機械拋光(Chemical Mechanical Polishing，CMP)製程而實現表面平坦化，但本發明不受限於此。

如圖2G所示，並請一併參閱圖1所示，步驟S170包含：於所述介電質層結構5的相反於基底層11的一側表面上形成一金屬結構6，並且所述金屬結構6是部分地貫穿介電質層結構5，以電性連接於多個所述溝渠式結構T1~TN中的至少其中一個所述溝渠式結構。其中，所述金屬結構6可以例如以沉積的方式所形成，並且所述金屬結構6於本實施例中為鋁-矽-銅合金所形成的一體構造，但於實際應用時，不以此為限。

進一步地說，所述金屬結構6包含有：一個導電部62及與所述導電部62一體成型的兩個接觸塞61。其中，所述導電部62是形成於介電質層結構5的相反於基底層11的一側表面上，兩個所述接觸塞61是彼此間隔地設置，並且兩個所述接觸塞61是分別貫穿於介電質層結構5，以使得所述導電部62能分別通過兩個接觸塞61而電性連接於多個溝渠式結構T中的其中兩個相鄰的溝渠式結構T。另外，每個所述接觸塞61的寬度是小於其所對應的溝渠式結構T的寬度、也小於其所對應的溝槽13的寬度。

更具體地說，兩個所述接觸塞61是分別貫穿地形成於介電質層結構5，並且兩個所述接觸塞61是分別部分地伸入第一溝渠式結構T1的半導體層結構4及第二溝渠式結構T2的半導體層結構4，以使得所述導電部62能通過兩個接觸塞61而分別電性連接於多個溝渠式結構T1~TN中的第一溝渠式結構T1及第二溝渠式結構T2(如圖1)。藉此，所述第一溝渠式結構T1的半導體層結構4及第二溝渠式結構T2的半導體層結構4相較於其所電性連接的兩個接觸塞61而言為等電位設置。

值得一提的是，本實施例雖然是以兩個所述接觸塞61為例作說明，但本發明不受限於此。舉例來說，在本發明的另一實施例中，所述接觸塞61的數量也可以依據產品的設計需求為一個或三個以上。

再者，在本實施例中，上述導電部62僅是覆蓋於介電質層結構5的一部分外表面上、且將所述介電質層結構5的另一部分外表面暴露於外。

值得一提的是，在形成所述金屬結構6之前，本實施例的製造方法進一步包含：通過蝕刻的方式於所述介電質層結構5形成兩個接觸槽(圖未標號)，以提供上述的兩個所述接觸塞61分別形成於其內。

實施以上所述之步驟S110至步驟S170後，即能完成如圖1所示之金屬氧化物半導體場效電晶體100(或稱，溝渠式功率元件)，但於實際應用時，各步驟不排除以合理之變化態樣替代。再者，須強調的是，上述各步驟是以剖面圖角度來進行描述，在符合上述各步驟的前提下，不排除以各種設計布局實施本發明之可能。換言之，若以俯視觀之，本實施例的金屬氧化物半導體場效電晶體可以有不同的設計布局型態。

[金屬氧化物半導體場效電晶體]

以上為本發明實施例的金屬氧化物半導體場效電晶體的製造方法的說明，而以下接著說明本實施例的金屬氧化物半導體場效電晶體的具體構造。必須說明的是，雖然本實施例的金屬氧化物半導體場效電晶體是通過上述製造方法所製成，但本發明不受限於此。也就是說，本發明的金屬氧化物半導體場效電晶體也可以是通過其它的電晶體的製造方法所製成。

如圖1所示，本實施例另公開一種金屬氧化物半導體場效電晶體100，其包含有一基材結構1、多個摻雜區域2、一氧化層結構3、多個半導體層結構4、一介電質層結構5、及一金屬結構6。

其中，所述基材結構1包含有一基底層11及一磊晶層12。所述磊晶層12是形成於基底層11上，並且所述磊晶層12形成有多個溝槽13。多個所述溝槽13是沿著一第一方向D1間隔地凹設於磊晶層12的相反於基底層11的一側表面，並且任何兩個相鄰的所述溝槽13之間形成有一間距G，而多個所述溝槽13之間的間距G是沿著所述第一方向D1遞增。

其中，多個所述摻雜區域2是分別形成於多個溝槽13的底部、且朝著所述磊晶層12的部分擴散。

其中，所述氧化層結構3包含有多個溝槽氧化層31及一披覆氧化層32。多個所述溝槽氧化層31是分別形成於多個溝槽13的內壁上、且分別抵接於多個摻雜區域2，並且每個所述溝槽氧化層31包圍形成有一凹槽33。再者，所述披覆氧化層32是形成於磊晶層12的相反於基底層11的一側表面上、且沿伸地連接於多個所述溝槽氧化層31之間。

其中，多個所述半導體層結構4是分別形成於多個凹槽33中，並且多個所述半導體層結構4能分別與多個所述溝槽氧化層31共同形成為多個溝渠式結構T。

其中，所述介電質層結構5是形成且覆蓋於氧化層結構3及多個半導體層結構4上。

其中，所述金屬結構6是形成於介電質層結構5的相反於基底層11的一側表面上、且部分地貫穿所述介電質層結構5，以使得所述金屬結構6能電性連接於多個溝渠式結構T中的至少其中一個所述溝渠式結構T。

值得一提的是，如上述實施例所述，多個所述溝槽13的數量為N個，並且多個所述溝渠式結構T的數量對應於上述多個溝槽13的數量也為N個。另外，多個所述溝槽13之間所形成的間距G1一GN-1的數量為N-1個。也就是說，多個所述間距G1~GN-1的數量為N-1個。

其中，N個所述溝渠式結構T是沿著所述第一方向D1依序定義為第一溝渠式結構T1、第二溝渠式結構T2、第三溝渠式結構T3、第四溝渠式結構T4、...、第N-1溝渠式結構TN-1、及第N渠式結構TN。再者，N-1個所述間距是沿著所述第一方向D1依序定義為第一間距G1、第二間距G2、第三間距G3、...、及第N-1間距GN-1。其中，上述的數值N通常為介於7至30之間的正整數、優選為介於7至20之間的正整數、且特優選為介於7至15之間的正整數。在本實施例中，上述數值N為8，但本發明不受限於此。

更具體地說，第一間距G1為第一溝渠式結構T1及第二溝渠式結構T2之間所形成的間距。第二間距G2為第二溝渠式結構T2及第三溝渠式結構T3之間所形成的間距。第三間距G3為第三溝渠式結構T3及第四溝渠式結構T4之間所形成的間距。並且，第N-1間距GN-1為第N-1溝渠式結構TN-1及第N渠式結構TN之間所形成的間距，以此類推。

根據上述多個所述溝渠式結構之間的間距設計，所述金屬氧化物半導體場效電晶體100能形成有一空乏區邊界DB(depletion boundary)，並且所述空乏區邊界DB是自磊晶層12的頂面延伸至磊晶層12的底面，以將所述磊晶層12區分為一第一區域R1及一第二區域R2。其中，所述第一區域R1及第二區域R2是沿著所述第一方向D1依序排列，並且多個所述溝渠式結構T1~TN皆是位於所述空乏區邊界DB的一側、且是完全地落在所述第一區域R1的內側。換句話說，所述空乏區邊界DB是沿著第一方向D1收邊於多個溝渠式結構T1~TN的最後一個溝渠式結構TN的後側。藉此，當本實施例的金屬氧化物半導體場效電晶體100在進行切割時，能從上述第二區域R2的部分進行切割。

值得一提的是，上述空乏區邊界DB於圖1中為一弧形曲線。再者，上述第一區域R1可以稱為空乏區域(depletion region)，上述第二區域R2可以稱為中立區域，並且上述空乏區域的面積是大於中立區域的面積。

據此，本實施例的金屬氧化物半導體場效電晶體100能通入介於300伏特至800伏特之間的一工作電壓，而能正常的運作、且大致上不會有燒毀的情形發生。其中，上述工作電壓優選為介於500伏特至700伏特之間。

根據上述配置，本實施例的金屬氧化物半導體場效電晶體100具有生產成本低、生產產率高、體積小、及構造簡單等產品上的競爭優勢。本實施例的金屬氧化物半導體場效電晶體100特別適合應用於300伏特至650伏特的電源供應器或變壓器。並且，本實施例的金屬氧化物半導體場效電晶體100於第一方向D1上的寬度能縮小至不大於120微米(優選為不大於100微米)的尺寸，其相較於傳統的同規格的產品能縮小30%至50%的體積。

[實施例的有益效果]

本發明的其中一有益效果在於，本發明所提供的金屬氧化物半導體場效電晶體及其製造方法，其能通過“多個所述溝槽是沿著一第一方向間隔地凹設於所述磊晶層的相反於所述基底層的一側表面，並且任何兩個相鄰的所述溝槽之間形成有一間距，而多個所述溝槽之間的所述間距是沿著所述第一方向遞增”的技術方案，以使得本實施例的金屬氧化物半導體場效電晶體具有生產成本低、生產產率高、體積小及構造簡單等產品上的競爭優勢。

以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的申請專利範圍內。

100：金屬氧化物半導體場效電晶體 1：基材結構 11：基底層 12：磊晶層 13：溝槽 2：摻雜區域 3：氧化層結構 31：溝槽氧化層 32：披覆氧化層 33：凹槽 4：半導體層結構 5：介電質層結構 6：金屬結構 61：接觸塞 62：導電部 T：溝渠式結構 T1~TN：第一溝渠式結構至第N溝渠式結構 G1~GN-1：第一間距至第N-1間距 D1：第一方向 H：溝槽深度 DB：空乏區邊界 R1：第一區域 R2：第二區域

Claims

一種金屬氧化物半導體場效電晶體，其包括：一基材結構，其包含：一基底層；及一磊晶層，其形成於所述基底層上，並且所述磊晶層形成有多個溝槽；其中，多個所述溝槽的數量為N個，並且N為大於3的正整數；其中，多個所述溝槽是沿著一第一方向間隔地凹設於所述磊晶層的相反於所述基底層的一側表面，並且任何兩個相鄰的所述溝槽之間形成有一間距，而多個所述溝槽之間的所述間距是沿著所述第一方向呈等差級數遞增；多個摻雜區域，其分別形成於多個所述溝槽的底部、且朝著所述磊晶層的部分擴散；一氧化層結構，其包含：多個溝槽氧化層，其分別形成於多個所述溝槽的內壁上、且分別抵接於多個所述摻雜區域；其中，每個所述溝槽氧化層包圍形成有一凹槽；及一披覆氧化層，其形成於所述磊晶層的相反於所述基底層的一側表面上、且沿伸地連接於多個所述溝槽氧化層之間；多個半導體層結構，其分別形成於多個所述凹槽中，以分別與多個所述溝槽氧化層共同形成為多個溝渠式結構；一介電質層結構，其形成且覆蓋於所述氧化層結構及多個所述半導體層結構上；以及一金屬結構，其形成於所述介電質層結構的相反於所述基底層的一側表面上、且電性連接於多個所述溝渠式結構中的至少其中一個所述溝渠式結構。
如申請專利範圍第1項所述的金屬氧化物半導體場效電晶體，其中，多個所述溝槽的數量為N個，並且N為大於3的正整數；任何兩個彼此相鄰的所述間距的一增加量是介於5%至25%之間。
如申請專利範圍第1項所述的金屬氧化物半導體場效電晶體，其中，多個所述溝槽的數量為N個，並且N為大於3的正整數；其中，任何兩個彼此相鄰的所述間距的一差值是介於0.3微米至1.2微米之間。
如申請專利範圍第1項所述的金屬氧化物半導體場效電晶體，其中，多個所述溝渠式結構的數量對應於多個所述溝槽的數量皆為N個，多個所述間距的數量為N-1個，並且N個所述溝渠式結構是沿著所述第一方向依序定義為第一溝渠式結構至第N溝渠式結構，而N-1個所述間距是沿著所述第一方向依序定義為第一間距至第N-1間距；其中，N為介於7至30之間的正整數。
如申請專利範圍第4項所述的金屬氧化物半導體場效電晶體，其中，所述金屬結構包含有：一個導電部及一個接觸塞；其中，所述導電部是形成於所述介電質層結構的相反於所述基底層的一側表面上，並且所述接觸塞是貫穿於所述介電質層結構，以使得所述導電部能通過所述接觸塞而電性連接於多個所述溝渠式結構中的其中一個所述溝渠式結構。
如申請專利範圍第5項所述的金屬氧化物半導體場效電晶體，其中，兩個所述接觸塞是分別貫穿地形成於所述介電質層結構、且分別部分地伸入所述第一溝渠式結構的所述半導體層結構及所述第二溝渠式結構的所述半導體層結構，以使得所述導電部能分別通過兩個所述接觸塞而電性連接於多個所述溝渠式結構中的所述第一溝渠式結構及所述第二溝渠式結構。
如申請專利範圍第1項所述的金屬氧化物半導體場效電晶體，其中，每個所述溝槽的一溝槽深度是介於4微米至20微米之間。
如申請專利範圍第1項至第7項所述的金屬氧化物半導體場效電晶體，所述金屬氧化物半導體場效電晶體形成有一空乏區邊界，並且所述空乏區邊界是自所述磊晶層的頂面延伸至所述磊晶層的底面，以將所述磊晶層區分為一第一區域及一第二區域；其中，所述第一區域及所述第二區域是沿著所述第一方向依序排列，並且多個所述溝渠式結構皆是位於所述空乏區邊界的一側、且是完全地落在所述第一區域的內側。
一種金屬氧化物半導體場效電晶體的製造方法，包括：提供一基材結構；其中，所述基材結構包含有一基底層及形成於所述基底層上的一磊晶層；於所述磊晶層上凹設形成多個溝槽；其中，多個所述溝槽的數量為N個，並且N為大於3的正整數；其中，多個所述溝槽是沿著一第一方向間隔地凹設於所述磊晶層的相反於所述基底層的一側表面，並且任何兩個相鄰的所述溝槽之間形成有一間距，而多個所述溝槽之間的所述間距是沿著所述第一方向呈等差級數遞增；於多個所述溝槽的底部分別形成多個摻雜區域；其中，多個所述摻雜區域是分別自多個所述溝槽的所述底部朝著所述磊晶層的部分擴散；形成一氧化層結構於所述磊晶層上；其中，所述氧化層結構包含有多個溝槽氧化層及一披覆氧化層，多個所述溝槽氧化層是分別形成於多個所述溝槽的內壁上、且分別抵接於多個所述摻雜區域，並且每個所述溝槽氧化層包圍形成有一凹槽；其中，所述披覆氧化層是形成於所述磊晶層的相反於所述基底層的一側表面上、且沿伸地連接於多個所述溝槽氧化層之間；於多個所述凹槽中分別形成多個半導體層結構，以使得多個所述半導體層結構能分別與多個所述溝槽氧化層共同形成為多個溝渠式結構；形成一介電質層結構於所述氧化層結構及多個所述半導體層結構上，以使得所述氧化層結構及多個所述半導體層結構被所述介電質層結構所覆蓋；以及形成一金屬結構於所述介電質層結構的相反於所述基底層的一側表面上；其中，所述金屬結構是電性連接於多個所述溝渠式結構中的至少其中一個所述溝渠式結構。