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TWI735638B - 失敗位元計數器和具有失敗位元計數器的半導體記憶體裝置 - Google Patents

失敗位元計數器和具有失敗位元計數器的半導體記憶體裝置 Download PDF

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TWI735638B
TWI735638B TW106128994A TW106128994A TWI735638B TW I735638 B TWI735638 B TW I735638B TW 106128994 A TW106128994 A TW 106128994A TW 106128994 A TW106128994 A TW 106128994A TW I735638 B TWI735638 B TW I735638B
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latch
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洪龍煥
金炳烈
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韓商愛思開海力士有限公司
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Abstract

本發明提供一種失敗位元計數器。失敗位元計數器包括：通過/失敗資料接收器，其接收指示連接到位元線的記憶體單元是順序地通過還是失敗的通過/失敗資料；以及失敗位元累加器，其從通過/失敗資料接收器接收失敗位元生成信號，並且對生成的失敗位元進行累加和計數。

Description

失敗位元計數器和具有失敗位元計數器的半導體記憶體裝置
本發明主張的優先權為在2016年11月21日在韓國智慧財產權局提出的申請案，其韓國專利申請號為10-2016-0155188，在此併入其全部參考內容。
本發明的各個實施例大致關於一種電子裝置，並且更特別地，關於一種失敗位元(fail bit)計數器以及具有失敗位元計數器的半導體記憶體裝置。
半導體記憶體裝置是在諸如矽(Si)、鍺(Ge)、砷化鎵(GaAs)、磷化銦(InP)等的半導體上實施的積體電路。半導體記憶體裝置可以是揮發性記憶體裝置或非揮發性記憶體裝置。
在揮發性記憶體裝置中，當電源中斷時，儲存在揮發性記憶體裝置的資料丟失。揮發性記憶體裝置的示例包括靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)等。即使當電源中斷時，非揮發性記憶體裝置也保留儲存的資料。非揮發性記憶體裝置的示例可以包括唯讀記憶體(ROM)、可程式設計唯讀記憶體(PROM)、電可程式設計唯讀記憶體(EPROM)、電可擦除可程式設計唯讀記憶體(EEPROM)、快閃記憶體、相變式隨機存取記憶體(PRAM)、磁性式隨機存 取記憶體(MRAM)、電阻式隨機存取記憶體(RRAM)、鐵電式隨機存取記憶體(FRAM)等。快閃記憶體可以是NAND型、NOR型或混合NAND-NOR型。
根據本發明的一個方面，提供一種可以對記憶體裝置的失敗位元計數的失敗位元計數器。記憶體裝置可以是揮發性記憶體裝置或非揮發性記憶體裝置。失敗位元計數器可以累加地對記憶體裝置的失敗位元計數。
本發明的另一方面涉及一種包括失敗位元計數器的半導體記憶體裝置。
本發明的一個實施例提供一種包括通過/失敗資料接收器和失敗位元累加器的失敗位元計數器。通過/失敗資料接收器適於順序地接收通過/失敗資料並且基於通過/失敗資料生成失敗位元生成信號。通過/失敗資料指示連接到至少一個位元線的記憶體單元是通過還是失敗。失敗位元累加器適於從通過/失敗資料接收器接收失敗位元生成信號，並且基於失敗位元生成信號累加地對失敗位元計數。
根據實施例，通過/失敗資料接收器可以包括接收觸發器，其由重置信號初始化並且基於讀取信號接收通過/失敗資料作為輸入。
接收觸發器可以回應於讀取信號來輸出通過/失敗資料作為失敗位元生成信號。
失敗位元累加器可以包括第一累加器，其基於失敗位元生成信號輸出當生成一個或多個失敗位元時啟動的第一失敗位元啟動信號。
第一累加器可以包括接收失敗位元生成信號作為第一輸入的第一多工器以及被初始化信號初始化並且基於第一傳輸信號接收第一多工器的輸 出的第一累加觸發器。第一累加觸發器的輸出可以被回饋作為第一多工器的第二輸入，並且第一多工器可以基於失敗位元生成信號輸出第一輸入和第二輸入中的一個。
失敗位元累加器可以包括第一累加器到第N累加器，並且第一累加器到第N累加器的第i累加器基於失敗位元生成信號輸出當生成一個或多個失敗位元時啟動的第i失敗位元啟動信號，其中N是大於或等於1的自然數，並且i是大於或等於1且小於或等於N的自然數。
第i累加器可以連接到第(i-1)累加器，並且基於失敗位元生成信號接收從第(i-1)累加器輸出的第(i-1)失敗位元啟動信號。
第i累加器可以輸出從第(i-1)累加器接收的第(i-1)失敗位元啟動信號作為第i失敗位元啟動信號。
第i累加器可以包括第i多工器和第i累加觸發器(flip-flop)。第i多工器可以接收第(i-1)失敗位元啟動信號作為第一輸入，並且第一累加器的多工器可以接收失敗位元生成信號作為第一輸入。第i累加D觸發器(D flip-flop)可以被初始化信號初始化並且基於第i傳輸信號接收第i多工器的輸出。第i累加觸發器的輸出可以被回饋作為第i多工器的第二輸入，並且第i多工器可以基於失敗位元生成信號輸出第一輸入和第二輸入中的一個。
通過/失敗資料接收器可以包括：接收鎖存器，其臨時儲存通過/失敗資料；接收設置電晶體，其連接在接收鎖存器的第一端子和公共傳輸節點之間；接收重置電晶體，其連接在接收鎖存器的第二端子和公共傳輸節點之間；接收電晶體，其包括連接到接收鎖存器的第一端子的閘極；以及遮罩電晶體，其連接在接收電晶體和SO節點之間。
失敗位元累加器可以包括連接在SO節點和公共傳輸節點之間的第一累加器，並且通過/失敗資料可以被傳輸到接收鎖存器的第二端子。
第一累加器可以包括：第一累加鎖存器；第一設置電晶體，其連接在第一累加鎖存器的第一端子和公共傳輸節點之間；第一重置電晶體，其連接在第一累加鎖存器的第二端子和公共傳輸節點之間；以及第一傳輸電晶體，其連接在第一累加鎖存器的第二端子和SO節點之間。
失敗位元累加器可以包括連接在SO節點和公共傳輸節點之間的多個累加器。通過/失敗資料可以被傳輸到接收鎖存器的第二端子。
累加器的每一個可以包括：累加鎖存器；設置電晶體，其連接在累加鎖存器的第一端子和公共傳輸節點之間；重置電晶體，其連接在累加鎖存器的第二端子和公共傳輸節點之間；以及傳輸電晶體，其連接在累加鎖存器的第二端子和SO節點之間。
本發明的另一實施例提供一種包括記憶體單元陣列的半導體記憶體裝置，該記憶體單元陣列包括多個記憶體單元；頁面緩衝器，其通過位元線連接到記憶體單元陣列；以及失敗位元計數器，其從頁面緩衝器順序地接收指示連接到位元線的多個記憶體單元是通過還是失敗的通過/失敗資料，並且基於通過/失敗資料累加地對失敗位元計數。
根據實施例，失敗位元計數器可以包括：通過/失敗資料接收器，其包括被重置信號初始化的接收觸發器，並且基於讀取信號接收通過/失敗資料以輸出失敗位元生成信號；以及失敗位元累加器，其基於失敗位元生成信號輸出多個失敗位元啟動信號。
失敗位元累加器可以包括第一累加器到第N累加器。第一累加器至第N累加器中的第i累加器可以基於失敗位元生成信號輸出當生成i個或更多個失敗位元時啟動的第i失敗位元啟動信號。N是大於或等於1的自然數，並且i是大於或等於1且小於或等於N的自然數。
第i累加器可以包括第i多工器和第i累加觸發器。第i多工器可以接收第(i-1)失敗位元啟動信號作為第一輸入。第一累加器的多工器可以接收失敗位元生成信號作為第一輸入。第i累加觸發器可以被初始化信號初始化並且可以基於第i傳輸信號接收第i多工器的輸出。第i累加觸發器的輸出可以被回饋作為第i多工器的第二輸入。第i多工器可以基於失敗位元生成信號輸出第一輸入和第二輸入中的一個。
100:半導體記憶體裝置
110:記憶體單元陣列
120:位址解碼器
130:讀取和寫入電路
140:控制邏輯
150:電壓發生器
160:失敗位元計數器
200:失敗位元計數器
210:通過/失敗資料接收器
230:失敗位元累加器
330:失敗位元累加器
331_1、331_2、......、和331_N:累加器
400:失敗位元計數器
410:通過/失敗資料接收器
415:接收觸發器
430:失敗位元累加器
431_1、431_2、431_3:累加器
433_1、433_2、433_3:多工器
435_1、435_2、435_3:累加D觸發器
600:失敗位元計數器
610_0、610_1、610_2和610_3:鎖存器
1000:記憶體系統
1100:控制器
1110:隨機存取記憶體
1120:處理單元
1130:主機介面
1140:記憶體介面
1150:錯誤校正區塊
2000:記憶體系統
2100:半導體記憶體裝置
2200:控制器
3000:計算系統
3100:中央處理單元
3200:隨機存取記憶體
3300:使用者介面
3400:電源
3500:系統匯流排
BL1至BLm:位元線
BLK1至BLKz:儲存區塊
CH1至CHk:通道
CMD:接收命令
CTRL:控制信號
DATA:資料
FB:失敗位元生成信號
FBA:失敗位元計數信號
FN1至FNN:失敗位元啟動信號
Host:主機
Init:初始化信號
Masking:控制信號
ND0、ND1、ND2、ND3:節點
NS、NI:節點
P/F_DATA:通過/失敗資料
PB1至PBm:頁面緩衝器
Read:讀取信號
Rst:重置信號
RST0、RST1、RST2、RST3:控制信號
SET0、SET1、SET2、SET3:控制信號
SO:節點
SO_PRECH_N:控制信號
SSD:固態驅動器
t1~t45:時間
TPR、TMS、TN、TSS:電晶體
TR1、TR2、TR3:傳輸信號
Tran1、Tran2、Tran3:電晶體
TRN1、TRN2、TRN3:電晶體
TRS0、TRS1、TRS2、TRS3:電晶體
TS0、TS1、TS2、TS3:電晶體
Vpass:電壓
Vread:讀取電壓
WL:字元線
透過參照附圖詳細地描述其中的各種實施例，上述內容和本發明的其它特徵及優點對於本發明所屬領域技術人員變得更加明顯，其中：
〔圖1〕是示出根據本發明的實施例的半導體記憶體裝置的方塊圖。
〔圖2〕是示出根據本發明的實施例的失敗位元計數器的方塊圖。
〔圖3〕是示出圖2的失敗位元計數器的失敗位元累加器的示例性配置的方塊圖。
〔圖4〕是圖2的失敗位元計數器的詳細示例性電路圖。
〔圖5〕是示出圖4的失敗位元計數器的示例性操作的時序圖。
〔圖6〕是示出圖2的失敗位元計數器的另一示例性實施例的電路圖。
〔圖7〕是示出根據本發明的實施例的記憶體系統的方塊圖。
〔圖8〕是示出根據本發明的實施例的記憶體系統的方塊圖。
〔圖9〕是示出根據本發明的實施例的包括圖8的記憶體系統的計算系統的方塊圖。
將通過以下參照附圖詳細描述的實施例來描述本發明的各種優點和特徵以及如何完成本發明。然而，注意的是，本發明不限於本文描述的實施例，而是可以以其它形式體現。相反，提供這些實施例使得本發明將是徹底且完全的，並且將向本發明所屬技術領域中具有通常知識者完全傳達本示例性實施例的範圍。
在整個說明書中，當元件被稱為“連接”到另一元件時，應當理解的是，其既指元件被“直接連接”的情況，又指元件“間接連接”到其它元件的情況。在整個說明書中，當元件被稱為“包括”或“包含”另一元件或多個元件時，其應當被理解為意味著元件還可以包括除了所述元件之外的更多元件的開放式限制。
在下文中，將參照附圖詳細地描述本發明的示例性實施例。應當注意的是，即使在其它附圖中示出，附圖中相同的元件符號也表示相同的元件。
進一步注意的是，在以下說明中，為了便於理解本發明而闡述具體細節，然而，可以在沒有這些具體細節的一部分的情況下實施本發明。並且，注意的是，可能僅簡要描述或根本沒有描述習知的結構和/或進程，以避免不必要的習知細節使得本公開不清楚。
也注意的是，在一些情況下，對本發明所屬技術領域中具有通常知識者顯而易見的是，結合一個實施例描述的元件可單獨使用或與另一實施例的其它元件結合使用，除非另有明確說明。
圖1是示出根據本發明的實施例的半導體記憶體裝置100的方塊圖。
參照圖1，半導體記憶體裝置100可以包括記憶體單元陣列110、位址解碼器120、讀取和寫入電路130、控制邏輯140和電壓發生器150。
記憶體單元陣列110可以包括多個儲存區塊BLK1至BLKz。多個儲存區塊BLK1至BLKz可以經由多個字元線WL連接到位址解碼器120。多個儲存區塊BLK1至BLKz可以經由位元線BL1至BLm連接到讀取和寫入電路130。多個儲存區塊BLK1至BLKz中的每一個可以包括多個記憶體單元。在實施例中，多個記憶體單元可以包括具有垂直通道結構的非揮發性記憶體單元。記憶體單元陣列110可以是具有二維結構的記憶體單元陣列。根據實施例，記憶體單元陣列110可以是具有三維結構的記憶體單元陣列。根據本發明的實施例，包括在記憶體單元陣列110中的多個儲存區塊BLK1至BLKz中的每一個可以包括多個子塊。例如，多個儲存區塊BLK1至BLKz中的每一個可以包括兩個子塊。在另一實施例中，多個儲存區塊BLK1至BLKz中的每一個可以包括四個子塊。依照根據本發明實施例的半導體記憶體裝置及其操作方法，包括在儲存區塊BLK1至BLKz中的子塊不限於此，而是各種數量的子塊可以被包括在儲存區塊BLK1至BLKz中的每一個中。包括在記憶體單元陣列110中的多個記憶體單元可以儲存至少一位元的資料。在一個實施例中，包括在記憶體單元陣列110中的多個記憶體單元中的每一個可以是儲存一位元的資料的單層單元(SLC)。在另一實施例中，包括在記憶體單元陣列110中的多個記憶體單元中的每一個可以是儲存兩位元的資料的多層單元(MLC)。在另一實施例中，包括在記憶體單元陣列110中的多個記憶體單元中的每一個可以是儲存三位元的資料的三層MLC。在另一實 施例中，包括在記憶體單元陣列110中的多個記憶體單元中的每一個可以是儲存四位元的資料的四層MLC。根據實施例，記憶體單元陣列110可以包括多個MLC，每個MLC儲存五位元或更多位元的資料。
位址解碼器120、讀取和寫入電路130、控制邏輯140和電壓發生器150可以作為用於驅動記憶體單元陣列110的週邊電路而操作。位址解碼器120可以經由字元線WL連接到記憶體單元陣列110。列解碼器120可以被配置為回應於控制邏輯140的控制來操作。位址解碼器120可以通過半導體記憶體裝置100中的輸入/輸出緩衝器(圖未示)來接收位址。
位址解碼器120可以被配置為對接收的位址中的區塊位址解碼。位址解碼器120可以根據解碼的區塊位址來選擇至少一個儲存區塊。位址解碼器120可以對接收的位址中的行位址解碼。位址解碼器120可以根據解碼的行位址來選擇至少一個字元線。另外，位址解碼器120可以在讀取操作的讀取電壓施加操作期間將由電壓發生器150生成的讀取電壓Vread施加到選擇的儲存區塊的選擇的字元線，並且將通過電壓Vpass施加到剩餘的未選擇的字元線。另外，在程式設計驗證操作期間，由電壓發生器150生成的驗證電壓可以被施加到選擇的儲存區塊的選擇的字元線，並且通過電壓Vpass可以被施加到剩餘的未選擇的字元線。
位址解碼器120可以被配置為對接收的位址中的列位址解碼。位址解碼器120可以例如在程式設計操作期間，將解碼的列位址傳輸到讀取和寫入電路130以用於選擇單元陣列110的列。
半導體記憶體裝置100的讀取操作和程式設計操作可以在頁面單元中執行。在請求讀取操作和程式設計操作的時候接收的位址可以包括區塊位 址、行位址和列位址。位址解碼器120可以根據區塊位址和行位址來選擇一個儲存區塊和一個字元線。列位址可以由位址解碼器120解碼並且被提供到讀取和寫入電路130以用於選擇列。
位址解碼器120可以包括塊解碼器、行解碼器、列解碼器、位址緩衝器等。
讀取和寫入電路130可以包括多個頁面緩衝器PB1至PBm。讀取和寫入電路130可以在記憶體單元陣列110的讀取操作期間作為讀取電路來操作，並且在寫入操作期間作為寫入電路來操作。多個頁面緩衝器PB1至PBm可以通過各個位元線BL1至BLm連接到記憶體單元陣列110。多個頁面緩衝器PB1至PBm可以在讀取操作和程式設計驗證操作期間將感測電流連續地施加到被連接到記憶體單元的位元線BL1至BLm以用於感測記憶體單元的閾值電壓，並且檢測感測節點處的電流量的變化以鎖存感測節點處的感測資料。讀取和寫入電路130可以回應於從控制邏輯140輸出的頁面緩衝器控制信號來操作。
在讀取操作期間，讀取和寫入電路130可以感測記憶體單元的資料，臨時儲存讀取資料，並且將資料DATA輸出到半導體記憶體裝置100的輸入/輸出緩衝器(圖未示)。在示例性實施例中，除了頁面緩衝器(或頁面電阻器(page resistor))之外，讀取和寫入電路130還可以包括列選擇電路等。
控制邏輯140可以連接到位址解碼器120、讀取和寫入電路130以及電壓發生器150。控制邏輯140可以通過半導體記憶體裝置100的輸入/輸出緩衝器(圖未示)來接收命令CMD和控制信號CTRL。控制邏輯140可以被配置為回應於控制信號CTRL來控制半導體記憶體裝置100的全部操作。控制邏輯140可以輸出控制信號以用於調整多個頁面緩衝器PB1至PBm中的感測節點的預充電電 位水準。控制邏輯140可以控制讀取和寫入電路130執行記憶體單元陣列110的讀取操作。
電壓發生器150可以回應於從控制邏輯140輸出的電壓發生器控制信號在讀取操作期間生成讀取電壓Vread和通過電壓Vpass。
失敗位元計數器160可以連接到讀取和寫入電路130的頁面緩衝器PB1至PBm中的至少一個。在圖1中，失敗位元計數器160被示出為與讀取和寫入電路130分離，但是根據實施例，失敗位元計數器160可以被包括在讀取和寫入電路130中。另外，根據實施例，失敗位元計數器160可以被包括在頁面緩衝器PB1到PBm中的至少一個中。失敗位元計數器160可以從頁面緩衝器接收指示連接到位元線BL1至BLm中的至少一個的記憶體單元是順序地通過還是失敗的通過/失敗資料P/F_DATA。失敗位元計數器160可以累加地計算基於通過/失敗資料P/F_DATA生成的失敗位元。具體地，根據本發明的失敗位元計數器160可以累加在位元線方向上的資料讀取失敗，並且檢測其中預定列即位元線的失敗位元的數量等於或大於預定數量的狀態。因此，可以在半導體記憶體裝置100中執行通過/失敗檢查，而不需要任何附加的設備，從而減少通過/失敗檢查的成本。
圖2是示出根據本發明的實施例的失敗位元計數器200的方塊圖。
參照圖2，根據本發明的實施例的失敗位元計數器200可以包括通過/失敗資料接收器210和失敗位元累加器230。通過/失敗資料接收器210可以順序地接收指示被連接到位元線BL1至BLm中的至少一個的記憶體單元是通過還是失敗的通過/失敗資料P/F_DATA。失敗資料接收器210可以基於通過/失敗資料P/F_DATA生成失敗位元生成信號FB。失敗位元累加器230可以從通過/失敗資料接收器210接收失敗位元生成信號FB並且累加地對生成的失敗位元計數。計數結 果可以被輸出作為失敗位元計數信號FBA。下面將參照圖4和圖5描述圖2所示的失敗位元計數器的示例性實施例。
圖3是示出圖2的失敗位元累加器的示例性實施例的方塊圖。
參照圖3，失敗位元累加器330可以包括第一累加器至第N累加器331_1、331_2、......、和331_N，其中N是大於或等於1的自然數。因此，根據實施例，失敗位元累加器330可以包括第一累加器331_1或多個累加器。
第一累加器331_1可以基於失敗位元生成信號FB輸出當生成一個或多個失敗位元時啟動的第一失敗位元啟動信號FN1。即，當失敗位元的數量小於1(即失敗位元的數量為0)時第一累加器331_1可以失能，並且當失敗位元的數量等於或大於1時被啟動。
第二累加器331_2可以基於失敗位元生成信號FB輸出當生成兩個或更多個失敗位元時啟動的第二失敗位元啟動信號FN2。即，當失敗位元的數量小於2時第二失敗位元啟動信號FN2可以失能，並且當失敗位元的數量等於或大於2時被啟動。
以該方式，第N累加器331_N可以基於失敗位元生成信號FB輸出當生成N個或更多個失敗位元時啟動的第N失敗位元啟動信號FNN。即，當失敗位元的數量小於N時第N失敗位元啟動信號FNN可以失能，並且當失敗位元的數量等於或大於N時被啟動。
第一失敗位元啟動信號FN1至第N失敗位元啟動信號FNN可以作為圖2所示的失敗位元計數信號FBA被輸出。
如參照圖2和圖3描述的，根據本發明的實施例的失敗位元計數器200可以根據包括在失敗位元累加器230中的累加器的數量對累加的失敗位元計數。
例如，當累加器的數量為1時，根據本發明的實施例的失敗位元計數器可以對失敗位元計數，以查明失敗位元的數量是為0還是等於或大於1。在累加器的數量為2的情況下，根據本發明的實施例的失敗位元計數器可以對失敗位元計數，以查明失敗位元的數量是為0、1、還是等於或大於2。在累加器的數量為3的情況下，根據本發明的實施例的失敗位元計數器可以對失敗位元計數，以查明失敗位元的數量是為0、1、2、還是等於或大於3。以該方式，當累加器的數量為N時，根據本發明的實施例的失敗位元計數器可以對失敗位元計數，以查明失敗位元的數量是為0、1、2、......N-1、還是等於或大於N。
第二累加器331_2可以連接到第一累加器331_1。雖然未在圖3中詳細示出，但是第二累加器331_2可以基於失敗位元生成信號FB接收從第一累加器331_1輸出的第一失敗位元啟動信號FN1。另外，第二累加器331_2可以輸出接收的第一失敗位元啟動信號FN1作為第二失敗位元啟動信號FN2。
類似於第二累加器331_2，第i累加器可以連接到第(i-1)累加器，i是大於2且小於或等於N的自然數。另外，第i累加器可以基於失敗位元生成信號FB接收從第(i-1)累加器輸出的第(i-1)失敗位元啟動信號。另外，第i累加器可以輸出第(i-1)失敗位元啟動信號作為第i失敗位元啟動信號。
下面將參照圖4描述失敗位元累加器330的示例性實施例。
圖4是示出圖2的失敗位元計數器的示例性實施例的示例性電路圖。
參照圖4，失敗位元計數器400可以包括通過/失敗資料接收器410和失敗位元累加器430。
通過/失敗資料接收器410可以包括接收觸發器415。接收觸發器415可以用D觸發器來實現。接收觸發器415可以通過重置信號Rst被初始化，並且基於讀取信號Read接收通過/失敗資料P/F_DATA作為輸入。接收觸發器415可以回應於讀取信號Read來輸出通過/失敗資料P/F_DATA作為失敗位元生成信號FB。
失敗位元累加器430可以包括第一累加器431_1、第二累加器431_2和第三累加器431_3。即，失敗位元累加器430可以包括三個累加器。因此，如上所述，圖4所示的失敗位元計數器400可以對失敗位元計數，以查明失敗位元的數量是為0、1、2、還是等於或大於3。
第一累加器431_1可以包括第一多工器433_1和第一累加D觸發器435_1。第一多工器433_1可被連接到接收觸發器415的輸出端子，以接收失敗位元生成信號FB作為第一輸入。第一多工器433_1的輸出端子可以連接到第一累加D觸發器435_1的輸入端子。另外，第一累加D觸發器435_1的輸出可以被回饋作為第一多工器433_1的第二輸入。第一累加D觸發器435_1可以被初始化信號Init初始化，並且基於第一傳輸信號TR1接收第一多工器433_1的輸出。基於失敗位元生成信號FB，第一多工器433_1可以選擇並輸出作為第一輸入接收的失敗位元生成信號FB和作為第二輸入被回饋的第一失敗位元啟動信號FN1中的一個。第一累加D觸發器435_1可以回應於第一傳輸信號TR1而輸出第一多工器433_1的輸出作為第一失敗位元啟動信號FN1。
第二累加器431_2可以包括第二多工器433_2和第二累加D觸發器435_2。第二多工器433_2可以連接到第一累加D觸發器435_1的輸出端子，以接收第一失敗位元啟動信號FN1作為第一輸入。第二多工器433_2的輸出端子可以連接到第二累加D觸發器435_2的輸入端子。另外，第二累加D觸發器435_2的輸出可以被回饋作為第二多工器433_2的第二輸入。第二累加D觸發器435_2可以被初始化信號Init初始化，並且基於第二傳輸信號TR2接收第二多工器433_2的輸出。另外，基於失敗位元生成信號FB，第二多工器433_2可以選擇並輸出作為第一輸入接收的第一失敗位元啟動信號FN1和作為第二輸入回饋的第二失敗位元啟動信號FN2中的一個。第二累加D觸發器435_2可以回應於第二傳輸信號TR2而輸出第二多工器433_2的輸出作為第二失敗位元啟動信號FN2。
第三累加器431_3可以包括第三多工器433_3和第三累加D觸發器435_3。第三多工器433_3可以連接到第二累加D觸發器435_2的輸出端子，以接收第二失敗位元啟動信號FN2作為第一輸入。第三多工器433_3的輸出端子可以連接到第三累加D觸發器435_3的輸入端子。另外，第三累加D觸發器435_3的輸出可以被回饋作為第三多工器433_3的第二輸入。第三累加D觸發器435_3可以被初始化信號Init初始化，並且基於第三傳輸信號TR3接收第三多工器433_3的輸出。另外，基於失敗位元生成信號FB，第三多工器433_3可以選擇並輸出作為第一輸入接收的第二失敗位元啟動信號FN2和作為第二輸入回饋的第三失敗位元啟動信號FN3中的一個。第三累加D觸發器435_3可以回應於第三傳輸信號TR3而輸出第三多工器433_3的輸出作為第三失敗位元啟動信號FN3。
下面將示意性地描述圖4所示的失敗位元計數器400的操作。通過/失敗資料接收器410可以接收通過/失敗資料P/F_DATA。作為示例，當發生位失 敗時，通過/失敗資料P/F_DATA可以具有邏輯高位準“1”。當發生位通過(bit pass)時，通過/失敗資料P/F_DATA可以具有邏輯低位準“0”。當通過/失敗資料P/F_DATA具有邏輯低位準時，為“0”的失敗位元生成信號FB不可以被傳輸到失敗位元累加器430。然而，當通過/失敗資料P/F_DATA具有邏輯高位準時，為“1”的失敗位元生成信號FB可以被傳輸到失敗位元累加器430。
分別包括在失敗位元累加器430的第一累加器431_1至第三累加器431_3中的第一累加D觸發器435_1至第三累加D觸發器435_3可以輸出作為初始值“0”的第一失敗位元啟動信號FN1至第三失敗位元啟動信號FN3。當第一失敗位元被生成並且為“1”的失敗位元生成信號FB被傳輸到第一累加器431_1時，第一累加D觸發器435_1可以輸出為“1”的第一失敗位元啟動信號FN1，同時第二累加D觸發器435_2和第三累加D觸發器435_3輸出作為初始值的為“0”的第二失敗位元啟動信號FN2和第三失敗位元啟動信號FN3。當第二失敗位元被生成並且為“1”的失敗位元生成信號FB被傳輸到第一累加器431_1時，第一累加D觸發器435_1和第二累加D觸發器435_2可以輸出為“1”的第一失敗位元啟動信號FN1和第二失敗位元啟動信號FN2，同時第三累加D觸發器435_3輸出作為初始值的為“0”的第三失敗位元啟動信號FN3。當第三失敗位元被生成並且為“1”的失敗位元生成信號FB被傳輸到第一累加器431_1至第三累加器431_3時，第一累加D觸發器435_1至第三累加D觸發器435_3可以輸出為“1”的第一失敗位元啟動信號FN1至第三失敗位元啟動信號FN3。雖然失敗位元被生成四次或更多次，但是第一累加D觸發器435_1至第三累加D觸發器435_3輸出為“1”的第一失敗位元啟動信號FN1至第三失敗位元啟動信號FN3。
因此，當沒有失敗位元被生成時，第一失敗位元啟動信號FN1至第三失敗位元啟動信號FN3可以具有值“0”。當失敗位元被生成一次時，第一失敗位元啟動信號FN1可以具有值“1”，同時第二失敗位元啟動信號FN2和第三失敗位元啟動信號FN3可以具有值“0”。當失敗位元被生成兩次時，第一失敗位元啟動信號FN1和第二失敗位元啟動信號FN2可以具有值“1”，同時第三失敗位元啟動信號FN3可以具有值“0”。當失敗位元被生成三次或更多次時，第一失敗位元啟動信號FN1至第三失敗位元啟動信號FN3具有值“1”。因此，在圖4的實施例中，其中累加器的數量為3，失敗位元計數器400可以對失敗位元計數，以查明失敗位元的數量是為0、1、2、還是等於或大於3。下面將參照圖5描述當施加每個信號時失敗位元計數器400的具體操作。
圖5是示出圖4的失敗位元計數器的操作的時序圖。
參照圖5，初始化信號Init、重置信號Rst、讀取信號Read、第三傳輸信號TR3、第二傳輸信號TR2、第一傳輸信號TR1、通過/失敗資料P/F_DATA、失敗位元生成信號FB、第一失敗位元啟動信號FN1、第二失敗位元啟動信號FN2和第三失敗位元啟動信號FN3被順序地示出。如圖4所示，初始化信號Init可以被施加到第一累加D觸發器435_1至第三累加D觸發器435_3，並且重置信號Rst和讀取信號Read可以被施加到接收觸發器415。
第一傳輸信號TR1至第三傳輸信號TR3可以分別被施加到第一累加D觸發器435_1至第三累加D觸發器435_3。通過/失敗資料P/F_DATA可以被施加到接收觸發器415。另外，失敗位元生成信號FB可以從接收觸發器415被輸出並被施加作為第一多工器433_1至第三多工器433_3的選擇信號。失敗位元生成信號FB還可以被施加作為第一多工器433_1的第一輸入。第一失敗位元啟動信號 FN1可以從第一累加D觸發器435_1被輸出，並且被回饋作為第一多工器433_1的第二輸入，並且被施加作為第二多工器433_2的第一輸入。第二失敗位元啟動信號FN2可以從第二累加D觸發器435_2被輸出，並且被回饋作為第二多工器433_2的第二輸入，並且被施加作為第三多工器433_3的第一輸入。第三失敗位元啟動信號FN3可以從第三累加D觸發器435_3被輸出，並且被回饋作為第三多工器433_3的第二輸入。
在時間t0處，初始化信號Init可以被啟動。因此，分別從第一累加D觸發器435_1至第三累加D觸發器435_3輸出的第一失敗位元啟動信號FN1至第三失敗位元啟動信號FN3可以被初始化為初始值“0”。
在時間t1處，第一通過/失敗計數階段可以開始。第二通過/失敗計數階段可以在時間t2處開始，第三通過/失敗計數階段可以在時間t3處開始，並且第四通過/失敗計數階段可以在時間t4處開始。即，在圖5中，整個四個通過/失敗計數階段被示出。因此，通過/失敗資料P/F_DATA可以傳輸四位元資料，以查明四個位是通過還是失敗。參照圖5，具有值“1011”的通過/失敗資料P/F_DATA示被例性地施加。
在時間t1處，第一通過/失敗計數階段可以開始，並且重置信號Rst可以被啟動。因此，從接收觸發器415輸出的失敗位元生成信號FB可以被初始化為初始值“0”。
在時間t11處，啟動的讀取信號Read可以被施加，並且指示失敗狀態的為“1”的通過/失敗資料P/F_DATA可以被輸入。從接收觸發器415輸出的失敗位元生成信號FB可以轉換到“1”。在時間t12處，啟動的讀取信號Read可以失能。
在時間t13處，第三傳輸信號TR3可以被首先啟動。第三多工器433_3可以回應於為“1”的失敗位元生成信號FB而選擇第二失敗位元啟動信號FN2並且將其輸出到第三累加D觸發器435_3的輸入端子。由於第三傳輸信號TR3被啟動，因此第三累加D觸發器435_3可以輸出第二失敗位元啟動信號FN2作為第三失敗位元啟動信號FN3。然而，由於第二失敗位元啟動信號FN2在時間t13處具有值“0”，因此第三失敗位元啟動信號FN3可以保持值“0”。
在時間t14處，第二傳輸信號TR2可以被啟動。第二多工器433_2可以回應於為“1”的失敗位元生成信號FB而選擇第一失敗位元啟動信號FN1並且將其輸出到第二累加D觸發器435_2的輸入端子。由於第二傳輸信號TR2被啟動，因此第二累加D觸發器435_2可以輸出第一失敗位元啟動信號FN1作為第二失敗位元啟動信號FN2。然而，由於第一失敗位元啟動信號FN1在時間t14處具有值“0”，因此第二失敗位元啟動信號FN2可以保持值“0”。
在時間t15處，第一傳輸信號TR1可以被啟動。第一多工器433_1可以回應於為“1”的第一輸入失敗位元生成信號FB而選擇並輸出失敗位元生成信號FB。由於第一傳輸信號TR1被啟動，因此第一累加D觸發器435_1可以輸出失敗位元生成信號FB作為第一失敗位元啟動信號FN1。由於失敗位元生成信號FB在時間t15處具有值“1”，因此第一失敗位元啟動信號FN1可以轉換到值“1”。
因此，在從時間t1到時間t2的第一通過/失敗計數階段，從第一累加D觸發器435_1輸出的第一失敗位元啟動信號FN1可以回應於生成的位元失敗而轉換到值“1”，並且第二失敗位元啟動信號FN2和第三失敗位元啟動信號FN3可以保持值“0”。
在時間t2處，第二通過/失敗計數階段可以開始，並且重置信號Rst可以被啟動。因此，從接收觸發器415輸出的失敗位元生成信號FB可以被初始化為初始值“0”。
在時間t21處，啟動的讀取信號Read被施加，並且指示通過狀態的為“0”的通過/失敗資料P/F_DATA可以被輸入。從接收觸發器415輸出的失敗位元生成信號FB可以保持值“0”。在時間t22處，啟動的讀取信號Read可以失能。
在時間t23處，第三傳輸信號TR3可以被首先啟動。第三多工器433_3可以回應於為“0”的失敗位元生成信號FB而選擇回饋的第三失敗位元啟動信號FN3以將第三失敗位元啟動信號FN3輸出到第三累加D觸發器435_3的輸入端子。由於第三傳輸信號TR3被啟動，因此第三累加D觸發器435_3可以輸出保持值“0”的第三失敗位元啟動信號FN3。
在時間t24處，第二傳輸信號TR2可以被啟動。類似於第三多工器433_3，第二多工器433_2可以選擇回饋的第二失敗位元啟動信號FN2並將其輸出到第二累加D觸發器435_2的輸入端子。因此，第二累加D觸發器435_2可以輸出保持值“0”的第二失敗位元啟動信號FN2。
在時間t25處，第一傳輸信號TR1可以被啟動。由於失敗位元生成信號FB具有值“0”，因此第一多工器433_1可以選擇回饋的第一失敗位元啟動信號FN1並將其輸出到第一累加D觸發器435_1的輸入端子。因此，因此第一累加D觸發器435_1可以輸出保持值“1”的第一失敗位元啟動信號FN1。
因此，在從時間t2到時間t3的第二通過/失敗計數階段期間，分別從第一累加D觸發器435_1至第三累加D觸發器435_3輸出的第一失敗位元啟動 信號FN1至第三失敗位元啟動信號FN3可以回應於生成的位元通過而保持其先前的值。
在時間t3處，第三通過/失敗計數階段可以開始，並且重置信號Rst可以被啟動。因此，從接收觸發器415輸出的失敗位元生成信號FB可以被初始化為初始值“0”。
在時間t31處，啟動的讀取信號Read可以被施加，並且指示失敗狀態的為“1”的接收的通過/失敗資料P/F_DATA可以被輸入。從接收觸發器415輸出的失敗位元生成信號FB可以轉換到值“1”。在時間t32處，啟動的讀取信號Read可以失能。
在時間t33處，第三傳輸信號TR3可以被首先啟動。第三多工器433_3可以回應於為“1”的失敗位元生成信號FB而選擇第二失敗位元啟動信號FN2並且將其輸出到第三累加D觸發器435_3的輸入端子。由於第三傳輸信號TR3被啟動，因此第三累加D觸發器435_3可以輸出第二失敗位元啟動信號FN2作為第三失敗位元啟動信號FN3。然而，由於第二失敗位元啟動信號FN2在時間t33處具有值“0”，因此第三失敗位元啟動信號FN3可以保持值“0”。
在時間t34處，第二傳輸信號TR2可以被啟動。類似於第三多工器433_3，第二多工器433_2可以回應於為“1”的失敗位元生成信號FB而選擇第一失敗位元啟動信號FN1並且將其輸出到第二累加D觸發器435_2的輸入端子。由於第二傳輸信號TR2被啟動，因此第二累加D觸發器435_2可以輸出第一失敗位元啟動信號FN1作為第二失敗位元啟動信號FN2。由於第一失敗位元啟動信號FN1在時間t34處具有值“1”，因此第二失敗位元啟動信號FN2可以轉換到值“1”。
在時間t35處，第一傳輸信號TR1可以被啟動。第一多工器433_1可以回應於為“1”的第一輸入失敗位元生成信號FB而選擇並輸出失敗位元生成信號FB。由於第一傳輸信號TR1被啟動，因此第一累加D觸發器435_1可以輸出失敗位元生成信號FB作為第一失敗位元啟動信號FN1。因此，第一累加D觸發器435_1可以輸出保持值“1”的第一失敗位元啟動信號FN1。
因此，在從時間t3到時間t4的第三通過/失敗計數階段期間，回應于生成的位失敗，第一失敗位元啟動信號FN1可以保持值“1”，第二失敗位元啟動信號FN2可以轉換到值“1”，並且第三失敗位元啟動信號FN3可以保持值“0”。
在時間t4處，第四通過/失敗計數階段可以開始，並且重置信號Rst可以被啟動。因此，從接收觸發器415輸出的失敗位元生成信號FB可以被初始化為初始值“0”。
在時間t41處，啟動的讀取信號Read可以被施加，並且指示失敗狀態的為“1”的輸入的通過/失敗資料P/F_DATA可以被輸入。從接收觸發器415輸出的失敗位元生成信號FB可以轉換到值“1”。在時間t42處，啟動的讀取信號Read可以失能。
在時間t43處，第三傳輸信號TR3可以被首先啟動。第三多工器433_3可以回應於為“1”的失敗位元生成信號FB而選擇第二失敗位元啟動信號FN2並且將其輸出到第三累加D觸發器435_3的輸入端子。由於第三傳輸信號TR3被啟動，因此第三累加D觸發器435_3可以輸出第二失敗位元啟動信號FN2作為第三失敗位元啟動信號FN3。由於第二失敗位元啟動信號FN2在時間t43處具有值“1”，因此第三失敗位元啟動信號FN3可以轉換到值“1”。
在時間t44處，第二傳輸信號TR2可以被啟動。類似於第三多工器433_3，第二多工器433_2可以回應於為“1”的失敗位元生成信號FB而選擇第一失敗位元啟動信號FN1並且將其輸出到第二累加D觸發器435_2的輸入端子。由於第二傳輸信號TR2被啟動，因此第二累加D觸發器435_2可以輸出第一失敗位元啟動信號FN1作為第二失敗位元啟動信號FN2。因此，第二累加D觸發器435_2可以輸出保持值“1”的第一失敗位元啟動信號FN1。
在時間t45處，第一傳輸信號TR1可以被啟動。第一多工器433_1可以回應於為“1”的第一輸入失敗位元生成信號FB而選擇並輸出失敗位元生成信號FB。由於第一傳輸信號TR1被啟動，因此第一累加D觸發器435_1可以輸出失敗位元生成信號FB作為第一失敗位元啟動信號FN1。因此，第一累加D觸發器435_1可以輸出保持值“1”的第一失敗位元啟動信號FN1。
因此，在第四通過/失敗計數階段期間，回應於生成的位元失敗，第一失敗位元啟動信號FN1和第二失敗位元啟動信號FN2可以保持值“1”，並且第三失敗位元啟動信號可以轉換到值“1”。
將簡要描述上述失敗位元計數器400的操作。第一累加D觸發器435_1至第三累加D觸發器435_3的第一失敗位元啟動信號FN1至第三失敗位元啟動信號FN3可以被初始化為初始值“0”，並且每當失敗位元被生成時，值“1”可以從第一累加D觸發器435_1被傳輸到第三累加D觸發器435_3。因此，在每個時間點處，累加的失敗位元的數量可以被檢測。
圖6是示出圖2的失敗位元計數器的另一示例性實施例的電路圖。
參照圖6，失敗位元計數器600可以包括電晶體TPR、TMS、TN、TRN1、TRN2、TRN3、TSS、TS0、TS1、TS2、TS3、TRS0、TRS1、TRS2和 TRS3以及鎖存器610_0、610_1、610_2和610_3。鎖存器610_0、610_1、610_2和610_3可以由控制信號SET0、SET1、SET2和SET3設置，並且由控制信號RST0、RST1、RST2和RST3重置。圖6所示的失敗位元計數器可以通過“SO-遮罩(SO-Masking)”累加地對失敗位元計數。圖2的通過/失敗資料P/F_DATA可以被施加到節點ND0。圖6所示的失敗位元計數器600可以利用連接到位元線的頁面緩衝器被一體地實施。
在圖6的實施例中，失敗位元可以由節點ND1、ND2和ND3的電壓來計數。簡要描述圖6所示的實施例，當失敗位元被生成時，節點ND0的電壓可以變成邏輯高位準“1”，並且當通過位元被生成時，節點ND0的電壓可以變成邏輯低位準“0”。當節點ND0的電壓變成邏輯高位準“1”時，節點ND2的電壓值可以被傳輸到節點ND3，節點ND1的值可以被傳輸到節點ND2，並且節點ND0的值可以被傳輸到節點ND1。當節點ND0的電壓變為邏輯低位準“0”時，不可以產生上述電壓傳輸。
可以通過以下進程來執行節點ND2到節點ND3的電壓值的傳輸。節點ND3可以被初始化為初始值“0”。可以通過經由控制信號RST3導通電晶體TRS3並經由控制信號SO_PRECH_N導通電晶體TPR和TSS來執行上述特徵。在這種狀態下，當施加到電晶體TRN2的閘極的控制信號Tran2被啟動到“1”值時，節點ND2的電壓值可以被傳輸到節點SO。當控制信號Tran2失能到“0”值時，節點SO可以浮動並且保持電壓值。隨後，當施加到電晶體TMS的閘極的控制信號Masking被啟動到值“1”時，可以根據鎖存器610_0中的節點ND0的值來確定節點SO的值。在當控制信號Masking被啟動為值“1”時，即，當位通過被生成時，節點ND0的值為“0”的情況下，節點NI的值可以變成“1”並且電晶體TN可 以被導通，使得節點SO可被連接到地。作為結果，節點SO的電壓可以變成值“0”，這被稱為“遮罩(Masking)”。在當控制信號Masking被啟動為值“1”時，即，當位元失敗被生成時，節點ND0的值為“1”的情況下，節點NI的值可以變成“0”並且電晶體TN可以被關斷，使得節點SO可以保持先前的值。當施加到電晶體TS3的閘極的控制信號SET3被啟動時，電晶體TS3可以被導通。
在節點SO被遮罩的情況下，即，當位元失敗被生成時，節點SO的電壓可以變成值“0”。因此，電晶體TSS可以保持關斷狀態，並且節點NS也可以浮動。因此，雖然電晶體TS3被導通，但是節點ND3的電壓不可以改變。
在節點SO未被遮罩的情況下，即，當位元失敗被生成時，節點SO的電壓可以保持從節點ND2接收的電壓值。當電晶體TS3在節點ND2具有值“0”的狀態下被導通時，節點SO可以具有值“0”，並且節點ND3的電壓可以保持不變以保持值“0”。當電晶體TS3在節點ND2具有值“1”的狀態下被導通時，節點SO可以具有值“1”並且電晶體TSS可以被導通，使得電晶體TS3可以將接地電壓傳輸到鎖存器610_3。作為結果，節點ND3可以具有值“1”。如上所述，在控制信號Tran2被啟動預定時間之後，控制信號Masking被啟動預定時間，並且控制信號SET3被啟動預定時間，僅當節點ND0的值為“0”，即，位元失敗被生成時，節點ND2的電壓值可以被傳輸到節點ND3。
以相同的方式，在控制信號Tran1被啟動預定時間之後，控制信號Masking被啟動預定時間，並且控制信號SET2被啟動預定時間，僅當節點ND0的值為“0”時，節點ND1的電壓值可以被傳輸到節點ND2。
接收通過/失敗資料P/F_DATA的節點ND0的值可以通過以下過程被傳輸到節點ND1。可以通過經由控制信號RST1導通電晶體TRS1並通過控制信號SO_PRECH_N導通電晶體TPR和TSS來將節點ND1初始化為初始值“0”。
當控制信號SO_PRECH_N被設置為值“0”時，節點SO可以具有值“1”。隨後，當控制信號SO_PRECH_N具有值“1”時，節點SO可以浮動並且保持值“1”。此後，當控制信號Masking被啟動到值“1”時，可以根據鎖存器610_0中的節點ND0的值來確定節點SO的值。在當控制信號Masking被啟動為值“1”，即，當位元通過被生成時，節點ND0的值為“0”的情況下，節點NI的值可以變成“1”並且電晶體TN可以被導通，使得節點SO可以連接到地。作為結果，節點SO的電壓可以變成待被遮罩的值“0”。在當控制信號Masking可以被啟動為值“1”時，即，當位元失敗被生成時，節點ND0的值為“1”的情況下，節點NI的值可以變成“0”並且電晶體TN可以被關斷，使得節點SO可以保持先前的值“1”。隨後，當施加到電晶體TS1的閘極的控制信號SET1被啟動時，電晶體TS1可以被導通。
在節點SO可以被遮罩的情況下，即，當位元通過被生成時，節點SO的電壓可以變成值“0”。因此，電晶體TSS可以保持關斷狀態，並且節點NS可以浮動。因此，即使當電晶體TS1被導通時，節點ND1的電壓可以不變並且保持值“0”。
在節點SO未被遮罩的情況下，即，當位元失敗被生成時，節點SO可以保持值“1”。作為結果，電晶體TSS可以被導通，並且電晶體TS1可以將接地電壓傳輸到鎖存器610_1。因此，節點ND1可以具有值“1”。如上所述，在控制信號SO_PRECH_N、控制信號Masking和控制信號SET1被順序地啟動各個 預定時間之後，僅當節點ND0具有值“0”時，即，當位元失敗被生成時，節點ND1的電壓值可以從“0”轉換到“1”。因此，圖6所示的失敗位元計數器600可以執行與圖4所示的失敗位元計數器400基本相同的功能。
參照圖2和圖6，圖2所示的通過/失敗資料接收器210可以對應於圖6所示的鎖存器610_0和電晶體TS0、TRS0、TN和TMS。在本說明書中，鎖存器610_0可以被稱為“接收鎖存器”，並且電晶體TS0和TRS0可以分別被稱為“接收設置電晶體”和“接收重置電晶體”。進一步地，電晶體TN可以被稱為“接收電晶體”，並且電晶體TMS可以被稱為“遮罩電晶體”。節點NS可以被稱為“公共傳輸節點”，並且節點SO可以被稱為“SO節點”。因此，在圖6的實施例中，通過/失敗資料接收器210可以包括：接收鎖存器610_0；接收設置電晶體TS0，其連接在接收鎖存器610_0的第一端子(即，節點NI)和公共傳輸節點NS之間；接收重置電晶體TRS0，其連接在接收鎖存器610_0的第二端子(即，節點ND0)和公共傳輸節點NS之間；接收電晶體TN，其具有連接到接收鎖存器610_0的第一端子的閘極；以及遮罩電晶體TMS，其連接在接收電晶體TN和SO節點之間。
在本說明書中，圖2的失敗位元累加器230可以包括如圖3所示的第一累加器至第N累加器331_1、331_2、......、331_N。參照圖3和圖6，圖3的第一累加器331_1可對應於圖6所示的鎖存器610_1和電晶體TRN1、TS1和TRS1。在本說明書中，鎖存器610_1可以被稱為“第一累加鎖存器”，電晶體TRN1可以被稱為“第一傳輸電晶體”，並且電晶體TS1和TRS1可以分別被稱為“第一設置電晶體”和“第一重置電晶體”。因此，在圖6所示的實施例中，包括在失敗位元累加器330中的第一累加器331_1可以連接在SO節點和公共傳輸節點NS 之間。第一累加器331_1可以包括：第一累加鎖存器610_1；第一設置電晶體TS1，其連接在第一累加鎖存器610_1的第一端子和公共傳輸節點NS之間；第一重置電晶體TRS1，其連接在第一累加鎖存器610_1的第二端子(級，節點ND1)和公共傳輸節點NS之間；以及第一傳輸電晶體TRN1，其連接在第一累加鎖存器的第二端子和SO節點之間。
以相同的方式，圖3的第二累加器331_2可以對應於圖6所示的鎖存器610_2和電晶體TRN2、TS2和TRS2。類似於第一累加器331_1，第二累加器331_2可以包括：“第二累加鎖存器”610_2；“第二設置電晶體”TS2，其連接在第二累加鎖存器610_2的第一端子和公共傳輸節點NS之間；“第二重置電晶體”TRS2，其連接在第二累加鎖存器610_2的第二端子(即，節點ND2)和公共傳輸節點NS之間；以及“第二傳輸電晶體”TRN2，其連接在第二累加鎖存器610_2的第二端子和SO節點之間。
在圖6中示出僅包括三個累加器的失敗位元計數器600。然而，本發明所屬技術領域中具有通常知識者將容易地理解，根據實施例，失敗位元計數器可以包括四個或更多個累加器。
圖7是示出根據本發明的實施例的記憶體系統1000的方塊圖。
參照圖7，記憶體系統1000可以包括半導體記憶體裝置100和控制器1100。半導體記憶體裝置100可以具有與參照圖1描述的半導體記憶體裝置100基本相同的結構。在下文中，將省略重複的描述。
控制器1100可以連接到主機和半導體記憶體裝置100。回應於來自主機Host的請求，控制器1100可以被配置為存取半導體記憶體裝置100。例如，控制器1100可以被配置為控制半導體記憶體裝置100的讀取操作、寫入操作、擦 除操作和後臺操作。控制器1100可以被配置為在半導體記憶體裝置100和主機之間提供介面。控制器1100可以被配置為驅動用於控制半導體記憶體裝置100的韌體。
控制器1100可以包括隨機存取記憶體(RAM)1110、處理單元1120、主機介面1130、記憶體介面1140和錯誤校正區塊1150。RAM 1110可以被用作處理單元1120的操作記憶體、半導體記憶體裝置100和主機之間的高速緩衝記憶體以及半導體記憶體裝置100和主機之間的緩衝記憶體中的至少一個。處理單元1120可以控制控制器1100的全部操作。另外，在寫入操作期間，控制器1100可臨時儲存從主機提供的程式設計資料。
主機介面1130可以包括用於在主機和控制器1100之間執行資料交換的協議。作為示例性實施例，控制器1100可以通過諸如以下的各種介面協定中的至少一種與主機Host通信：通用序列匯流排(USB)協定、多媒體卡(MMC)協定、周邊元件連接(PCI)協定、高速PCI(PCI-E)協定、高級技術附件(ATA)協定、串列ATA協定、並行ATA協定、小型電腦小型介面(SCSI)協定，、強型小型磁片介面(ESDI)協定、集成驅動電路(IDE)協定等。
記憶體介面1140可以與半導體記憶體裝置100介面連接。例如，記憶體介面1140可以包括NAND介面或NOR介面。
錯誤校正區塊1150可以被配置為通過使用錯誤校正碼(ECC)來檢測和校正從半導體記憶體裝置100接收的資料的錯誤。處理單元1120可以根據錯誤校正區塊1150的錯誤檢測結果控制半導體記憶體裝置100來調整讀取電壓並且執行重新讀取操作。在示例性實施例中，錯誤校正區塊可以被設置為控制器1100的組成元件。
控制器1100和半導體記憶體裝置100可以被集成到一個半導體裝置中。在示例性實施例中，控制器1100和半導體記憶體裝置100可以被集成到一個半導體裝置中以形成記憶卡。例如，控制器1100和半導體記憶體裝置100可以集成到一個半導體器裝置中並且可以是國際個人電腦記憶卡協會(PCMCIA)的PC卡、標準快閃記憶體卡(CF)，智慧媒體卡(SM和SMC)，記憶棒、多媒體卡(MMC、RS-MMC和微型MMC)、SD卡(SD、迷你SD、微型SD和SDHC)以及通用快閃記憶體(UFS)等。
控制器1100和半導體記憶體裝置100可以被集成到單個半導體裝置中以形成固態驅動器SSD。固態驅動器SSD可以包括被配置為將資料儲存在半導體記憶體中的儲存裝置。當記憶體系統1000被用作固態驅動器SSD時，連接到記憶體系統2000的主機Host的操作速度可以被顯著提高。
在另一實施例中，記憶體系統1000可以被設置為電子裝置的諸如以下的各種元件中的一個：電腦、超移動PC(UMPC)、工作站、上網本、個人數位助理(PDA)、可攜式電腦、網路平板、無線電話、行動電話、智慧型電話、電子書、可擕式多媒體播放機(PMP)、遊戲機、導航系統、黑盒子、數碼相機、3維電視、數位音訊記錄器、數位音訊播放機、數位圖片播放機、數位圖片記錄器、數位視訊記錄器、能夠在無線環境下傳輸/接收資訊的裝置、形成家用網路的各種電子裝置中的一個、形成電腦網路的各種電子裝置中的一個、形成遠端資訊處理網路的各種電子裝置中的一個、RFID裝置、或形成計算系統的各種元件中的一個等。
在示例性實施例中，半導體記憶體裝置100或記憶體系統1000可以被嵌入在各種形式的封裝中。例如，半導體記憶體裝置100或記憶體系統1000 可以被嵌入在諸如以下的封裝中：堆疊封裝(PoP)、球柵陣列(BGA)、晶片級封裝(CSP)、塑膠引線晶片載體(PLCC)、塑膠雙列直插封裝(PDIP)、窩伏爾組件管芯(Die in Waffle Pack)、晶圓型管芯(Die in Wafer Form)、片上晶片(COB)、陶瓷雙列直插封裝(CERDIP)、塑膠公制四方扁平封裝(MQFP)、薄四方扁平封裝(TQFP)、小外形(SOIC)、收縮小外形封裝(SSOP)、薄型小外形封裝(TSOP)、薄四方扁平封裝(TQFP)、系統級封裝(SIP)、多晶片封裝(MCP)、晶圓級製造封裝(WFP)、晶圓級處理堆疊封裝(WSP)等。
圖8是示出根據本發明的實施例的記憶體系統2000的方塊圖。
參照圖8，記憶體系統2000可以包括半導體記憶體裝置2100和控制器2200。半導體記憶體裝置2100可以包括多個半導體記憶體晶片。多個半導體記憶體晶片可以被劃分成多個組。
在圖8中，多個組可以分別通過第一通道CH1至第k通道CHk與控制器2200通信。每個半導體記憶體晶片可以類似於參照圖1描述的半導體記憶體裝置100配置和操作。
每個組可以被配置成通過單個公共通道與控制器2200通信。控制器2200可以類似地配置為參照圖7描述的控制器1100並且被配置為通過多個通道CH1至CHk來控制半導體記憶體裝置2100的多個記憶體晶片。
圖9是示出根據本發明的實施例的包括圖8的記憶體系統2000的計算系統3000的方塊圖。
參照圖9，計算系統3000可以包括中央處理單元3100、隨機存取記憶體(RAM)3200、使用者介面3300、電源3400、系統匯流排3500和記憶體系統2000。
記憶體系統2000可以經由系統匯流排3500連接到中央處理單元3100、RAM 3200、使用者介面3300和電源3400。經由使用者介面3300提供的資料或由中央處理單元3100處理的資料被儲存在記憶體系統2000中。
在圖9中，半導體記憶體裝置2100被示為通過控制器2200連接到系統匯流排3500。然而，半導體記憶體裝置2100可以被配置為直接連接到系統匯流排3500。控制器2200的功能可以由中央處理單元3100和RAM 3200執行。
在圖9中，提供參照圖8描述的記憶體系統2000。然而，可以利用參照圖7描述的記憶體系統1000替換記憶體系統2000。如示例性實施例，計算系統3000可以被配置為包括參照圖7和圖8描述的所有記憶體系統1000和2000。
根據本發明的實施例，可以提供用於累加地對失敗位元計數的失敗位元計數器。
根據本發明的另一實施例，提供包括用於累加地對失敗位元計數的失敗位元計數器的半導體記憶體裝置。
在本說明書和附圖中公開的本發明的實施例僅僅是本發明的說明性示例，以便於理解本發明，並且因此不旨在限制本發明的範圍。對於本發明所屬技術領域中具有通常知識者顯而易見的是，在不脫離如所附申請專利範圍中限定的本發明的範圍的情況下，除了本文公開的實施例之外，基於本發明的技術思想的其它變型是可能的。
100:半導體記憶體裝置
110:記憶體單元陣列
120:位址解碼器
130:讀取和寫入電路
140:控制邏輯
150:電壓發生器
160:失敗位元計數器
BL1至BLm:位元線
BLK1至BLKz:儲存區塊
CMD:接收命令
CTRL:控制信號
DATA:資料
P/F_DATA:通過/失敗資料
PB1至PBm:頁面緩衝器
Vpass:電壓
Vread:讀取電壓
WL:字元線

Claims (10)

  1. 一種失敗位元計數器，其包括：通過/失敗資料接收器，其被配置為順序地接收通過/失敗資料並且基於所述通過/失敗資料生成失敗位元生成信號，所述通過/失敗資料指示連接到位元線的至少一個記憶體單元是通過還是失敗；以及失敗位元累加器，其被配置為從所述通過/失敗資料接收器接收所述失敗位元生成信號，並且基於所述失敗位元生成信號對失敗位元累加地計數，其中所述通過/失敗資料接收器包括：接收鎖存器，其臨時儲存所述通過/失敗資料；接收設置電晶體，其連接在所述接收鎖存器的第一端子和公共傳輸節點之間；接收重置電晶體，其連接在所述接收鎖存器的第二端子和所述公共傳輸節點之間；接收電晶體，其包括連接到所述接收鎖存器的第一端子的閘極；以及遮罩電晶體，其連接在所述接收電晶體和SO節點之間。
  2. 如請求項1所述之失敗位元計數器，其中所述失敗位元累加器包括連接在所述SO節點和所述公共傳輸節點之間的第一累加器，以及多個記憶體區塊；所述通過/失敗資料被傳輸到所述接收鎖存器的所述第二端子。
  3. 如請求項2所述之失敗位元計數器，其中所述第一累加器包括：第一累加鎖存器；第一設置電晶體，其連接在所述第一累加鎖存器的第一端子和所述公共傳輸節點之間；第一重置電晶體，其連接在所述第一累加鎖存器的第二端子和所述公共傳輸節點之間；以及第一傳輸電晶體，其連接在所述第一累加鎖存器的所述第二端子和所述SO節點之間。
  4. 如請求項1所述之失敗位元計數器，其中所述失敗位元累加器包括連接在所述SO節點和所述公共傳輸節點之間的多個累加器，其中所述通過/失敗資料被傳輸到所述接收鎖存器的第二端子。
  5. 如請求項4所述之失敗位元計數器，其中所述多個累加器的每一個包括：累加鎖存器；設置電晶體，其連接在所述累加鎖存器的第一端子和所述公共傳輸節點之間；重置電晶體，其連接在所述累加鎖存器的第二端子和所述公共傳輸節點之間；以及傳輸電晶體，其連接在所述累加鎖存器的所述第二端子和所述SO節點之間。
  6. 一種半導體記憶體裝置，其包括：記憶體單元陣列，其包括多個記憶體單元； 頁面緩衝器，其通過位元線連接到所述記憶體單元陣列；以及失敗位元計數器，其透過所述頁面緩衝器順序地接收指示連接到所述位元線的所述多個記憶體單元中之一個是通過還是失敗的通過/失敗資料，並且基於所述通過/失敗資料累加地對失敗位元計數，其中該失敗位元計數器包括通過/失敗資料接收器，所述通過/失敗資料接收器包括：接收鎖存器，其臨時儲存所述通過/失敗資料；接收設置電晶體，其連接在所述接收鎖存器的第一端子和公共傳輸節點之間；接收重置電晶體，其連接在所述接收鎖存器的第二端子和所述公共傳輸節點之間；接收電晶體，其包括連接到所述接收鎖存器的第一端子的閘極；以及遮罩電晶體，其連接在所述接收電晶體和SO節點之間。
  7. 如請求項6所述之半導體記憶體裝置，其中所述失敗位元計數器更包括：失敗位元累加器，其基於所述失敗位元生成信號輸出多個失敗位元啟動信號。
  8. 如請求項7所述之半導體記憶體裝置，其中所述失敗位元累加器包括：第一至第N累加器， 其中所述第一至第N累加器中的第i累加器基於所述失敗位元生成信號輸出當生成i個或更多個失敗位元時啟動的第i失敗位元啟動信號，其中N是大於或等於1的自然數，並且i是大於或等於1且小於或等於N的自然數。
  9. 如請求項8所述之半導體記憶體裝置，其中所述第一至第N累加器連接在所述SO節點和所述公共傳輸節點之間，以及所述通過/失敗資料被傳輸到所述接收鎖存器的所述第二端子。
  10. 如請求項9所述之半導體記憶體裝置，其中所述第i累加器包括：第i累加鎖存器；第i設置電晶體，其連接在所述第i累加鎖存器的第一端子和所述公共傳輸節點之間；第i重置電晶體，其連接在所述第i累加鎖存器的第二端子和所述公共傳輸節點之間；以及第i傳輸電晶體，其連接在所述第i累加鎖存器的所述第二端子和所述SO節點之間。
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