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TWI735551B - 半導體結構及其製造方法 - Google Patents

半導體結構及其製造方法 Download PDF

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TWI735551B
TWI735551B TW106108702A TW106108702A TWI735551B TW I735551 B TWI735551 B TW I735551B TW 106108702 A TW106108702 A TW 106108702A TW 106108702 A TW106108702 A TW 106108702A TW I735551 B TWI735551 B TW I735551B
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die
conductive
conductive pillar
substrate
rdl
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TW106108702A
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游濟陽
何冠霖
陳衿良
梁裕民
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台灣積體電路製造股份有限公司
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Abstract

一種半導體結構，其包括一基板；一重佈線層(redistribution layer，RDL)，包括放置在該基板上方的一介電層以及被該介電層環繞之複數個導電件；一第一導電柱，放置在該等導電件之一者上方且與其電連接；一第二導電柱，放置在該等導電件之一者上方且與其電連接；一第一晶粒，放置在該RDL上方且與該第一導電柱電連接；以及一第二晶粒，放置在該RDL上方且與該第二導電柱電連接，其中該第二導電柱的一高度係實質上大於該第一導電柱的一高度，及該第一晶粒的一厚度係實質上大於該第二晶粒的一厚度。

Description

半導體結構及其製造方法
本發明實施例係關於半導體結構及其製造方法。
使用半導體裝置之電子儀器對於許多現代應用來說是必要的。隨著電子技術的進步，半導體裝置於大小上變得越來越小，同時具有更大的功能性及更大量的積體電路。由於半導體裝置的小型化，晶圓級(wafer level packaging，WLP)封裝因其低成本及相對簡單的製造操作被廣泛地使用。在WLP操作期間，許多半導體組件被組裝在半導體裝置上。又者，大量製造操作係在這麼小的半導體裝置內實施。 然而，半導體裝置的製造操作涉及許多在這麼小且薄的半導體裝置上的步驟及操作。小型化半導體裝置之製造變得越來越複雜。製造半導體裝置之複雜度的增加可造成缺陷諸如不良電互連、裂痕之發展、組件分層或其它問題，而導致半導體裝置的高產率損失。半導體裝置係以不想要的構形生產，這將進一步加劇材料浪費並因此增加製造成本。 半導體裝置與許多積體組件一起組裝。因為涉及更不同的組件，半導體裝置之製造操作的複雜度增加。對於修改半導體裝置之結構及改善製造操作有許多挑戰。因此，持續對改善製造半導體並解決上述缺陷有需求。
在一些實施例中，一種半導體結構包括一基板；一重佈線層(redistribution layer，RDL)，包括放置在該基板上方的一介電層以及被該介電層環繞之複數個導電件；一第一導電柱，放置在該等導電件之一者上方且與其電連接；一第二導電柱，放置在該等導電件之一者上方且與其電連接；一第一晶粒，放置在該RDL上方且與該第一導電柱電連接；以及一第二晶粒，放置在該RDL上方且與該第二導電柱電連接，其中該第二導電柱的一高度係實質上大於該第一導電柱的一高度，及該第一晶粒的一厚度係實質上大於該第二晶粒的一厚度。 在一些實施例中，一種半導體結構包括一基板；一重佈線層(RDL)，包括放置在該基板上方的一介電層以及被該介電層環繞之複數個導電件；複數個導電柱，分別放置在該等導電件上方且與其電連接；一第一晶粒，放置在該基板上方、包括面對該RDL的一第一側及與該第一側相對的一第二側、且與該等導電柱之至少一者電連接；一第二晶粒，放置在該基板上方、包括面對該RDL的一第三側及與該第三側相對的一第四側、且與該等導電柱之至少一者電連接，其中該第一晶粒的一厚度係與該第二晶粒的一厚度實質上不同，及該第一晶粒的該第二側與該第二晶粒的該第四側係在實質上相同水平。 在一些實施例中，一種製造一半導體裝置之方法包括提供一基板，該基板包括放置在該基板上方的一重佈線層(RDL)；放置一第一圖案化遮罩在該RDL上方；放置一第一導電材料在從該第一圖案化遮罩暴露出之該RDL上方，以形成一第一導電柱；移除該第一圖案化遮罩；放置一第二圖案化遮罩在該RDL上方；放置一第二導電材料在從該第二圖案化遮罩暴露出之該RDL上方，以形成一第二導電柱；移除該第二圖案化遮罩；放置一第一晶粒在該第一導電柱上方；以及放置一第二晶粒在該第二導電柱上方，其中該第二導電柱的一高度係實質上大於該第一導電柱的一高度。
下列揭露提供許多用於實施所提供標的之不同特徵的不同實施例、或實例。為了簡化本揭露，於下描述件及配置的具體實例。當然這些僅為實例而非意圖為限制性。例如，在下面說明中，形成第一特徵在第二特徵上方或上可包括其中第一及第二特徵係經形成為直接接觸之實施例，以及也可包括其中額外特徵可形成在第一與第二特徵之間而使得第一及第二特徵不可直接接觸之實施例。此外，本揭露可重複參考編號及/或字母於各種實例中。此重複係為了簡單與清楚之目的且其本身並不決定所討論的各種實施例及/或構形之間的關係。 再者，空間相關詞彙，諸如“在...之下”、“下面”、“下”、“上面”、“上”和類似詞彙，可為了使說明書便於描述如圖式繪示的一個元件或特徵與另一個（或多個）元件或特徵的相對關係而使用於本文中。除了圖式中所畫的方位外，這些空間相對詞彙也意圖用來涵蓋裝置在使用中或操作時的不同方位。該設備可以其他方式定向(旋轉90度或於其它方位)，據此在本文中所使用的這些空間相關說明符可以類似方式加以解釋。 半導體結構係藉由多個操作製造。於製造期間，數個晶粒係放置在基板上方且與基板電連接以形成封裝件。晶粒係藉由數個連接件諸如凸塊、焊點等接合在基板上方。然而，因為基板與晶粒的熱膨脹係數(coefficient of thermal expansion，CTE)彼此不同，在連接件之回焊期間，基板與晶粒將以不同程度膨脹，並導致封裝件翹曲以及晶粒與基板之間的不良電連接(例如，連接件中的一些者無法將晶粒附接至基板並從基板移開之冷焊點問題)。 又者，在回焊後，晶粒被模塑料囊封。因為晶粒彼此可具有不同厚度，一些具有較小厚度之晶粒之背側被模塑料覆蓋而一些具有較大厚度之晶粒之背側從模塑料暴露出。晶粒的厚度差異也將導致封裝件的翹曲以及晶粒與基板之間的不良電連接。 在本揭露中，係揭示一種半導體結構。該半導體結構包括一基板；一重佈線層(RDL)，放置在該基板上方；數個導電柱，放置在該RDL上方；數個晶粒，藉由該導電柱與該基板電連接；以及一成型物，環繞該晶粒。晶粒有各種厚度，且導電柱相應地有各種高度。因此，晶粒的厚度差異將被不同高度之導電柱彌補，及晶粒的背側將以彼此相同之水平放置且將從成型物暴露出。因為沒有成型物會出現在晶粒之背側上方，將防止或最小化在熱操作諸如回焊後半導體結構的翹曲，且將改善晶粒與基板之間的電連接。半導體結構的可靠度及性能被改善。 圖1係根據本揭露的各種實施例之半導體結構100的示意性剖面圖。圖2係圖1之半導體結構100的俯視剖面圖。圖1顯示沿著圖2之AA'之半導體結構100的剖面圖。在一些實施例中，半導體結構100包括基板101、重佈線層(RDL)102、數個導電柱103、第一晶粒104及第二晶粒(105或106)。在一些實施例中，半導體結構100包括數個晶粒(107或108)。在一些實施例中，半導體結構100係半導體封裝件。在一些實施例中，半導體結構100係多尺寸封裝件，諸如2.5尺寸封裝件。 在一些實施例中，基板101係於其上製造有預定功能電路。在一些實施例中，基板101包括數個導電線及數個藉由該等導電線連接之電氣組件，諸如電晶體、二極體等。在一些實施例中，基板101係半導體基板。在一些實施例中，基板101係插置件或晶圓。在一些實施例中，基板101係矽基板或矽晶圓。在一些實施例中，基板101包括半導體材料，諸如矽、鍺、鎵、砷、及其組合。在一些實施例中，基板101包括材料諸如陶瓷、玻璃、有機物等。在一些實施例中，基板101係玻璃基板或玻璃晶圓。在一些實施例中，基板101係呈四邊形、長方形、正方形、多邊形或任何其它合適的形狀。 在一些實施例中，基板101包括第一面101a及第二面101b，第二面101b係與第一面101b相對。在一些實施例中，第一面101a係其上放置有電路之前側或其上放置有電路之主動側。在一些實施例中，第二面101b係背側或非主動側。 在一些實施例中，RDL 102係放置在基板101上方。在一些實施例中，RDL 102係放置在基板101的第一面101a上方。在一些實施例中，RDL 102係與基板101電連接。在一些實施例中，RDL 102重新路由發自基板101之路徑，以重新分佈基板101的輸入輸出(input/output，I/O)端。在一些實施例中，RDL 102包括介電層102a及數個導電件102b。在一些實施例中，介電層102a係放置在基板101上方。在一些實施例中，介電層102a係放置在基板101的第一面101a上方。在一些實施例中，介電層102a包括堆疊在彼此上方之數層介電材料。在一些實施例中，介電層102a包括介電材料，諸如氧化矽、氮化矽、碳化矽、氧氮化矽或類似物。 在一些實施例中，導電件102b設置在基板101上方且被介電層102a環繞。在一些實施例中，導電件102b係延伸通過介電層102a。在一些實施例中，導電結構104b係用以將基板101的電路與在基板101外部的電路電連接。在一些實施例中，導電件102b之各者包括金、銀、銅、鎳、鎢、鋁、鈦、鈀及/或其合金。 在一些實施例中，導電件102b包括墊部分102b-1、通路部分102b-2及延伸部分102b-3。在一些實施例中，延伸部分102b-3係放置在基板101的第一面101a上方且用以與基板101的電路電連接。在一些實施例中，通路部分102b-2係放置在延伸部分102b-3上方且向延伸部分102b-3延伸而通過介電層102a的一部分。 在一些實施例中，墊部分102b-1係放置在通路部分102b-2上方且與通路部分102b-2耦合。在一些實施例中，墊部分102b-1係透過通路部分102b-2與延伸部分102b-3電連接。在一些實施例中，墊部分102b-1係透過延伸部分102b-3及通路部分102b-2與基板101電連接。在一些實施例中，墊部分102b-1的一部份係從介電層102a暴露出且係用以接收後續放置之導電結構。在一些實施例中，晶種層係放置在從介電層102a暴露出之墊部分102b-1上方。在一些實施例中，晶種層包括金、銀、銅、鎳、鎢、鋁、鈦、鈀及/或其合金。 在一些實施例中，數個導電柱103係分別放置在導電件102b上方且與導電件102b電連接。在一些實施例中，導電柱103之各者係從對應導電件102b延伸出。在一些實施例中，導電柱103包括導電材料，諸如銅、金、鋁等。在一些實施例中，導電柱103係圓柱狀形狀。在一些實施例中，導電柱103的俯視截面(得自半導體結構100俯視圖之截面)有各種形狀，諸如圓形形狀、四邊形形狀或多邊形形狀。在一些實施例中，導電件102b或墊部分102b-1係用以接收導電柱103。在一些實施例中，導電柱103具有各種高度。導電柱103的高度係彼此不同。 在一些實施例中，導電柱103包括第一導電柱103a及第二導電柱103b。在一些實施例中，第一導電柱103a係放置在導電件102b之一者上方且與其電連接，且第二導電柱103b係放置在導電件102b之另一者上方且與其電連接。在一些實施例中，第二導電柱103b環繞第一導電柱103a。在一些實施例中，第一導電柱103a或第二導電柱103b係從RDL 102並遠離基板101凸出。在一些實施例中，第一導電柱103a包括與第二導電柱103b相同之材料或不同之材料。在一些實施例中，第一導電柱103a具有與第二導電柱103b相同之構形。在一些實施例中，第二導電柱103b具有高度H2，其實質上大於第一導電柱103a之高度H1。在一些實施例中，高度H1與高度H2之比係大於約1:1.5。在一些實施例中，第二導電柱103b係相鄰於半導體結構100之邊緣放置。在一些實施例中，第一導電柱103a係放置在半導體結構100之中心位置。 在一些實施例中，第一晶粒104及第二晶粒(105或106)係放置在基板101、RDL 102或導電柱103上方。在一些實施例中，第一晶粒104與導電柱103之至少一者電連接。在一些實施例中，第一晶粒104係放置在RDL 102上方且與第一導電柱103a電連接。在一些實施例中，第一晶粒104係包括半導體材料諸如矽之小片，且係在第一晶粒104內製造有藉由光微影操作生產之預定功能電路。在一些實施例中，第一晶粒104係藉由機械或雷射刀從矽晶圓單粒化而來。在一些實施例中，第一晶粒104係晶片、裝置或類似物。在一些實施例中，第一晶粒104包含各種適合特定應用之電路。在一些實施例中，電路包括各種裝置，諸如電晶體、電容器、電阻、二極體及/或類似物。在一些實施例中，第一晶粒104具有四邊形、長方形或正方形形狀之俯視截面(得自半導體結構100俯視圖之截面)。 在一些實施例中，第一晶粒104包括第一晶粒基板104a、第一側104b、與第一側104b相對之第二側104c及放置在第一側104b上方之第一晶粒墊104d。在一些實施例中，第一晶粒基板104a包括半導體材料，諸如矽或等。在一些實施例中，第一側104b係第一晶粒104之前側或主動側。在一些實施例中，第一側104b面向導電柱103、RDL 102或基板101。在一些實施例中，第二側104c係第一晶粒104之背側或非主動側。在一些實施例中，第一晶粒墊104d包括導電材料，諸如銅、鋁、金或等。在一些實施例中，第一晶粒墊104d係與第一晶粒基板104a之電路電連接。在一些實施例中，第一晶粒墊104d係從第一晶粒基板104a之第一側104b凸出之導電柱。在一些實施例中，第一晶粒墊104d係圓柱狀形狀。 在一些實施例中，第一晶粒104係藉由第一導電凸塊107a與第一導電柱103a電連接。在一些實施例中，第一導電凸塊107a係放置在第一晶粒104與第一導電柱103a之間。在一些實施例中，第一晶粒墊104d係藉由第一導電凸塊107a與第一導電柱103a電連接。在一些實施例中，第一導電凸塊107a係圓柱狀、半球形或球形形狀。在一些實施例中，第一導電凸塊107a係電連接件、焊點、焊料凸塊、焊球、球柵陣列(ball grid array，BGA)球、控制塌陷高度晶片連接(C4)凸塊、微凸塊、柱或類似物或等。在一些實施例中，第一導電凸塊107a包括導電材料，諸如包括焊料、銅、鎳、金或等。在一些實施例中，焊接材料係放置在第一導電柱103a與第一導電凸塊107a之間。 在一些實施例中，第二晶粒(105或106)與導電柱103之至少一者電連接。在一些實施例中，第二晶粒(105或106)係放置在RDL 102上方且與第二導電柱103b電連接。在一些實施例中，第二晶粒(105或106)環繞第一晶粒104。在一些實施例中，第二晶粒(105或106)係包括半導體材料諸如矽之小片，且係在第二晶粒(105或106)內製造有藉由光微影操作生產之預定功能電路。在一些實施例中，第二晶粒(105或106)係藉由機械或雷射刀從矽晶圓單粒化而來。在一些實施例中，第二晶粒(105或106)係晶片、裝置或類似物。在一些實施例中，第二晶粒(105或106)包含各種適合特定應用之電路。在一些實施例中，電路包括各種裝置，諸如電晶體、電容器、電阻、二極體及/或類似物。在一些實施例中，第二晶粒(105或106)具有四邊形、長方形或正方形形狀之俯視截面(得自半導體結構100俯視圖之截面)。在一些實施例中，第二晶粒(105或106)係比第一晶粒104更相鄰於半導體結構100之邊緣放置。在一些實施例中，從俯視圖視角，第二晶粒(105或106)係經放置以環繞第一晶粒104。 在一些實施例中，第二晶粒(105或106)包括第二晶粒基板(105a或106a)、第三側(105b或106b)、與第三側(105b或106b)相對之第四側(105c或106c)及放置在第三側(105b或106b)上方之第二晶粒墊(105d或106d)。在一些實施例中，第二晶粒基板(105a或106a)包括半導體材料，諸如矽或等。在一些實施例中，第三側(105b或106b)係第二晶粒(105或106)之前側或主動側。在一些實施例中，第三側(105b或106b)面向導電柱103、RDL 102或基板101。在一些實施例中，第四側(105c或106c)係第二晶粒(105或106)之背側或非主動側。在一些實施例中，第二晶粒墊(105d或106d)包括導電材料，諸如銅、鋁、金或等。在一些實施例中，第二晶粒墊(105d或106d)係與第二晶粒基板(105a或106a)之電路電連接。在一些實施例中，第二晶粒墊(105d或106d)係從第二晶粒基板(105a或106a)之第三側(105b或106b)凸出之導電柱。在一些實施例中，第二晶粒墊(105d或106d)係圓柱狀形狀。 在一些實施例中，第二晶粒(105或106)係藉由第二導電凸塊107b與第二導電柱103b電連接。在一些實施例中，第二導電凸塊107b係放置在第二晶粒(105或106)與第二導電柱103b之間。在一些實施例中，第二晶粒墊105d係藉由第二導電凸塊107b與第二導電柱103b電連接。 在一些實施例中，第二導電凸塊107b係圓柱狀、半球形或球形形狀。在一些實施例中，第二導電凸塊107b係電連接件、焊點、焊料凸塊、焊球、球柵陣列(BGA)球、控制塌陷高度晶片連接(C4)凸塊、微凸塊、柱或類似物或等。在一些實施例中，第二導電凸塊107b包括導電材料，諸如包括焊料、銅、鎳、金或等。在一些實施例中，焊接材料係放置在第二導電柱103b與第二導電凸塊107b之間。 在一些實施例中，晶粒(104、105、106、107或108)具有各種厚度。晶粒(104、105、106、107或108)之厚度係彼此不同。在一些實施例中，第一晶粒104之厚度T1係與第二晶粒(105或106)之厚度T2實質上不同。在一些實施例中，第一晶粒104之厚度T1係實質上大於第二晶粒(105或106)之厚度T2。 在一些實施例中，第二晶粒(105或106)與RDL 102之間的距離係實質上大於第一晶粒104與RDL 102之間的距離。在一些實施例中，第三側(105b或106b)與RDL 102之間的距離D2係實質上大於第一側104b與RDL 102之間的距離D1。在一些實施例中，第一導電柱103a與第一晶粒104之總高度係與第二導電柱103b與第二晶粒105之總高度實質上相同。在一些實施例中，第二側104c與RDL 102之間的距離D3係與第四側105c與RDL 102之間的距離D4實質上相同。 在一些實施例中，第一晶粒104的第二側104c與第二晶粒(105或106)之第四側(105c或106c)係在實質上相同水平。在一些實施例中，第一晶粒104的第一側104b係在與第二晶粒(105或106)之第三側(105b或106b)之水平實質上不同之水平。在一些實施例中，第一晶粒104的第二側104c係與第二晶粒(105或106)之第四側(105c或106c)水平對準。因為導電柱103具有不同高度，此種高度差異可彌補第一晶粒104與第二晶粒(105或106)之間的不同厚度。因此，第一晶粒104與第二晶粒(105或106)之間的厚度差異係被不同高度之導電柱103平衡。故，第一晶粒104的第二側104c係在與第二晶粒(105或106)之第四側(105c或106c)之水平相同之水平。 在一些實施例中，晶粒(104、105、106、107、108)之尺寸係彼此不同。在一些實施例中，第一晶粒104之尺寸係實質上大於第二晶粒(105或106)之尺寸。在一些實施例中，如圖2所顯示，第一晶粒104之尺寸係實質上大於第二晶粒(105或106)及其它(107或108)之尺寸。在一些實施例中，如圖2所顯示，第一晶粒基板104a之大小係實質上大於第二晶粒基板(105a或106a)之大小。在一些實施例中，如圖2所顯示，第一晶粒基板104a之寬度係實質上大於第二晶粒基板(105a或106a)之寬度。 圖3係根據本揭露的各種實施例之半導體結構200的示意性剖面圖。在一些實施例中，半導體結構200係半導體封裝件。在一些實施例中，半導體結構200係多尺寸封裝件，諸如2.5尺寸封裝件。在一些實施例中，半導體結構200包括基板101、重佈線層(RDL)102、數個導電柱103、數個導電凸塊107、第一晶粒104及第二晶粒(105或106)，其等具有相似於上述或相似於在圖1或2中繪示之構形。 在一些實施例中，半導體結構200包括放置在基板101與第一晶粒104之間或在基板101與第二晶粒(105或106)之間的底膠材料108。在一些實施例中，底膠材料108係放置在基板101或RDL 102上方。在一些實施例中，底膠材料108填充在導電柱103之間或在導電凸塊107之間的間隙。在一些實施例中，底膠材料108囊封導電柱103或導電凸塊107。在一些實施例中，底膠材料108與第一晶粒104的第一側104b或第二晶粒(105或106)之第三側(105b或106b)接觸。在一些實施例中，底膠材料108保護導電柱103或導電凸塊107免於濕氣或其它環境危害，並提供額外機械強度給半導體結構200。在一些實施例中，底膠材料108覆蓋第二晶粒(105或106)之第二晶粒基板(105a或106a)的側壁並與RDL 102的介電層102a接觸。在一些實施例中，底膠材料108包括環氧化物、樹脂、聚合物等等。 在一些實施例中，半導體結構200包括環繞第一晶粒104或第二晶粒(105或106)之成型物109。在一些實施例中，成型物109係放置在基板101、RDL 102或底膠材料108上方。在一些實施例中，成型物109環繞底膠材料108。在一些實施例中，成型物109囊封底膠材料108、第一晶粒104、第二晶粒(105或106)、導電柱103及導電凸塊107。在一些實施例中，成型物109的一部份係放置在第一晶粒104與第二晶粒(105或106)之間。在一些實施例中，成型物109係與底膠材料108及第二晶粒(105或106)之側壁介接。在一些實施例中，成型物109係單層膜或複合堆疊體。在一些實施例中，成型物109包括各種材料，諸如模塑料、成型底膠填充、環氧化物、樹脂、或類似物。在一些實施例中，成型物109具有高導熱度、低濕氣吸收率及高抗彎強度。 在一些實施例中，成型物109的厚度係與第二側104c與RDL 102之間的距離D3或第四側(105c或106c)與RDL 102之間的距離D4實質上相同。在一些實施例中，第一晶粒104的至少一部分及第二晶粒(105或106)的至少一部分係從成型物109暴露出。在一些實施例中，第一晶粒104的第二側104c及第二晶粒(105或106)之第四側(105c或106c)係從成型物109暴露出。在一些實施例中，成型物109的頂部表面109a係在與第一晶粒104的第二側104c之水平或第二晶粒(105或106)之第四側(105c或106c)之水平實質上相同之水平。在一些實施例中，成型物109係放置在第一晶粒104或第二晶粒(105或106)上方，或成型物109不覆蓋第一晶粒104或第二晶粒(105或106)。因此，在熱操作諸如回焊操作後，半導體結構100不會彎折或彎曲。所以，可最小化或避免半導體結構100的翹曲。又者，因為半導體結構100的翹曲被最小化或避免，將不會出現冷接點(亦即，由於半導體結構100之彎折所致導電凸塊107中的一些者從對應導電柱103移開或不與對應導電柱103接合)。因此，導電柱103與導電凸塊107之間的電連接被改善。 在一些實施例中，半導體結構200包括放置在第一晶粒104、第二晶粒(105或106)及成型物109上方之散熱裝置110，諸如散熱片、散熱器或等。在一些實施例中，為了從第一晶粒104或第二晶粒(105或106)散熱，散熱裝置110與第一晶粒104及第二晶粒(105或106)接觸。在一些實施例中，散熱裝置110與第一晶粒104的第二側104c及第二晶粒(105或106)之第四側(105c或106c)接觸。 在一些實施例中，接墊101d係放置在基板101上方或在基板101內。在一些實施例中，接墊101d係放置在基板101的第二面101b上方。在一些實施例中，接墊101d包括導電材料銅、銀、鎳、鋁、金、鈦或鎢等。在一些實施例中，接墊101d係用以接收導電結構。 在一些實施例中，基板101包括延伸通過基板101之通路101c。在一些實施例中，通路101c包括導電材料，諸如銅、銀、鎳、鋁、金、鈦或鎢等。在一些實施例中，通路101c放置在導電件102b與接墊101d之間且與導電件102b及接墊101d電連接。在一些實施例中，通路101c透過導電凸塊107、導電柱103及導電件102b與第一晶粒104或第二晶粒(105或106)電連接。在一些實施例中，通路101c係貫穿矽通路(through silicon via，TSV)。 在一些實施例中，連接件101e係放置在接墊101d上方且與接墊101d接觸。在一些實施例中，連接件101e係透過接墊101d與通路101c及導電件102電連接。在一些實施例中，連接件101e係呈圓柱狀、球形或半球形形狀。在一些實施例中，連接件101e係焊點、焊料凸塊、焊球、球柵陣列(BGA)球、控制塌陷高度晶片連接(C4)凸塊、微凸塊、柱或類似物或等。在一些實施例中，連接件101e包括導電材料，諸如包括焊料、銅、鎳、金或等。 圖4係根據本揭露的各種實施例之半導體結構300的示意性剖面圖。在一些實施例中，半導體結構300係半導體封裝件或積體電路(integrated circuit，IC)封裝件。在一些實施例中，半導體結構300係多尺寸封裝件，諸如2.5尺寸封裝件。在一些實施例中，半導體結構300包括基板101、重佈線層(RDL)102、數個導電柱103、數個導電凸塊107、第一晶粒104、第二晶粒(105或106)、底膠材料108、成型物109及散熱裝置110，其等具有相似於上述或相似於在圖1至3之任一者中繪示之構形。 在一些實施例中，半導體結構300包括板301及放置在板301上方之墊301a。在一些實施例中，圖3之半導體結構200係放置在板301上方且與墊301a接合。在一些實施例中，板301包括半導體材料，諸如矽。在一些實施例中，板301係製造有預定功能電路。在一些實施例中，板301係基板、裝置板、印刷電路板(printed circuit board，PCB)等。在一些實施例中，墊301a包括導電材料，諸如銅、銀、鎳、鋁、金、鈦或鎢等。在一些實施例中，墊301a與板301之電路電連接。在一些實施例中，墊301a係用以接收導電結構。在一些實施例中，墊301a係與連接件101e電連接且與連接件101e接合。在一些實施例中，連接件101e係放置在墊301a上方。在一些實施例中，板301、基板101、第一晶粒104與第二晶粒(105或106)係透過導電凸塊107、導電柱103、導電件102b、通路101c、接墊101d及連接件101e電連接。 在本揭露中，也揭示一種製造半導體結構(100、200或300)之方法。在一些實施例中，半導體結構(100、200或300)係藉由方法500形成。方法500係包括多個操作且描述及說明不被視為對該等操作順序之限制。圖5係製造半導體結構(100、200或300)之方法500的實施例。方法500包括多個操作(501、502、503、504、505、506、507、508、509、510、511及512)。 在操作501中，係如圖5A所顯示般提供或接收基板101。在一些實施例中，基板101係插置件或晶圓。在一些實施例中，基板101包括半導體材料，諸如矽。在一些實施例中，基板101具有相似於上述或在圖1至4之任一者中所繪示之構形。在一些實施例中，基板101包括放置在基板101上方之RDL 102。在一些實施例中，RDL 102包括放置在基板101上方之介電層102a及導電件102b。在一些實施例中，介電層102a係藉由旋轉塗佈、沉積、化學氣相沉積(chemical vapor deposition，CVD)、或任何其它合適的操作放置。在一些實施例中，導電件102b係藉由濺鍍、電鍍或任何其它合適的操作形成。在一些實施例中，基板101包括通路101c及接墊101d。在一些實施例中，RDL 102、介電層102a、導電件102b、通路101c及接墊101d具有相似於上述或在圖1至4之任一者中所繪示之構形。 在操作502中，係如圖5B所顯示般移除介電層102a的一部分。在一些實施例中，介電層102a的該部分係藉由任何合適的操作移除，諸如蝕刻操作，而使得RDL 102之導電件102b之墊部分102b-1的一部分暴露出。在一些實施例中，晶種層係放置在介電層102a及從介電層102a暴露出之墊部分102b-1的該部分上方。在一些實施例中，晶種層係放置在介電層102a與第一圖案化遮罩401之間。在一些實施例中，晶種層包括導電材料，諸如銅、鈦等。 在操作503中，如圖5C所顯示，係放置第一圖案化遮罩401在RDL 102上方。在一些實施例中，第一圖案化遮罩401包括第一凹槽401a，其對應於從介電層102a暴露出之墊部分102b-1的該部分。在一些實施例中，第一圖案化遮罩401係藉由下列形成：藉由沉積或任何其它合適的操作放置光阻(photoresist，PR)在介電層102a上方，以及藉由光微影及蝕刻操作移除PR的一些部分，以形成第一凹槽401a。 在操作504中，如圖5D所顯示，係放置第一導電材料在從第一圖案化遮罩401暴露出之RDL 102上方，以形成第一導電柱103a。在一些實施例中，第一導電材料係放置在從第一圖案化遮罩401暴露出之墊部分102b-1的該部分上方。在一些實施例中，第一導電材料係藉由電鍍、電鍍或任何其它合適的操作放置。在一些實施例中，第一導電柱103a係在墊部分102b-1上方形成且與導電件102b電連接。在一些實施例中，第一導電柱103a的高度係與第一圖案化遮罩401的厚度實質上相同。在一些實施例中，第一導電柱103a具有相似於上述或在圖1至4之任一者中所繪示之構形。 在操作505中，如圖5E所顯示，係移除第一圖案化遮罩401。在一些實施例中，第一圖案化遮罩401係藉由蝕刻、剝除或任何其它合適的操作移除。在一些實施例中，焊接材料係放置在第一導電柱103a上方。 在操作506中，如圖5F所顯示，係放置第二圖案化遮罩402在RDL 102上方。在一些實施例中，第二圖案化遮罩402包括第二凹槽402a，其對應於從介電層102a暴露出之墊部分102b-1的一部分。在一些實施例中，第二圖案化遮罩402係藉由下列形成：藉由沉積或任何其它合適的操作放置光阻(PR)在介電層102a上方，以及藉由光微影及蝕刻操作移除PR的一些部分，以形成第二凹槽402a。在一些實施例中，第二圖案化遮罩402的厚度係實質上大於第一圖案化遮罩401的厚度。 在操作507中，如圖5G所顯示，係放置第二導電材料在從第二圖案化遮罩402暴露出之RDL 102上方，以形成第二導電柱103b。在一些實施例中，第二導電材料係放置在從第二圖案化遮罩402暴露出之墊部分102b-1的該部分上方。在一些實施例中，第二導電材料係藉由電鍍或任何其它合適的操作放置。在一些實施例中，第二導電柱103b係在墊部分102b-1上方形成且與導電件102b電連接。在一些實施例中，第二導電柱103b的高度係與第二圖案化遮罩402的厚度實質上相同。在一些實施例中，第二導電柱103b的高度係實質上大於第一導電柱103a的高度。在一些實施例中，第二導電柱103b具有相似於上述或在圖1至4之任一者中所繪示之構形。 在操作508中，如圖5H所顯示，係移除第二圖案化遮罩402。在一些實施例中，第二圖案化遮罩402係藉由蝕刻、剝除或任何其它合適的操作移除。在一些實施例中，焊接材料係放置在第二導電柱103b上方。 在操作509中，如圖5I所顯示，係放置第一晶粒104在第一導電柱103a上方。在一些實施例中，第一晶粒104係藉由第一導電凸塊107a與第一導電柱103a接合。在一些實施例中，第一導電凸塊107係藉由焊球落下、焊料貼合或任何其它合適的操作形成。在一些實施例中，第一晶粒104及第一導電凸塊107a具有相似於上述或在圖1至4之任一者中所繪示之構形。 在操作510中，如圖5J所顯示，係放置第二晶粒(105或106)在第二導電柱103b上方。在一些實施例中，第二晶粒(105或106)係藉由第二導電凸塊107b與第二導電柱103b接合。在一些實施例中，第二導電凸塊107b係藉由焊球落下、焊料貼合或任何其它合適的操作形成。在一些實施例中，第一晶粒104的第二側104c係在與第二晶粒(105或106)之第四側(105c或106c)之水平實質上相同之水平。在一些實施例中，第二晶粒(105或106)及第二導電凸塊107b具有相似於上述或在圖1至4之任一者中所繪示之構形。在一些實施例中，半導體結構100被形成，其具有相似於在圖1中所繪示之構形。 在操作511中，如圖5K所顯示，係放置底膠材料108在基板101上方。在一些實施例中，底膠材料108囊封第一導電柱103a、第二導電柱103b、第一導電凸塊107a及第二導電凸塊107b。在一些實施例中，底膠材料108具有相似於上述或在圖1至4之任一者中所繪示之構形。 在操作512中，如圖5L所顯示，係放置成型物109在基板101上方。在一些實施例中，成型物109環繞底膠材料108、第一晶粒104及第二晶粒(105或106)。在一些實施例中，成型物109係藉由放置模塑料諸如模塑料、環氧化物或等在底膠材料108及基板101上方形成。在一些實施例中，成型物109係藉由轉印成型、壓縮成型或任何其它合適的操作放置。在一些實施例中，第一晶粒104的第二側104c及第二晶粒(105或106)之第四側(105c或106c)係從成型物109暴露出。在一些實施例中，成型物109的頂部表面109a係在與第一晶粒104的第二側104c之水平及第二晶粒105之第四側(105c或106c)之水平實質上相同之水平。在一些實施例中，成型物109具有相似於上述或在圖1至4之任一者中所繪示之構形。 在一些實施例中，如圖5M所顯示，散熱裝置110係放置在第一晶粒104與第二晶粒(105或106)上方。在一些實施例中，連接件101e係放置在基板101的接墊101d上方。在一些實施例中，連接件101e係藉由焊球落下、焊料貼合或任何其它合適的操作形成。在一些實施例中，散熱裝置110及連接件101e具有相似於上述或在圖3或4中所繪示之構形。在一些實施例中，半導體結構200如圖3中所繪示般形成。 在一些實施例中，如圖5N所顯示，係提供或接收包括墊301a之板301。在一些實施例中，連接件101e係與墊301a接合。在一些實施例中，板301及墊301a具有相似於上述或在圖4中所繪示之構形。在一些實施例中，半導體結構400如圖4中所繪示般形成。 係揭示一種半導體結構。該半導體結構包括各種厚度之晶粒及相應地各種高度之導電柱。因此，該晶粒之間的厚度差異將被不同高度之該導電柱彌補，且該晶粒的背側將以彼此相同之水平放置。因為沒有成型物會出現在該晶粒之該背側上方，將防止或最小化在熱操作後該半導體結構的翹曲，且將避免冷接點。 在一些實施例中，一種半導體結構包括一基板；一重佈線層(RDL)，包括放置在該基板上方的一介電層以及被該介電層環繞之複數個導電件；一第一導電柱，放置在該等導電件之一者上方且與其電連接；一第二導電柱，放置在該等導電件之一者上方且與其電連接；一第一晶粒，放置在該RDL上方且與該第一導電柱電連接；以及一第二晶粒，放置在該RDL上方且與該第二導電柱電連接，其中該第二導電柱的一高度係實質上大於該第一導電柱的一高度，及該第一晶粒的一厚度係實質上大於該第二晶粒的一厚度。 在一些實施例中，該第二晶粒與該RDL之間的一距離係實質上大於該第一晶粒與該RDL之間的一距離。在一些實施例中，該第一導電柱與該第一晶粒之一總高度係與該第二導電柱與該第二晶粒之一總高度實質上相同。在一些實施例中，該第二導電柱或該第二晶粒係相鄰於該半導體結構之一邊緣放置。在一些實施例中，該第一導電柱或該第二導電柱係從該RDL並遠離該基板凸出。在一些實施例中，該第一晶粒之一尺寸係實質上大於該第二晶粒之一尺寸。在一些實施例中，一導電凸塊係放置在該第一晶粒與該第一導電柱之間或在該第二晶粒與該第二導電柱之間。在一些實施例中，該等導電件之各者包括從該介電層暴露出且用以接收該第一導電柱或該第二導電柱之一部分。在一些實施例中，一焊接材料係放置在該第一導電柱與該第一導電凸塊之間或在該第二導電柱與該第二導電凸塊之間。 在一些實施例中，一種半導體結構包括一基板；一重佈線層(RDL)，包括放置在該基板上方的一介電層以及被該介電層環繞之複數個導電件；複數個導電柱，分別放置在該等導電件上方且與其電連接；一第一晶粒，放置在該基板上方、包括面對該RDL的一第一側及與該第一側相對的一第二側、且與該等導電柱之至少一者電連接；一第二晶粒，放置在該基板上方、包括面對該RDL的一第三側及與該第三側相對的一第四側、且與該等導電柱之至少一者電連接，其中該第一晶粒的一厚度係與該第二晶粒的一厚度實質上不同，及該第一晶粒的該第二側與該第二晶粒的該第四側係在實質上相同水平。 在一些實施例中，該第一晶粒的該第一側係在與該第二晶粒之該第三側之一水平實質上不同之一水平。在一些實施例中，該第一晶粒的該第二側係與該第二晶粒之該第四側水平對準。在一些實施例中，該半導體結構進一步包括一成型物，環繞該第一晶粒及該第二晶粒。在一些實施例中，該第一晶粒的該第二側及該第二晶粒之該第四側係從該成型物暴露出。在一些實施例中，該成型物的一頂部表面係在與該第一晶粒的該第二側之一水平或該第二晶粒之該第四側之一水平實質上相同之一水平。在一些實施例中，該成型物的一部份係放置在該第一晶粒與該第二晶粒之間。在一些實施例中，該半導體結構進一步包括一底膠材料，放置在該基板與該第一晶粒之間或在該基板與該第二晶粒之間並囊封該等導電柱；或一散熱裝置，與該第一晶粒的該第二側或該第二晶粒之該第四側接觸。 在一些實施例中，一種製造一半導體裝置之方法包括提供一基板，該基板包括放置在該基板上方的一重佈線層(RDL)；放置一第一圖案化遮罩在該RDL上方；放置一第一導電材料在從該第一圖案化遮罩暴露出之該RDL上方，以形成一第一導電柱；移除該第一圖案化遮罩；放置一第二圖案化遮罩在該RDL上方；放置一第二導電材料在從該第二圖案化遮罩暴露出之該RDL上方，以形成一第二導電柱；移除該第二圖案化遮罩；放置一第一晶粒在該第一導電柱上方；以及放置一第二晶粒在該第二導電柱上方，其中該第二導電柱的一高度係實質上大於該第一導電柱的一高度。 在一些實施例中，該第二圖案化遮罩的一厚度係實質上大於該第一圖案化遮罩的一厚度。在一些實施例中，該放置該第一導電材料或該放置該第二導電材料包括電鍍操作。在一些實施例中，該方法進一步包括放置一晶種層在該RDL與該第一圖案化遮罩之間或在該RDL與該第二圖案化遮罩之間；放置一焊接材料在該第一導電柱或該第二導電柱上方；藉由一第一導電凸塊接合該第一晶粒與該第一導電柱；藉由一第二導電凸塊接合該第二晶粒與該第二導電柱；放置一底膠材料以囊封該第一導電柱及該第二導電柱；放置一成型物以環繞該底膠材料、該第一晶粒及該第二晶粒；或放置一散熱裝置在該第一晶粒及該第二晶粒上方。 前面列述了數個實施例的特徵以便本技術領域具有通常知識者可更佳地理解本揭露之態樣。本技術領域具有通常知識者應了解它們可輕易地使用本揭露作為用以設計或修改其他製程及結構之基礎以實現本文中所介紹實施例的相同目的及/或達成本文中所介紹實施例的相同優點。本技術領域具有通常知識者也應體認到此等均等構造不會悖離本揭露之精神及範疇，以及它們可在不悖離本揭露之精神及範疇下做出各種改變、取代、或替代。
100‧‧‧半導體結構101‧‧‧基板101a‧‧‧第一面101b‧‧‧第二面101c‧‧‧通路101d‧‧‧接墊101e‧‧‧連接件102‧‧‧重佈線層(RDL)102a‧‧‧介電層102b‧‧‧導電件102b-1‧‧‧墊部分102b-2‧‧‧通路部分102b-3‧‧‧延伸部分103‧‧‧導電柱103a‧‧‧第一導電柱103b‧‧‧第二導電柱104‧‧‧第一晶粒104a‧‧‧第一晶粒基板104b‧‧‧第一側104c‧‧‧第二側104d‧‧‧第一晶粒墊105‧‧‧第二晶粒105a‧‧‧第二晶粒基板105b‧‧‧第三側105c‧‧‧第四側105d‧‧‧第二晶粒墊106‧‧‧第二晶粒106a‧‧‧第二晶粒基板106b‧‧‧第三側105c‧‧‧第四側106d‧‧‧第二晶粒墊107‧‧‧晶粒/導電凸塊107a‧‧‧第一導電凸塊107b‧‧‧第二導電凸塊108‧‧‧晶粒/底膠材料109‧‧‧成型物109a‧‧‧頂部表面110‧‧‧散熱裝置200‧‧‧半導體結構300‧‧‧半導體結構301‧‧‧板301a‧‧‧墊401‧‧‧第一圖案化遮罩401a‧‧‧第一凹槽402‧‧‧第二圖案化遮罩402a‧‧‧第二凹槽500‧‧‧方法501‧‧‧操作502‧‧‧操作503‧‧‧操作504‧‧‧操作505‧‧‧操作506‧‧‧操作507‧‧‧操作508‧‧‧操作509‧‧‧操作510‧‧‧操作511‧‧‧操作512‧‧‧操作D1‧‧‧距離D2‧‧‧距離D3‧‧‧距離D4‧‧‧距離T1‧‧‧厚度T2‧‧‧厚度H1‧‧‧高度H2‧‧‧高度
本揭露之態樣將在與隨附圖式一同閱讀下列詳細說明下被最佳理解。請注意需要強調的是，根據業界標準作法，各種特徵未依比例繪製。事實上，為了使討論內容清楚，各種特徵的尺寸可刻意放大或縮小。 圖1係根據本揭露的一些實施例之半導體結構的示意性剖面圖。 圖2係圖1之半導體結構的俯視剖面圖。 圖3係根據本揭露的一些實施例之半導體結構的示意性剖面圖。 圖4係根據本揭露的一些實施例之半導體結構的示意性剖面圖。 圖5係根據本揭露的一些實施例之製造半導體結構之方法的流程圖。 圖5A至5N係根據本揭露的一些實施例之藉由圖5之方法製造半導體結構的示意圖。
100‧‧‧半導體結構
101‧‧‧基板
101a‧‧‧第一面
101b‧‧‧第二面
102‧‧‧重佈線層(RDL)
102a‧‧‧介電層
102b‧‧‧導電件
102b-1‧‧‧墊部分
102b-2‧‧‧通路部分
102b-3‧‧‧延伸部分
103‧‧‧導電柱
103a‧‧‧第一導電柱
103b‧‧‧第二導電柱
104‧‧‧第一晶粒
104a‧‧‧第一晶粒基板
104b‧‧‧第一側
104c‧‧‧第二側
104d‧‧‧第一晶粒墊
105‧‧‧第二晶粒
105a‧‧‧第二晶粒基板
105b‧‧‧第三側
105c‧‧‧第四側
105d‧‧‧第二晶粒墊
106‧‧‧第二晶粒
106a‧‧‧第二晶粒基板
106b‧‧‧第三側
105c‧‧‧第四側
106d‧‧‧第二晶粒墊
107‧‧‧晶粒/導電凸塊
107a‧‧‧第一導電凸塊
107b‧‧‧第二導電凸塊
D1‧‧‧距離
D2‧‧‧距離
D3‧‧‧距離
D4‧‧‧距離
T1‧‧‧厚度
T2‧‧‧厚度
H1‧‧‧高度
H2‧‧‧高度

Claims (10)

  1. 一種半導體結構，其包含：一基板；一重佈線層(redistribution layer，RDL)，包括放置在該基板上方的一介電層以及被該介電層環繞之複數個導電件；一第一導電柱，放置在該等導電件之一者上方且與其電連接；一第二導電柱，放置在該等導電件之一者上方且與其電連接；一第一晶粒，放置在該RDL上方且與該第一導電柱電連接；以及一第二晶粒，放置在該RDL上方且與該第二導電柱電連接，其中該第二導電柱的一高度係實質上大於該第一導電柱的一高度，及該第一晶粒的一厚度係實質上大於該第二晶粒的一厚度，該第一導電柱及該第一晶粒的總高度與該第二導電柱及該第二晶粒的總高度實質上相同。
  2. 如請求項1之半導體結構，其中該第二晶粒與該RDL之間的距離實質上大於該第一晶粒與該RDL之間的距離。
  3. 如請求項1之半導體結構，其中該第一晶粒經放置鄰近於該第二晶粒。
  4. 如請求項1之半導體結構，其中該第二導電柱或該第二晶粒經放置鄰近於該半導體結構的邊緣。
  5. 一種半導體結構，其包含：基板；重佈線層(RDL)，其包括放置在該基板上方的介電層以及被該介電層環繞的複數個導電件；複數個導電柱，其分別放置在該複數個導電件上方且與其電連接；第一晶粒，其放置在該基板上方，包括面對該RDL的第一側及與該第一側相對的第二側，且與該複數個導電柱中的至少一者電連接；第二晶粒，其放置在該基板上方，包括面對該RDL的第三側及與該第三側相對的第四側，且與該複數個導電柱中的至少一者電連接，其中該第一晶粒的厚度係與該第二晶粒的厚度實質上不同，及該第一晶粒的該第二側與該第二晶粒的該第四側係在實質上相同位階。
  6. 如請求項5之半導體結構，其中該第一晶粒的該第一側在與該第二晶粒的該第三側的位階實質上不同的位階。
  7. 如請求項5之半導體結構，其進一步包含：底膠材料，其放置在該基板與該第一晶粒之間或在該基板與該第二晶粒之間，且囊封該複數個導電柱；或散熱裝置，其與該第一晶粒的該第二側及該第二晶粒的該第四側接觸。
  8. 一種製造半導體結構之方法，其包含：提供基板，該基板包括放置在該基板上方的重佈線層(RDL)； 放置第一圖案化遮罩在該RDL上方；放置第一導電材料在自該第一圖案化遮罩暴露出的該RDL上方，以形成第一導電柱；移除該第一圖案化遮罩；放置第二圖案化遮罩在該RDL上方；放置第二導電材料在自該第二圖案化遮罩暴露出的該RDL上方，以形成第二導電柱；移除該第二圖案化遮罩；放置第一晶粒在該第一導電柱上方；以及放置第二晶粒在該第二導電柱上方，其中該第二導電柱的高度實質上大於該第一導電柱的高度。
  9. 如請求項8之方法，其中該第二圖案化遮罩的厚度實質上大於該第一圖案化遮罩的厚度。
  10. 如請求項8之方法，其進一步包含：放置晶種層在該RDL與該第一圖案化遮罩之間或在該RDL與該第二圖案化遮罩之間；放置焊接材料在該第一導電柱或該第二導電柱上方；藉由第一導電凸塊接合該第一晶粒與該第一導電柱；藉由第二導電凸塊接合該第二晶粒與該第二導電柱；放置底膠材料以囊封該第一導電柱及該第二導電柱；放置成型物以環繞該底膠材料、該第一晶粒及該第二晶粒；或 放置散熱裝置在該第一晶粒及該第二晶粒上方。
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10283479B2 (en) * 2016-05-20 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Package structures and methods of forming the same
US10504827B2 (en) * 2016-06-03 2019-12-10 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US9865566B1 (en) * 2016-06-15 2018-01-09 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10797019B2 (en) * 2016-08-31 2020-10-06 Advanced Semiconductor Engineering, Inc. Semiconductor package and method for manufacturing the same
KR102561987B1 (ko) * 2017-01-11 2023-07-31 삼성전기주식회사 반도체 패키지와 그 제조 방법
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US10553548B2 (en) * 2017-06-28 2020-02-04 Intel Corporation Methods of forming multi-chip package structures
US10276551B2 (en) * 2017-07-03 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device package and method of forming semiconductor device package
US11101209B2 (en) * 2017-09-29 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution structures in semiconductor packages and methods of forming same
US10861761B2 (en) * 2017-09-29 2020-12-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor packaged wafer and method for forming the same
US10957672B2 (en) * 2017-11-13 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
US10529693B2 (en) * 2017-11-29 2020-01-07 Advanced Micro Devices, Inc. 3D stacked dies with disparate interconnect footprints
KR102404058B1 (ko) * 2017-12-28 2022-05-31 삼성전자주식회사 반도체 패키지
US10727212B2 (en) 2018-03-15 2020-07-28 Samsung Electronics Co., Ltd. Semiconductor package
US10727204B2 (en) 2018-05-29 2020-07-28 Advances Micro Devices, Inc. Die stacking for multi-tier 3D integration
US10937755B2 (en) 2018-06-29 2021-03-02 Advanced Micro Devices, Inc. Bond pads for low temperature hybrid bonding
US11462419B2 (en) 2018-07-06 2022-10-04 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US11158606B2 (en) 2018-07-06 2021-10-26 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
US11114311B2 (en) * 2018-08-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same
US11205620B2 (en) * 2018-09-18 2021-12-21 International Business Machines Corporation Method and apparatus for supplying power to VLSI silicon chips
KR102524812B1 (ko) 2018-11-06 2023-04-24 삼성전자주식회사 반도체 패키지
US11476213B2 (en) 2019-01-14 2022-10-18 Invensas Bonding Technologies, Inc. Bonded structures without intervening adhesive
US11024586B2 (en) * 2019-01-22 2021-06-01 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
KR102674087B1 (ko) * 2019-09-06 2024-06-12 에스케이하이닉스 주식회사 전자기간섭 차폐층을 포함하는 반도체 패키지
US11948855B1 (en) 2019-09-27 2024-04-02 Rockwell Collins, Inc. Integrated circuit (IC) package with cantilever multi-chip module (MCM) heat spreader
US12027493B2 (en) * 2019-11-04 2024-07-02 Xilinx, Inc. Fanout integration for stacked silicon package assembly
US11521958B2 (en) * 2019-11-05 2022-12-06 Advanced Semiconductor Engineering, Inc. Semiconductor device package with conductive pillars and reinforcing and encapsulating layers
US11569203B2 (en) * 2020-02-04 2023-01-31 Micron Technology, Inc. Multi-height interconnect structures and associated systems and methods
KR102724547B1 (ko) * 2020-02-13 2024-10-30 삼성전자주식회사 반도체 패키지
KR102752683B1 (ko) * 2020-02-28 2025-01-10 삼성전자주식회사 반도체 패키지
US12354926B2 (en) * 2020-03-27 2025-07-08 Taiwan Semiconductor Manufacturing Co., Ltd. Package and method for manufacturing the same
US11631647B2 (en) * 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
KR102836899B1 (ko) * 2020-08-19 2025-07-23 삼성전자주식회사 반도체 패키지
US11894317B2 (en) * 2020-08-26 2024-02-06 Advanced Semiconductor Engineering, Inc. Package structure and method for manufacturing the same
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US12476157B2 (en) * 2021-04-28 2025-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and method of manufacturing the same
US20230268316A1 (en) * 2022-02-18 2023-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same
CN118732383A (zh) * 2023-03-29 2024-10-01 星科金朋私人有限公司 选择性模板掩模和模板印刷方法
US20250006678A1 (en) * 2023-06-30 2025-01-02 Intel Corporation Packaging architecture for wafer-scale known-good-die hybrid bonding

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050122698A1 (en) * 2002-06-27 2005-06-09 Via Technologies Inc. Module board having embedded chips and components and method of forming the same
US20120175769A1 (en) * 2001-02-27 2012-07-12 Stats Chippac, Ltd. Semiconductor Device and Method of Dissipating Heat From Thin Package-on-Package Mounted to Substrate
US8987884B2 (en) * 2012-08-08 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Package assembly and methods for forming the same
US20150235991A1 (en) * 2014-02-18 2015-08-20 Qualcomm Incorporated Bottom package with metal post interconnections

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050133933A1 (en) * 2003-12-19 2005-06-23 Advanpack Solutions Pte. Ltd. Various structure/height bumps for wafer level-chip scale package
US7820543B2 (en) 2007-05-29 2010-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced copper posts for wafer level chip scale packaging
US7838424B2 (en) 2007-07-03 2010-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced reliability of wafer-level chip-scale packaging (WLCSP) die separation using dry etching
US7863742B2 (en) 2007-11-01 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Back end integrated WLCSP structure without aluminum pads
US8354297B2 (en) * 2010-09-03 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming different height conductive pillars to electrically interconnect stacked laterally offset semiconductor die
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US10475759B2 (en) 2011-10-11 2019-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure having dies with connectors of different sizes
US8987058B2 (en) 2013-03-12 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for wafer separation
US9257333B2 (en) 2013-03-11 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same
US9263839B2 (en) 2012-12-28 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved fine pitch joint
KR102052158B1 (ko) * 2012-02-29 2019-12-04 엘지이노텍 주식회사 카메라 모듈
US9196532B2 (en) 2012-06-21 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods for forming the same
KR20140006587A (ko) * 2012-07-06 2014-01-16 삼성전자주식회사 반도체 패키지
US8865585B2 (en) 2012-07-11 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming post passivation interconnects
US9275924B2 (en) 2012-08-14 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having a recess filled with a molding compound
US8754508B2 (en) 2012-08-29 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure to increase resistance to electromigration
US8952533B2 (en) * 2012-09-10 2015-02-10 Futurewei Technologies, Inc. Devices and methods for 2.5D interposers
US8952530B2 (en) 2012-09-14 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Post passivation interconnect structures and methods for forming the same
US8772151B2 (en) 2012-09-27 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation scheme
KR101411813B1 (ko) 2012-11-09 2014-06-27 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US8884400B2 (en) 2012-12-27 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor in Post-Passivation structures and methods of forming the same
US8846548B2 (en) 2013-01-09 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure and methods for forming the same
US9773732B2 (en) 2013-03-06 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for packaging pad structure
US9196559B2 (en) 2013-03-08 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Directly sawing wafers covered with liquid molding compound
US8987922B2 (en) 2013-03-11 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for wafer level packaging
US9275925B2 (en) 2013-03-12 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved interconnect structure
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
CN104979224B (zh) * 2014-04-04 2017-10-20 中国科学院苏州纳米技术与纳米仿生研究所 一种器件封装互联方法
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US10074630B2 (en) * 2015-04-14 2018-09-11 Amkor Technology, Inc. Semiconductor package with high routing density patch
US9704825B2 (en) * 2015-09-30 2017-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Chip packages and methods of manufacture thereof
US9865566B1 (en) * 2016-06-15 2018-01-09 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120175769A1 (en) * 2001-02-27 2012-07-12 Stats Chippac, Ltd. Semiconductor Device and Method of Dissipating Heat From Thin Package-on-Package Mounted to Substrate
US20050122698A1 (en) * 2002-06-27 2005-06-09 Via Technologies Inc. Module board having embedded chips and components and method of forming the same
US8987884B2 (en) * 2012-08-08 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Package assembly and methods for forming the same
US20150235991A1 (en) * 2014-02-18 2015-08-20 Qualcomm Incorporated Bottom package with metal post interconnections

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