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TWI732367B - 多位階雜訊重塑式轉換系統、方法及非暫存性電腦可讀取紀錄媒體 - Google Patents

多位階雜訊重塑式轉換系統、方法及非暫存性電腦可讀取紀錄媒體 Download PDF

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TWI732367B
TWI732367B TW108143895A TW108143895A TWI732367B TW I732367 B TWI732367 B TW I732367B TW 108143895 A TW108143895 A TW 108143895A TW 108143895 A TW108143895 A TW 108143895A TW I732367 B TWI732367 B TW I732367B
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TW
Taiwan
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signal
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input
adder
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TW108143895A
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TW202123218A (zh
Inventor
林義雄
陳浩銘
Original Assignee
香港商吉達物聯科技股份有限公司
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Abstract

本發明提供一種多位階雜訊重塑式轉換系統，配合一取樣迴路設置，包括一訊號處理器、一延遲回授迴路、一多位階量化器以及一控制器。該訊號處理器依據輸入訊號頻率與輸出訊號頻率的比值輸出一輸入-輸出頻率比例訊號。該延遲回授迴路的輸入端連接至該訊號處理器以接收該輸入-輸出頻率比例訊號，並輸出震盪訊號。該多位階量化器的輸入端連接至該延遲回授迴路以接收該震盪訊號，並輸出一多位元量化訊號。該控制器的輸入端連接至該多位階量化器以接收該多位元量化訊號，並將該多位元量化訊號依據代碼映射表輸出一保持訊號或取樣訊號。

Description

多位階雜訊重塑式轉換系統、方法及非暫存性電腦可讀取紀錄媒體
本發明提供一種多位階雜訊重塑式轉換系統、方法及非暫存性電腦可讀取紀錄媒體，尤指一種可進行取樣補點的多位階雜訊重塑式轉換系統、方法及非暫存性電腦可讀取紀錄媒體。
一般在聆聽音樂或看電影時都會注意到兩個引數取樣率和位元率，將把模擬音訊訊號轉成數字音訊訊號的過程稱作取樣，通過波形取樣的方法記錄1秒鐘長度的聲音需要多少個數據點。例如：44.1KHz取樣率的聲音就是要花費44000個數據點來描述1秒鐘的聲音波形，原則上取樣率越高，聲音質量越好。
上述的取樣率是指將聲音(模擬訊號)轉換成數字訊號時的取樣頻率，也就是單位時間內取樣多少點資料，而位元率是指每秒傳送的位元(bit)數。單位為 bps(Bit Per Second)，位元率越高，傳送的資料越大，音質越好。
取樣率和位元率如同座標軸上的橫縱座標。橫座標的取樣率表示了每秒鐘的取樣資料點；縱座標的位元率表示了用數字量來量化模擬量的時候的精度。
取樣定理表明取樣頻率必須大於被取樣訊號頻寬的兩倍，也就是假設訊號的頻寬是100Hz，那麼為了避免混疊現象取樣頻率必須大於200Hz，換句話說，就是取樣頻率必須至少是訊號中最大頻率分量頻率的兩倍，否則就不能從訊號取樣中恢復原始訊號。
一般取樣到的訊號常常會帶來一些誤差，誤差主要來自於兩個方面，與連續類比訊號頻譜有關的取樣頻率，以及量化時所用的字元長度。
本發明提供一種多位階雜訊重塑式轉換系統，配合一取樣迴路設置，包括一訊號處理器、一延遲回授迴路、一多位階量化器以及一控制器。該訊號處理器依據輸入訊號頻率與輸出訊號頻率的比值輸出一輸入-輸出頻率比例訊號，該延遲回授迴路的輸入端連接至該訊號處理器以接收該輸入-輸出頻率比例訊號，並通過一或複數個延遲器輸出一波峰為該輸入訊號頻率與該輸出訊號頻率比值的震盪訊號，該多位階量化器的輸入端連接至該延遲回授迴路以接收該震盪訊號，並依據該震盪訊號輸出一多位元量化訊號，該多位元量化訊號係依據下面的公式獲得：
Figure 02_image001
； 其中，
Figure 02_image003
為第n階段輸入的震盪訊號，M為該多位階量化器預設的位階數值，
Figure 02_image005
為一floor函數，
Figure 02_image007
為所輸出第n階段的該多位元量化訊號，該控制器的輸入端連接至該多位階量化器以接收該多位元量化訊號，將該多位元量化訊號依據代碼映射表輸出一保持訊號，並經由取樣迴路取得訊號後儲存，當該多位元量化訊號等於
Figure 02_image009
時依據代碼映射表輸出一取樣訊號，使取樣迴路進行取樣。
更進一步地，該延遲回授迴路包含一第一加法器、一第二加法器、以及一延遲模組；其中該第一加法器的輸入端連接至該訊號處理器以及該延遲模組並於該第一加法器的輸出端輸出一第一訊號；其中該第二加法器的輸入端連接至該第一加法器的輸出端以及該多位階量化器的輸出端並於該第二加法器的輸出端輸出一第二訊號；其中該延遲模組的輸入端連接至該第二加法器的輸出端並於該延遲回授迴路的輸出端輸出一延遲補償訊號。
更進一步地，該延遲模組包括一第一延遲器、一係數乘法器、以及一第二延遲器；其中該第一延遲器的輸入端係連接至該第二延遲器的輸出端並於該第一延遲器的輸出端輸出一第一延遲訊號；該係數乘法器的輸入端係連接至該第二延遲器的輸出端並於該係數乘法器的輸出端輸出一係數加乘訊號；該第二延遲器的輸入端係連接至該第一加法器的輸出端並於該第二延遲器的輸出端輸出一第二延遲訊號；該第一加法器的輸入端連接至該訊號處理器、該係數乘法器的輸出端、以及該第二延遲器的輸出端並於該第一加法器的輸出端輸出該第一訊號。
更進一步地，該第二加法器輸出的該第二訊號依據下面的公式獲得：
Figure 02_image011
其中，
Figure 02_image013
為第n階段輸出的該第二加法訊號，
Figure 02_image015
為第n階段輸入的該多位元量化訊號，
Figure 02_image017
為第n階段輸入的該第一訊號。
更進一步地，該第一加法器輸出的該第一訊號依據下面的公式獲得：
Figure 02_image019
其中，
Figure 02_image017
為第n階段輸出的該第一訊號，
Figure 02_image021
為第n階段輸入的該輸入-輸出頻率比例訊號，
Figure 02_image023
為第
Figure 02_image025
階段輸入的該係數加乘訊號，
Figure 02_image027
為第
Figure 02_image029
階段輸入的該第二加法訊號。
更進一步地，該係數乘法器的該係數加乘訊號依據下面的公式獲得：
Figure 02_image031
其中，
Figure 02_image023
為第
Figure 02_image025
階段輸出的該係數加乘訊號，
Figure 02_image033
為第
Figure 02_image025
階段輸入的該第二加法訊號。
更進一步地，該輸入-輸出頻率比例訊號最小值為0，最大值為1。
更進一步地，該多位元量化訊號為一整數構成之階梯波。
本發明的另一目的，在於提供一種多位階雜訊重塑式轉換方法，包括：一輸入訊號頻率與一輸出訊號頻率輸入至一訊號處理器；該訊號處理器依據輸入訊號頻率與輸出訊號頻率的比值輸出一輸入-輸出頻率比例訊號；該輸入-輸出頻率比例訊號輸入至一延遲回授迴路，並通過一或複數個延遲器輸出一波峰為該輸入訊號頻率與該輸出訊號頻率比值的震盪訊號；該震盪訊號輸入一多位階量化器；該多位階量化器依據該震盪訊號輸出一多位元量化訊號，該多位元量化訊號係依據下面的公式獲得：
Figure 02_image035
； 其中，
Figure 02_image003
為第n階段輸入的震盪訊號，M為該多位階量化器預設的位階數值，
Figure 02_image005
為一floor函數，
Figure 02_image037
為所輸出第n階段的該多位元量化訊號；該多位元量化訊號輸入一控制器；該控制器將該多位元量化訊號依據代碼映射表輸出一保持訊號，並經由取樣迴路取得訊號後儲存，當該多位元量化訊號等於
Figure 02_image009
時依據代碼映射表輸出一取樣訊號，使取樣迴路進行取樣。
更進一步地，該延遲回授迴路包含一第一加法器、一第二加法器、以及一延遲模組；其中該第一加法器的輸入端連接至該訊號處理器以及該延遲模組並於該第一加法器的輸出端輸出一第一訊號；其中該第二加法器的輸入端連接至該第一加法器的輸出端以及該多位階量化器的輸出端並於該第二加法器的輸出端輸出一第二訊號；其中該延遲模組的輸入端連接至該第二加法器的輸出端並於該延遲回授迴路的輸出端輸出一延遲補償訊號。
更進一步地，該延遲模組包括一第一延遲器、一係數乘法器、以及一第二延遲器；其中該第一延遲器的輸入端係連接至該第二延遲器的輸出端並於該第一延遲器的輸出端輸出一第一延遲訊號；該係數乘法器的輸入端係連接至該第二延遲器的輸出端並於該係數乘法器的輸出端輸出一係數加乘訊號；該第二延遲器的輸入端係連接至該第一加法器的輸出端並於該第二延遲器的輸出端輸出一第二延遲訊號；更進一步地，該第一加法器的輸入端連接至該訊號處理器、該係數乘法器的輸出端、以及該第二延遲器的輸出端並於該第一加法器的輸出端輸出該第一訊號。
更進一步地，該第二加法器輸出的該第二訊號依據下面的公式獲得：
Figure 02_image011
其中，
Figure 02_image013
為第n階段輸出的該第二加法訊號，
Figure 02_image015
為第n階段輸入的該多位元量化訊號，
Figure 02_image017
為第n階段輸入的該第一訊號。
更進一步地，該第一加法器輸出的該第一訊號依據下面的公式獲得：
Figure 02_image019
其中，
Figure 02_image017
為第n階段輸出的該第一訊號，
Figure 02_image021
為第n階段輸入的該輸入-輸出頻率比例訊號，
Figure 02_image023
為第
Figure 02_image025
階段輸入的該係數加乘訊號，
Figure 02_image027
為第
Figure 02_image029
階段輸入的該第二加法訊號。
更進一步地，該係數乘法器的該係數加乘訊號依據下面的公式獲得：
Figure 02_image031
其中，
Figure 02_image023
為第
Figure 02_image025
階段輸出的該係數加乘訊號，
Figure 02_image033
為第
Figure 02_image025
階段輸入的該第二加法訊號。
更進一步地，該輸入-輸出頻率比例訊號最小值為0，最大值為1。
更進一步地，該多位元量化訊號為一整數構成之階梯波。
本發明的另一目的，在於提供一種非暫存性電腦可讀取記錄媒體，係用於儲存一程式，當一訊號處理晶片載入該程式後將可執行如上述的方法。
本發明比起習知技術具有以下優勢功效：
1.本發明可以使取樣迴路之取樣更加精確。
2.本發明可以使取樣迴路在升頻時取樣率更佳。
有關本發明之詳細說明及技術內容，現就配合圖式說明如下。再者，本發明中之圖式，為說明方便，其比例未必照實際比例繪製，該等圖式及其比例並非用以限制本發明之範圍，在此先行敘明。
以下係舉一具體實施例就本發明的技術內容提出詳細的說明，請一併參閱「圖1」及「圖2」，係揭示本發明多位階雜訊重塑式轉換系統與延遲回授迴路的方塊示意圖，如圖所示：
本發明提供一種多位階雜訊重塑式轉換系統100，配合一取樣迴路50設置，該多位階雜訊重塑式轉換系統100主要包括一訊號處理器10、一連接至該訊號處理器10的延遲回授迴路20、一連接至該延遲回授迴路20的多位階量化器30、以及一連接至該多位階量化器30的控制器40，該控制器40的輸出端與該取樣迴路50的前饋路徑連結。
於本發明多位階雜訊重塑式轉換系統100中所述的控制器、量化器、模組、單元或迴路的組合及其對應執行的功能，可以由單一晶片或複數個晶片的組合協同執行，該等晶片配置的數量非屬本發明所欲限定的範圍。此外，所述的晶片可以為但不限定於處理器(Processor)、中央處理器(Central Processing Unit, CPU)、微處理器(Microprocessor)、數位訊號處理器(Digital Signal Processor, DSP)、特殊應用積體電路(Application Specific Integrated Circuits, ASIC)、可程式化邏輯裝置(Programmable Logic Device, PLD) 等可將資訊或訊號做處理轉換用途或特殊用途的其他類似裝置或這些裝置的組合，於本發明中不予以限制。
所述的控制器40內包含資料儲存單元，該資料儲存單元可以為但不限定於快取記憶體(Cache memory)、動態隨機存取記憶體(DRAM)、持續性記憶體(Persistent Memory)等可以做為儲存資料和取出資料用途之裝置或其組合，於本發明中不予以限制。
前述的該延遲回授迴路20包含一第一加法器22、一第二加法器24、以及一延遲模組26，其中，所述的該訊號處理器10輸出端連接至該第一加法器22的第一輸入端，該第一加法器22的輸出端連接至該第二加法器24的輸入端，該第一加法器22的輸出端連接至該多位階量化器30的輸入端，該多位階量化器30的輸出端連接至該第二加法器24的輸入端，該第二加法器24的輸出端連接至該延遲模組26的輸入端，該延遲模組26的輸出端連接至該第一加法器22的輸入端。
所述的第一加法器22、第二加法器24可以為但不限定於加法器(Adder)電路、半加器(Half Adder)、全加器(Full adder)、波紋進位加法器、超前進位加法器實現、或其它用於執行加法運算的數位電路、邏輯閘、裝置或這些裝置的組合，於本發明中不予以限制。
前述的該延遲模組26包括一第一延遲器262、第二延遲器264、以及一係數乘法器266。該第二延遲器264的輸出端連接至該第一延遲器262的輸入端，該第二延遲器264的輸出端連接至該係數乘法器266的輸入端，該第二延遲器264的輸入端連接至該第二加法器24的輸出端，該第一延遲器262的輸出端連接至該第一加法器22的第二輸入端，該係數乘法器266的輸出端連接至該第一加法器22的第三輸入端。
所述的第一延遲器262、第二延遲器264可以為但不限定於積分器(Integrator)、計數器(Counter)等可以做為訊號延遲或積分用途之電路或其組合，於本發明中不予以限制。
所述的係數乘法器266可以為但不限定於乘法器(Multiplier)電路、加法器(Adder)、反向放大器(Reversing Amplifier)等可以做為加乘放大訊號用途之電路或其組合，於本發明中不予以限制。
上述為本發明多位階雜訊重塑式轉換系統之結構與連結內容，以下將描述本發明多位階雜訊重塑式轉換系統中訊號之傳遞進行詳述。
該訊號處理器10依據所需轉換的輸入訊號頻率與預期輸出訊號頻率的比值輸出一輸入-輸出頻率比例訊號至該延遲回授迴路20，其中，該比值分母為輸出訊號頻率，分子為輸入訊號頻率，而輸入-輸出頻率比例訊號於本實施態樣中最小值為0，最大值為1。於其他實施態樣中，該比例數值可根據實際情況進行調整，於本發明中不予以限制。
當該輸入-輸出頻率比例訊號輸入至該延遲回授電路20，通過一或複數個延遲器輸出一震盪訊號至該多位階量化器30。
具體而言，所述的延遲回授電路20之內部元件詳述如下，當該輸入-輸出頻率比例訊號進入該延遲回授模組20的第一加法器22，該第一加法器22輸出一第一訊號至該第二加法器24與該多位階量化器30，該第二加法器24輸出一第二訊號至該延遲模組26的第二延遲器264，該第二延遲器264輸出一第二延遲訊號至該第一延遲器262與該係數乘法器266，該第一延遲器262輸出一第一延遲訊號至該第一加法器22，該係數乘法器266輸出一係數加乘訊號至該第一加法器22。
其中，該第一訊號所構成之連續訊號為該震盪訊號，該震盪訊號的波峰為該輸入訊號頻率與該輸出訊號頻率比值，而該第一延遲訊號與該係數加乘訊號為該延遲模組26的一延遲補償訊號。
前述的該第一加法器22輸出的該第一訊號、第二加法器24輸出的該第二訊號、係數乘法器266的該係數加乘訊號依據相關的公式獲得，依序如下：
該第一加法器22輸出的該第一訊號依據下面的公式獲得：
Figure 02_image039
； 其中，
Figure 02_image017
為第n階段輸出的該第一訊號，
Figure 02_image021
為第n階段輸入的該輸入-輸出頻率比例訊號，
Figure 02_image023
為第
Figure 02_image025
階段輸入的該係數加乘訊號，
Figure 02_image027
為第
Figure 02_image029
階段輸入的該第二加法訊號。上述公式可藉由反向器、反向器的組合或邏輯閘、邏輯閘的組合達成上述公式之運算內容，於本發明中不予以限制。
該第二加法器24輸出的該第二訊號依據下面的公式獲得：
Figure 02_image011
其中，
Figure 02_image013
為第n階段輸出的該第二加法訊號，
Figure 02_image015
為第n階段輸入的該多位元量化訊號，
Figure 02_image017
為第n階段輸入的該第一訊號。該第二加法器24於接收該第一訊號時，可藉由加法器本身的減法輸入端輸入，使訊號相減或反向，亦可藉由增加反向器或反向器的組合使該訊號得以相減或反向，於本發明中不予以限制。
該係數乘法器266的該係數加乘訊號依據下面的公式獲得：
Figure 02_image031
其中，
Figure 02_image023
為第
Figure 02_image025
階段輸出的該係數加乘訊號，
Figure 02_image033
為第
Figure 02_image025
階段輸入的該第二加法訊號。
當前述經由該延遲回授電路20輸出之震盪訊號輸入一多位階量化器30後，該多位階量化器30輸出一多位元量化訊號至一控制器40，該多位元量化訊號係依據下面的公式獲得：
Figure 02_image035
； 其中，
Figure 02_image017
為第n階段輸入的第一訊號，該第一訊號所構成之連續訊號為該震盪訊號，M為該多位階量化器預設的位階數值，
Figure 02_image041
為一floor函數，
Figure 02_image015
為所輸出第n階段的該多位元量化訊號，該多位元量化訊號為一整數構成之階梯波，當該多位元量化訊號輸入過小時，亦可產生一方波，於本發明中不予以限制。
當該控制器40收到由該延遲回授電路20輸出該多位元量化訊號後，將該多位元量化訊號依據代碼映射表(如下)輸出一保持訊號至該取樣迴路50，該取樣迴路50根據該保持訊號將當下訊號或前一尚未取樣訊號將其儲存至該資料儲存單元。
具體而言，當該多位元量化訊號為0時，輸出保持訊號並將該尚未取樣訊號儲存
Figure 02_image009
次，當該多位元量化訊號為1時，輸出保持訊號並將該尚未取樣訊號儲存
Figure 02_image043
次，依此類推，直至該多位元量化訊號等於
Figure 02_image009
時依據代碼映射表輸出一取樣訊號至該取樣迴路50，並經由該取樣迴路取出當下訊號或尚未取樣訊號。
其中，取樣迴路50第一次收到取樣訊號會擷取當下訊號，之後將尚未取樣訊號進行重複儲存，直到下一次的取樣訊號，取出上述重複儲存的尚未取樣訊號的第一次儲存的尚未取樣訊號，而不會對其餘重複儲存的尚未取樣訊號進行取出。
多位元量化訊號 保持或取樣
0 保持並儲存尚未取樣訊號
Figure 02_image045
次
1 保持並儲存尚未取樣訊號
Figure 02_image047
: :
: :
Figure 02_image049
 保持並儲存尚未取樣訊號1次
Figure 02_image045
 取出當下訊號
以下係舉一具體實施例就本發明的技術內容提出詳細的說明，請參閱「圖3」，係揭示本發明多位階雜訊重塑式轉換系統流程示意圖，本發明多位階雜訊重塑式轉換方法如圖所示：
訊號處理器依據輸入訊號頻率與輸出訊號頻率的比值輸出一輸入-輸出頻率比例訊號至該延遲回授迴路(步驟S201)。
上述該比值分母為輸出訊號頻率，分子為輸入訊號頻率，而輸入-輸出頻率比例訊號於本實施態樣中最小值為0，最大值為1。於其他實施態樣中，該比例數值可根據實際情況進行調整，於本發明中不予以限制。
延遲回授電路接收該輸入-輸出頻率比例訊號轉成一震盪訊號(S202)。
具體而言，當該輸入-輸出頻率比例訊號進入該延遲回授模組20的第一加法器22，該第一加法器22輸出一第一訊號至該第二加法器24與該多位階量化器30，該第二加法器24輸出一第二訊號至該延遲模組26的第二延遲器264，該第二延遲器264輸出一第二延遲訊號至該第一延遲器262與該係數乘法器266，該第一延遲器262輸出一第一延遲訊號至該第一加法器22，該係數乘法器266輸出一係數加乘訊號至該第一加法器22。
其中，該第一訊號所構成之連續訊號為該震盪訊號，該震盪訊號的波峰為該輸入訊號頻率與該輸出訊號頻率比值，而該第一延遲訊號與該係數加乘訊號為該延遲模組26的一延遲補償訊號。
前述的該第一加法器22輸出的該第一訊號、第二加法器24輸出的該第二訊號、係數乘法器266的該係數加乘訊號依據相關的公式獲得，依序如下：
該第一加法器22輸出的該第一訊號依據下面的公式獲得：
Figure 02_image051
其中，
Figure 02_image017
為第n階段輸出的該第一訊號，
Figure 02_image021
為第n階段輸入的該輸入-輸出頻率比例訊號，
Figure 02_image023
為第
Figure 02_image025
階段輸入的該係數加乘訊號，
Figure 02_image027
為第
Figure 02_image029
階段輸入的該第二加法訊號。上述公式可藉由反向器、反向器的組合或邏輯閘、邏輯閘的組合達成上述公式之運算內容，於本發明中不予以限制。
該第二加法器24輸出的該第二訊號依據下面的公式獲得：
Figure 02_image011
其中，
Figure 02_image013
為第n階段輸出的該第二加法訊號，Y[n]為第n階段輸入的該多位元量化訊號，
Figure 02_image017
為第n階段輸入的該第一訊號。該第二加法器24於接收該第一訊號時，可藉由加法器本身的減法輸入端輸入，使訊號相減或反向，亦可藉由增加反向器或反向器的組合使該訊號得以相減或反向，於本發明中不予以限制。
該係數乘法器266的該係數加乘訊號依據下面的公式獲得：
Figure 02_image031
其中，
Figure 02_image023
為第
Figure 02_image025
階段輸出的該係數加乘訊號，
Figure 02_image033
為第
Figure 02_image025
階段輸入的該第二加法訊號。
多位階量化器將該震盪訊號轉成一多位元量化訊號至一控制器(S203)。
該多位元量化訊號係依據下面的公式獲得：
Figure 02_image035
； 其中，
Figure 02_image017
為第n階段輸入的第一訊號，該第一訊號所構成之連續訊號為該震盪訊號，M為該多位階量化器預設的位階數值，
Figure 02_image041
為一floor函數，
Figure 02_image015
為所輸出第n階段的該多位元量化訊號，該多位元量化訊號為一整數構成之階梯波，當該多位元量化訊號輸入過小時，亦可產生一方波，於本發明中不予以限制。
控制器根據該代碼映射表輸出保持訊號或取樣訊號至一取樣迴路，經由該取樣迴路儲存訊號或進行取樣 (S204)。
當該控制器40收到由該延遲回授電路20輸出該多位元量化訊號後，將該多位元量化訊號依據代碼映射表(如下)輸出一保持訊號至該取樣迴路50，該取樣迴路50根據該保持訊號將當下訊號或前一尚未取樣訊號將其儲存至該資料儲存單元。
具體而言，當該多位元量化訊號為0時，輸出保持訊號並將該尚未取樣訊號儲存
Figure 02_image009
次，當該多位元量化訊號為1時，輸出保持訊號並將該尚未取樣訊號儲存
Figure 02_image043
次，依此類推，直至該多位元量化訊號等於
Figure 02_image009
時依據代碼映射表輸出一取樣訊號至該取樣迴路50，並經由該取樣迴路取出當下訊號或尚未取樣訊號。
其中，取樣迴路50第一次收到取樣訊號會擷取當下訊號，之後將尚未取樣訊號進行重複儲存，直到下一次的取樣訊號，取出上述重複儲存的尚未取樣訊號的第一次儲存的尚未取樣訊號，而不會對其餘重複儲存的尚未取樣訊號進行取出。
多位元量化訊號 保持或取樣
0 保持並儲存尚未取樣訊號
Figure 02_image045
次
1 保持並儲存尚未取樣訊號
Figure 02_image047
: :
: :
Figure 02_image049
 保持並儲存尚未取樣訊號1次
Figure 02_image045
 取出當下訊號
本發明之方法亦可記錄於電腦可讀取記錄媒體，所述的「電腦可讀取記錄媒體」包括(但不限於)攜帶型或非攜帶型儲存裝置、光儲存器件，及能夠儲存、含有或攜載指令及/或資料之各種其他媒體。電腦可讀取記錄媒體可包括非暫存性媒體，其中可儲存資料並且不包括載波及/或無線地或經由有線連接傳播之暫時電子信號。
非暫存性媒體之實例可包括(但不限於)磁碟或磁帶、諸如緊密光碟(CD)或數位化通用光碟(DVD)之光學儲存媒體、快閃記憶體、記憶體或記憶體器件。
電腦可讀取記錄媒體可具有儲存於其上之代碼及/或機器可執行指令，該等代碼及/或機器可執行指令可表示程序、函數、子程式、程式、常式、次常式、模組、軟體套件、類別，或指令、資料結構或程式語句之任何組合。一個碼段可藉由傳遞及/或接收資訊、資料、引數、參數或記憶體內容耦接至另一碼段或硬體電路。資訊、引數、參數、資料等可經由包括記憶體共用、訊息傳遞、符記傳遞、網路傳輸或類似者之任何合適方式傳遞、轉遞或傳輸。
此外，可由硬體、軟體、韌體、中間軟體、微碼、硬體描述語言或其任何組合實施實施例。當實施於軟體、韌體、中間軟體或微碼中時，用以執行必要任務之程式碼或碼段(例如電腦程式產品)可儲存於電腦可讀或機器可讀媒體中。處理器可執行必要任務。
綜上所述，本發明多位階雜訊重塑式轉換系統、方法及非暫存性電腦可讀取紀錄媒體可以使取樣迴路之取樣更加精確，再者，可以使取樣迴路在升頻時取樣率更佳。
以上已將本發明做一詳細說明，惟以上所述者，僅為本發明之一較佳實施例而已，當不能以此限定本發明實施之範圍，即凡依本發明申請專利範圍所作之均等變化與修飾，皆應仍屬本發明之專利涵蓋範圍內。
100       多位階雜訊重塑式轉換系統 10         訊號處理器 20         延遲回授迴路 22       第一加法器 24       第二加法器 26       延遲模組 262     第一延遲器 264     第二延遲器 266     係數乘法器 30       多位階量化器 40       控制器 50       取樣迴路 步驟S201-204
圖1，本發明多位階雜訊重塑式轉換系統的方塊示意圖。
圖2，本發明延遲回授迴路的方塊示意圖。
圖3，本發明多位階雜訊重塑式轉換系統的流程示意圖
100       多位階雜訊重塑式轉換系統 10         訊號處理器 20         延遲回授迴路 30       多位階量化器 40       控制器 50       取樣迴路

Claims (17)

  1. 一種多位階雜訊重塑式轉換系統，配合一取樣迴路設置，該多位階雜訊重塑式轉換系統包括：一訊號處理器，依據輸入訊號頻率與輸出訊號頻率的比值輸出一輸入-輸出頻率比例訊號；一延遲回授迴路，該延遲回授迴路的輸入端連接至該訊號處理器以接收該輸入-輸出頻率比例訊號，並通過一或複數個延遲器輸出一波峰為該輸入訊號頻率與該輸出訊號頻率比值的震盪訊號；一多位階量化器，該多位階量化器的輸入端連接至該延遲回授迴路以接收該震盪訊號，並依據該震盪訊號輸出一多位元量化訊號，該多位元量化訊號係依據下面的公式獲得：
    Figure 108143895-A0305-02-0020-1
     其中，X[n]為第n階段輸入的該震盪訊號，M為該多位階量化器預設的位階數值，floor( )為一floor函數，Y[n]為所輸出第n階段的該多位元量化訊號；以及一控制器，連結至該取樣迴路的前饋路徑，該控制器的輸入端連接至該多位階量化器以接收該多位元量化訊號，將該多位元量化訊號依據代碼映射表輸出一保持訊號，並經由取樣迴路取得訊號後儲存至一資料儲存單元，當該多位元量化訊號等於2M-1時依據代碼映射表輸出一取樣訊號至該取樣迴路，使該取樣迴路進行取樣。
  2. 如申請專利範圍第1項所述的多位階雜訊重塑式轉換系統，其中該延遲回授迴路包含一第一加法器、一第二加法器、以及一延遲模組；其中該第一加法器的輸入端連接至該訊號處理器以及該延遲模組並於該第 一加法器的輸出端輸出一第一訊號；其中該第二加法器的輸入端連接至該第一加法器的輸出端以及該多位階量化器的輸出端並於該第二加法器的輸出端輸出一第二訊號；其中該延遲模組的輸入端連接至該第二加法器的輸出端並於該延遲回授迴路的輸出端輸出一延遲補償訊號。
  3. 如申請專利範圍第2項所述的多位階雜訊重塑式轉換系統，其中該延遲模組包括一第一延遲器、一係數乘法器、以及一第二延遲器；其中該第一延遲器的輸入端係連接至該第二延遲器的輸出端並於該第一延遲器的輸出端輸出一第一延遲訊號；其中該係數乘法器的輸入端係連接至該第二延遲器的輸出端並於該係數乘法器的輸出端輸出一係數加乘訊號；其中該第二延遲器的輸入端係連接至該第一加法器的輸出端並於該第二延遲器的輸出端輸出一第二延遲訊號；其中該第一加法器的輸入端連接至該訊號處理器、該係數乘法器的輸出端、以及該第二延遲器的輸出端並於該第一加法器的輸出端輸出該第一訊號。
  4. 如申請專利範圍第2項所述的多位階雜訊重塑式轉換系統，其中該第二加法器輸出的該第二訊號依據下面的公式獲得：A2[n]=Y[n]-X[n]；其中，A2[n]為第n階段輸出的該第二加法訊號，Y[n]為第n階段輸入的該多位元量化訊號，X[n]為第n階段輸入的該第一訊號。
  5. 如申請專利範圍第3項所述的多位階雜訊重塑式轉換系統，其中該第一加法器輸出的該第一訊號依據下面的公式獲得：X[n]=S[n]-T[n-1]+A2[n-2]； 其中，X[n]為第n階段輸出的該第一訊號，S[n]為第n階段輸入的該輸入-輸出頻率比例訊號，T[n-1]為第n-1階段輸入的該係數加乘訊號，A2[n-2]為第n-2階段輸入的該第二加法訊號。
  6. 如申請專利範圍第3項所述的多位階雜訊重塑式轉換系統，其中該係數乘法器的該係數加乘訊號依據下面的公式獲得：T[n-1]=2×A2[n-1]；其中，T[n-1]為第n-1階段輸出的該係數加乘訊號，A2[n-1]為第n-1階段輸入的該第二加法訊號。
  7. 如申請專利範圍第1項所述的多位階雜訊重塑式轉換系統，其中該輸入-輸出頻率比例訊號最小值為0，最大值為1。
  8. 如申請專利範圍第1項所述的多位階雜訊重塑式轉換系統，其中該多位元量化訊號為一整數構成之階梯波。
  9. 一種多位階雜訊重塑式轉換方法，包括：一輸入訊號頻率與一輸出訊號頻率輸入至一訊號處理器；該訊號處理器依據輸入訊號頻率與輸出訊號頻率的比值輸出一輸入-輸出頻率比例訊號；該輸入-輸出頻率比例訊號輸入至一延遲回授迴路，並通過一或複數個延遲器輸出一波峰為該輸入訊號頻率與該輸出訊號頻率比值的震盪訊號；該震盪訊號輸入一多位階量化器；該多位階量化器依據該震盪訊號輸出一多位元量化訊號，該多位元量化訊號係依據下面的公式獲得：
    Figure 108143895-A0305-02-0022-2
     其中，X[n]為第n階段輸入的震盪訊號，M為該多位階量化器預設的位階數值，floor( )為一floor函數，Y[n]為所輸出第n階段的該多位元量化訊號； 該多位元量化訊號輸入一控制器；以及該控制器將該多位元量化訊號依據代碼映射表輸出一保持訊號，並經由取樣迴路取得訊號後儲存至一資料儲存單元，當該多位元量化訊號等於2M-1時依據代碼映射表輸出一取樣訊號至該取樣迴路的前饋路徑，使該取樣迴路進行取樣。
  10. 如申請專利範圍第9項所述的多位階雜訊重塑式轉換方法，其中該延遲回授迴路包含一第一加法器、一第二加法器、以及一延遲模組；其中該第一加法器的輸入端連接至該訊號處理器以及該延遲模組並於該第一加法器的輸出端輸出一第一訊號；其中該第二加法器的輸入端連接至該第一加法器的輸出端以及該多位階量化器的輸出端並於該第二加法器的輸出端輸出一第二訊號；其中該延遲模組的輸入端連接至該第二加法器的輸出端並於該延遲回授迴路的輸出端輸出一延遲補償訊號。
  11. 如申請專利範圍第10項所述的多位階雜訊重塑式轉換方法，其中該延遲模組包括一第一延遲器、一係數乘法器、以及一第二延遲器；其中該第一延遲器的輸入端係連接至該第二延遲器的輸出端並於該第一延遲器的輸出端輸出一第一延遲訊號；其中該係數乘法器的輸入端係連接至該第二延遲器的輸出端並於該係數乘法器的輸出端輸出一係數加乘訊號；其中該第二延遲器的輸入端係連接至該第一加法器的輸出端並於該第二延遲器的輸出端輸出一第二延遲訊號；其中該第一加法器的輸入端連接至該訊號處理器、該係數乘法器的輸出端、以及該第二延遲器的輸出端並於該第一加法器的輸出端輸出該第一訊號。
  12. 如申請專利範圍第10項所述的多位階雜訊重塑式轉換方法，其中該第二加法器輸出的該第二訊號依據下面的公式獲得： A2[n]=Y[n]-X[n]；其中，A2[n]為第n階段輸出的該第二加法訊號，Y[n]為第n階段輸入的該多位元量化訊號，X[n]為第n階段輸入的該第一訊號。
  13. 如申請專利範圍第11項所述的多位階雜訊重塑式轉換方法，其中該第一加法器輸出的該第一訊號依據下面的公式獲得：X[n]=S[n]-T[n-1]+A2[n-2]；其中，X[n]為第n階段輸出的該第一訊號，S[n]為第n階段輸入的該輸入-輸出頻率比例訊號，T[n-1]為第n-1階段輸入的該係數加乘訊號，A2[n-2]為第n-2階段輸入的該第二加法訊號。
  14. 如申請專利範圍第11項所述的多位階雜訊重塑式轉換方法，其中該係數乘法器的該係數加乘訊號依據下面的公式獲得：T[n-1]=2×A2[n-1]；其中，T[n-1]為第n-1階段輸出的該係數加乘訊號，A2[n-1]為第n-1階段輸入的該第二加法訊號。
  15. 如申請專利範圍第9項所述的多位階雜訊重塑式轉換方法，其中該輸入-輸出頻率比例訊號最小值為0，最大值為1。
  16. 如申請專利範圍第9項所述的多位階雜訊重塑式轉換方法，其中該多位元量化訊號為一整數構成之階梯波。
  17. 一種非暫存性電腦可讀取記錄媒體，係用於儲存一程式，當一訊號處理晶片載入該程式後將可執行如申請專利範圍第9至16項中任一項所述的方法。
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