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TWI730445B - 突波發生點偵測裝置及方法 - Google Patents

突波發生點偵測裝置及方法 Download PDF

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TWI730445B
TWI730445B TW108136823A TW108136823A TWI730445B TW I730445 B TWI730445 B TW I730445B TW 108136823 A TW108136823 A TW 108136823A TW 108136823 A TW108136823 A TW 108136823A TW I730445 B TWI730445 B TW I730445B
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余美儷
羅幼嵐
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瑞昱半導體股份有限公司
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Abstract

本發明包含一種突波發生點偵測方法，應用以偵測待測電路中的至少一突波發生點，其一實施例包含下列步驟：擷取積體電路設計檔，以進一步擷取對應積體電路設計檔之待測電路的複數輸入節點、至少一輸出節點以及複數電源節點；對輸入節點以及電源節點進行訊號饋入，以對待測電路的複數內部電路節點進行直流分析，並根據直流分析擷取內部電路節點中不具有任何充電及放電路徑的複數候選浮接點；以及判斷候選浮接點中具有在待測電路運作時觸發輸出節點之能力者做為突波發生點。

Description

突波發生點偵測裝置及方法
本發明是關於電路的突波發生點偵測技術，尤其是關於一種突波發生點偵測裝置及方法。
在積體電路的運作中，可能會在內部的電路節點產生突波，進而造成錯誤的輸出結果。舉例而言，如果在特定輸入訊號的饋入下，正常的電路在輸出節點應輸出第一狀態，然而一旦有較大的突波發生時，將可能使電路在特定節點上原本應為低態的電壓抬高為高態，使得受到此特定節點控制的電路元件改變運作，進而使輸出節點輸出完全相反的第二狀態。
常見的突波錯誤檢測方式，除了要將所有可能的輸入訊號組合饋入待測電路外，更需要將各組輸入訊號以不同的順序饋入，才能完整的觀察訊號變化的可能性。這樣的方式由於需要大量的訊號饋入而非常耗時，對於講求效率的電路設計與偵錯程序來說相當不利。
鑑於先前技術的問題，本發明之一目的在於提供一種突波發生點偵測裝置及方法，以改善先前技術。
本發明之一目的在於提供一種突波發生點偵測裝置及方法，以快速偵測突波發生點，進而提升待測電路的良率。
本發明包含一種突波（glitch）發生點偵測裝置，應用以偵測待測電路中的至少一突波發生點，其一實施例包含：記憶體以及處理電路。記憶體配置以儲存對應於待測電路之積體電路設計檔以及複數電腦可讀取指令。處理電路配置以自記憶體擷取並執行電腦可讀取指令，以執行突波發生點偵測方法。突波發生點偵測方法包含：自記憶體擷取積體電路設計檔，以進一步擷取待測電路的複數輸入節點、至少一輸出節點以及複數電源節點；對輸入節點以及電源節點進行訊號饋入，以對待測電路的複數內部電路節點進行直流分析，並根據直流分析擷取內部電路節點中不具有任何充電及放電路徑的複數候選浮接點；以及判斷候選浮接點中具有在待測電路運作時觸發（toggle）輸出節點之能力者做為突波發生點。
本發明另包含一種突波發生點偵測方法，應用以偵測待測電路中的至少一突波發生點，其一實施例包含下列步驟：擷取積體電路設計檔，以進一步擷取對應積體電路設計檔之待測電路的複數輸入節點、至少一輸出節點以及複數電源節點；對輸入節點以及電源節點進行訊號饋入，以對待測電路的複數內部電路節點進行直流分析，並根據直流分析擷取內部電路節點中不具有任何充電及放電路徑的複數候選浮接點；以及判斷候選浮接點中具有在待測電路運作時觸發輸出節點之能力者做為突波發生點。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
本發明之一目的在於提供一種突波發生點偵測裝置及方法，藉由直流分析篩選出候選浮接點，並判斷具有在待測電路運作時觸發輸出節點之能力者做為突波發生點，達到快速偵測突波發生點的功效。
請參照圖1。圖1為本發明之一實施例中，一種突波發生點偵測裝置100的方塊圖。突波發生點偵測裝置100包含：記憶體110、處理器120、網路單元130、儲存單元140及輸入輸出單元150。上述的元件可藉由例如，但不限於匯流排160與彼此進行通訊。
記憶體100為可用以儲存資料的任何儲存裝置，可為例如，但不限於隨機存取記憶體（random access memory；RAM）、唯讀記憶體（read only memory；ROM）、快閃記憶體、硬碟或其他可用以儲存資料的儲存裝置。記憶體100配置以至少儲存積體電路設計檔113以及複數電腦可讀取指令115。於一實施例中，記憶體110亦可用以儲存處理器120進行運算時產生的暫存資料。
處理器120電性耦接於記憶體110，配置以自記憶體110存取電腦可讀取指令115，以控制突波發生點偵測裝置100中的元件執行突波發生點偵測裝置100的功能，對積體電路設計檔113中對應的待測電路進行突波發生點的偵測。
其中，網路單元130配置以在處理器120的控制下進行網路的存取。儲存單元140可為例如，但不限於磁碟或光碟，以在處理器120的控制下儲存資料或是指令。輸入輸出單元150為可由使用者操作以與處理器120通訊，進行資料的輸入與輸出。
請參照圖2。圖2為本發明一實施例中，一種突波發生點偵測方法200的流程圖。突波發生點偵測方法200可應用於圖1所示的突波發生點偵測裝置100中，或由其他硬體元件如資料庫、一般處理器、計算機、伺服器、或其他具特定邏輯電路的獨特硬體裝置或具特定功能的設備來實作，如將程式碼和處理器/晶片整合成獨特硬體。更詳細地說，突波發生點偵測方法200可使用電腦程式實現，以控制突波發生點偵測裝置100的各元件。電腦程式可儲存於一非暫態電腦可讀取記錄媒體中，例如唯讀記憶體、快閃記憶體、軟碟、硬碟、光碟、隨身碟、磁帶、可由網路存取之資料庫或熟悉此技藝者可輕易思及具有相同功能之電腦可讀取記錄媒體。
突波發生點偵測方法200包含下列步驟（應瞭解到，在本實施方式中所提及的步驟，除特別敘明其順序者外，均可依實際需要調整其前後順序，甚至可同時或部分同時執行）。
S210：擷取積體電路設計檔113中，以進一步擷取對應積體電路設計檔113之待測電路的複數輸入節點、至少一輸出節點以及複數電源節點。
於一實施例中，積體電路設計檔113可包含例如，但不限於積體電路重點模擬軟體（simulation program with integrated circuit emphasis；SPICE）網表以及電源節點（power/ground；PG）網表。然而本發明並不為此所限。
請同時參照圖3。圖3為本發明一實施例中，對應積體電路設計檔113之待測電路300的電路圖。
如圖3所示，待測電路300為及閘（AND gate），並包含多個電路元件，例如但不限於N型電晶體M1~M10及P型電晶體P1~P9。N型電晶體M1~M10及P型電晶體P1~P9彼此之間電性耦接，以形成待測電路300的多個內部電路節點。
待測電路300包含兩個輸入節點I及E以及一個輸出節點Z。輸入節點I對應於N型電晶體M1以及P型電晶體P1的閘極，輸入節點E對應於P型電晶體P4的閘極。輸出節點Z對應於N型電晶體M10及P型電晶體P9的汲極。由於在本實施例中，待測電路300為及閘，因此僅有在輸入節點I以及輸入節點E均為高態時，輸出節點Z才會輸出為高態。
需注意的是，上述待測電路300的結構、輸出入節點的數目以及功能僅為一範例。在其他實施例中，待測電路300可包含不同的結構及輸出入節點的數目，或是可用以執行不同的功能。本發明並不為其所限。
待測電路300更包含多個電源節點。其中，電源節點包含非接地電源節點VDD以及接地電源節點VSS。
因此，透過積體電路設計檔113，待測電路300所包含的輸入節點I及E、輸出節點Z以及包含非接地電源節點VDD以及接地電源節點VSS的電源節點將可被擷取。
S220：對輸入節點I及E以及電源節點（非接地電源節點VDD以及接地電源節點VSS）進行訊號饋入，以對待測電路300的內部電路節點進行直流分析，並根據直流分析擷取內部電路節點中不具有任何充電及放電路徑的複數候選浮接點。
於一實施例中，上述的步驟可先對待測電路300的電路元件的驅動參數進行設定。舉例而言，當電路元件為N型電晶體M1~M10及P型電晶體P1~P9時，所設定的驅動參數為例如但不限於閘極電壓。其中，N型電晶體M1~M10的閘極電壓為正值，P型電晶體P1~P9的閘極電壓為負值。
訊號饋入的步驟可先對輸入節點I及E饋入複數組輸入訊號，其中各組輸入訊號為對應輸入節點I及E之訊號排列組合。在本實施例中，待測電路300包含兩個輸入節點I及E。因此所饋入的輸入訊號可為（00）、（01）、（10）以及（11）四種訊號排列組合。需注意的是，上述的四種排列組合僅需不限順序的各輸入一次即可。
接著，訊號饋入的步驟可對電源節點饋入電源訊號，且電源訊號為非接地電源訊號或接地電源訊號。其中，非接地電源訊號是饋入至非接地電源節點VDD中，而接地電源訊號是饋入至接地電源節點VSS中。
直流分析的程序是藉由模擬，使待測電路300包含的電路元件依據電源訊號以及輸入訊號運作，以在電路元件間的內部電路節點傳遞電源訊號以及輸入訊號。
更詳細的說，藉由上述的驅動參數設定，待測電路300包含的N型電晶體M1~M10及P型電晶體P1~P9可根據自非接地電源節點VDD以及接地電源節點VSS饋入的電源訊號以及自輸入節點I及E饋入的輸入訊號模擬導通或關閉的操作狀態，以在內部電路節點傳遞電源訊號以及輸入訊號，最終在輸出節點Z產生輸出訊號。
最後，直流分析的程序將判斷在各組輸入訊號的饋入狀況下，內部電路節點中，無法將傳遞電源訊號及/或輸入訊號的浮接節點，並使浮接節點做為候選浮接點。
舉例而言，在輸入節點I及E所饋入的輸入訊號為（00）時，與節點N1~N5相電性耦接的電晶體均為關閉，因此無法傳遞電源訊號及/或輸入訊號。這樣的浮接節點將因為容易累積電荷，而成為候選浮接點N1~N5。
此外，待測電路300在輸入訊號為（01）、（10）以及（11）的狀況下，不會存在這樣的浮接節點。然而需注意的是，在本實施例中是以功能為及閘的待測電路300為範例進行說明。在其他實施例中，具有其他功能的待測電路可能會在不同組合的輸入訊號下存在有浮接節點。本發明不為上述實施例所限。
S230：判斷候選浮接點N1~N5中具有在待測電路300運作時觸發輸出節點Z之能力者做為突波發生點。
於一實施例中，判斷候選浮接點N1~N5是否會在待測電路300運作時觸發輸出節點Z，可藉由設定待測電路300中分別由一電晶體之源極至汲極或閘極至汲極導通的複數路徑，並自輸出節點Z回溯此些路徑，以使路徑上所找到最接近輸出節點Z之候選浮接點做為目標浮接點。
實作上，自輸出節點Z回溯路徑的程序，可設定候選浮接點N1~N5、電源節點如非接地電源節點VDD以及接地電源節點VSS以及輸入節點I、E為回溯停止節點，以在開始從輸出節點Z沿著各路徑回溯後，在路徑上碰到任一回溯停止節點時停止回溯。
以圖3的待測電路300為例，回溯路徑的程序自輸出節點Z起始回溯時，將先沿著對應N型電晶體M10以及P型電晶體P9由閘極至汲極導通的路徑PA1及PA2，回溯至N型電晶體M10以及P型電晶體P9的閘極所對應的內部電路節點。然而此內部電路節點並非候選浮接點，因此將再進一步回溯。
回溯路徑的程序透過對應P型電晶體P3由源極至汲極導通的路徑PA3，以及對應P型電晶體P4由源極至汲極導通的路徑PA4，將回溯至非接地電源節點VDD。而回溯路徑的程序透過對應P型電晶體P4由閘極至汲極導通的路徑PA5，將回溯至輸入節點E。上述這些路徑均將因為碰到回溯停止節點而停止回溯。
而回溯路徑的程序透過對應M型電晶體M7由閘極至汲極導通的路徑PA6以及透過對應P型電晶體P3由閘極至汲極導通的路徑PA7則將回溯至候選浮接點N3。此時，該路徑也因為碰到回溯停止節點而停止回溯。此候選浮接點N3將由於是所找到最接近輸出節點Z的候選浮接點，而具有在待測電路300運作時觸發輸出節點Z之能力。
更詳細地說，此候選浮接點N3會影響P型電晶體P3與P型電晶體P4的導通與關閉，進一步影響N型電晶體M9以及P型電晶體P10的閘極的電壓準位，最終影響輸出節點Z的輸出訊號。這樣的候選浮接點N3將由於具有在待測電路300運作時觸發輸出節點Z之能力，而為突波發生點。
舉例而言，在一個操作情境中，待測電路300先接收為（00）的輸入訊號以運作於第一狀態，再接收為（10）的輸入訊號以運作於第二狀態。在接收為（10）的輸入訊號時，正常運作的待測電路300的候選浮接點N3是低態，使P型電晶體P3導通以及使N型電晶體M7關閉，以拉高P型電晶體P3的汲極的電壓，同步拉高N型電晶體M9以及P型電晶體P10的閘極的電壓，進而使N型電晶體M9導通以及使P型電晶體P10關閉，而由輸出節點Z輸出低態。
然而，由於待測電路300在先前是接收為（00）的輸入訊號而運作於第一狀態，候選浮接點N3容易因為浮接而累積電荷。當電荷無法放電而導致候選浮接點N3的電壓過高造成突波時，將會使待測電路300在接收到（10）的輸入訊號時，讓P型電晶體P3關閉以及使N型電晶體M7導通，導致N型電晶體M9以及P型電晶體P10的閘極的電壓被拉低，而使輸出節點Z輸出高態，產生錯誤的結果。
因此，藉由上述的方式，待測電路300中的突波發生點可迅速地被找出，使電路設計者可根據突波發生點的位置在待測電路300的設計中進行放電的路徑規劃，避免輸出訊號的錯誤發生。
在部分技術中，為了找到這樣的突波發生點，不僅需要輸入不同組合的輸入訊號，更需要依不同的饋入順序來輸入各組輸入訊號，才能在時域模擬中觀察到突波發生的現象。以圖3接收兩個輸入訊號的待測電路為例，需要進行如（00,10,01,11）、（00,10,11,01）、（00,01,10,11）、（00,01,11,10）、（00, 01,11,10）…等各種饋入順序來輸入各組輸入訊號。這樣的方式在待測電路具有n個輸入節點時，需要
Figure 02_image001
的訊號輸入次數。
本發明的突波發生點偵測裝置及方法可藉由直流分析快速擷取待測電路中容易累積電荷的候選浮接點，並在候選浮接點中再藉由自輸出節點回溯的方式找到最容易對輸出節點造成影響的突波發生點。因此，本發明的突波發生點偵測裝置及方法在待測電路具有n個輸入節點時，僅需要
Figure 02_image003
的訊號輸入次數即可。相較上述依不同的饋入順序輸入各組輸入訊號的偵測方式，可大幅降低偵測的時間成本，進而使待測電路訊號傳輸錯誤的機率降低，提高良率。
綜合上述，本發明中的突波發生點偵測裝置及方法可藉由直流分析篩選出候選浮接點，並在候選浮接點中判斷具有在待測電路運作時觸發輸出節點之能力者做為突波發生點，達到快速偵測突波發生點的功效。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100  突波發生點偵測裝置 110  記憶體 113  積體電路設計檔 115  電腦可讀取指令 120  處理器 130  網路單元 140  儲存單元 150  輸入輸出單元 160  匯流排 200  突波發生點偵測方法 S210~S230  步驟 300  待測電路 I、E  輸入節點 M1~M10  N型電晶體 N1~N5  候選浮接點 P1~P9  P型電晶體 PA1~PA7  路徑 VDD  電壓源節點 VSS  接地節點 Z  輸出節點
［圖1］顯示本發明之一實施例中，一種突波發生點偵測裝置的方塊圖； ［圖2］顯示本發明之一實施例中，一種突波發生點偵測方法的流程圖；以及 ［圖3］顯示本發明之一實施例中，對應積體電路設計檔之待測電路的電路圖。
200  突波發生點偵測方法 S210~S230  步驟

Claims (10)

  1. 一種突波(glitch)發生點偵測裝置，應用以偵測一待測電路中的至少一突波發生點，並包含：一記憶體，配置以儲存對應於該待測電路之一積體電路設計檔以及複數電腦可讀取指令；一處理電路，配置以自該記憶體擷取並執行複數電腦可讀取指令，以執行一突波發生點偵測方法，該突波發生點偵測方法包含：自該記憶體擷取該積體電路設計檔，以進一步擷取該待測電路的複數輸入節點、至少一輸出節點以及複數電源節點；對該等輸入節點以及該等電源節點進行訊號饋入，以對該待測電路的複數內部電路節點進行一直流分析，並根據該直流分析擷取該等內部電路節點中不具有任何充電及放電路徑的複數候選浮接點；以及判斷該等候選浮接點中具有在該待測電路運作時觸發(toggle)該輸出節點之能力者做為該突波發生點；其中該突波發生點在其中之一該等訊號饋入時累積電荷，以在至少另一該等訊號饋入時造成一錯誤高態電壓。
  2. 如請求項1所述之突波發生點偵測裝置，其中對該等輸入節點以及該等電源節點進行訊號饋入，以進行該直流分析並擷取該等候選浮接點之步驟更包含：設定該等電路元件之一驅動參數；對該等電源節點饋入一電源訊號，其中該電源訊號為一非接地電源訊號或一接地電源訊號； 對該等輸入節點饋入複數組輸入訊號，各該複數組輸入訊號為對應該等輸入節點之一訊號排列組合；使該待測電路包含的複數電路元件依據該電源訊號以及該複數組輸入訊號運作，以在該等電路元件間的複數內部電路節點傳遞該電源訊號以及該複數組輸入訊號；以及判斷該等內部電路節點中，無法將傳遞該電源訊號及/或該複數組輸入訊號的複數浮接節點，並使該等浮接節點做為該等候選浮接點。
  3. 如請求項2所述之突波發生點偵測裝置，其中該等電路元件包含至少一N型電晶體及/或至少一P型電晶體，該驅動參數為該N型電晶體以及該P型電晶體之一閘極電壓。
  4. 如請求項1所述之突波發生點偵測裝置，判斷該突波發生點之步驟更包含：設定該待測電路中分別由一電晶體之源極至汲極或閘極至汲極導通的複數路徑；以及自該輸出節點回溯該等路徑，以使該等路徑上所找到最接近該輸出節點之至少一該等候選浮接點做為該突波發生點。
  5. 如請求項4所述之突波發生點偵測裝置，其中自該輸出節點回溯該等路徑之步驟更包含：設定該等候選浮接點、該等電源節點以及該等輸入節點為複數個回溯停止節點；以及當在該等路徑上回溯碰到任一該等回溯停止節點時，停止回溯。
  6. 一種突波發生點偵測方法，應用以偵測一待測電路中的至少一突波發生點，並包含：擷取一積體電路設計檔，以進一步擷取對應該積體電路設計檔之一待測電路的複數輸入節點、至少一輸出節點以及複數電源節點；對該等輸入節點以及該等電源節點進行訊號饋入，以對該待測電路的複數內部電路節點進行一直流分析，並根據該直流分析擷取該等內部電路節點中不具有任何充電及放電路徑的複數候選浮接點；以及判斷該等候選浮接點中具有在該待測電路運作時觸發該輸出節點之能力者做為該突波發生點；其中該突波發生點在其中之一該等訊號饋入時累積電荷，以在至少另一該等訊號饋入時造成一錯誤高態電壓。
  7. 如請求項6所述之突波發生點偵測方法，其中對該等輸入節點以及該等電源節點進行訊號饋入，以進行該直流分析並擷取該等候選浮接點之步驟更包含：設定該等電路元件之一驅動參數；對該等電源節點饋入一電源訊號，其中該電源訊號為一非接地電源訊號或一接地電源訊號；對該等輸入節點饋入複數組輸入訊號，各該複數組輸入訊號為對應該等輸入節點之一訊號排列組合；使該待測電路包含的複數電路元件依據該電源訊號以及該複數組輸入訊號運作，以在該等電路元件間的複數內部電路節點傳遞該電源訊號以及該複數組輸入訊號；以及 判斷該等內部電路節點中，無法將傳遞該電源訊號及/或該複數組輸入訊號的複數浮接節點，並使該等浮接節點做為該等候選浮接點。
  8. 如請求項7所述之突波發生點偵測方法，其中該等電路元件包含至少一N型電晶體及/或至少一P型電晶體，該驅動參數為該N型電晶體以及該P型電晶體之一閘極電壓。
  9. 如請求項6所述之突波發生點偵測方法，判斷該突波發生點之步驟更包含：設定該待測電路中分別由一電晶體之源極至汲極或閘極至汲極導通的複數路徑；以及自該輸出節點回溯該等路徑，以使該等路徑上所找到最接近該輸出節點之至少一該等候選浮接點做為該突波發生點。
  10. 如請求項9所述之突波發生點偵測方法，其中自該輸出節點回溯該等路徑之步驟更包含：設定該等候選浮接點、該等電源節點以及該等輸入節點為複數個回溯停止節點；以及當在該等路徑上回溯碰到任一該等回溯停止節點時，停止回溯。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1545142B (zh) * 2003-11-28 2012-05-16 清华大学 基于多层次等效电路模型的集成电路电源网络瞬态分析求解方法
TW201241653A (en) * 2011-04-08 2012-10-16 Realtek Semiconductor Corp Leakage detecting method

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5838947A (en) * 1996-04-02 1998-11-17 Synopsys, Inc. Modeling, characterization and simulation of integrated circuit power behavior
US20060009959A1 (en) * 2004-07-07 2006-01-12 Fischer Timothy C Activity factor based design
US8301970B2 (en) 2008-09-26 2012-10-30 Intel Corporation Sequential circuit with error detection
US8707244B1 (en) * 2010-08-20 2014-04-22 Altera Corporation Methods and systems for performing signal activity extraction
US8884685B1 (en) 2013-08-19 2014-11-11 Entropic Communications, Inc. Adaptive dynamic voltage scaling system and method
JP2020149312A (ja) * 2019-03-13 2020-09-17 株式会社東芝 回路設計支援方法、及び回路設計支援プログラム

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1545142B (zh) * 2003-11-28 2012-05-16 清华大学 基于多层次等效电路模型的集成电路电源网络瞬态分析求解方法
TW201241653A (en) * 2011-04-08 2012-10-16 Realtek Semiconductor Corp Leakage detecting method

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