TW201807424A

TW201807424A - 自動測試樣式生成的電路建模方法、非暫態電腦可讀存儲介質以及自動測試樣式生成電路

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Publication number: TW201807424A
Application number: TW106129444A
Authority: TW
Inventors: 陳海力
Original assignee: 聯發科技股份有限公司
Priority date: 2016-08-30
Filing date: 2017-08-30
Publication date: 2018-03-01
Also published as: CN107797051A; US20180060472A1

Abstract

本發明提供一種自動測試樣式生成的電路建模方法、非暫態電腦可讀存儲介質以及自動測試樣式生成電路，該電路包含：處理器；以及非暫態電腦可讀存儲介質，其上包含儲存的指令，該些指令在由處理器運行時，執行自動測試樣式生成的電路建模方法，該電路建模方法包含：接收一電路的類比電路表示；以及通過用開關替換該類比電路表示的類比電路元件並將該電路中的錯誤建模為開關，產生該電路的開關級表示。因為本發明的自動測試樣式生成的電路建模方法以及自動測試樣式生成電路與非暫態電腦可讀存儲介質能夠更高效地生成電路的自動測試樣式。

Description

自動測試樣式生成的電路建模方法、非暫態電腦可讀存儲介質以及自動測試樣式生成電路

本發明大體關於產生自動測試樣式生成（automatic test pattern generation）的開關級別（switch-level）電路模型。

半導體晶片可測試來驗證它們的操作。半導體晶片的測試必需要一個測試設備採用各信號樣式的多種組合。基於現代積體電路的複雜度，需要測試的樣式的數量可有成千上萬。自動測試樣式生成（自動測試樣式生成）是指生成測試樣式的各種排列（permutations）來徹底測試一晶片。測試樣式生成依靠晶片上電路的模型來產生測試不同錯誤的測試樣式。

因此，本發明為解決測試電路的問題，特提供一種新的自動測試樣式生成的電路建模方法以及自動測試樣式生成電路與非暫態電腦可讀存儲介質。

本發明一方面提供一種自動測試樣式生成的電路建模方法，該電路建模方法包含：接收一電路的類比電路表示；以及通過用開關替換該類比電路表示的類比電路元件並將該電路中的錯誤建模為開關，產生該電路的開關級表示。

本發明另一方面提供一種非暫態電腦可讀存儲介質，其上包含儲存的指令，該些指令在由處理器運行時，執行自動測試樣式生成的電路建模方法，該電路建模方法包含：接收一電路的類比電路表示；以及通過用開關替換該類比電路表示的類比電路元件並將該電路中的錯誤建模為開關，產生該電路的開關級表示。

本發明又一方面提供一種自動測試樣式生成電路，包含：處理器；以及非暫態電腦可讀存儲介質，其上包含儲存的指令，該些指令在由處理器運行時，執行自動測試樣式生成的電路建模方法，該電路建模方法包含：接收一電路的類比電路表示；以及通過用開關替換該類比電路表示的類比電路元件並將該電路中的錯誤建模為開關，產生該電路的開關級表示。

因為本發明的自動測試樣式生成的電路建模方法以及自動測試樣式生成電路與非暫態電腦可讀存儲介質能夠更高效地生成電路的自動測試樣式。

本發明的這些及其他的目的對於本領域的技術人員來說，在閱讀了下述優選實施例的詳細說明以後是很容易理解和明白的，所述優選實施例通過多幅圖予以揭示。

本申請中描述的技術是關於用來產生測試樣式以測試數位電路的錯誤模型(fault models)。發明人發現並認為現有的模型要麼無法獲取要測試的數位電路的行為，要麼因為模型需要大量類比模擬而需要大量處理能力。“門級(Gate level)”錯誤模型已經被用於對邏輯門建模來生成測試樣式。可是，隨著技術進步且電晶體尺寸繼續減小，類比電路效應變得更顯著，並且門級錯誤模型可能不夠應付各種類型的錯誤。結果，測試樣式的生成並非是為了測試這些錯誤，晶片也可能無法得到充分測試。

為了解決這個問題，已經使用類比電路模擬來用於提供更高的建模準確度。可是，執行類比電路模擬來對複雜的現代積體電路建模可能會在計算複雜度上有所限制，且需要幾周或幾月來執行。在一些實施例中，開關級錯誤模型可在門級錯誤模型上具有改進的準確度，並且具有針對類比電路模擬的降低的計算複雜度。

數位電路設計者可利用已定義的單元庫。一個“單元(cell)”可以是一個基本數位電路建構塊，例如一個多工器，邏輯門等等。與每次需要都從零開始設計這些建構塊(building block)不同，電路設計者可從庫內選擇恰當特徵的合適單元，這些特徵可以是例如輸出驅動能力，功耗，佔用面積，等等。為了恰當地測試數位電路，可在庫內為每個單元生成一個錯誤模型。一個錯誤模型是單元的表示，並考慮了在單元內多個位置的各種錯誤的可能性。考慮的錯誤類型的例子可包含卡在(stuck at)邏輯0或1的輸入或輸出。例如，如果多工器包含三個輸入與一個輸出，多工器的門級模型可考慮一個或多個輸入或輸出卡在邏輯0或1的可能性。基於這樣的模型，自動測試樣式生成可生成一序列的測試信號來測試是否一個多工器的例子是否有這些錯誤。可是，需要理解這樣的門級模型並沒有考慮單元內可能發生的所有錯誤，特別是當電晶體尺寸越來越小而類比電路效應越來越顯著。因此，需要一個更精准模型。

第1圖顯示基於類比電路模擬的產生自動測試樣式生成的模型的流程圖。可執行單元佈線(Cell layout)及抽取(extraction)。基於抽取的佈線，可確定寄生(例如寄生電阻，電容及/或電感)。基於寄生，可產生電路表示(circuit representation)。例如，可生成網表(netlist，例如SPICE網表)。電路表示接著更新來納入一或多個要測試的錯誤。對於每個錯誤，對輸入與類比輸入水準的各種組合運行一個類比電路模擬來確定該錯誤對每個組合的效果(例如在類比電路模擬工具中，例如是HSPICE )。基於類比結果，生成一個可用於自動測試樣式生成的單元的模型。

發明人已經意識並瞭解到執行類比電路模擬是一個瓶頸，且需要數周或數月來運行庫中所有的單元。“測試平臺生成器(Testbench generator)”塊(block)生成所有可能的輸入條件。例如，一個4-輸入單元可導致產生32個2-週期樣式。一個單元庫，具有3種處理條件，200個單元，平均每個單元32樣式，每個單元200缺陷，每個缺陷3個參數就會導致有11,520,000次SPICE運行。假如每個SPICE要2秒，這就需要267.7天來處理庫。為了在7天內處理庫，需要38個SPICE許可來在計算工廠（computing farm）內並行運行38個任務。

第2圖顯示一個改進的方法，其能顯著降低或消除類比電路模擬的需求。在步驟S1，可產生一個包含一或多個缺陷的開關級電路表示。開關級電路表示可覆蓋多數如果不是所有的缺陷，使得類比電路模擬的數量得到降低或消除。在步驟S2，開關級電路表示可接著用於自動測試樣式生成。在一些實施例中，第2圖中的方法需要不到第1圖中的方法的0. 25% 的計算。

第3圖顯示第2圖的方法可執行方式的範例示意圖。在第3圖的例子中，包含寄生與錯誤的電路表示轉換為開關級電路表示。寄生與錯誤是以它們的類比電路表示方法所表示，例如電容及電阻，被轉換成具有合適門驅動信號(gate drive signals)的開關。例如，如第4圖所示，電阻可轉換為一個NMOS開關，其包含施加到柵極上的邏輯1，且電容可轉換為一個NMOS開關，其包含施加到柵極上的邏輯0。可選的，一個PMOS開關也可包含相反的邏輯值施加到柵極來使用。第4圖顯示缺陷可被建模為開關卡在斷開或關閉狀態。一個短路電路錯誤可建模為一個NMOS開關，其柵極綁定到邏輯1。一個開路電路錯誤可建模為一個NMOS開關，其柵極綁定到邏輯0。可選的，PMOS開關也可用反向值施加到柵極。

第5A圖及第5B圖顯示可用於對4-輸入AOI22標準單元的斷開錯誤建模的開關級模型 (第5A圖)以及短路電路錯誤建模的(第5B圖)示意圖。需要理解的是，這裡描述的技術並不限於這樣的一個單元，其也可應用於任何可用單元、單元的部分或單元的組合。第5A圖顯示開路電路錯誤（例如開關卡在斷開）的開關級可被插入的位置來代表單元中的開路電路錯誤。第5B圖顯示短路電路錯誤（例如開關卡在閉合）的開關級可插入的位置，來代表單元中的短路電路錯誤。

電路表示的一個例子是網表(netlist)。網表包含電路的文字表示（textual representation），例如包含的電路元件以及它們的內部連接。網表可由類比電路模擬工具使用，例如SPICE，用於執行各種輸入參數的模擬。類比電路表示可以是網表，其描述了例如電容，電阻與電晶體等各電路元件之間的內部連接。在一些實施例中，轉換類比電路表示可包含用前述的開關來替換類比電路表示中的電容與電阻。如果一個類比電路表示包含網表，轉換網表為開關級表示可通過用開關替換網表的電阻與電容。舉例來說，網表中代表電阻與電容的文字可被代表開關的文字所替換，這些開關的輸入綁定合適的邏輯水準。在一些實施例中，轉換可由包含指令的軟體自動執行，這些指令執行時會將網表中代表電阻與電容的文字替換成輸入綁定到預定邏輯水準的輸入的開關的文字。類似的轉換也可對表示為電阻或電容的錯誤執行。關於將類比電路表示轉換為開關級電路表示的更具體例子會在下面描述。

表1: NAND2單元的SPICE網表

如上所述，網表可代表通過網互相連接端子的電氣設備。對於標準數位單元，類比電路網表可包含電晶體，電阻與電容。電晶體包含3個功能性端子(漏極、柵極與源極)與綁定到供電軌道的第4非功能性端子(bulk)。佈線中的連線寄生(Wiring parasitic)被抽取為2端子的電阻及電容。每個設備具有額外的參數，這些參數控制它們的電氣行為，其用於標準單元的準確類比電路模擬。

第5C圖顯示NAND2單元的類比電路表示的示意圖。SPICE網表重現於表1中。類比參數在SPICE網表中不顯示，因為它們在創建開關級網表中被忽略。單元具有2功能性輸入{A1, A2}及1個輸出{ZN}，與供電軌道{VDD, VSS}。有4個電晶體{M*}，其中2個NMOS，2個PMOS。14個寄生電阻{R*}與12個寄生電容{C*}。每個位元於文字網表中的設備端子會由一個網名(net name)所佔用。分享同個網名的端子互相連接。排除單元外部的埠{A1, A2, ZN, VDD, VSS}，範例單元中有14個網。

SPICE網表可轉換為下麵簡化的開關級網表。每個電晶體都轉換為同樣類型的邏輯開關(忽略塊端子，bulk terminal)。每個電阻轉換為柵極綁定到邏輯1的NMOS開關。每個電容轉換為柵極綁定到邏輯0的NMOS開關。網的映射保持不變且連接到開關級網表中的開關端子。

表 2顯示NAND2單元從SPICE 到開關級的網表轉換。雖然SPICE類比參數被忽略，開關具有的離散導電性以及網具有的離散電容強度值決定標準單元的開關級模擬的數位行為。強度值（Strength values）根據設計風格的工作原理來分配。八個強度值就足夠捕捉大多數數位設計類型的行為。在由布萊恩特(Bryant)定義的開關級代數中，最強的輸入強度 w 被分配給供電軌道，而最弱的強度 l 是代數的空（NULL）元素。對於數位CMOS電路，NMOS及PMOS開關具有同樣的導電強度g2。電阻與電容開關具有導電強度g3 (對於缺陷建模)。所有網具有電容強度k2，除了單元輸出是分配了k3。單元輸入分配為w。八個強度值從最強到最弱排列如下：

缺陷的各種類型都與SPICE中的電氣設備相關。一個 “卡在斷開(stuck-open)”的電晶體無法在正常情況下完全開啟。一個“卡在關閉(stuck-closed)”的電晶體無法在正常情況下完全關閉。一個佈線圖中的“斷開”線段意味著在對應寄生電阻時具有高於一般的阻抗。佈線圖中兩個不同線段間的一個“短路”意味著對應寄生電容的端子間的阻性橋（resistive bridge）。

可如下獲取等效的開關級缺陷。一個“卡在斷開(stuck-open)”電晶體映射為一個沒法在漏極與源極之間傳導信號的開關。上面這樣就代表一個開關的卡在斷開的錯誤。一個“卡在關閉（stuck-closed）”的電晶體映射成一個沒法關閉漏極與源極信號傳導的開關。上面這樣就代表一個開關卡在關閉的錯誤。一個“斷開（open）”的寄生電阻映射到柵極綁定到邏輯-1的對應NMOS開關的卡在斷開的錯誤。一個寄生電容的“短路”映射到柵極綁定到邏輯0的對應NMOS開關的卡在閉合的錯誤。請注意，模擬缺陷可具有一定範圍的參數值(例如，一個阻性短路缺陷的參數值{1歐姆，1 K-歐姆，1 M-歐姆})。對應的開關級缺陷並不需要這樣的參數值，這是因為它們的目的是要作為開關級測試生成的種子目標（seed objectives for switch-level test generation，SL-ATPG)。

請再次參考第2圖，一旦生成了一個開關級電路模型，可用於自動測試樣式的生成。在傳統的單元感知錯誤建模流程（cell-aware fault modeling flow）中, 施加給單元輸入的候選樣式是在SPICE中模擬的(慢速類比模擬器，slow analog simulator)，一次是在進入無缺陷情況（defect-free case）下，另一次是在每個缺陷及相關缺陷參數值。比較沒有缺陷（defect-free）與注入缺陷（defect-injected）情況的單元輸出回應的差別來確定候選樣式是否能探測該缺陷以及相關的參數值，例如是輸出卡住（stuck-at）或變換延遲（transition delay）錯誤。確定的一個缺陷探測樣式就成為單元感知錯誤模型的一部分。在缺陷矩陣中，每個條目（entry）都包含單元輸入樣式，輸入錯誤類型(卡住或變換延遲)，以及對應的探測的缺陷。SL-ATPG通過針對等效開關級缺陷而直接獲取有用的輸入樣式，而不需要經過傳統的“試錯（trial-and-error）”的流程。SL-ATPG使用熟知及有效的測試技術(例如PODEM的技術)來指導尋找有用輸入樣式的搜尋。這些搜尋的流程涉及到使用開關級類比(強度的量級要比類比快，orders of magnitude faster than analog simulation) 來引導如何分配單元輸入，就是那個輸入應該分配什麼邏輯值。如果沒有找到有用的輸入樣式， SL-ATPG指定該缺陷為不可探測。使用與設計風格相關的電路性能知識，很多類型的缺陷的輸出錯誤模型可直接推導。在很多情況下，一個高明的選擇的缺陷參數值的類比錯誤模擬 (基於電路理論)可用於確認/生效單元感知錯誤模型。

表二

附錄

本申請描述了一種技術，其能夠顯著降低現存的昂貴的類比錯誤模擬來創建單元感知錯誤模型。通過開發一般CMOS設計的低功耗屬性，電晶體級的網表大多數缺陷包含可由兩種規範（canonical）的錯誤類別代表的寄生。使用電路分析，我們顯示錯誤行為完全是可預測的，因為缺陷阻抗值從零到無窮，這樣就排除了需要在多個參數值處的電路模擬。這兩個規範的錯誤類別可用卡在斷開與卡在閉合錯誤的電晶體開關來建模。與類比錯誤模擬枚舉全部的單元輸入樣式來搜尋缺陷探測條件不同，開關級測試生成可直接獲取那些輸入條件，因此顯著降低了類比模擬的地位，僅僅是用於探測有效性方面對條件排序（ranking conditions）。

第一部分

介紹

當今的複雜晶片上系統的數位元部分大多由使用自動的RTL-to-GDS 的工具鏈流程從預定的標準單元中建立得到。每個單元使用多個輸出驅動配置所提供的一個邏輯功能。單元功能從簡單到複雜且覆蓋組合性與順序性的行為。邏輯合成工具將設計的RTL描述映射為互連的標準單元的網表。額外的工具然後對網表執行進一步優化來達到面積，時間，功率，以及測試目標，同時設計實施被轉換為生產的實體的遮罩層（physical mask layers）。

對於測試來說，掃描（scan）測試設計（design-for-test，DFT)方法使能自動測試樣式生成 (ATPG)來針對在單元I/O引腳及互連表上的錯誤。一般的錯誤模型包含卡住（stuck-at，SAF)，變換延遲（transition delay ，TDF)，以及互連橋（interconnect bridges）。致力於達到更高品質，近來引進單元感知測試（cell-aware testing，CAT)來提高標準單元內的發生的缺陷的覆蓋率。雖然每個標準單元用電晶體實施，之前的ATPG工具只能與該同個單元的一個功能上等效的布林(Boolean)門級表示運行。因此，對於CAT，在電晶體級發生的缺陷需要映射到門級。這樣的任務被描述為基於技術的CAT視覺生成(technology-dependent CAT view generation)。

在CAT視覺生成中，每個缺陷都被注入（injected）進單元的 SPICE網表，且執行類比模擬來尋找能在一個或多個單元輸出上產生SAF 或TDF效果的所有單元輸入條件。輸入條件與輸出錯誤效果組（set of input conditions and output fault effects）接著成為所謂的使用者定義錯誤模型（user-defined fault model，UDFM)，這發到門級ATPG來進行全晶片處理。在門級中，UDFM通過對額外單元輸入引腳引入邏輯約束（logic constraints）來擴展現有的SAF與TDF模型，以更好反應關於電晶體實施的每個內部缺陷如何影響單元外部行為的理解。

雖然技術庫的 CAT視覺生成是個一次性的描述工作，其仍涉及大量類比錯誤模擬運行，這需要幾周來完成；或者需要過多的SPICE模擬器許可來並行處理，而這會佔用可用於其他設計任務的珍貴的計算資源。而且，UDFM 是一種類比錯誤效果的數位抽象，意味著類比模擬的很多精准細節無法傳達，因為讓門級ATPG工具來完全考慮百萬級門的設計尺寸是不實際的。可是，一些類比資訊可對提高生成的樣式的有效性有説明。最後，對於特定類型的缺陷，單獨（stand-alone）單元描述可能不準確，因為類比模擬未能考慮單元個體引腳（cell instance pins）處的設計內容依賴（design context dependency）。最後一點會在後面的第II-B部分中具體說明。

本發明解決了上面提到的CAT視覺生成的不足。依靠CMOS 標準單元設計的兩個基本屬性，可以看出，電晶體通道連接（channel-connected）的網路可以歸類為兩個廣泛的類別。同一個類別中所有缺陷都具有共同的測試策略，以及可通過在單個電阻的整個值範圍內變化電阻參數來使用同一個電路模型描述缺陷行為。而且，在一個極限電阻值的最多一個類比模擬就足夠確定在特定輸入條件下缺陷的最大影響。通過比較最大影響，輸入條件可以它們的探測有效性（detection effectiveness）來排序。這樣的排序能夠在門級ATPG時指導決策。

在一些實施例中，使用開關級ATPG (SL-ATPG)來推導下面的切換邏輯並快速鎖定所有缺陷探測的輸入條件。在門級設計中，ATPG替換了單獨（stand-alone）的試錯（trial-and-error）錯誤模擬，因為ATPG演算法使用邏輯結構的知識，以高效地搜尋有用的輸入樣式。類似地，運行在一個電晶體簡化的模型上的SL-ATPG比類比錯誤模擬高效幾個數量級，因為類比錯誤模擬的檢查缺陷探測要進行所有枚舉的輸入條件以及瞬態分析（transient analysis）。在搜尋有用的輸入條件時，一個類別的缺陷可以用卡在斷開/關閉或卡在閉合/開啟的開關來表示。在生成CAT視覺的整個流程中，SL-ATPG可不完全替換類比錯誤模擬，但可以接手那些不需要類比電路級細節的任務。例如，SL-ATPG能在因重彙聚扇出（reconvergent fanout）而幾乎邏輯上不可能感測缺陷的條件時快速確定(大多數單元輸入埠扇出到NMOS與 PMOS電晶體，這些電晶體彙聚到同個通道連接的CMOS開關網路)。類比錯誤模擬會需要在達到同樣結論前嘗試所有枚舉條件。

在這個附錄中，我們使用一個16-nm FinFET技術庫中的AOI22標準單元來傳達主要思想，後續會用從SL-ATPG與類比模擬中獲取的試驗結果來進一步展現。第二部分介紹了技術並對開關級建模與測試的關鍵概念做詳細說明。第三部分與第四部分分別分析了規範類別（canonical classes）的 “斷開”與 “短路”錯誤，引領能使CAT視覺生成的思考更高效。

第二部分

術語及概念

A.通道連接的網路

在CMOS電路中使用的基本電晶體是三端設備。柵極 (g) 端控制源極(s)端與漏極(d)端之間的通道流經的電流。邏輯上，電晶體建模為一個理想開關，其中對於NMOS(PMOS)，g=1(0)使能通道內的雙向信號流，且g=0(1)截斷信號流。後續的討論在第6圖中使用AOI22 CMOS單元的開關級原理。結構上，通道連接網路（channel-connected network，CCN) 由開關(從號碼1到8)組成，它們由通道及節點(標號為C，D，E，Y)連接通道埠s與d。CCN(陰影部分)由電源節點Vdd及Gnd所包圍。通常，電源節點連接很多CCN，但是CCN中的活動並不通過電源節點耦接。CCN 開關端是由單向輸入(A0，A1，B0，B1)驅動，且它們決定CCN節點的狀態。一些CCN節點被分配為輸出 (Y)，其一般送g輸入給其他CCN。

在模擬設計行為時，CCN組成一個自然分區（natural partitioning），其中信號通過嚴格的單向開關g輸入從一個CCN流到下一個CCN。在一個CCN中，流經雙向通道的信號是由g輸入控制，且一個反覆運算演算法用來同時解決多個節點的狀態。當一個CCN通過開關g輸入送給另一個CCN時，一個關鍵方面是下游CCN的行為並不影響上游CCN的行為，除非在設計網表中有清楚的回饋信號路徑。

B.設計上下文依賴（Design Context Dependency）

第6圖中的單個CCN例子正好匹配了庫單元。但是這也並不總是如此。更大單元可能包含多個CCN，例如一個完全加法單元（full-adder cell）。更有趣的是，單個CCN也可覆蓋（span）多個庫單元。使用CMOS傳輸門實施的傳輸開關邏輯（pass-switch logic）的單元中發生該情況。這樣的一個單元可具有直接饋入通道端的輸入埠。在設計中，這樣的單元個體引腳（cell instance pins）會被其他單元個體引腳驅動。因此，驅動與接收CCN彙聚而形成設計中的一個單獨的CCN。

設計依賴的CCN的形成對特定缺陷類型的CAT視覺生成具有很重要的含義。考慮到PortBridge缺陷的情況。在第6圖中，假設輸入埠A1與B0用阻性橋（resistive bridge）缺陷互相短接。在一個單獨CAT視覺生成中，類比模擬環境用電壓源驅動A1與B0。這非常不準確，因為在設計中A0與B0都是由其他單元個體的輸出所驅動。通過該橋，這些驅動的具體個體（instance-specific）的CCN彙聚成一個並需要一起被模擬來確定連接到A1與B0的節點上的正確電壓。正確電壓然後用於正確模擬缺陷是如何影響接收CCN的行為。

開關g- to-s/d橋缺陷也會面臨同樣問題。如果g用單元的一個輸入埠所驅動，橋彙聚了CCN驅動g與包含s−d通道的CCN。設計中的每個缺陷個體會潛在地產生獨特的彙聚CCN配置。單獨的標準缺陷描述可能無法精准捕捉到該獨特的設計上下文依賴行為。

嚴格在同個CCN內部的缺陷具有與CCN輸出節點相關的最小或可控的設計上下文依賴。這些可包含:Open，Bridge，Tleak，以及Tdrive。本附錄的剩餘部分會聚焦在這些缺陷類型上。

C.開關級模型，錯誤與ATPG

從連續域抽象到離散域，開關級模型允許的數位元MOS電路在電晶體級操作的快速分析，而不需要承受類比模擬的全部花費。該模型捕捉到一些重要方面，例如雙向信號流，相關導電/電容強度，充電存儲/分享，以及強健時序行為（robust timing behavior）。通過既擴展正式的開關級演算法來處理決定選擇又改寫PODEM ATPG 的高效分支-及-邊界（branch-and-bound）搜尋策略與啟發法（heuristics），開發了SL-ATPG演算法來針對開關卡在斷開及卡在閉合的錯誤。對於卡在斷開錯誤，SL-ATPG工具能生成橫跨多個時間幀（最大到由用戶定義的最大值）的樣式，這些樣式可以抵抗時序錯誤（timing hazards）及充電共用的消耗。

CAT的最新發展又喚起通過更有效測試生成機制來探測單元內部缺陷的興趣。這些發展的一個共同的策略是使用轉換法將電晶體級轉換為門級域並對門級域電路採用布林演算法來測試，並保留要測試的缺陷行為的必要方面。可是，這些轉換假設CMOS實施的完全互補的NMOS與PMOS 的開關網路，這會碰到實際的限制，當單元採用不同的結構，例如是傳輸開關邏輯（pass-switch logic）。影響測試品質的更細微的 CCN行為也可能在轉換中丟失。SL-ATPG是一種更普通且可用的替代品，其能處理更廣範圍的設計情況且具有更高的實施保真度。借助過去三十年來計算能力的指數級增長，SL-ATPG能輕鬆應付庫單元或幾個彙聚CCN的電路複雜度。

雖然原始設計是針對功能性開關，SL-ATPG也能對付與無源互連及寄生R/C元件相關的錯誤。例如，對一個斷開的連線建模，用一個虛擬NMOS開關替換該連線，NMOS開關的通道 s/d端子匹配兩個連線的端子，且綁定該g端子到邏輯-1(總是導電)。斷開的連線就等效於開關的卡在斷開錯誤。類似地，對兩個節點間的橋進行建模，插入一個虛擬NMOS開關，其通道連接該兩個節點且綁定該g端子到邏輯-0 (總是斷開)。該橋則等效於開關卡在閉合錯誤。

在第5A圖中，顯示AOI22的原理圖中在17個可能的CCN連線分段(號碼從9到25)處的斷開錯誤（open faults）。(請注意因為節點的分裂有新的節點標號)。針對存在單個錯誤假設以及充電共用的優化處理下的上述錯誤以及8個開關卡在斷開錯誤(stuck-open faults)(號碼從1到8)， SL-ATPG生成強健的2-週期樣式來達到對25個錯誤的100%覆蓋。

開關及模型分配離散與排序的電容性強度水準κ3＞κ2＞κ1，給每個非供電節點。當兩個節點儲存不同的邏輯值由一個開關連接，具有更高強度的節點會佔據主動並把它的值傳播給另一節點。在之前SL-ATPG試驗中，所有非供電節點都被分配κ2。分配κ3給節點Y會防止在輸入Y的充電共用的破壞。為了評估充電共用的最差情形，Y被降低到κ2來進行另一輪的SL-ATPG運行，其週期數增加為3，來允許內部結點的額外的“非衝突”初始化。結果顯示4個錯誤 (位置是9，10，24，25)是不可測試的，11個錯誤(位置是1，2，7，8，11，13，14，15，20，22，23)需要強健的3-週期樣式，10個錯誤 (位置是3，4，5，6，12，16，17，18，19，21)保持在2-週期樣式是強健可測試的（robustly testable）。這些試驗展示了SL-ATPG的優點是快速評估充電共用的可靠度。在類比模擬下做同樣的事會以一個等於所有可能節點初始化組合的因數來增加運行的數量，這使得該方式無法接受。

第5B圖顯示涉及CCN節點組{C，D，E，Y}的14個可能的節點對橋接錯誤（node-pair bridging fault）位置(號碼從9到22)。增加8個開關卡在閉合錯誤(號碼從1到8)會使總數到到22。排序的電容性強度為開關導電強度水準，γ3＞γ2＞γ1＞κ's。串聯的開關的路徑導電性是整組中最小的導電性，這些開關的位置在供電節點。當兩個由不同供電節點值驅動的兩條路徑彙聚到非供電節點，更高強度路徑佔據主導，驅動其值到節點上。一般地，NMOS與PMOS功能年性開關都分配γ2，因為CMOS設計通常不依賴導電率。可是一個橋接錯誤會導致同等強度的Vdd與Gnd導電路徑之間的驅動衝突，後果是在輸出Y的未知值X(好/錯誤=0/X或1/X，最好是軟探測)。為了生成樣式來達到在Y的硬探測(好/錯誤=0/1或 1/0)，我們進行了兩輪SL-ATPG運行，第一輪中所有PMOS開關被弱化而在第二輪中所有NMOS開關被弱化。所有非功能性橋接錯誤的虛擬開關被分配為γ3來感受它們的影響。

在第一輪中，PMOS開關(號碼1–4)弱化為γ1，16個錯誤(號碼 5–8, 10, 12–22)被探測到。在第二輪中，NMOS開關(號碼5–8)弱化為γ1，12個錯誤(號碼1–4，9–11，13–15，19–20)被探測到。所有生成的樣式都是1-週期且整理過的錯誤覆蓋率是100% ，在兩輪中都有6個錯誤(號碼10， 13，14，15，19，20) 能被探測到。因為沒有已知布林基礎的方式來測試所有CCN節點間隨意的橋接錯誤（arbitrary bridging faults），SL-ATPG提供了一種有效實際的解決方案。

D.關鍵CMOS設計屬性

低功耗的數位CMOS設計的兩個關鍵屬性使能在一個CCN中的缺陷分組為兩個規範的類別來做一般處理。屬性對於任何實施組合性功能的CCN都是真的。

P1 - 在穩定狀態，所有CCN輸出總是被從Vdd或Gnd驅動；從不被兩者驅動；從不懸浮（floating）。

P2 - 在穩定狀態，在CCN中Vdd與Gnd之間絕無導通路徑。

顯然，完全互補的NMOS與PMOS開關網路實施滿足這些屬性。可是這些屬性對於包含使用傳輸開關邏輯的所有靜態CMOS設計也為真。下面的部分分析這兩個規範化錯誤類別，兩個錯誤分別被稱作“CCN-斷開”與“CCN-短路”。

第三部分.

CCN-斷開分析（CCN-Open Analysis）

在定義好的2-週期方案來測試一個CMOS電晶體卡在斷開錯誤中，週期-1繞開（bypasses）錯誤開關來初始化CCN輸出為一個已知值，接著週期-2驅動相反的值到輸出上，專門通過卡在斷開的開關。錯誤在週期-2中被探測為SAF，因為在錯誤電路中，輸出電容被能被充電或放電，所以保持在初始值。如果在輸出的TDF探測被允許，我們就會擴展該方案，對延遲的輸出轉換時間（delayed output transition time）進行檢查，就是錯誤電路中較慢的電容充電/放電速率。因為充電/放電速率與路徑的RC時間常數成正比，所有路徑上可潛在提升阻抗的缺陷也可被探測到。這些CCN-斷開缺陷包含Tdrive 與Open，這些分別與電晶體及互連的寄生電阻物理相關。

CCN-斷開測試可通過第7圖中簡單的RC電路模型來描述，其顯示了CCN-斷開電路模型。電路在週期-2中反映測試條件，其中Vo(t)是從初始化結束開始時的輸出電壓。R是充電/放電路徑阻抗。C是輸出電容。Vi是在週期-1的結束時的初始化電壓。Vf是週期-2的驅動電壓。最後，τ控制輸出變化的速率。

嵌入在R中的是缺陷阻抗（defect resistance）ρ，從最小值(無缺陷)到無窮(完全斷開)。通過CMOS設計屬性P1，有兩種可能情況：

C1 - 該缺陷由對輸出充電到Vdd 的路徑所感知。因此，2-週期的測試樣式必須使Vo=01，就是Vi=0(Gnd)以及Vf=1(Vdd)。

C2 - 該缺陷由對輸出充電到Gnd 的路徑所感知。因此，2-週期測試樣式必須使Vo=10，就是Vi=1(Vdd)以及Vf=0(Gnd)。

兩個情況的Vo (t)的波形圖顯示在第8圖中，其中R從最小值到無窮變化展現了不同程度的缺陷影響，從最小的小延遲TDF到最壞的懸浮SAF。基於我們的CCN-斷開分析，可以得到下面的幾個關鍵點：

K1 - TDF是所有CCN-斷開缺陷的UDFM，因為需要轉換且懸浮SAF只是TDF的一個特殊情況，其中延遲是“永遠”。

K2 - CCN-斷開缺陷可用針對代理開關卡在斷開錯誤（proxy switch stuck-open faults）的轉換樣式來探測。

K3 - 不需要類比模擬，如果K2中的SL-ATPG 能找到所有強健多週期轉換樣式（robust multi-cycle transition patterns）。

對於關鍵點K3，類比模擬可扮演角色來更好地對從SL-ATPG獲取的樣式進行排序。因為缺陷的阻抗實際值並不知道，可以選擇一個比較大的ρ值用來模擬每個樣式。通過比較延遲大小的影響，樣式可進行排序讓門級ATPG來選擇，最好選具有最大影響的以增強測試效果。

最後，在CCN-斷開電路模型中，輸出電容C確實依賴針對個體的外部扇出連接（instance-specific external fanout connections）的設計上下文。可是，從CCN-斷開的分析得到的關鍵總結並不依賴C的實際值。

在CCN-斷開類別內，與互連寄生電阻相關的缺陷值得特別關注。在AOI22單元的抽取的SPICE網表中，互連相關的電容與電阻的號碼分別為 478與29。所有都是缺陷候選，佔據了單元的類比錯誤模擬時間的很大部分。

考慮到第5A圖中的互連斷開錯誤（interconnect open fault） #13。一個可能的2-週期測試樣式為A0−A1−B0−B1=10−11−11−00。預期的輸出Y=01。第9圖顯示與具有ρ元件值（component values）的該互連相關的電阻網路。在週期-2，Vdd 通過B1：p-通道，ρ網路對Y充電：以及A0:p-通道如虛線所指示。關於充電路徑，ρ網路阻抗是210Ω，其中ρ2與ρ1+ρ3平行得到。當任何一個電阻有一個斷開缺陷時，網路的阻抗最多增加到635Ω。輸出Y電容為1E-18法拉第，對充電路徑的時間常數τ是一個0.425飛秒的增加。

因為有開啟的電阻，充電延遲確實增加了，CCN-斷開測試的理論仍然有效。但是在類比錯誤模擬下，在實際上難以區分的差別會導致錯誤的測試駁回。錯誤是因為任何在電阻網路的進口或出口的斷開會造成可探測的延遲差別。開啟錯誤#13是一個需要重點探測的“跨線斷開（cross-wire open）”的例子。這個例子要注意的真正問題是使用寄生元件當缺陷候選的風險。假如經常發生的平行電阻結構，會產生許多浪費的類比模擬。有人會認為減少寄生(將所有電阻短路，將所有電容開路)且使用SL-ATPG會導致更高效的樣式，而且完成得更快捷。

第四部分

CCN-短路分析（CCN-Short Analysis）

CCN-短路缺陷包含Tleak與Bridge，它們分別物理上與電晶體與互連的寄生電容相關。對於CCN中橋接兩個節點的缺陷，有一個必要的測試條件是兩個節點處於相反狀態；否則缺陷的存在可能不明顯。假定相反的節點狀態，缺陷的存在會在Vdd與Gnd之間創建一個導電路徑。沿著由電阻組成的路徑，節點會具有分壓值。對於CCN輸出的缺陷的電壓探測，需要從Vdd−Gnd路徑上一節點到那個輸出存在一可觀測的信號路徑。

第10圖中的RC電路模型顯示了CCN-短路缺陷測試條件。Ru(Rd)是節點Vr的上拉（下拉）電阻網路，可觀測信號路徑是從Vr穿過Ro到輸出Vo。總的來說，測試條件採用2-週期樣式來允許TDF探測。Vo(t)是從週期-1開始的輸出瞬態(output transient)。Vi是輸出電容C的初始電壓。Vf是到達週期-2的末尾的穩定狀態電壓。其值是根據Ru與Rd的電阻分壓關係得到。最後，τ確定輸出變化的速率。

通過CMOS設計屬性P2，缺陷無法存在於Ro中；否則Ru與Rd組成一個非錯誤的Vdd到Gnd路徑。通過CMOS設計屬性P1，缺陷或存在於Ru中或Rd中來使能到Vdd或Gnd的路徑，這一般應該是非導電的。需要考慮以下兩種情況：

C3 - Rd內的缺陷。2-週期的測試樣式必須使Vo=01，就是週期-1中的放電輸出電容C，使得Vi=0(Gnd)。在週期-2中，充電C給Vdd，同時缺陷產生一個偷偷的放電路徑到Gnd。

C4 - Ru中的缺陷。2-週期的測試樣式必須使Vo=10，就是週期-1中的充電輸出電容C，使得Vi=1(Vdd)。在週期-2，放電C給Gnd，同時缺陷從Vdd產生一個偷偷的充電路徑。

第11圖中顯示兩個情況的Vo(t)的波形圖，橋接阻抗ρ從無窮(無缺陷)到零 (最壞情況)，展現了影響的不同程度。基於CCN-短路分析，我們可作出如下的關鍵點：

K4 - 2-週期TDF是所有CCN-短路缺陷的UDFM，這些CCN-短路缺陷覆蓋從零開始的ρ的整個範圍。1-週期的SAF UDFM的覆蓋的ρ範圍更小。

K5 - CCN-短路缺陷可被轉換樣式所探測，轉換樣式（transition patterns）是針對代理開關卡在閉合錯誤（proxy switch stuck-closed faults）。因為SL-ATPG產生這些錯誤的1-週期樣式，需要增加一個前置初始化週期（prior initialization cycle），來創建一轉換樣式。強健轉換（Robust transition）是不必要的，因為輸出在兩個週期內都被驅動。

K6 - 只需要一個ρ=0的類比模擬，來確定SAF UDFM是可能的。對於SA0 (SA1)，Vf必須下落（升起）超過0-閾值(1-閾值)。Vf與閾值之間的間隔可以是一個樣式排序的數值 — 越大越好。

對於CCN-短路，除了在輸出電容C 的設計上下文依賴（design context dependency），接收門對於在0- 與1-的閾值的Vf有不同的數位翻譯。這僅對於1-週期 SAF UDFM是個問題，但是對於2-週期的TDF並不是問題，因為後者，任何要達到預期的1或0的顯著的延遲都足夠用來錯誤探測。第12第圖顯示第5B圖中節點C與D之間的AOI22橋接錯誤#12的測試2-週期變換樣式的類比模擬結果。用三個ρ歐姆值來嘗試：無缺陷的12T，4K，與零(最壞情況)。對於4K，Vf超過了0.6V的1-閾值，其映射到具有13 ps 的額外延遲的TDF。對於最壞情形，Vf 最終達到了0.39V。因此，對任何ρ值，SA0都被取消資格，可是缺陷可仍被探測為TDF。

第五部分

結論

通過電路分析，我們顯示了CCN缺陷如何能被SL-ATPG輕易描述且探測到，而不需要引入昂貴的類比錯誤模擬。為了部署CAT視覺生成的SL-ATPG，其需要被修改來搜尋所有有用的輸入條件，而非普通操作的“在第一次探測到時停止（stop on first detect）”。PODEM搜尋的早期修整（early pruning）意味著生成的UDFM能包含更多的不需要關心的事項，這會幫助降低門級水準的CAT樣式數量。最後，更有效的SL-ATPG有機會來考慮多個單元-內部缺陷及基於設計上下文的針對個體的CAT視覺（instance-specific CAT views based on design context）。

其他方面

在一些實施例中，這裡描述的技術可用一個或多個計算設備來實施。實施例並不限於用任何特定類型的計算設備來操作。

第13圖顯示計算設備1000的結構圖。計算設備1000可包含一個或多個處理器1001以及一個或多個有形的，非暫態的電腦可讀存儲介質(例如記憶體1003)。記憶體1003可在一個有形的、非暫態的電腦可讀存儲介質中，儲存電腦程式指令，當執行這些指令時，實施上述的任何功能。處理器1001可耦接到記憶體1003，且可執行任何電腦程式指令來使得功能實現或運行。

計算設備1000也可包含網路輸入/輸出(I/O)介面1005，通過該介面計算設備可與其他計算設備通信 (例如通過網路)，也可包含一個或多個使用者I/O介面1007，通過該介面計算設備可提供輸出給使用者或從用戶接收輸入。使用者I/O介面可包含其他設備，例如鍵盤，滑鼠，麥克風，顯示裝置 (例如顯示器或觸控屏)，揚聲器，攝像頭，以及/或各種其他類型的I/O設備。

上述的實施例可用各種方式實施。例如，實施例可用硬體，軟體或兩者組合實施。當用軟體實施時，軟體碼可在任何合適的處理器上運行(例如微處理器)或一組處理器，或者以單個計算設備中提供或以多個離散的多個計算設備中提供。需要理解的是，任何執行上述功能的元件或一組元件可以總體上被認做是一個或多個控制上述功能的控制器。該一個或多個控制器能用各種方式實施，例如是用專門的硬體，或用通用的硬體(例如一或多個處理器)，其被用微代碼或程式設計來運行上述的功能。

在此方面，需要理解的是此處描述的實施例的一個實施包含至少一個電腦可讀存儲介質 (例如RAM，ROM，EEPROM，快閃記憶體，或其他存儲技術，CD-ROM，DVD或其他光碟存儲，磁片，磁帶，磁片存儲或其他磁性存放裝置，或其他有形，非暫態的電腦可讀存儲介質)，其用電腦程式編碼(即多個可執行指令)，使得當在一個或多個處理器上執行時，執行一個或多個實施例的上述功能。電腦可讀介質可被運輸，使得儲存的程式可被載入到任何計算設備中來實施上述的技術的各個方面。另外，應理解所指的電腦程式，當其被運行時，執行上述的任何功能的電腦程式並不限定為在一個主機上運行的應用程式。相反，這裡所指的電腦程式及軟體是非常寬泛的意思，是指可用來對一個或多個處理器程式設計來實施上述技術的各個方面的任何類型的電腦代碼(例如應用軟體，固件，微代碼，或電腦指令的其他任何形式)。

本發明的各個方面可單獨使用，或組合使用或以並未在本發明中實施例一仲介紹的各種方式安排，因此也並不限定於本發明中描述的或附圖中顯示的細節與元件的安排。例如，一個實施例中的各個方面可以任何方式與另一實施例的各方面組合。

而且，本發明可實施為一方法，已提供一個方法的實施例。於是，實施例可以用不同於前述的順序來執行操作，可包含同時執行一些操作，即便在前述的實施例中是順序的操作。

權利要求中使用的順序性術語例如只是用來區別一個權利要求元素與另一個具有相同名稱的權利要求元素 (除了序數詞)來區別權利要求元素“第一”，“第二”， “第三”等等，其本身並不代表任何優先順序，偏好，或一個權利要求元素高於另一個權利要求元素，或是執行方法的時間上有先後順序。

而且，權利要求中的用語或術語只是為了說明並不作為限定。其中使用的“包含”，“含有”或“具有”，“涉及”等等不同的詞語，是用於包含後面的項目及其等同物與其他額外專案。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

S1、S2‧‧‧步驟
1000‧‧‧計算設備
1003‧‧‧記憶體
1005‧‧‧網路輸入/輸出介面
1007‧‧‧使用者輸入/輸出介面
1001‧‧‧處理器

第1圖顯示基於類比電路模擬的產生自動測試樣式生成的模型的流程圖。第2圖顯示一個改進的方法，其能顯著降低或消除類比電路模擬的需求。第3圖顯示第2圖的方法可執行方式的範例示意圖。第4圖顯示電阻、電容、短路電路錯誤及斷開電路錯誤的開關模型。第5A圖及第5B圖顯示可用於對4-輸入AOI22標準單元的開路錯誤建模的開關級模型 (第5A圖)以及短路電路錯誤建模的(第5B圖) 示意圖。第5C圖顯示NAND2單元的類比電路表示的示意圖。第6圖顯示AOI22 CMOS單元的通道連接網路。第7圖顯示CCN-斷開電路模型。第8圖顯示缺陷阻抗ρ 所覆蓋的整個範圍的CCN-斷開的Vo(t)波形。第9圖顯示與互連以及ρ元件值相關的電阻網路。第10圖顯示CCN-短路缺陷的測試條件。第11圖缺陷阻抗ρ 所覆蓋的整個範圍的CCN-短路的Vo(t)波形。第12圖顯示第5B圖中節點C與D之間的AOI22橋接錯誤#12的測試2-週期變換樣式的類比模擬結果。第13圖顯示計算設備的結構示意圖。

S1、S2‧‧‧步驟

Claims

一種自動測試樣式生成的電路建模方法，該電路建模方法包含：接收一電路的類比電路表示；以及通過用開關替換該類比電路表示的類比電路元件並將該電路中的錯誤建模為開關，產生該電路的開關級表示。
如申請專利範圍第1項所述的自動測試樣式生成的的電路建模方法，其中該類比電路表示包含一網表，其用電阻與電容表示該電路中的寄生。
如申請專利範圍第2項所述的自動測試樣式生成的的電路建模方法，其中用開關替換該類比電路表示的類比電路元件的步驟包含：用關閉的開關替換至少一電阻及用一斷開的開關替換至少一電容。
如申請專利範圍第3項所述的自動測試樣式生成的電路建模方法，其中將該電路中的錯誤建模為開關的步驟包含：對短路電路建模為關閉的開關而對斷開電路建模為斷開的開關。
如申請專利範圍第1項所述的自動測試樣式生成的電路建模方法，其中將該電路中的錯誤建模為開關的步驟包含：對短路電路建模為關閉的開關而對斷開電路建模為斷開的開關。
如申請專利範圍第1項所述的自動測試樣式生成的電路建模方法，其中該自動測試樣式生成是用該電路的該開關級表示來執行的。
如申請專利範圍第1項所述的自動測試樣式生成的電路建模方法，其中該電路包含來自數位電路單元庫的數位電路單元。
一種非暫態電腦可讀存儲介質，其上包含儲存的指令，該些指令在由處理器運行時，執行自動測試樣式生成的電路建模方法，該電路建模方法包含：接收一電路的類比電路表示；以及通過用開關替換該類比電路表示的類比電路元件並將該電路中的錯誤建模為開關，產生該電路的開關級表示。
如申請專利範圍第8項所述的非暫態電腦可讀存儲介質，其中該類比電路表示包含一網表，其用電阻與電容表示該電路中的寄生。
如申請專利範圍第9項所述的非暫態電腦可讀存儲介質，其中用開關替換該類比電路表示的類比電路元件的步驟包含：用關閉開關替換至少一電阻及用一開啟開關替換至少一電容。
如申請專利範圍第10項所述的非暫態電腦可讀存儲介質，其中將該電路中的錯誤建模為開關的步驟包含：對短路電路建模為關閉的開關而對斷開電路建模為斷開的開關。
如申請專利範圍第8項所述的非暫態電腦可讀存儲介質，其中將該電路中的錯誤建模為開關的步驟包含：對短路電路建模為關閉的開關而對斷開電路建模為斷開的開關。
如申請專利範圍第8項所述的非暫態電腦可讀存儲介質，其中自動測試樣式生成是用該電路的該開關級表示來執行。
一種自動測試樣式生成電路，包含：處理器；以及非暫態電腦可讀存儲介質，其上包含儲存的指令，該些指令在由處理器運行時，執行自動測試樣式生成的電路建模方法，該電路建模方法包含：接收一電路的類比電路表示；以及通過用開關替換該類比電路表示的類比電路元件並將該電路中的錯誤建模為開關，產生該電路的開關級表示。
如申請專利範圍第14項所述的自動測試樣式生成電路，其中該類比電路表示包含一網表，其用電阻與電容表示該電路中的寄生。
如申請專利範圍第15項所述的自動測試樣式生成電路，其中用開關替換該類比電路表示的類比電路元件的步驟包含：用關閉的開關替換至少一電阻及用一斷開的開關替換至少一電容。
如申請專利範圍第16項所述的自動測試樣式生成電路，其中將該電路中的錯誤建模為開關的步驟包含：對短路電路建模為關閉的開關而對斷開的電路建模為斷開的開關。
如申請專利範圍第14項所述的自動測試樣式生成電路，其中將該電路中的錯誤建模為開關的步驟包含：對短路電路建模為關閉的開關而對斷開的電路建模為斷開的開關。
如申請專利範圍第14項所述的自動測試樣式生成電路，其中自動測試樣式生成是用該電路的該開關級表示來執行。
如申請專利範圍第14項所述的自動測試樣式生成電路，其中該電路包含來自數位電路單元庫的數位電路單元。