TWI729919B

TWI729919B - 封裝結構

Info

Publication number: TWI729919B
Application number: TW109128535A
Authority: TW
Inventors: 林宗澍; 陳琮瑜; 文興洪
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2020-05-19
Filing date: 2020-08-21
Publication date: 2021-06-01
Also published as: CN113178432B; TW202145461A; DE102020114002A1; US20240363611A1; US12074154B2; US11282825B2; CN113178432A; KR102417459B1; US20210366889A1; KR20210143626A; US20220149030A1

Abstract

本公開提供一種封裝結構，其包括：配線基底；中介層，設置在配線基底上且電連接到配線基底；半導體晶粒，設置在中介層上且電連接到中介層；第一絕緣包封體，設置在中介層上；第二絕緣包封體，設置在配線基底上；以及蓋。半導體晶粒在側向被第一絕緣包封體包封。半導體晶粒及第一絕緣包封體在側向被第二絕緣包封體包封。第一絕緣包封體的頂表面與第二絕緣包封體的頂表面及半導體晶粒的表面實質上齊平。蓋設置在半導體晶粒、第一絕緣包封體及第二絕緣包封體上。

Description

封裝結構

本揭露實施例關於一種封裝結構。

由於各種電子元件(例如，電晶體、二極體、電阻器、電容器等)的集成密度的持續提高，半導體行業已經歷快速增長。在很大程度上，集成密度的此種提高是源自最小特徵大小(minimum feature size)的反復減小，此使更多的組件能夠集成到給定面積中。隨著近來對小型化、較高的速度及較大的頻寬以及較低的功率消耗及等待時間的需求的增長，對更小的半導體晶粒以及半導體晶粒的熱增強封裝技術的需要也隨之增加。

本揭露實施例提供一種封裝結構，包括：配線基底；中介層，設置在所述配線基底上且電連接到所述配線基底；半導體晶粒，設置在所述中介層上且電連接到所述中介層；第一絕緣包封體，設置在所述中介層上，其中所述半導體晶粒在側向被所述第一絕緣包封體包封；第二絕緣包封體，設置在所述配線基底上，其中所述半導體晶粒及所述第一絕緣包封體在側向被所述第二絕緣包封體包封；以及蓋，設置在所述半導體晶粒、所述第一絕緣包封體及所述第二絕緣包封體上，其中所述第一絕緣包封體的頂表面與所述第二絕緣包封體的頂表面及所述半導體晶粒的表面實質上齊平。

本揭露實施例提供一種封裝結構，包括：配線基底；中介層，設置在所述配線基底上，其中所述中介層經由第一導電凸塊電連接到所述配線基底；半導體晶粒，設置在所述中介層上，其中所述半導體晶粒經由第二導電凸塊電連接到所述中介層；第一絕緣包封體，設置在所述中介層上，其中所述第一絕緣包封體在側向包封所述半導體晶粒及所述第二導電凸塊；底部填充膠，填充在所述配線基底與所述中介層之間，其中所述底部填充膠在側向包封所述第一導電凸塊；第二絕緣包封體，設置在所述配線基底上，其中所述第二絕緣包封體在側向包封所述第一絕緣包封體及所述底部填充膠；以及散熱器，經由熱介面材料貼合到所述半導體晶粒、所述第一絕緣包封體及所述第二絕緣包封體。

本揭露實施例提供一種封裝結構，包括：配線基底；中介層，設置在所述配線基底上且電連接到所述配線基底；半導體晶粒，設置在所述中介層上且電連接到所述中介層；第一絕緣包封體，設置在所述中介層上，其中所述半導體晶粒在側向被所述第一絕緣包封體包封；第二絕緣包封體，設置在所述配線基底上，其中所述半導體晶粒及所述第一絕緣包封體在側向被所述第二絕緣包封體包封；以及蓋，設置在所述半導體晶粒、所述第一絕緣包封體及所述第二絕緣包封體上，其中所述蓋與所述配線基底之間的最小距離大於所述第二絕緣包封體的最大厚度。

110:基底

112、114:凸塊焊墊

116:半導體穿孔(TSV)

120a、120b:半導體晶粒

122a、122b:導電凸塊/凸塊

130:絕緣材料

130a:絕緣包封體

130a’:絕緣包封體/第一絕緣包封體

140:導電凸塊

150:配線基底

152:導電端子

160:絕緣包封體/第二絕緣包封體

165:強化結構

170、170a:熱介面材料(TIM)

180:粘合劑

190、190a:蓋

190b:熱增強蓋/蓋

191:入口

192:基板

193:出口

194:散熱鰭片

195:流動通道

197:防水環

198:背側金屬

199:焊料材料

200:電路板

300:插孔板

310:導電引腳

400、500、600:螺釘

C:冷卻劑

D:最小距離

INT:中介層

M1、M1’:金屬層/第一金屬層

M2、M2’:金屬層/第二金屬層

P1、P2、P3、P4、P5:封裝結構/基底上晶圓上晶圓(CoWoS)封裝結構

P6、P7、P8、P9、P10、P11、P12:封裝結構

SL:切割道

SS:單體化結構

T1:最大厚度/厚度

T2:厚度

UF1、UF2、UF3:底部填充膠

W:中介層晶圓

W1:重構晶圓

圖1到圖7是示意性地示出根據本揭露一些實施例的用於製作封裝結構的製程流程的剖視圖。

圖8到圖12是示意性地示出根據本揭露一些其他實施例的各種封裝結構的剖視圖。

圖13A到圖13G是示意性地示出根據本揭露一些其他實施例的各種強化結構的俯視圖。

圖14及圖15是示意性地示出根據本揭露一些替代實施例的各種封裝結構的剖視圖。

圖16A到圖16E是示意性地示出根據本揭露一些其他實施例的各種強化結構的俯視圖。

圖17到圖21是示意性地示出根據本揭露一些其他實施例的各種封裝結構的剖視圖。

以下揭露內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本揭露。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵之上或第二特徵上可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵、從而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露內容可能在各種實例中重複使用參考編號和/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例和/或配置之間的關係。

此外，為易於說明，本文中可能使用例如“在...之下(beneath)”、“在...下方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對性描述語可同樣相應地進行解釋。

還可包括其他特徵及製程。舉例來說，可包括測試結構，以說明對三維(three-dimensional，3D)封裝或三維積體電路(three-dimensional integrated circuit，3DIC)裝置進行驗證測試。測試結構可包括例如在重佈線層中或基底上形成的測試焊墊，所述測試焊墊使得能夠對3D封裝或3DIC裝置進行測試、對探針(probe)和/或探針卡(probe card)進行使用等。可對中間結構及最終結構執行驗證測試。另外，本文中所揭露的結構及方法可結合包括對已知良好晶粒(known good die)的中間驗證的測試方法一起使用，以提高良率(yield)並降低成本。

參照圖1，提供包括排列成陣列的中介層INT的中介層晶圓W。中介層晶圓W可為包括多個矽中介層的矽中介層晶圓或其他合適的半導體中介層晶圓。中介層晶圓W可包括基底110、設置在基底110的上表面上的凸塊焊墊112、設置在基底110的下表面上的凸塊焊墊114、以及穿透基底110的半導體穿孔(through semiconductor via，TSV)116，其中凸塊焊墊112通過TSV 116電連接到凸塊焊墊114。半導體晶粒120a及半導體晶粒120b設置且安裝在中介層晶圓W的表面上，使得半導體晶粒120a及半導體晶粒120b電連接到中介層晶圓W的中介層INT。在一些實施例中，半導體晶粒120a及半導體晶粒120b經由導電凸塊122a及導電凸塊122b電連接到中介層晶圓W的凸塊焊墊112。導電凸塊122a位於半導體晶粒120a與凸塊焊墊112之間，且導電凸塊122b位於半導體晶粒120b與凸塊焊墊112之間。在一些實施例中，導電凸塊122a可在半導體晶粒120a被安裝在中介層晶圓W上之前形成在半導體晶粒120a上，且導電凸塊122b可在半導體晶粒120b被安裝在中介層晶圓W上之前形成在半導體晶粒120b上。導電凸塊122a可通過對包括排列成陣列的半導體晶粒120a的半導體晶圓執行的晶圓級凸塊製程(wafer-level bumping process)來形成，且導電凸塊122b可通過對包括排列成陣列的半導體晶粒120b的半導體晶圓執行的另一晶圓級凸塊製程來形成。在一些實施例中，半導體晶粒120a包括邏輯晶粒、系統晶片(System-on-Chip，SoC)晶粒或其他合適的半導體晶粒，且半導體晶粒120b包括：高頻寬記憶體(High Bandwidth Memory，HBM)立方體，各自具有堆疊的記憶體晶粒或其他合適的半導體晶粒。

在一些實施例中，導電凸塊122a及導電凸塊122b包括微凸塊。導電凸塊122a及導電凸塊122b可各自包括由鎳(Ni)頂蓋覆蓋的銅(Cu)柱，且鎳(Ni)頂蓋可通過焊料材料電連接到凸塊焊墊112。舉例來說，焊料材料包括Sn-Ag焊料材料或其他合適的焊料材料。

在經由導電凸塊122a及導電凸塊122b將半導體晶粒120a及半導體晶粒120b安裝在中介層晶圓W上且電連接到中介層晶圓W之後，在中介層晶圓W之上形成底部填充膠UF1，以填充半導體晶粒120a與中介層晶圓W之間的間隙以及半導體晶粒120b與中介層晶圓W之間的間隙。導電凸塊122a及導電凸塊122b在側向上被底部填充膠UF1包封及保護，使得可防止由中介層晶圓W與半導體晶粒120a及120b之間的熱膨脹係數(Coefficient of Thermal Expansion，CTE)失配導致的對導電凸塊122a及導電凸塊122b的損壞。因此，可提高導電凸塊122a及導電凸塊122b的可靠性。

參照圖2及圖3，在中介層晶圓W之上形成絕緣材料130，以覆蓋半導體晶粒120a及半導體晶粒120b。絕緣材料130可通過包覆模制製程(over-molding process)或沉積製程以及隨後的移除製程來形成。在一些實施例中，在中介層晶圓W上形成絕緣材料130(例如環氧樹脂)，以通過包覆模制製程覆蓋半導體晶粒120a及120b的後表面及側壁，且然後執行研磨製程、化學機械拋光(chemical mechanical polishing，CMP)製程或其他合適的移除製程來移除環氧樹脂的部分，直到顯露出半導體晶粒120a及120b的後表面為止。在一些替代實施例中，通過化學氣相沉積(chemical vapor deposition，CVD)製程在中介層晶圓W上形成絕緣材料130(例如四乙氧基矽烷(tetraethoxysilane，TEOS)形成的氧化物)以覆蓋半導體晶粒120a及120b的後表面及側壁，且然後執行研磨製程、CMP製程或其他合適的移除製程以移除TEOS形成的氧化物的部分，直到顯露出半導體晶粒120a及120b的後表面為止。在執行上述移除製程之後，如圖3中所示，形成絕緣包封體130a以在側向上包封半導體晶粒120a及120b，且絕緣包封體130a的頂表面與半導體晶粒120a及120b的後表面實質上齊平。

在一些實施例中，在絕緣材料130的移除製程期間，局部地移除絕緣材料130、半導體晶粒120a及半導體晶粒120b，使得半導體晶粒120a及半導體晶粒120b的厚度減小。

可執行晶圓級凸塊製程，使得在中介層晶圓W的凸塊焊墊114之上形成導電凸塊140。在一些實施例中，用於形成導電凸塊140的晶圓級凸塊製程是在形成絕緣包封體130a之前執行。在一些替代實施例中，用於形成導電凸塊140的晶圓級凸塊製程是在形成絕緣包封體130a之後執行。

在形成絕緣包封體130a及導電凸塊140之後，形成包括中介層晶圓W、半導體晶粒120a、半導體晶粒120b、底部填充膠UF1、絕緣包封體130a及導電凸塊140的重構晶圓W1。

參照圖3及圖4，然後沿著切割道SL執行晶圓鋸切製程，使得重構晶圓W1被單體化成多個單體化結構SS。單體化結構SS可各自包括中介層INT、至少一個半導體晶粒120a、至少一個半導體晶粒120b、導電凸塊122a、導電凸塊122b、底部填充膠UF1、絕緣包封體130a’及導電凸塊140。導電凸塊122a電連接在半導體晶粒120a與中介層INT之間。導電凸塊122b電連接在半導體晶粒120b與中介層INT之間。底部填充膠UF1在側向上包封導電凸塊122a及122b。底部填充膠UF1可進一步覆蓋半導體晶粒120a及120b的側壁。絕緣包封體130a’在側向上包封半導體晶粒120a及120b，其中絕緣包封體130a’的側壁與中介層INT的側壁實質上對齊。此外，導電凸塊122a及122b設置在中介層INT的表面(例如，上表面)上，且導電凸塊140設置在中介層INT的另一表面(例如，下表面)上。

參照圖5，提供包括形成在上面的導電端子152的配線基底150。在一些實施例中，配線基底150包括介電芯層(dielectric core layer)、堆疊在介電芯層的相對表面之上的堆積(build-up)或層壓介電層(laminated dielectric layer)、嵌置在堆積或層壓介電層中的導電配線層、穿透介電芯層以及堆積或層壓介電層的導通孔。在配線基底150的下表面上形成導電端子152且導電端子152電連接到配線基底150的最底部導電配線層。

可將從圖3中所示的重構晶圓W1單體化的單體化結構SS中的至少一個單體化結構SS拾取且放置在配線基底150的上表面上。單體化結構SS經由導電凸塊140電連接到配線基底150的導電配線。在將所述至少一個單體化結構SS安裝在配線基底150上之後，可形成底部填充膠UF2來填充配線基底150與單體化結構SS的中介層INT之間的間隙。導電凸塊140在側向上被底部填充膠UF2包封及保護，使得可防止由中介層INT與配線基底150之間的CTE失配導致的對導電凸塊140的損壞。因此，可提高導電凸塊140的可靠性。

在一些實施例中，底部填充膠UF2不僅填充配線基底150與單體化結構SS的中介層INT之間的間隙，還覆蓋單體化結構SS的側壁。如圖5中所示，底部填充膠UF2不僅填充配線基底150與單體化結構SS的中介層INT之間的間隙，還覆蓋中介層INT的側壁及絕緣包封體130a’的側壁。

參照圖6，在配線基底150之上形成絕緣材料，以覆蓋底部填充膠UF2及安裝在配線基底150上的單體化結構SS。絕緣材料可通過包覆模制製程或沉積製程以及隨後的移除製程來形成。在一些實施例中，通過包覆模制製程在中介層晶圓W上形成絕緣材料(例如環氧樹脂)以覆蓋單體化結構SS的後表面及側壁，且然後執行研磨製程、化學機械研磨(CMP)製程或其他合適的移除製程以移除環氧樹脂的部分，直到顯露出單體化結構SS中的半導體晶粒120a及120b的後表面為止。在一些替代實施例中，通過化學氣相沉積(CVD)製程在中介層晶圓W上形成絕緣材料(例如四乙氧基矽烷(TEOS)形成的氧化物)以覆蓋單體化結構SS的後表面及側壁，且然後執行研磨製程、CMP製程或其他合適的移除製程以移除TEOS形成的氧化物的部分，直到顯露出單體化結構SS中的半導體晶粒120a及120b的後表面為止。在執行上述移除製程之後，形成絕緣包封體160，且絕緣包封體160的頂表面與單體化結構SS中的半導體晶粒120a及120b的後表面實質上齊平。

此外，如圖6中所示，絕緣包封體160的頂表面與絕緣包封體130a’的頂表面以及半導體晶粒120a及120b的頂表面實質上齊平，且絕緣包封體160的側壁與配線基底150的側壁實質上對齊。在一些替代實施例中，絕緣包封體160的頂表面與絕緣包封體130a’的頂表面以及半導體晶粒120a及120b的頂表面實質上齊平，且絕緣包封體160的側壁與配線基底150的側壁在側向上保持一定距離。

參照圖7，在形成絕緣包封體160之後，施加熱介面材料(thermal interface material，TIM)170及粘合劑180來覆蓋單體化結構SS及絕緣包封體160。熱介面材料170可覆蓋單體化結構SS的頂表面及絕緣包封體160的頂表面的一部分，且粘合劑180可覆蓋絕緣包封體160的頂表面的其餘部分。熱介面材料170的材料可包括金屬TIM，例如銦(In)片材或膜、銦箔、銦焊料、銀(Ag)膏、銀合金或其組合。熱介面材料170也可為具有導熱填料的聚合物系TIM。可施加的導熱填料材料可包括氧化鋁、氮化硼、氮化鋁、鋁、銅、銀、銦、其組合等。熱介面材料170可包括膜系或片材系材料，例如具有集成到片材中的合成碳納米管(carbon nano-tube，CNT)結構的片材、具有垂直取向的石墨填料的導熱片材等，且粘合劑180的材料可包括導熱粘合劑或環氧系粘合劑等。然後在熱介面材料170及粘合劑180之上設置蓋190且將蓋190貼合到熱介面材料170及粘合劑180。蓋190經由熱介面材料170熱耦合到單體化結構SS中的半導體晶粒120a及120b的後表面，且蓋190藉由粘合劑180與絕緣包封體160的頂表面粘合。蓋190的材料可包括銅、鋁、鈷、塗有鎳的銅、不銹鋼、鎢、銀金剛石、鋁碳化矽等。此外，蓋190可用作散熱器並發揮散熱器的功能。

在圖中未示出的一些替代實施例中，單體化結構SS的頂表面及絕緣包封體160的頂表面被熱介面材料170覆蓋，且省略粘合劑180的形成。換句話說，蓋190經由熱介面材料170貼合到單體化結構SS及絕緣包封體160。

如圖7中所示，在形成蓋190之後，形成基底上晶圓上晶圓(Chip-on-Wafer-on-Substrate，CoWoS)封裝結構P1。CoWoS封裝結構P1包括配線基底150、設置在配線基底150上且電連接到配線基底150的中介層INT、設置在中介層INT上且電連接到中介層INT的半導體晶粒120a及120b、設置在中介層INT上的第一絕緣包封體130a’、設置在配線基底150上的第二絕緣包封體160以及蓋190。半導體晶粒120a及120b在側向上被第一絕緣包封體130a’包封。半導體晶粒120a及120b以及第一絕緣包封體130a’在側向上被第二絕緣包封體160包封。蓋190的側壁與第二絕緣包封體160的側壁及配線基底150的側壁實質上對齊。蓋190設置在半導體晶粒120a及120b、第一絕緣包封體130a’及第二絕緣包封體160上。在一些實施例中，CoWoS封裝結構P1還包括粘合劑180及熱介面材料170，其中粘合劑設置在第二絕緣包封體160與蓋190之間，且熱介面材料170設置在半導體晶粒120a及120b與蓋190之間。在一些實施例中，第一絕緣包封體130a’的第一頂表面與第二絕緣包封體160的第二頂表面實質上齊平。在一些實施例中，CoWoS封裝結構P1還包括設置在中介層INT與配線基底150之間的底部填充膠UF2，其中底部填充膠UF2在側向上被第二絕緣包封體160包封。

如圖7中所示，蓋190可為具有良好的導熱性及結構強度的金屬板。蓋190與配線基底150之間的最小距離D大於第二絕緣包封體160的最大厚度T2。在一些實施例中，蓋190與配線基底150之間的最小距離D實質上等於第二絕緣包封體160的最大厚度T2與熱介面材料170的厚度T1之和。蓋190與配線基底150之間的最小距離D可介於從約800微米到約1200微米的範圍內，第二絕緣包封體160的最大厚度T2可介於從約600微米到約900微米的範圍內，且熱介面材料170的厚度T1可介於從約50微米到約300微米的範圍內。

由於單體化結構SS在側向上被絕緣包封體160包封，因此CoWoS封裝結構P1的翹曲得到控制。此外，可使由CoWoS封裝結構P1的翹曲導致的粘合劑180的分層問題以及導電凸塊122a及122b的裂紋問題最小化。

參照圖7及圖8，除了CoWoS封裝結構P2還包括設置在熱介面材料170與半導體晶粒120a之間的第一金屬層M1及設置在熱介面材料170與蓋190之間的第二金屬層M2之外，圖8中所示的CoWoS封裝結構P2類似於圖7中所示的CoWoS封裝結構P1。在本實施例中，第一金屬層M1覆蓋半導體晶粒120a的後表面及絕緣包封體130a’的部分，半導體晶粒120b的後表面及絕緣包封體160的頂表面未被第一金屬層M1覆蓋。在本實施例中，第二金屬層M2覆蓋熱介面材料170的一部分且位於第一金屬層M1的正上方，第二金屬層M2不覆蓋粘合劑180。舉例來說，第一金屬層M1及第二金屬層M2的材料包括導電材料或金屬，例如金、銦、銅、銀、鈦金合金、鉛、錫、鎳釩或其組合。

第一金屬層M1及第二金屬層M2的覆蓋範圍可根據設計要求進行修改。根據設計要求，第一金屬層M1不僅可覆蓋半導體晶粒120a的後表面，還可覆蓋半導體晶粒120b的後表面。

參照圖7及圖9，除了CoWoS封裝結構P3還包括設置在熱介面材料170與半導體晶粒120a之間的第一金屬層M1’及設置在熱介面材料170與蓋190之間的第二金屬層M2’之外，圖9中所示的CoWoS封裝結構P3類似於圖7中所示的CoWoS封裝結構P1。在本實施例中，第一金屬層M1’完全覆蓋絕緣包封體130a’的頂表面、絕緣包封體160的頂表面以及半導體晶粒120a及120b的後表面。在本實施例中，第二金屬層M2’完全覆蓋熱介面材料170的頂表面及粘合劑180的頂表面。換句話說，熱介面材料170及粘合劑180通過第一金屬層M1’與單體化結構SS及絕緣包封體160間隔開，而熱介面材料170及粘合劑180通過第二金屬層M2與蓋190間隔開。舉例來說，第一金屬層M1’及第二金屬層M2的材料包括導電材料或金屬，例如金、銦、銅、銀、鈦金合金、鉛、錫、鎳釩或其組合。

上述金屬層M1、M2、M1’及M2’可進一步提高CoWoS封裝結構P2及P3的散熱性能。

參照圖10，示出包括CoWoS封裝結構P1、底部填充膠UF3及電路板200(例如，印刷電路板)的封裝結構。CoWoS封裝結構P1設置在電路板200上且通過導電端子152電連接到電路板200。底部填充膠UF3填充CoWoS封裝結構P1與電路板200 之間的間隙，以包封導電端子152。導電端子152在側向上被底部填充膠UF3包封及保護，從而可防止由CoWoS封裝結構P1與電路板200之間的熱膨脹係數(CTE)失配導致的對導電端子152的損壞。因此，可提高導電端子152的可靠性。

在一些實施例中，底部填充膠UF3不僅填充CoWoS封裝結構P1與電路板200之間的間隙，還覆蓋CoWoS封裝結構P1的側壁。如圖10中所示，底部填充膠UF3不僅填充CoWoS封裝結構P1與電路板200之間的間隙，還覆蓋配線基底150的側壁。

儘管圖10示出CoWoS封裝結構P1安裝在電路板上，但本實施例並不僅限於此。其他類型的CoWoS封裝結構(例如圖8中所示的CoWoS封裝結構P2或圖9中所示的CoWoS封裝結構P3)可安裝到電路板200上。

參照圖11，示出包括CoWoS封裝結構P4、電路板200(例如，印刷電路板)及設置在CoWoS封裝結構P4的配線基底150與電路板200之間的插孔板300的封裝結構，其中CoWoS封裝結構P4的配線基底150經由插孔板300電連接到電路板200。此外，圖中所示的封裝結構不包括位於電路板200與插孔板300之間的底部填充膠。

如圖11中所示，CoWoS封裝結構P4是從圖7中所示的CoWoS封裝結構P1修改而成。除了CoWoS封裝結構P4不包括導電端子152(即，圖7中所示的導電端子152)之外，CoWoS封裝結構P4類似于CoWoS封裝結構P1。插孔板300包括與配線基底150中的配線及電路板200接觸的多個導電引腳310。在一些實施例中，插孔板300包括排列成陣列的彈簧引腳(pogo pin)，其中彈簧引腳接觸且電連接到配線基底150中的配線及電路板200。

儘管圖11示出CoWoS封裝結構P4安裝在電路板上，但本實施例並不僅限於此。其他類型的CoWoS封裝結構可經由插孔板300安裝到電路板200上。在一些其他實施例中，從圖8中所示的CoWoS封裝結構P2修改而成的CoWoS封裝結構可經由插孔板300安裝到電路板200上，且從CoWoS封裝結構P2修改而成的CoWoS封裝結構不包括導電端子(即，圖8中所示的導電端子152)。在一些替代實施例中，從圖9中所示的CoWoS封裝結構P3修改而成的CoWoS封裝結構可經由插孔板300安裝到電路板200上，且從CoWoS封裝結構P3修改而成的CoWoS封裝結構不包括導電端子(即，圖9中所示的導電端子152)。

參照圖7及圖12，除了CoWoS封裝結構P5還包括嵌置在絕緣包封體160中的強化結構165之外，圖12中所示的CoWoS封裝結構P5類似於圖7中所示的CoWoS封裝結構P1。強化結構165設置在配線基底150上且環繞單體化結構SS。強化結構165通過絕緣包封體160與單體化結構SS間隔開。強化結構165與粘合劑180接觸且被粘合劑180覆蓋。此外，強化結構165的厚度實質上等於絕緣包封體160的厚度(即，圖7中所示的厚度T2)。

圖13A到圖13G示意性地示出根據本揭露一些其他實施例的各種強化結構的俯視圖。

參照圖13A到圖13G，示出各種強化結構165。在一些實施例中，如圖13A中所示，強化結構165包括單個環形圖案，且半導體晶粒120a及120b被單個環形圖案環繞。在一些其他實施例中，如圖13B中所示，強化結構165包括一對C形圖案，且半導體晶粒120a及120b被所述一對C形圖案環繞。在一些替代實施例中，如圖13C中所示，強化結構165包括一組橫條圖案，所述一組橫條圖案包括一對水準橫條圖案及一對垂直橫條圖案，且半導體晶粒120a及120b被所述一組橫條圖案環繞。在一些實施例中，如圖13D中所示，強化結構165包括內部環形圖案及環繞內部環形圖案的外部環形圖案，且半導體晶粒120a及120b被內部環形圖案及外部環形圖案環繞。在一些其他實施例中，如圖13E中所示，強化結構165包括一對垂直橫條圖案，且半導體晶粒120a及120b位於所述一對垂直橫條圖案之間。在一些替代實施例中，如圖13F中所示，強化結構165包括一對水準橫條圖案，且半導體晶粒120a及120b位於所述一對水準橫條圖案之間。在一些替代實施例中，如圖13G中所示，強化結構165包括一對L形圖案，且半導體晶粒120a及120b位於所述一對L形圖案之間。

在本揭露中，強化結構165的形狀、分佈及尺寸不受限制。也可應用圖13A到圖13G中未示出的其他類型的強化結構。

參照圖12及圖14，除了封裝結構P6還包括穿透蓋190及粘合劑180的螺釘400，其中蓋190通過螺釘400緊固到強化結構165之外，圖14中所示的封裝結構P6類似於圖12中所示的封裝結構P5。

參照圖15，除了封裝結構P7還包括穿透蓋190、粘合劑180及強化結構165的螺釘500，其中蓋190通過螺釘500緊固到強化結構165及配線基底150之外，圖15中所示的封裝結構P7類似於圖12中所示的封裝結構P5。

圖16A到圖16E示意性地示出根據本揭露一些其他實施例的各種強化結構的俯視圖。

參照圖16A到圖16E，示出由螺釘400或500緊固的各種強化結構165。在一些實施例中，如圖16A中所示，強化結構165包括由螺釘400或500緊固的單個環形圖案，且半導體晶粒120a及120b被單個環形圖案環繞。在一些其他實施例中，如圖16B中所示，強化結構165包括由螺釘400或500緊固的一對C形圖案，且半導體晶粒120a及120b被所述一對C形圖案環繞。在一些替代實施例中，如圖16C中所示，強化結構165包括一組橫條圖案，所述一組橫條圖案包括一對水準橫條圖案及一對垂直橫條圖案，且半導體晶粒120a及120b被所述一組橫條圖案環繞。在一些其他實施例中，如圖16D中所示，強化結構165包括由螺釘400或500緊固的一對垂直橫條圖案，且半導體晶粒120a及120b位於所述一對垂直橫條圖案之間。在一些替代實施例中，如圖16E 中所示，強化結構165包括由螺釘400或500緊固的一對水準橫條圖案，且半導體晶粒120a及120b位於所述一對水準橫條圖案之間。

在本揭露中，強化結構165的形狀、分佈及尺寸不受限制。也可應用圖16A到圖16E中未示出的其他類型的強化結構。

參照圖17，除了封裝結構P8還包括嵌置在絕緣包封體160中的強化結構165及穿透蓋190、粘合劑180、強化結構165、配線基底150、插孔板300及電路板200的螺釘600之外，圖17中所示的封裝結構P8類似於圖11中所示的封裝結構P4。

參照圖18，除了封裝結構P9包括具有增強的散熱性能的蓋190a之外，圖18中所示的封裝結構P9類似於圖17中所示的封裝結構P8。蓋190a可用作散熱器並發揮散熱器的功能。蓋190a可包括基板(base plate)192及從基板192向上突起的多個散熱鰭片(heat dissipation fin)194。

參照圖19，除了蓋190經由熱介面材料170a貼合到絕緣包封體160、強化結構165及單體化結構SS之外，圖19中所示的封裝結構P10類似於圖17中所示的封裝結構P8。換句話說，單體化結構SS的頂表面及絕緣包封體160的頂表面被熱介面材料170a完全覆蓋，且省略圖17中所示的粘合劑180的形成。

參照圖20，除了蓋190a藉由熱介面材料170a貼合到絕緣包封體160、強化結構165及單體化結構SS之外，圖20中所示的封裝結構P11類似於圖18中所示的封裝結構P9。換句話說，單體化結構SS的頂表面及絕緣包封體160的頂表面被熱介面材料170a完全覆蓋，且省略圖18中所示的粘合劑180的形成。

參照圖21，除了封裝結構P12包括熱增強蓋190b，且蓋190b包括入口191、出口193及流動通道195，流動通道195與入口191及出口193連通，且冷卻劑C經由入口191進入流動通道195且經由出口193離開流動通道195之外，圖21中所示的封裝結構P12類似於圖7中所示的CoWoS封裝結構P1。在一些實施例中，絕緣包封體130a’的側壁與中介層INT的側壁實質上對齊。

如圖21中所示，封裝結構P12可還包括設置在蓋190b與絕緣包封體160之間的防水環197(例如，O形環)，使得冷卻劑C可被限制在流動通道195內。另外，封裝結構P12可還包括背側金屬198及位於背側金屬198上的焊料材料199，其中背側金屬198覆蓋單體化結構SS及絕緣包封體160的部分，焊料材料199設置在背側金屬198上，且焊料材料夾置在背側金屬198與蓋190b之間。蓋190b經由背側金屬198及焊料材料199貼合在單體化結構SS上，且蓋190b經由粘合劑180與絕緣包封體160粘合。

在上述實施例中，由於單體化結構SS在側向上被絕緣包封體160包封，因此封裝結構P1到P12的翹曲可得到適當控制。此外，可使在封裝結構P1到P12中發生的分層問題及導電凸塊(即，凸塊122a及122b)的裂紋問題最小化。封裝結構P1到P12 中的絕緣包封體160為蓋190、190a或190b提供良好的支撐，且因此，可增加封裝結構P1到P12的製作良率。

根據本揭露的一些實施例，提供一種封裝結構，所述結構包括：配線基底；中介層，設置在所述配線基底上且電連接到所述配線基底；半導體晶粒，設置在所述中介層上且電連接到所述中介層；第一絕緣包封體，設置在所述中介層上；第二絕緣包封體，設置在所述配線基底上；以及蓋。所述半導體晶粒在側向上被所述第一絕緣包封體包封。所述半導體晶粒及所述第一絕緣包封體在側向上被所述第二絕緣包封體包封。所述第一絕緣包封體的頂表面與所述第二絕緣包封體的頂表面及所述半導體晶粒的表面實質上齊平。所述蓋設置在所述半導體晶粒、所述第一絕緣包封體及所述第二絕緣包封體上。在一些實施例中，所述結構還包括：粘合劑，設置在所述第二絕緣包封體與所述蓋之間；以及熱介面材料，設置在所述半導體晶粒與所述蓋之間。在一些實施例中，所述結構還包括：第一金屬層，設置在所述熱介面材料與所述半導體晶粒之間；以及第二金屬層，設置在所述熱介面材料與所述蓋之間。在一些實施例中，所述蓋包括入口、出口及流動通道，所述流動通道與所述入口及所述出口連通，且冷卻劑經由所述入口進入所述流動通道並經由所述出口離開所述流動通道。在一些實施例中，所述第一絕緣包封體的側壁與所述中介層的側壁實質上對齊。在一些實施例中，所述第一絕緣包封體的第一頂表面與所述第二絕緣包封體的第二頂表面實質上齊平。在一些實施例中，所述結構還包括：底部填充膠，設置在所述中介層與所述配線基底之間，其中所述底部填充膠在側向上被所述第二絕緣包封體包封。在一些實施例中，所述結構還包括：強化結構，嵌置在所述第二絕緣包封體中。在一些實施例中，所述結構還包括：電路板；以及插孔板，設置在所述配線基底與所述電路板之間，其中所述配線基底經由所述插孔板電連接到所述電路板。

在一實施例，所述封裝結構更包括：粘合劑，設置在所述第二絕緣包封體與所述蓋之間；以及熱介面材料，設置在所述半導體晶粒與所述蓋之間。

在一實施例，所述封裝結構更包括：第一金屬層，設置在所述熱介面材料與所述半導體晶粒之間；以及第二金屬層，設置在所述熱介面材料與所述蓋之間。

在一實施例，所述蓋包括入口、出口及流動通道，所述流動通道與所述入口及所述出口連通，且冷卻劑經由所述入口進入所述流動通道並經由所述出口離開所述流動通道。

在一實施例，所述第一絕緣包封體的側壁與所述中介層的側壁實質上對齊。

在一實施例，所述第一絕緣包封體的第一頂表面與所述第二絕緣包封體的第二頂表面實質上齊平。

在一實施例，所述封裝結構更包括：底部填充膠，設置在所述中介層與所述配線基底之間，其中所述底部填充膠在側向被所述第二絕緣包封體包封。

在一實施例，所述封裝結構更包括：強化結構，嵌置在所述第二絕緣包封體中。

在一實施例，所述封裝結構更包括：電路板；以及插孔板，設置在所述配線基底與所述電路板之間，其中所述配線基底經由所述插孔板電連接到所述電路板。

根據本揭露的一些其他實施例，提供一種封裝結構，所述結構包括：配線基底；中介層，設置在所述配線基底上；半導體晶粒，設置在所述中介層上；第一絕緣包封體，設置在所述中介層上；底部填充膠，填充在所述配線基底與所述中介層之間；第二絕緣包封體，設置在所述配線基底上；以及散熱器。所述中介層經由第一導電凸塊電連接到所述配線基底。所述半導體晶粒經由第二導電凸塊電連接到所述中介層。所述第一絕緣包封體在側向上包封所述半導體晶粒及所述第二導電凸塊。所述底部填充膠在側向上包封所述第一導電凸塊。所述第二絕緣包封體在側向上包封所述第一絕緣包封體及所述底部填充膠。所述散熱器經由熱介面材料貼合到所述半導體晶粒、所述第一絕緣包封體及所述第二絕緣包封體。在一些實施例中，所述結構還包括：粘合劑，設置在所述第二絕緣包封體與所述蓋之間，其中所述粘合劑環繞並接觸所述熱介面材料。在一些實施例中，所述第一絕緣包封體的側壁與所述中介層的側壁實質上對齊，且所述第一絕緣包封體的第一頂表面與所述第二絕緣包封體的第二頂表面實質上齊平。在一些實施例中，所述結構還包括：電路板，其中所述配線基底電連接到所述電路板。在一些實施例中，所述結構還包括：插孔板，設置在所述配線基底與所述電路板之間，其中所述配線基底經由所述插孔板電連接到所述電路板。在一些實施例中，所述結構還包括：強化結構，嵌置在所述第二絕緣包封體中。在一些實施例中，所述散熱器通過螺釘緊固到所述強化結構。在一些實施例中，所述散熱器通過螺釘緊固到所述強化結構及所述配線基底。

在一實施例，所述封裝結構更包括：粘合劑，設置在所述第二絕緣包封體與所述蓋之間，其中所述粘合劑環繞並接觸所述熱介面材料。

在一實施例，所述第一絕緣包封體的側壁與所述中介層的側壁實質上對齊，且所述第一絕緣包封體的第一頂表面與所述第二絕緣包封體的第二頂表面實質上齊平。

在一實施例，所述封裝結構更包括：電路板，其中所述配線基底電連接到所述電路板。

在一實施例，所述封裝結構更包括：插孔板，設置在所述配線基底與所述電路板之間，其中所述配線基底經由所述插孔板電連接到所述電路板。

在一實施例，所述散熱器通過螺釘緊固到所述強化結構。

在一實施例，所述散熱器通過螺釘緊固到所述強化結構及所述配線基底。

根據本揭露的一些其他實施例，提供一種封裝結構，所述結構包括：配線基底；中介層，設置在所述配線基底上且電連接到所述配線基底；半導體晶粒，設置在所述中介層上且電連接到所述中介層；第一絕緣包封體，設置在所述中介層上；第二絕緣包封體，設置在所述配線基底上；以及蓋。所述半導體晶粒在側向上被所述第一絕緣包封體包封。所述半導體晶粒及所述第一絕緣包封體在側向上被所述第二絕緣包封體包封。所述蓋設置在所述半導體晶粒、所述第一絕緣包封體及所述第二絕緣包封體上，其中所述蓋與所述配線基底之間的最小距離大於所述第二絕緣包封體的最大厚度。在一些實施例中，所述結構還包括：熱介面材料，設置在所述半導體晶粒與所述蓋之間。在一些實施例中，所述蓋與所述配線基底之間的所述最小距離實質上等於所述第二絕緣包封體的所述最大厚度與所述熱介面材料的厚度之和。

在一實施例，所述封裝結構更包括：熱介面材料，設置在所述半導體晶粒與所述散熱器之間。

在一實施例，所述蓋與所述配線基底之間的所述最小距離實質上等於所述第二絕緣包封體的所述最大厚度與所述熱介面材料的厚度之和。

以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本揭露的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。

120a、120b:半導體晶粒

130a’:絕緣包封體/第一絕緣包封體

150:配線基底

152:導電端子

160:絕緣包封體/第二絕緣包封體

170:熱介面材料(TIM)

180:粘合劑

190:蓋

D:最小距離

INT:中介層

P1:封裝結構/基底上晶圓上晶圓(CoWoS)封裝結構

SS:單體化結構

T1:最大厚度/厚度

T2:厚度

UF1、UF2:底部填充膠

Claims

一種封裝結構，包括：配線基底；中介層，設置在所述配線基底上且電連接到所述配線基底；半導體晶粒，設置在所述中介層上且電連接到所述中介層；第一絕緣包封體，設置在所述中介層上，其中所述半導體晶粒在側向被所述第一絕緣包封體包封；第二絕緣包封體，設置在所述配線基底上，其中所述半導體晶粒及所述第一絕緣包封體在側向被所述第二絕緣包封體包封；蓋，設置在所述半導體晶粒、所述第一絕緣包封體及所述第二絕緣包封體上，其中所述第一絕緣包封體的頂表面與所述第二絕緣包封體的頂表面及所述半導體晶粒的表面實質上齊平；粘合劑，設置在所述第二絕緣包封體與所述蓋之間；以及熱介面材料，設置在所述半導體晶粒與所述蓋之間。
如請求項1所述的封裝結構，更包括：電路板；以及插孔板，設置在所述配線基底與所述電路板之間，其中所述配線基底經由所述插孔板電連接到所述電路板。
如請求項1所述的封裝結構，更包括：第一金屬層，設置在所述熱介面材料與所述半導體晶粒之間；以及第二金屬層，設置在所述熱介面材料與所述蓋之間。
如請求項1所述的封裝結構，其中所述第一絕緣包封體的側壁與所述中介層的側壁實質上對齊，且所述第一絕緣包封體的第一頂表面與所述第二絕緣包封體的第二頂表面實質上齊平。
如請求項1所述的封裝結構，更包括：強化結構，嵌置在所述第二絕緣包封體中。
一種封裝結構，包括：配線基底；中介層，設置在所述配線基底上，其中所述中介層經由第一導電凸塊電連接到所述配線基底；半導體晶粒，設置在所述中介層上，其中所述半導體晶粒經由第二導電凸塊電連接到所述中介層；第一絕緣包封體，設置在所述中介層上，其中所述第一絕緣包封體在側向包封所述半導體晶粒及所述第二導電凸塊；底部填充膠，填充在所述配線基底與所述中介層之間，其中所述底部填充膠在側向包封所述第一導電凸塊；第二絕緣包封體，設置在所述配線基底上，其中所述第二絕緣包封體在側向包封所述第一絕緣包封體及所述底部填充膠；以及散熱器，經由熱介面材料貼合到所述半導體晶粒、所述第一絕緣包封體及所述第二絕緣包封體；粘合劑，設置在所述第二絕緣包封體與所述散熱器之間；以及熱介面材料，設置在所述半導體晶粒與所述散熱器之間。
如請求項6所述的封裝結構，其中所述第一絕緣包封體的側壁與所述中介層的側壁實質上對齊，且所述第一絕緣包封體的第一頂表面與所述第二絕緣包封體的第二頂表面實質上齊平。
如請求項6所述的封裝結構，更包括：強化結構，嵌置在所述第二絕緣包封體中。
一種封裝結構，包括：配線基底；中介層，設置在所述配線基底上且電連接到所述配線基底；半導體晶粒，設置在所述中介層上且電連接到所述中介層；第一絕緣包封體，設置在所述中介層上，其中所述半導體晶粒在側向被所述第一絕緣包封體包封；第二絕緣包封體，設置在所述配線基底上，其中所述半導體晶粒及所述第一絕緣包封體在側向被所述第二絕緣包封體包封；以及蓋，設置在所述半導體晶粒、所述第一絕緣包封體及所述第二絕緣包封體上，其中所述蓋與所述配線基底之間的最小距離大於所述第二絕緣包封體的最大厚度。
如請求項9所述的結構，更包括熱介面材料，設置在所述半導體晶粒與所述蓋之間，其中所述蓋與所述配線基底之間的所述最小距離實質上等於所述第二絕緣包封體的所述最大厚度與所述熱介面材料的厚度之和。