[go: up one dir, main page]

TWI728965B - 非易失性記憶體單元、包含其之非易失性記憶體單元陣列和製造其之方法 - Google Patents

非易失性記憶體單元、包含其之非易失性記憶體單元陣列和製造其之方法 Download PDF

Info

Publication number
TWI728965B
TWI728965B TW105101539A TW105101539A TWI728965B TW I728965 B TWI728965 B TW I728965B TW 105101539 A TW105101539 A TW 105101539A TW 105101539 A TW105101539 A TW 105101539A TW I728965 B TWI728965 B TW I728965B
Authority
TW
Taiwan
Prior art keywords
selection transistor
charge storage
impurity junction
unit cell
terminal
Prior art date
Application number
TW105101539A
Other languages
English (en)
Other versions
TW201637178A (zh
Inventor
權永俊
Original Assignee
南韓商愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商愛思開海力士有限公司 filed Critical 南韓商愛思開海力士有限公司
Publication of TW201637178A publication Critical patent/TW201637178A/zh
Application granted granted Critical
Publication of TWI728965B publication Critical patent/TWI728965B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/681—Floating-gate IGFETs having only two programming levels
    • H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures

Landscapes

  • Non-Volatile Memory (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Geometry (AREA)

Abstract

非易失性記憶體裝置包括：電荷儲存元件，具有MOS電容器結構，且包括連接至字元線的控制閘極端子和連接至基體偏壓線的基體端子；第一半MOS電晶體，具有連接至字元線的第一選擇閘極端子和連接至位元線的第一雜質接面端子，並且與所述電荷儲存元件共用基體端子；以及第二半MOS電晶體，具有連接至字元線的第二選擇閘極端子和連接至源極線的第二雜質接面端子，並且與所述電荷儲存元件共用基體端子。所述電荷儲存元件耦接在第一半MOS電晶體與第二半MOS電晶體之間，使得第一半MOS電晶體、電荷儲存元件以及第二半MOS電晶體串聯連接。

Description

非易失性記憶體單元、包含其之非易失性記憶體單元陣列和製造其之方法
本公開的各種實施例涉及非易失性記憶體裝置以及製造其的方法，更具體地，涉及非易失性記憶體單元、包括其的非易失性記憶體單元陣列以及製造其的方法。
相關申請的交叉引用
本申請要求2015年4月6日提交的申請號為10-2015-0048675的韓國申請的優先權，其通過引用整體合併於此，如全文闡述一樣。
電可抹除可程式化唯讀記憶體(EEPROM)器件和快閃記憶體裝置屬於非易失性記憶體裝置，即使在電源被中斷時非易失性記憶體裝置仍保持儲存的資料。已經提出非易失性記憶體裝置的各種記憶體單元結構以改善性能。非易失性記憶體裝置的典型單位記憶體單元使用層疊閘極結構，層疊閘極結構包括順序地層疊在半導體基板上的浮接閘極、閘極間介電層和控制閘極。隨著半導體器件的製造技術的發展，電子系統變得更小，片上系統(SOC)產品已經是用於高性能數位系統的重要器件。SOC 產品中的每種可以在單個晶片中包括執行各種功能的多個半導體器件。例如，SOC產品可以包括集成在單個晶片中的至少一個邏輯器件和至少一個記憶體裝置。因此，可以需要嵌入式非易失性記憶體裝置的製造技術以將非易失性記憶體裝置嵌入SOC產品中。
為了將非易失性記憶體裝置嵌入在SOC產品中，非易失性記憶體裝置的工藝技術必須與SOC產品中包括的邏輯器件的工藝技術相容。一般而言，邏輯器件使用具有單閘極結構的電晶體，而非易失性記憶體裝置使用具有層疊閘極結構(即，雙閘極結構)的單元電晶體。因此，包括非易失性記憶體裝置和邏輯器件的SOC產品可能需要複雜的工藝技術。相應地，使用單層閘極單元結構的單層閘極非易失性記憶體裝置非常適合於嵌入式非易失性記憶體裝置。即，使用單層閘極非易失性記憶體裝置的工藝技術可以容易地實現邏輯器件的互補金屬氧化物半導體(CMOS)電路。因此，單層閘極非易失性記憶體裝置的工藝技術可以廣泛用在包括嵌入式非易失性記憶體裝置的SOC產品的製造中。
各種實施例針對非易失性記憶體單元、包括其的非易失性記憶體單元陣列以及製造其的方法。
根據一個實施例，提供一種非易失性記憶體單元。該非易失性記憶體單元包括：電荷儲存元件，具有MOS電容器結構，且包括連接至字元線的控制閘極端子和連接至基體偏壓線的基體端子；第一半MOS電晶體，具有連接至所述字元線的第一選擇閘極端子和連接至位元線的第一雜質接面端子，且與電荷儲存元件共用基體端子；以及第二半MOS電晶體， 具有連接至所述字元線的第二選擇閘極端子和連接至源極線的第二雜質接面端子，且與電荷儲存元件共用基體端子，其中，電荷儲存元件耦接在第一半MOS電晶體與第二半MOS電晶體之間，使得第一半MOS電晶體、電荷儲存元件和第二半MOS電晶體串聯連接。
根據另一個實施例，提供一種非易失性記憶體單元。該非易失性記憶體單元包括：基體，具有第一通道區、第二通道區和第三通道區，其中，第一通道區被設置在第二通道區與第三通道區之間；第一雜質接面區，被設置在基體的上部區域中，其中，第二通道區被設置在第一通道區與第一雜質接面區之間；第二雜質接面區，被設置在基體的上部區域中，其中，第三通道區被設置在第一通道區與第二雜質接面區之間；穿隧絕緣層和浮接閘極，穿隧絕緣層和浮接閘極順序地層疊在第一通道區之上；絕緣層，覆蓋浮接閘極的側壁和頂表面，並在第二通道區和第三通道區之上延伸；層間絕緣層，被設置在第一雜質接面區和第二雜質接面區以及絕緣層之上；第一接觸插塞，被設置在層間絕緣層中，且從浮接閘極之上延伸到第二通道區和第三通道區之上；以及第二接觸插塞和第三接觸插塞，第二接觸插塞和第三接觸插塞穿透層間絕緣層，且分別耦接至第一雜質接面區和第二雜質接面區。
根據另一個實施例，提供一種包括按行和列佈置以具有矩陣形式的多個單位單元的非易失性記憶體單元陣列。所述多個單位單元中的每個包括：電荷儲存元件，具有MOS電容器結構，所述MOS電容器結構包括連接至字元線的控制閘極端子和連接至基體偏壓線的基體端子；第一半MOS電晶體，具有連接至所述字元線的第一選擇閘極端子和連接至位元 線的第一雜質接面端子，且與電荷儲存元件共用基體端子；以及第二半MOS電晶體，具有連接至所述字元線的第二選擇閘極端子和連接至源極線的第二雜質接面端子，且與電荷儲存元件共用基體端子，其中，電荷儲存元件耦接在第一半MOS電晶體與第二半MOS電晶體之間，使得第一半MOS電晶體、電荷儲存元件和第二半MOS電晶體串聯連接。
根據另一個實施例，提供一種非易失性記憶體單元陣列。該非易失性記憶體單元陣列包括：主動區，在第一方向上延伸且在與第一方向相交的第二方向上彼此間隔開；基體，分別圍繞主動區；浮接閘極，沿第一方向佈置在主動區的每個之上；第一接觸插塞，在第二方向上延伸以與主動區相交，且在第一方向上彼此間隔開，其中，用第一接觸插塞中的任意一個覆蓋浮接閘極中的每個以及鄰近於浮接閘極中的每個的主動區；第一雜質接面區和第二雜質接面區，第一雜質接面區和第二雜質接面區沿第一方向交替佈置在每個主動區中，使得第一接觸插塞被設置在第一雜質接面區與第二雜質接面區之間的主動區之上；以及第二接觸插塞和第三接觸插塞，分別被設置在第一雜質接面區和第二雜質接面區之上。
根據另一個實施例，提供一種製造非易失性記憶體裝置的方法。該方法包括：在設置在基板中的井區之上順序地形成第一絕緣層和浮接閘極，在第一絕緣層之上順序地形成第二絕緣層和間隔區絕緣層以覆蓋浮接閘極，各向異性地刻蝕間隔區絕緣層以在第二絕緣層的側壁之上分別形成第一間隔區和第二間隔區，將雜質離子植入至井區中以形成分別與第一間隔區和第二間隔區自對準的第一雜質接面區和第二雜質接面區，在浮接閘極之上形成第三絕緣層，形成覆蓋第一雜質接面區和第二雜質接面 區、第一間隔區和第二間隔區以及第三絕緣層的層間絕緣層，圖案化層間絕緣層以形成暴露第一雜質接面區的第一接觸孔、暴露第二雜質接面區的第二接觸孔以及暴露第一間隔區和第二間隔區以及第三絕緣層的第三接觸孔，去除被第三接觸孔暴露的第一間隔區和第二間隔區以擴展第三接觸孔，以及用金屬層填充第一接觸孔、第二接觸孔和擴展的第三接觸孔。
根據另一個實施例，提供一種包括第一單位單元(200a)和第二單位單元(200b)的非易失性記憶體單元陣列，第一單位單元(200a)包括第一電荷儲存電晶體(210a)、第一選擇電晶體(220a)和第二選擇電晶體(230a)，第二單位單元(200b)包括第二電荷儲存電晶體(210b)、第三選擇電晶體(220b)和第四選擇電晶體(230b)，其中，第一電荷儲存電晶體(210a)、第一選擇電晶體(220a)和第二選擇電晶體(230a)共同耦接至第一字元線(WL1)，其中，第二電荷儲存電晶體(210b)、第三選擇電晶體(220b)和第四選擇電晶體(230b)共同耦接至第二字元線(WL2)，其中，第一選擇電晶體(220a)和第三選擇電晶體(220b)共同耦接至第一位元線(BL)，以及其中，第二選擇電晶體(230a)和第四選擇電晶體(230b)共同耦接至第一源極線(SL)。
100‧‧‧單位單元
110‧‧‧電荷儲存元件/電荷儲存電晶體
111‧‧‧控制閘極端子
112‧‧‧基體端子
120‧‧‧第一選擇電晶體
121‧‧‧第一選擇閘極端子
123‧‧‧第一雜質接面端子
130‧‧‧第二選擇電晶體
131‧‧‧第二選擇閘極端子
133‧‧‧第二雜質接面端子
200a‧‧‧第一單位單元
200b‧‧‧第二單位單元
201‧‧‧基板
202‧‧‧P型基體
203‧‧‧溝槽隔離層
205‧‧‧主動區
206‧‧‧第一通道區
207‧‧‧第二通道區
208‧‧‧第三通道區
210‧‧‧電荷儲存元件
210a‧‧‧第一電荷儲存電晶體
210b‧‧‧第二電荷儲存電晶體
211‧‧‧穿隧絕緣層
212‧‧‧浮接閘極
217‧‧‧第一接觸插塞
220‧‧‧第一選擇電晶體
220a‧‧‧第一選擇電晶體
220b‧‧‧第三選擇電晶體
221‧‧‧第一雜質接面區
227‧‧‧第二接觸插塞
230‧‧‧第二選擇電晶體
230a‧‧‧第二選擇電晶體
230b‧‧‧第四選擇電晶體
231‧‧‧第二雜質接面區
237‧‧‧第三接觸插塞
260‧‧‧絕緣層
270‧‧‧層間絕緣層
271‧‧‧第一接觸孔
272‧‧‧第二接觸孔
273‧‧‧第三接觸孔
301‧‧‧基板
302‧‧‧P型井區
303‧‧‧溝槽隔離層
305‧‧‧主動區
306‧‧‧第一通道區
311‧‧‧第一絕緣層
312‧‧‧浮接閘極
321‧‧‧第一雜質接面區
329‧‧‧第一金屬矽化物層
331‧‧‧第二雜質接面區
339‧‧‧第二金屬矽化物層
360‧‧‧第二絕緣層
370‧‧‧層間絕緣層
371‧‧‧第一接觸孔
372‧‧‧第二接觸孔
373‧‧‧第三接觸孔
373a‧‧‧空白空間
373b‧‧‧空白空間
380‧‧‧第三絕緣層
390‧‧‧間隔區絕緣層
391‧‧‧第一間隔區
392‧‧‧第二間隔區
400‧‧‧非易失性記憶體單元陣列
400-11~400-43‧‧‧單位單元
402-11~402-21‧‧‧基體
410-11~410-22‧‧‧電荷儲存元件
411-11‧‧‧閘極端子/穿隧絕緣層
411-21‧‧‧穿隧絕緣層
412-11‧‧‧基體端子/浮接閘極
412-21‧‧‧浮接閘極
417-11~417-21‧‧‧第一接觸插塞
420-11~420-22‧‧‧第一選擇電晶體
421-11~421-21‧‧‧第一雜質接面區
423-11~423-31‧‧‧第一雜質接面區端子
430-11,430-12,430-21‧‧‧第二選擇電晶體
431-11‧‧‧第二選擇閘極端子/第二雜質接面區
431-21‧‧‧第二雜質接面區
433-11~433-21‧‧‧第二雜質接面區端子
501-11‧‧‧第一通道反轉層
502-11‧‧‧第二通道反轉層
503-21‧‧‧第三通道反轉層
602-1~602-3‧‧‧第一到第三基體
605-1~605-3‧‧‧第一到第三主動區
612-11~612-34‧‧‧浮接閘極
617-1~617-4‧‧‧第一接觸插塞
622-1~622-3‧‧‧第一雜質接面區
627-1~627-3‧‧‧第二接觸插塞
632-1~632-3‧‧‧第二雜質接面區
637-1~637-3‧‧‧第三接觸插塞
647-1~647-3‧‧‧第四接觸插塞
基於附圖和所附詳細描述，本公開的各種實施例將變得更加明顯，其中：圖1是圖示根據一個實施例的非易失性記憶體裝置的單位單元的等效電路圖；圖2是圖示對圖1中示出的單位單元的程式化操作的等效電 路圖；圖3是圖示對圖1中示出的單位單元的另一程式化操作的等效電路圖；圖4是圖示對圖1中示出的單位單元的抹除操作的等效電路圖圖5是圖示對圖1中示出的單位單元的讀取操作的等效電路圖；圖6是圖示用於防止因對圖1中示出的單位單元的過度抹除而出現錯誤的讀取操作的機制的等效電路圖；圖7是圖示根據一個實施例的非易失性記憶體裝置的單位單元的佈局圖；圖8是沿圖7中的I-I’線得到的剖視圖；圖9至圖14是圖示根據一個實施例的製造非易失性記憶體裝置的方法的剖視圖；圖15是圖示根據一個實施例的非易失性記憶體單元陣列的等效電路圖；圖16是圖示對圖15中示出的非易失性記憶體單元陣列的程式化操作的等效電路圖；圖17是圖示對圖16中示出的非易失性記憶體單元陣列的選中單位單元的程式化操作的剖視圖；圖18是圖示對與圖16中示出的非易失性記憶體單元陣列的選中單位單元共用第一字元線的未選中單位單元的程式化禁止操作的剖視 圖；圖19是圖示對與圖16中示出的非易失性記憶體單元陣列的選中單位單元共用第一位元線和第一基體偏壓線的未選中單位單元的程式化禁止操作的剖視圖；圖20是圖示對不與圖16中示出的非易失性記憶體單元陣列的選中單位單元共用任何字元線、任何位元線或任何基體偏壓線的未選中單位單元的程式化禁止操作的剖視圖；圖21是圖示對圖15中示出的非易失性記憶體單元陣列的抹除操作的等效電路圖；圖22是圖示對圖21中示出的非易失性記憶體單元陣列的選中單位單元的抹除操作的剖視圖；圖23是圖示對圖21中示出的非易失性記憶體單元陣列的未選中單位單元的抹除禁止操作的剖視圖；圖24是圖示對圖15中示出的非易失性記憶體單元陣列的另一抹除操作的等效電路圖；圖25是圖示對圖15中示出的非易失性記憶體單元陣列的又一抹除操作的等效電路圖；圖26是圖示對圖15中示出的非易失性記憶體單元陣列的讀取操作的等效電路圖；圖27是圖示對圖26中示出的非易失性記憶體單元陣列的被選中且被程式化的單位單元的讀取操作的剖視圖；圖28是圖示對圖26中示出的非易失性記憶體單元陣列的被 選中且被抹除的單位單元的讀取操作的剖視圖；圖29是圖示在選中單位單元的讀取操作期間對與圖26中示出的非易失性記憶體單元陣列的選中單位單元共用位元線的未選中單位單元的操作的剖視圖；圖30是圖示在選中單位單元的讀取操作期間對與圖26中示出的非易失性記憶體單元陣列的選中單位單元共用位元線的未被選中且被過度抹除的單位單元的操作的剖視圖；以及圖31是圖示根據一個實施例的非易失性記憶體單元陣列的佈局圖。
將理解的是，雖然在本文中可能使用了術語第一、第二、第三等來描述各種元件，但這些元件不應當被這些術語限制。這些術語僅被用來區分一個元件與另一個元件。因此，在不脫離本公開的教導的情況下，一些實施例中的第一元件可以在其它實施例中被稱為第二元件。
還將理解的是，當一個元件被稱作位於另一個元件“上”、“之上”、“以上”、“下”、“之下”、“以下”時，其可以直接接觸另一個元件，或者可以在其間存在至少一個中間元件。相應地，在本文中使用的諸如“上”、“之上”、“以上”、“下”、“之下”、“以下”等的術語僅被用於描述特定實施例的目的，而並非意在限制本公開的範圍。
還將理解的是，當一個元件被稱作“連接”或“耦接”至另一個元件時，其可以直接連接或耦接至另一個元件，或者可以存在中間元 件。相反地，當一個元件被稱作“直接連接”或“直接耦接”至另一個元件時，不存在中間元件。
圖1是圖示根據一個實施例的非易失性記憶體裝置的單位單元100的等效電路圖。參見圖1，單位單元100可以包括電荷儲存元件(也被稱作電荷儲存電晶體)110、第一選擇電晶體120和第二選擇電晶體130。電荷儲存元件110可以耦接在第一選擇電晶體120與第二選擇電晶體130之間。第一選擇電晶體120、電荷儲存元件110和第二選擇電晶體130可以串聯連接。電荷儲存元件110可以具有MOS電容器，MOS電容器具有控制閘極端子111和基體端子112。例如，電荷儲存元件110可以被配置為包括用作基體端子112的基體(諸如基體區或井區)、設置在基體上的第一絕緣層、設置在絕緣層上的浮接閘極和與浮接閘極重疊且用作控制閘極端子111的控制閘極。
當給定電壓被施加至控制閘極端子111時，在浮接閘極處可以誘導出耦合電壓。第一選擇電晶體120可以為具有第一選擇閘極端子121和第一雜質接面端子123的半MOS電晶體。第二選擇電晶體130也可以為具有第二選擇閘極端子131和第二雜質接面端子133的半MOS電晶體。電荷儲存元件110以及第一選擇電晶體120和第二選擇電晶體130全部都可以彼此共用基體端子112。例如，電荷儲存元件110以及第一選擇電晶體120和第二選擇電晶體130全部都可以設置在單個基體上。
電荷儲存元件110的控制閘極端子111、第一選擇電晶體120的第一選擇閘極端子121和第二選擇電晶體130的第二選擇閘極端子131可以耦接至單個字元線WL。第一選擇電晶體120的第一雜質接面端子123可 以耦接至位元線BL，而第二選擇電晶體130的第二雜質接面端子133可以耦接至源極線SL。電荷儲存元件110與第一選擇電晶體120和第二選擇電晶體130彼此共用的基體端子112可以耦接至基體偏壓線BBL。根據上述的單位單元100，電荷儲存元件110可以耦接在與電荷儲存元件110共用字元線WL的第一選擇電晶體120和第二選擇電晶體130之間。因此，即使非易失性記憶體裝置的單位單元100被過度抹除，仍可以正常執行與單位單元100共用位元線BL且處於程式化過狀態的另一個單位單元(未示出)的讀取操作，而不存在可能由於對單位單元100的過度抹除而導致的任何錯誤。以下將詳細描述由於過度抹除而導致的錯誤的讀取操作。
圖2是圖示圖1中示出的單位單元100的程式化操作的等效電路圖。將結合在其中構成單位單元100的第一選擇電晶體120和第二選擇電晶體130以及電荷儲存元件110全都具有N通道MOS結構的示例來描述對圖2中示出的單位單元100的程式化操作。然而，即使在具有P通道MOS結構的單位單元100(在其中構成單位單元100的第一選擇電晶體120和第二選擇電晶體130以及電荷儲存元件110全部都具有P通道MOS結構)中，除偏壓極性之外，單位單元100的程式化條件可以與具有N通道MOS結構的單位單元100的程式化條件基本上相同。在圖2中，與圖1中使用的附圖標記或字元相同的附圖標記或字元表示相同或相似的元件。
參見圖2，可以施加正程式化電壓+Vpp至字元線WL以對單位單元100程式化。位元線BL和基體偏壓線BBL可以接地，而源極線SL可以浮接。當正程式化電壓+Vpp被施加至字元線WL時，在電荷儲存元件110的浮接閘極處可以誘導出特定的耦合電壓。相應地，可能由於在浮 接閘極處誘導出的耦合電壓與通過基體偏壓線BBL施加至基體端子112的接地電壓之間的電壓差而在電荷儲存元件110的浮接閘極與基體端子112之間的絕緣層產生電場。
因此，在與基體端子112相對應的基體中的電子可以通過福勒-諾得海姆(Fowler-Nordheim，FN)隧穿機制而穿過絕緣層注入至浮接閘極中。當基體中的電子被注入至浮接閘極中時，具有MOS電容器結構的電荷儲存元件110的臨界電壓可以增大，使得單位單元100具有程式化過狀態，例如，邏輯“低(0)”狀態或關斷狀態。
在程式化操作期間，第一選擇電晶體120和第二選擇電晶體130二者都導通以在其中形成通道反轉層。因此，通過F-N隧穿機制而注入電荷儲存元件110的浮接閘極中的電子可以通過第一選擇電晶體120的通道反轉層來供應，第一選擇電晶體120具有經由位元線BL而被施加了接地電壓的第一雜質接面端子123。
圖3是圖示對圖1中示出的單位單元100的另一程式化操作的等效電路圖。將結合在其中構成單位單元100的第一選擇電晶體120和第二選擇電晶體130以及電荷儲存元件110全部都具有N通道MOS結構的示例來描述對圖3中示出的單位單元100的程式化操作。然而，即使構成單位單元100的第一選擇電晶體120和第二選擇電晶體130以及電荷儲存元件110全部都具有P通道MOS結構，除偏壓極性之外，具有P通道MOS結構的單位單元100的程式化條件也可以與具有N通道MOS結構的單位單元100的程式化條件基本上相同。在圖3中，與圖1中所使用的附圖標記或字元相同的附圖標記或字元表示相同的元件。
參見圖3，具有正極性的第一程式化電壓+Vpp1可以被施加至字元線WL以對單位單元100程式化。此外，具有負極性的第二程式化電壓-Vpp2可以被施加至位元線BL和基體偏壓線BBL，而源極線SL可以浮接。第一程式化電壓+Vpp1可以比在參照圖2描述的程式化操作中施加至字元線WL的程式化電壓+Vpp低。當第一程式化電壓+Vpp1被施加至字元線WL時，在電荷儲存元件110的浮接閘極處可以誘導出特定的耦合電壓。相應地，可能由於在浮接閘極處誘導出的耦合電壓與經由基體偏壓線BBL施加至基體端子112的第二程式化電壓-Vpp2之間的電壓差而在電荷儲存元件110的浮接閘極與基體端子112之間的絕緣層產生電場。
因此，在與基體端子112相對應的基體中的電子可以通過F-N隧穿機制而穿過絕緣層注入至浮接閘極中。當基體中的電子被注入至浮接閘極中時，具有MOS電容器結構的電荷儲存元件110的臨界電壓可以增大，使得單位單元100具有程式化過狀態，例如，邏輯“低(0)”狀態或關斷狀態。
在程式化操作期間，第二程式化電壓-Vpp2可以被施加至構成PN結的基體端子112和第一雜質接面端子123二者。相應地，由基體端子112和第一雜質接面端子123組成的PN結可以維持不影響程式化操作的電勢的平衡態。
圖4是圖示對圖1中示出的單位單元100的抹除操作的等效電路圖。將結合在其中構成單位單元100的第一選擇電晶體120和第二選擇電晶體130以及電荷儲存元件110全部都具有N通道MOS結構的示例來描述抹除操作。然而，即使當構成單位單元100的第一選擇電晶體120和第二 選擇電晶體130以及電荷儲存元件110全部都具有P通道MOS結構時，除偏壓極性之外，具有P通道MOS結構的單位單元100的抹除條件可以與具有N通道MOS結構的單位單元100的抹除條件基本上相同。在圖4中，與圖1中使用的附圖標記或字元相同的附圖標記或字元表示相同的元件。
參見圖4，為了抹除單位單元100，字元線WL可以接地，而正抹除電壓+Vee可以被施加至基體偏壓線BBL。源極線SL和位元線BL可以浮接。在這種情況下，由於通過在浮接閘極處誘導出的耦合電壓與經由基體偏壓線BBL施加至基體端子112的正抹除電壓+Vee之間的電壓差而產生的電場，儲存在電荷儲存元件110的浮接閘極中的電子可以通過F-N隧穿機制而穿過浮接閘極與基體之間的絕緣層注入至基體中。
當浮接閘極中的電子被注入至基體中時，具有MOS電容器結構的電荷儲存元件110的臨界電壓可以降低，使得單位單元100具有抹除過狀態，例如，邏輯“高(1)”狀態或導通狀態。
圖5是圖示對圖1中示出的單位單元100的讀取操作的等效電路圖。將結合在其中構成單位單元100的第一選擇電晶體120和第二選擇電晶體130以及電荷儲存元件110全部都具有N通道MOS結構的示例來描述讀取操作。然而，即使當構成單位單元100的第一選擇電晶體120和第二選擇電晶體130以及電荷儲存元件110全部都具有P通道MOS結構時，除偏壓極性之外，具有P通道MOS結構的單位單元100的讀取條件可以與具有N通道MOS結構的單位單元100的讀取條件基本上相同。在圖5中，與圖1中使用的附圖標記或字元相同的附圖標記或字元表示相同的元件。
參見圖5，正讀取電壓+Vread可以被施加至字元線WL以執 行對單位單元100的讀取操作。此外，正位元線電壓+Vbl可以被施加至位元線BL，而源極線SL和基體偏壓線BBL可以接地。當正讀取電壓+Vread被施加至字元線WL時，第一選擇電晶體120和第二選擇電晶體130可以導通，且在電荷儲存元件110的浮接閘極處可以誘導出特定的耦合電壓。正讀取電壓+Vread可以被設置為具有程式化過的電荷儲存元件110的臨界電壓與抹除過的電荷儲存元件110的臨界電壓之間的電壓位準。因為在讀取操作期間第一選擇電晶體120和第二選擇電晶體130二者都導通，因此可以根據電荷儲存元件110在其中是否具有通道反轉層來判斷經由位元線BL而流入源極線SL中的電流。
即，當在電荷儲存元件110的浮接閘極中(即，單位單元100處於程式化過狀態)存在電子時，由於處於程式化過狀態的電荷儲存元件110的臨界電壓比正讀取電壓+Vread高，因此即使正讀取電壓+Vread被施加至字元線WL，在電荷儲存元件110中也不形成通道反轉層。因此，無電流流經位元線BL和源極線SL。
與此相反，當儲存在電荷儲存元件110的浮接閘極中的電子被移除，即單位單元100處於抹除過狀態時，由於處於抹除過狀態的電荷儲存元件110的臨界電壓比正讀取電壓+Vread低，因此當正讀取電壓+Vread被施加至字元線WL時在電荷儲存元件110中可以形成通道反轉層。因此，電流可以流經位元線BL和源極線SL。相應地，連接至位元線BL的感測放大器(未示出)可以感測位元線電流。即，檢查通過感測放大器是否檢測到電流可以判斷單位單元100是處於程式化過狀態還是處於抹除過狀態。當檢測到電流時，輸出資料信號“高”。當未檢測到電流時，輸出資料信 號“低”。
圖6是圖示用於防止由於對圖1中示出的單位單元的過度抹除而導致出現錯誤的讀取操作的機制的等效電路圖。參見圖6，第一單位單元200a和第二單位單元200b可以被佈置為彼此共用位元線BL和源極線SL。第一單位單元200a和第二單位單元200b中的每個可以與圖1中示出的單位單元100具有相同的配置。
為了執行對第一單位單元200a的讀取操作，正讀取電壓+Vread可以被施加到連接至第一單位單元200a的第一字元線WL1，而接地電壓可以被施加到連接至第二單位單元200b的第二字元線WL2。此外，正位元線電壓+Vbl可以被施加到共同連接至第一單位單元200a和第二單位單元200b的位元線BL，而共同連接至第一單位單元200a和第二單位單元200b的源極線SL和基體偏壓線BBL可以接地。
在以上的偏壓調節下，當第一單位單元200a具有程式化過狀態使得第一單位單元200a的電荷儲存元件210a的臨界電壓高於正讀取電壓+Vread時，在電荷儲存元件210a中不形成通道反轉層。因此，如參照圖5所述，即使第一選擇電晶體220a和第二選擇電晶體230a導通，也無電流流經第一單位單元200a的電荷儲存元件210a。
當第二單位單元200b處於正常抹除狀態且具有正臨界電壓時，由於第二字元線WL2接地，因此在第二單位單元200b的電荷儲存元件210b中不形成通道反轉層。因此，無論第二單位單元200b是具有程式化過狀態還是具有抹除過狀態，在第一單位單元200a的讀取操作期間都無電流流經位元線BL。
如果第二單位單元200b被過度抹除，則對第一單位單元200a的讀取操作可能被異常地執行。更具體地，當第二單位單元200b處於經過度抹除狀態且因此具有負的臨界電壓時，即使第二字元線WL2接地，在第二單位單元200b的電荷儲存元件210b中也可以形成通道反轉層，其充當不期望的電流路徑。因此，如果第二單位單元200b被設計為不具有第一選擇電晶體220b和第二選擇電晶體230b，則在對處於程式化過狀態中的第一單位單元200a的讀取操作期間電流可以流經位元線BL。即，即使第一單位單元200a實際上處於程式化過狀態，非易失性記憶體裝置也可以錯誤地認為第一單位單元200a處於抹除過狀態。
然而，根據一個實施例，可以通過將第一選擇電晶體220b和第二選擇電晶體230b添加至第二單位單元200b來防止這種錯誤。電荷儲存元件210b可以耦接在第一選擇電晶體220b與第二選擇電晶體230b之間。第一選擇電晶體220b和第二選擇電晶體230b以及電荷儲存元件210b可以被設計為彼此共用第二字元線WL2。
在此結構中，即使第二單位單元200b處於經過度抹除狀態且因此在第二單位單元200b中形成通道反轉層，第一選擇電晶體220b和第二選擇電晶體230b可以關斷以防止在具有程式化過狀態的第一單位單元200a的讀取操作期間不期望的電流流經位元線BL。
圖7是圖示根據一個實施例的非易失性記憶體裝置的單位單元的佈局圖。參見圖7，主動區205可以被設置為在第一方向上延伸。主動區205可以通過隔離區來限定。主動區205可以被第一導電類型的基體202(例如，P型基體202)圍繞。在一些實施例中，P型基體202可以為P 型井區。第二導電類型(例如，N型)的第一雜質接面區221和第二導電類型的第二雜質接面區231可以分別被設置在主動區205的兩端中。
第一接觸插塞217可以被設置為在第二方向上延伸使得第一接觸插塞217相交於第一雜質接面區221與第二雜質接面區231之間的主動區205。與第一接觸插塞217重疊的主動區205可以對應於P型基體202的一部分。浮接閘極212可以被設置在第一接觸插塞217與主動區205之間，且可以與第一接觸插塞217和主動區205絕緣。浮接閘極212可以與第一接觸插塞217的一部分重疊。
雖然未在圖7的佈局中示出，但浮接閘極212的側壁和頂表面可以被第一接觸插塞217圍繞。第一接觸插塞217可以連接至字元線WL。第二接觸插塞227可以被設置在第一雜質接面區221上，以及第三接觸插塞237可以被設置在第二雜質接面區231上。第二接觸插塞227和第三接觸插塞237可以分別連接至位元線BL和源極線SL。
P型基體202、浮接閘極212和第一接觸插塞217可以構成具有MOS電容器結構的電荷儲存元件210。在電荷儲存元件210中，第一接觸插塞217可以用作控制閘極。P型基體202、第一雜質接面區221和第一接觸插塞217可以構成具有半MOS電晶體結構的第一選擇電晶體220。在第一選擇電晶體220中，第一接觸插塞217可以用作第一選擇閘極。P型基體202、第二雜質接面區231和第一接觸插塞217可以構成具有半MOS電晶體結構的第二選擇電晶體230。在第二選擇電晶體230中，第一接觸插塞217可以用作第二選擇閘極。
圖8是沿圖7中的I-I’線得到的剖視圖。參見圖7和圖8， P型基體202可以被設置在基板201的一部分上。在一些實施例中，P型基體202可以為P型井區。P型基體202的一部分可以對應于主動區(圖7中的205)。主動區205可以通過在其中設置了溝槽隔離層203的隔離區來限定。
具有第二導電類型(即，N型)的第一雜質接面區221和具有第二導電類型的第二雜質接面區231可以分別被設置在主動區205的彼此間隔開的兩個上端中。第一雜質接面區221與第二雜質接面區231之間的主動區205可以對應於P型基體202的一部分。
第一雜質接面區221與第二雜質接面區231之間的主動區205(即，P型基體202)可以劃分為第一通道區206、位於第一通道區206與第一雜質接面區221之間的第二通道區207以及位於第一通道區206與第二雜質接面區231之間的第三通道區208。因此，第二通道區207的一端可以鄰近於第一通道區206的第一端，而第二通道區207的另一端可以鄰近於第一雜質接面區221的一側。類似地，第三通道區208的一端可以鄰近於第一通道區206的第二端，而第三通道區208的另一端可以鄰近於第二雜質接面區231的一側。
穿隧絕緣層211和浮接閘極212可以順序地層疊在第一通道區206上。包括第一通道區206的P型基體202、穿隧絕緣層211和浮接閘極212可以構成MOS電容器結構。浮接閘極212的側壁和頂表面可以用絕緣層260覆蓋。絕緣層260可以橫向地延伸以覆蓋第二通道區207和第三通道區208。
設置在浮接閘極212的側壁和頂表面上的絕緣層260可以用 作閘極間絕緣層。設置在第二通道區207上的絕緣層260可以用作第一閘極絕緣層，而設置在第三通道區208上的絕緣層260可以用作第二閘極絕緣層。設置在第二通道區207和第三通道區208上的絕緣層260可以比穿隧絕緣層211厚。在一些實施例中，設置在第二通道區207和第三通道區208上的絕緣層260的厚度可以是穿隧絕緣層211的厚度的至少1.5倍。
層間絕緣層270可以被設置在基板201上以覆蓋第一雜質接面區221和第二雜質接面區231、溝槽隔離層203以及絕緣層260。在一些實施例中，層間絕緣層270可以為單絕緣層。在另一實施例中，層間絕緣層270可以為包括多個絕緣層的多層絕緣層。層間絕緣層270可以具有第一接觸孔271、第二接觸孔272和第三接觸孔273。第一接觸孔271可以暴露第一雜質接面區221的一部分，以及第二接觸孔272可以暴露第二雜質接面區231的一部分。第三接觸孔273可以暴露絕緣層260的頂表面，絕緣層260覆蓋浮接閘極212的側壁和頂表面且延伸至第二通道區207和第三通道區208上。
第一接觸孔271可以用第二接觸插塞227填充，而第二接觸孔272可以用第三接觸插塞237填充。第三接觸孔273可以用第一接觸插塞217填充。第一接觸插塞217、第二接觸插塞227和第三接觸插塞237中的每個可以包括金屬材料，例如，鎢材料。第一接觸插塞217可以與浮接閘極212的頂表面和側壁重疊，且也可以與第二通道區207和第三通道區208的頂表面重疊。第一接觸插塞217的兩個側壁可以分別與第一雜質接面區221的側壁和第二雜質接面區231的側壁垂直地自對準。第二接觸插塞227可以接觸第一雜質接面區221，第三接觸插塞237可以接觸第二雜質接面區 231。
在圖8的剖視圖中，包括第一通道區206的P型基體202、浮接閘極212、絕緣層260以及第一接觸插塞217可以構成MOS電容器結構的電荷儲存元件210。在電荷儲存元件210中，第一接觸插塞217可以用作控制閘極，如參照圖7所描述的。因此，當特定電壓通過字元線WL而被施加至第一接觸插塞217時，在浮接閘極212處可以誘導出耦合電壓。在這種情況下，因為第一接觸插塞217與浮接閘極212的側壁和頂表面重疊，所以電荷儲存元件210可以具有高的耦合比(coupling ratio)。特別地，如果設置在浮接閘極212與第一接觸插塞217之間的絕緣層260的厚度減小，則電荷儲存元件210的耦合比可以增大。
包括第二通道區207的P型基體202、第一雜質接面區221、第二通道區207上的絕緣層260以及第一接觸插塞217可以構成半MOS電晶體結構的第一選擇電晶體220。在第一選擇電晶體220中，第一接觸插塞217可以用作第一選擇閘極。包括第三通道區208的P型基體202、第二雜質接面區231、第三通道區208上的絕緣層260以及第一接觸插塞217可以構成半MOS電晶體結構的第二選擇電晶體230。在第二選擇電晶體230中，第一接觸插塞217可以用作第二選擇閘極。
圖9至圖14是圖示根據一個實施例的製造非易失性記憶體裝置的方法的剖視圖。參見圖9，可以在基板201的上部區域中形成P型井區302。可以在基板301的隔離區中形成溝槽隔離層303以限定P型井區302中的主動區305。可以在主動區305上形成第一絕緣層311。在一些實施例中，第一絕緣層311可以由氧化物層形成。可以在第一絕緣層311的一部分 上形成浮接閘極312。在一些實施例中，浮接閘極312可以由多晶矽層形成。P型井區302的與浮接閘極312垂直地重疊的上部區域可以用作第一通道區306。第一絕緣層311的設置在浮接閘極312與第一通道區306之間的部分可以用作穿隧絕緣層。
參見圖10，可以在包括浮接閘極312的基板的整個表面上形成第二絕緣層360。在一些實施例中，第二絕緣層360可以由氧化物層形成。第二絕緣層360可以被形成為覆蓋浮接閘極312的側壁和頂表面以及第一絕緣層311的頂表面。可以在第二絕緣層360上形成間隔區絕緣層390。在一些實施例中，間隔區絕緣層390可以由氮化矽層形成。
參見圖11，可以各向異性地刻蝕所述間隔區絕緣層(圖10的390)和第二絕緣層360直到浮接閘極312的頂表面暴露為止。結果，在浮接閘極312的兩個側壁上可以分別形成第一間隔區391和第二間隔區392，第二絕緣層360的在第一間隔區391與浮接閘極312之間的部分以及在第二間隔區392與浮接閘極312之間的部分可以保留。第一間隔區391和第二間隔區392中的每個可以被形成為在與基板301的頂表面平行的水準方向上具有特定寬度。
P型井區302的與第一間隔區391垂直地重疊的上部區域可以被定義為第二通道區307，以及第二通道區307上的第一絕緣層311和第二絕緣層360可以用作第一閘極絕緣層。P型井區302的與第二間隔區392垂直地重疊的上部區域可以被定義為第三通道區308，以及第三通道區308上的第一絕緣層311和第二絕緣層360可以用作第二閘極絕緣層。
然後可以將N型雜質離子植入到主動區305中以分別在主 動區305的兩個上端中形成第一N型雜質接面區321和第二N型雜質接面區331。在用於形成第一雜質接面區321和第二雜質接面區331的離子植入製程期間，第一間隔區391和第二間隔區392以及浮接閘極312可以用作離子植入遮罩。因此，第一雜質接面區321的一端可以與第一間隔區391的外側壁自對準，以及第二雜質接面區331的一端可以與第二間隔區392的外側壁自對準。
在暴露第一雜質接面區321的頂表面和第二雜質接面區331的頂表面之後，可以分別在暴露的第一雜質接面區321和第二雜質接面區331上形成第一金屬矽化物層329和第二金屬矽化物層339。在暴露第一雜質接面區321的頂表面和第二雜質接面區331的頂表面之前，可以在浮接閘極312的頂表面上形成第三絕緣層380以防止在形成第一金屬矽化物層329和第二金屬矽化物層339時浮接閘極312的矽化。
參見圖12，可以在包括第一金屬矽化物層329和第二金屬矽化物層339的基板的整個表面上形成層間絕緣層370。層間絕緣層370可以由氧化物材料的單絕緣層形成。可替代地，層間絕緣層370可以由包括多個絕緣層的多層絕緣層形成。可以圖案化所述層間絕緣層370以形成暴露第一金屬矽化物層329的第一接觸孔371、暴露第二金屬矽化物層339的第二接觸孔372以及暴露第三絕緣層380以及第一間隔區391和第二間隔區392的第三接觸孔373。可以使用遮罩圖案(例如，光阻圖案)來圖案化層間絕緣層370。
參見圖13，可以去除通過第三接觸孔373而暴露的第一間隔區和第二間隔區(圖12中的391和392)。可以使用濕式蝕刻製程來去除 第一間隔區和第二間隔區(圖12中的391和392)，該濕式蝕刻製程利用用於選擇性地去除第一間隔區和第二間隔區(圖12中的391和392)的材料的蝕刻劑來執行。
例如，如果第二絕緣層360和第三絕緣層380由氧化物層形成，而第一間隔區391和第二間隔區392由氮化物層形成，則可以使用磷酸溶液作為蝕刻劑來執行用於選擇性地去除第一間隔區391和第二間隔區392的濕式蝕刻製程。結果，第一間隔區391和第二間隔區392被去除以分別提供空白空間373a和空白空間373b。相應地，第三接觸孔373可以被擴展為包括空間373a和373b。空白空間373a和373b可以暴露保留在浮接閘極312的側壁上以及第二通道區307和第三通道區308上的第二絕緣層360。
參見圖14，可以形成金屬層以填充第一接觸孔371、第二接觸孔372和第三接觸孔373。結果，在第三接觸孔373中可以形成第一接觸插塞317，在第一接觸孔371和第二接觸孔372中可以分別形成第二接觸插塞327和第三接觸插塞337。在一些實施例中，第一接觸插塞317、第二接觸插塞327和第三接觸插塞337可以由同一金屬層(例如，鎢(W)層)形成。在其他一些實施例中，第一接觸插塞317、第二接觸插塞327和第三接觸插塞337中的每個可以包括多個金屬層。
圖15是圖示根據一個實施例的非易失性記憶體單元陣列400的等效電路圖。參見圖15，非易失性記憶體單元陣列400可以包括按列和行佈置以具有4×3矩陣形式的多個單位單元。可以根據實施例來不同地設置非易失性記憶體單元陣列400的列的數量和行的數量。
在一個實施例中，可以任意地限定行和列。例如，雖然在一 些實施例中字元線分別設置在列中，但在其他實施例中字元線可以分別設置在行中。類似地，雖然在一些實施例中單個頁被配置為包括以與字元線平行的單個列佈置的單位單元，但在其他實施例中單個頁可以被配置為包括以與位元線平行的單個行佈置的單位單元。
非易失性記憶體單元陣列400中包括的單位單元中的每個單位單元可以與參照圖1描述的單位單元100具有相同的配置。例如，位於第一列與第一行的交叉點處的單位單元400-11可以包括電荷儲存元件410-11、第一選擇電晶體420-11和第二選擇電晶體430-11。
電荷儲存元件410-11可以具有連接至第一字元線WL1的控制閘極端子411-11和連接至第一基體偏壓線BBL1的基體端子412-11。第一選擇電晶體420-11可以具有連接至第一字元線WL1的第一選擇閘極端子421-11和連接至第一位元線BL1的第一雜質接面區端子423-11。第二選擇電晶體430-11可以具有連接至第一字元線WL1的第二選擇閘極端子431-11和連接至源極線SL的第二雜質接面區端子433-11。
位於第一列與第二行的交叉點處的單位單元400-12可以與單位單元400-11共用第一字元線WL1。單位單元400-12可以包括電荷儲存元件410-12、第一選擇電晶體420-12和第二選擇電晶體430-12。位於第二列與第一行的交叉點處的單位單元400-21可以與單位單元400-11共用第一位元線BL1和第一基體偏壓線BBL1。
單位單元400-21可以包括電荷儲存元件410-21、第一選擇電晶體420-21和第二選擇電晶體430-21。位於第二列與第二行的交叉點處的單位單元400-22不與單位單元400-11共用第一字元線WL1、第一位元線 BL1和第一基體偏壓線BBL1中的任何一個。單位單元400-22可以包括電荷儲存元件410-22、第一選擇電晶體420-22和第二選擇電晶體430-22。
佈置在第一列中的單位單元400-11、單位單元400-12和單位單元400-13可以彼此共用第一字元線WL1。佈置在第二列中的單位單元400-21、單位單元400-22和單位單元400-23可以彼此共用第二字元線WL2。佈置在第三列中的單位單元400-31、單位單元400-32和單位單元400-33可以彼此共用第三字元線WL3。佈置在第四列中的單位單元400-41、單位單元400-42和單位單元400-43可以彼此共用第四字元線WL4。
佈置在第一行中的單位單元400-11、400-21、400-31和400-41可以彼此共用第一位元線BL1和第一基體偏壓線BBL1。佈置在第二行中的單位單元400-12、400-22、400-32和400-42可以彼此共用第二位元線BL2和第二基體偏壓線BBL2。佈置在第三行中的單位單元400-13、400-23、400-33和400-43可以彼此共用第三位元線BL3和第三基體偏壓線BBL3。所有單位單元都可以彼此共用源極線SL。
這裡，N是奇數。位於第N列與預定行的交叉點處的第一單位單元的第二雜質接面端子可以直接連接至位於第(N+1)列與該預定行的交叉點處的第二單位單元的第二雜質接面端子，且第一單位單元的第二雜質接面端子和第二單位單元的第二雜質接面端子可以連接至源極線SL。因此，第一單位單元與第二單位單元可以關於它們連接至源極線SL的公共接觸點對稱地佈置。例如，位於第一列與第一行的交叉點處的單位單元400-11的第二雜質接面端子433-11可以連接至位於第二列與第一行的交叉點處的單位單元400-21的第二雜質接面端子433-21。單位單元400-11與 400-21可以關於它們連接至源極線SL的接觸點對稱。
此外，位於第N列與預定行的交叉點處的第一單位單元的第一雜質接面端子可以直接連接至位於第(N-1)列與該預定行的交叉點處的第三單位單元的第一雜質接面端子，且第一單位單元的第一雜質接面端子和第三單位單元的第一雜質接面端子可以連接至位元線BL1~BL3中的一個位元線。因此，第一單位單元與第三單位單元可以被佈置為關於它們連接至位元線BL1~BL3中的一個位元線的接觸點對稱。
例如，位於第三列與第一行的交叉點處的單位單元400-31的第一雜質接面端子423-31可以連接至位於第二列與第一行的交叉點處的單位單元400-21的第一雜質接面端子423-21，且單位單元400-31與400-21可以關於它們連接至第一位元線BL1的接觸點對稱。
圖16是圖示對圖15中示出的非易失性記憶體單元陣列400的程式化操作的等效電路圖。在圖16中，與圖15中所使用的附圖標記或字元相同的附圖標記或字元表示相同的元件。將結合在其中位於第一列與第一行的交叉點處的單位單元400-11(在下文中被稱作選中單位單元)被選擇性地程式化的示例來描述圖16中示出的程式化操作。可以將圖16中示出的程式化操作同等地應用到對其他單位單元中的任何一個程式化的方法。
參見圖16，正程式化電壓+Vpp可以被施加到連接至選中單位單元400-11的第一字元線WL1，而剩餘字元線WL2、WL3和WL4可以接地。連接至選中單位單元400-11的第一位元線BL1和第一基體偏壓線BBL1也可以接地，以及正程式化位元線電壓+Vpbl可以被施加至剩餘的位元線BL2和BL3。此外，正程式化基體電壓+Vpbbl可以被施加至剩餘的基 體偏壓線BBL2和BBL3，且源極線SL可以浮接。
正程式化電壓+Vpp可以具有能夠引起F-N穿隧現象的電壓位準，F-N穿隧現象為電荷儲存元件410-11的接地基體中的電子由於通過正程式化電壓+Vpp在電荷儲存元件410-11的浮接閘極處誘導出的耦合電壓而被注入至電荷儲存元件410-11的浮接閘極中。正程式化基體電壓+Vpbbl可以比通過正程式化電壓+Vpp而在電荷儲存元件410-11的浮接閘極處誘導出的耦合電壓低。正程式化基體電壓+Vpbbl可以被設置為使得具有正程式化基體電壓+Vpbbl的基體中的電子不會通過F-N穿隧機制而被注入至具有耦合電壓的浮接閘極中。
圖17是圖示對圖16中示出的非易失性記憶體單元陣列400的選中單位單元400-11的程式化操作的剖視圖。如圖17中所示，正程式化電壓+Vpp可以通過第一字元線WL1而被施加至選中單位單元400-11的第一接觸插塞417-11，而選中單位單元400-11的基體402-11可以接地。如圖17中所示，在電荷儲存元件410-11的浮接閘極412-11處可以誘導出特定的耦合電壓，且在誘導出耦合電壓的浮接閘極412-11與被施加了接地電壓的基體402-11之間可以產生垂直電場。如箭頭所指示，由於在浮接閘極412-11與基體402-11之間產生的垂直電場，因此基體402-11中的電子可以通過F-N穿隧機制而穿過穿隧絕緣層411-11注入至浮接閘極412-11中。結果，選中單位單元400-11可以被程式化。
當選中單位單元400-11被程式化時，可以由於施加至第一字元線WL1的正程式化電壓+Vpp而在第一選擇電晶體420-11和第二選擇電晶體430-11的每個中形成通道反轉層。然而，在第一選擇電晶體420-11 和第二選擇電晶體430-11中形成的通道反轉層不影響對選中單位單元400-11(即，電荷儲存元件410-11)的程式化操作。
圖18是圖示對與圖16中示出的非易失性記憶體單元陣列400的選中單位單元400-11共用第一字元線WL1的未選中單位單元400-12的程式化禁止操作的剖視圖。如圖18中所示，在與選中單位單元400-11共用第一字元線WL1的未選中單位單元400-12中，正程式化電壓+Vpp可以通過第一字元線WL1而被施加至未選中單位單元400-12的第一接觸插塞417-12。相應地，在未選中單位單元400-12的電荷儲存元件410-12的浮接閘極412-12處可以誘導出特定的耦合電壓。在誘導出耦合電壓的浮接閘極412-12與被施加了正程式化基體電壓+Vpbbl的基體402-12之間可以產生垂直電場。
如參照圖16所述，正程式化基體電壓+Vpbbl具有不引起F-N穿隧現象使得基體402-12中的電子被注入至浮接閘極412-12中的電壓位準。因此，當選中單位單元400-11被程式化時，基體402-12中的電子不會通過F-N穿隧機制而穿過穿隧絕緣層411-12注入至電荷儲存元件410-12的浮接閘極412-12中。
結果，未選中單位單元400-12的程式化操作可以被禁止。當選中單位單元400-11被程式化時，可以由於被施加至第一字元線WL1的正程式化電壓+Vpp而在第一選擇電晶體420-12和第二選擇電晶體430-12的每個中形成通道反轉層。然而，由於在未選中單位單元400-12中因具有與被施加至第二位元線BL2的正程式化位元線電壓+Vpbl基本上相同的電壓位準的正程式化基體電壓+Vpbbl而出現程式化禁止操作，因此形成在第一 選擇電晶體420-12和第二選擇電晶體430-12中的通道反轉層不影響對選中單位單元400-11的程式化操作。也可以通過與對未選中單位單元400-12的程式化禁止操作相同的機制來禁止對與選中單位單元400-11共用第一字元線WL1的剩餘未選中單位單元的程式化操作。
圖19是圖示對與圖16中示出的非易失性記憶體單元陣列400的選中單位單元400-11共用第一位元線BL1和第一基體偏壓線BBL1的未選中單位單元400-21的程式化禁止操作的剖視圖。如圖19中所示，在與選中單位單元400-11共用第一位元線BL1和第一基體偏壓線BBL1的未選中單位單元400-21中，接地電壓可以通過第二字元線WL2而被施加至未選中單位單元400-21的第一接觸插塞417-21。連接至第一基體偏壓線BBL1的基體402-21也可以接地。
在此偏壓條件下，在未選中單位單元400-21的電荷儲存元件410-21的浮接閘極412-21處可以誘導出接地電壓。即，在浮接閘極412-21與基體402-21之間不建立垂直電場。因此，當選中單位單元400-11被程式化時，基體402-21中的電子不會通過F-N穿隧機制而穿過穿隧絕緣層411-21注入至浮接閘極412-21中。結果，可以禁止對未選中單位單元400-21的程式化操作。
當選中單位單元400-11被程式化時，未選中單位單元400-21的第一選擇電晶體420-21和第二選擇電晶體430-21可以由於被施加至第二字元線WL2的接地電壓而關斷。也可以通過與對未選中單位單元400-21的程式化禁止操作相同的機制來禁止對與選中單位單元400-11共用第一位元線BL1和第一基體偏壓線BBL1的剩餘未選中單位單元的程式化操作。
圖20是圖示對不與圖16中示出的非易失性記憶體單元陣列400的選中單位單元400-11共用任何字元線、任何位元線和任何基體偏壓線的未選中單位單元400-22的程式化禁止操作的剖視圖。如圖20中所示，在不與選中單位單元400-11共用任何字元線、任何位元線和任何基體偏壓線的未選中單位單元400-22中，接地電壓可以通過第二字元線WL2而被施加至未選中單位單元400-22的第一接觸插塞417-22，以及正程式化基體電壓+Vpbbl可以被施加到連接至第二基體偏壓線BBL2的基體402-22。如果未選中單位單元400-22的電荷儲存元件410-22具有接近1的高耦合比，則在電荷儲存元件410-22的浮接閘極412-22處可以誘導出接近接地電壓的耦合電壓。在誘導出接近接地電壓的耦合電壓的浮接閘極412-22與被施加了正程式化基體電壓+Vpbbl的基體402-22之間可以產生垂直電場。
如參照圖16所述，正程式化基體電壓+Vpbbl具有不引起F-N穿隧現象使得基體402-22中的電子被注入至浮接閘極412-22中的電壓位準。因此，當選中單位單元400-11被程式化時，基體402-22中的電子不會通過F-N穿隧機制而穿過穿隧絕緣層411-22注入至浮接閘極412-22中。結果，可以禁止對未選中單位單元400-22的程式化操作。
當選中單位單元400-11被程式化時，未選中單位單元400-22的第一選擇電晶體420-22和第二選擇電晶體430-22可以由於施加至第二字元線WL2的接地電壓而關斷。通過與對未選中單位單元400-22的程式化禁止操作相同的機制也可以禁止對不與選中單位單元400-11共用任何字元線、任何位元線和任何基體偏壓線的剩餘未選中單位單元的程式化操作。
圖21是圖示對圖15中所示的非易失性記憶體單元陣列400 的抹除操作的等效電路圖。在圖21中，與圖15中使用的附圖標記或字元相同的附圖標記或字元表示相同的元件。可以執行圖21中示出的抹除操作以選擇性地抹除非易失性記憶體單元陣列400的單位單元中的僅一些單位單元。例如，可以執行圖21中示出的抹除操作以逐頁來抹除非易失性記憶體單元陣列400。彼此共用位元線和基體偏壓線的多個單位單元可以定義單個頁，並且可以以頁為單位來執行抹除操作。在一個實施例中，可以執行抹除操作以一次僅抹除單個頁。參見以下將描述的圖23。在另一個實施例中，可以執行抹除操作以一次抹除多個頁。參見以下將描述的圖24和圖25。
參見圖21，為了抹除諸如被佈置在第一行中、彼此共用第一位元線BL1和第一基體偏壓線BBL1的單位單元400-11、400-21、400-31和400-41的多個單位單元，可以將所有的字元線WL1~WL4接地，且可以浮接所有的位元線BL1~BL3和源極線SL。可以將正抹除電壓+Vee施加到連接至將被抹除的選中頁的第一基體偏壓線BBL1，且可以將剩餘基體偏壓線BBL2和BBL3接地。
圖22是圖示對圖21中示出的非易失性記憶體單元陣列400的選中頁中包括的選中單位單元400-11的抹除操作的剖視圖。參見圖22，接地電壓可以通過第一字元線WL1而被施加至選中頁的選中單位單元400-11的第一接觸插塞417-11，而正抹除電壓+Vee可以通過第一基體偏壓線BBL1而被施加至選中單位單元400-11的基體402-11。
因此，在電荷儲存元件410-11的浮接閘極412-11處可以誘導出接地電壓與正抹除電壓+Vee之間的特定的耦合電壓，並且在誘導出耦合電壓的浮接閘極412-11與被施加了正抹除電壓+Vee的基體402-11之間可 以產生垂直電場。由於在浮接閘極412-11與基體402-11之間產生的垂直電場，因此浮接閘極412-11中的電子可以通過F-N穿隧機制而穿過穿隧絕緣層411-11注入至基體402-11中，如箭頭所指示。
結果，選中單位單元400-11可以被抹除。當選中單位單元400-11被抹除時，由於第一字元線WL1接地，因此第一選擇電晶體420-11和第二選擇電晶體430-11可以關斷。通過與對選中單位單元400-11的抹除操作相同的機制也可以抹除選中頁中包括的剩餘選中單位單元(即，單位單元400-21、400-31和400-41)。
圖23是圖示圖21中示出的對非易失性記憶體單元陣列400的未選中單位單元400-12的抹除禁止操作的剖視圖。參見圖23，接地電壓可以通過第一字元線WL1而被施加至未選中頁中包括的未選中單位單元400-12的第一接觸插塞417-12，且接地電壓也可以通過第二基體偏壓線BBL2而被施加至未選中單位單元400-12的基體402-12。
因此，在電荷儲存元件410-12的浮接閘極412-12處可以誘導出特定的耦合電壓(即，接地電壓)，且在誘導出接地電壓的浮接閘極412-12與被施加了接地電壓的基體402-12之間不能產生垂直電場。相應地，當包括選中單位單元400-11的選中頁被抹除時，浮接閘極412-12中的電子不會通過F-N穿隧機制而穿過穿隧絕緣層411-12注入至基體402-12中。
結果，對未選中單位單元400-12的抹除操作可以被禁止。當包括選中單位單元400-11的選中頁被抹除時，未選中單位單元400-12的第一選擇電晶體420-12和第二選擇電晶體430-12可以由於被施加至第一字元線WL1的接地電壓而關斷。通過與對未選中單元400-12的抹除禁止操作 相同的機制也可以禁止對未選中頁中包括的剩餘未選中單位單元的抹除操作。
圖24是圖示對圖15中示出的非易失性記憶體單元陣列400的另一抹除操作的等效電路圖。在圖24中，與圖15中所使用的附圖標記或字元相同的附圖標記或字元表示相同的元件。可以執行圖24中示出的抹除操作以同時地抹除非易失性記憶體單元陣列400中包括的多個頁。
參見圖24，抹除操作示出了用於抹除諸如被佈置在第一行中、彼此共用第一位元線BL1和第一基體偏壓線BBL1的單位單元400-11、400-21、400-31和400-41的單位單元以及諸如被佈置在第三行中、彼此共用第三位元線BL3和第三基體偏壓線BBL3的單位單元400-13、400-23、400-33和400-43的單位單元的示例。具體地，所有的字元線WL1~WL4都可以接地，而所有的位元線BL1~BL3和源極線SL都可以浮接。正抹除電壓+Vee可以被施加到連接至要被抹除的選中頁的第一基體偏壓線BBL1和第三基體偏壓線BBL3，而剩餘的基體偏壓線BBL2可以接地。
在以上的偏壓條件下，由於字元線WL1~WL4接地且正抹除電壓+Vee被施加至第一基體偏壓線BBL1和第三基體偏壓線BBL3，因此可以通過與參照圖22描述的機制相同的機制來同時抹除佈置在第一行和第三行中的單位單元400-11、400-21、400-31、400-41、400-13、400-23、400-33和400-43。與此相反，由於所有的字元線WL1~WL4和第二基體偏壓線BBL2接地，因此不能通過與參照圖23描述的機制相同的機制來抹除佈置在第二行中的單位單元400-12、400-22、400-32和400-42。
圖25是圖示對圖15中示出的非易失性記憶體單元陣列400 的又一抹除操作的等效電路圖。在圖25中，與圖15中所使用的附圖標記或字元相同的附圖標記或字元表示相同的元件。可以執行圖25中示出的抹除操作以同時抹除非易失性記憶體單元陣列400中包括的所有頁。
參見圖25，所有的字元線WL1~WL4都可以接地，且所有的位元線BL1~BL3和源極線SL都可以浮接。此外，正抹除電壓+Vee可以被施加到所有的第一基體偏壓線至第三基體偏壓線BBL1、BBL2和BBL3。在以上的偏壓條件下，由於所有的字元線WL1~WL4都接地且正抹除電壓+Vee被施加至所有的基體偏壓線BBL1~BBL3，因此通過與參照圖22描述的機制相同的機制可以同時抹除所有的單位單元400-11、400-21、400-31、400-41、400-12、400-22、400-32、400-42、400-13、400-23、400-33和400-43。
圖26是圖示對圖15中所示的非易失性記憶體單元陣列400的讀取操作的等效電路圖。在圖26中，與圖15中所使用的附圖標記或字元相同的附圖標記或字元表示相同的元件。將結合在其中選擇性地讀取儲存在位於第一列與第一行的交叉點處的單位單元400-11(在下文中被稱作選中單位單元)中的資料的示例來描述圖26中示出的讀取操作。圖26中所示的讀取操作可以同等地應用到讀取其他單位單元的方法。
參見圖26，正讀取電壓+Vread可以被施加到連接至選中單位單元400-11的第一字元線WL1，而剩餘的字元線WL2、WL3和WL4可以接地。正讀取位元線電壓+Vrbl可以被施加到連接至選中單位單元400-11的第一位元線BL1，而剩餘的位元線BL2和BL3可以接地。
此外，所有的基體偏壓線BBL1~BBL3和源極線SL可以接地。正讀取電壓+Vread可以被設置為具有在處於抹除過狀態的單位單元的 電荷儲存元件的臨界電壓與處於程式化過狀態的單位單元的電荷儲存元件的臨界電壓之間的電壓位準。此外，正讀取電壓+Vread可以被設置為具有能夠導通每個單位單元的第一選擇電晶體和第二選擇電晶體的電壓位準。即，正讀取電壓+Vread可以被設置為具有比第一選擇電晶體的臨界電壓和第二選擇電晶體的臨界電壓高的電壓位準。
圖27是圖示對圖26中所示的非易失性記憶體單元陣列400的被選中且被程式化的單位單元400-11的讀取操作的剖視圖。如圖27中所示，正讀取電壓+Vread可以通過第一字元線WL1而被施加至選中單位單元400-11的第一接觸插塞417-11，而選中單位單元400-11的基體402-11可以接地。因此，在第一選擇電晶體420-11的通道區中可以形成N型區的第一通道反轉層501-11，以及在第二選擇電晶體430-11的通道區中可以形成N型區的第二通道反轉層502-11。此外，在電荷儲存元件410-11的浮接閘極412-11處可以誘導出特定的耦合電壓。
電荷儲存元件410-11的通道區中通道反轉層的形成可以取決於在浮接閘極412-11處是否誘導出耦合電壓。如果電荷儲存元件410-11處於程式化過狀態且具有比正讀取電壓+Vread高的臨界電壓，則即使正讀取電壓+Vread被施加至第一字元線WL1，在電荷儲存元件410-11的通道區中也不形成通道反轉層。相應地，在第一通道反轉層501-11與第二通道反轉層502-11之間無電流路徑形成。
在這種情況下，即使在第一通道反轉層501-11與第二通道反轉層502-11之間通過被施加至第一位元線BL1的正讀取位元線電壓+Vrbl和被施加至源極線SL的接地電壓來產生水準電場，也無電流從第一通道反 轉層501-11流向第二通道反轉層502-11。結果，無電流流經第一位元線BL1。因此，選中單位單元400-11可以被確定為處於程式化過狀態的單位單元。
圖28是圖示對圖26中所示的非易失性記憶體單元陣列400的被選中且被抹除的單位單元400-11的讀取操作的剖視圖。如圖28中所示，如果選中單位單元400-11處於抹除過狀態且具有比正讀取電壓+Vread低的臨界電壓，則當正讀取電壓+Vread被施加至第一字元線WL1時，在電荷儲存元件410-11的通道區中可以形成第三通道反轉層503-11。因此，在第一雜質接面區421-11與第二雜質接面區431-11之間可以形成由第一通道反轉層501-11、第二通道反轉層502-11和第三通道反轉層503-11組成的電流路徑。
在這種情況下，如果正讀取位元線電壓+Vrbl被施加至第一位元線BL1且接地電壓被施加至源極線SL，則電流可以從第一雜質接面區421-11流向第二雜質接面區431-11。即，電流可以流經第一位元線BL1。因此，選中單位單元400-11可以被確定為處於抹除過狀態的單位單元。
圖29是圖示在對選中單位單元400-11的讀取操作期間對與圖26中所示的非易失性記憶體單元陣列400的選中單位單元400-11共用第一位元線BL1的未選中單位單元400-21的操作的剖視圖。參見圖29，在與選中單位單元400-11共用第一位元線BL1的未選中單位單元400-21中，由於第二字元線WL2接地，因此無論未選中單位單元400-21是被程式化還是被抹除，在電荷儲存元件410-21、第一選擇電晶體420-21和第二選擇電晶體430-21中都不形成通道反轉層。
因此，即使在第一雜質接面區421-21與第二雜質接面區431-21之間通過被施加至第一位元線BL1的正讀取位元線電壓+Vrbl和被施加至源極選擇線SL的接地電壓而產生水準電場，也無電流從第一雜質接面區421-21流向第二雜質接面區431-21。相應地，無論未選中單位單元400-21是被程式化還是被抹除，都可以通過感測流經第一位元線BL1的電流來正確地執行對選中單位單元400-11的讀取操作。
圖30是圖示在對選中單位單元400-11的讀取操作期間對與圖26中所示的非易失性記憶體單元陣列400的選中單位單元400-11共用第一位元線BL1的未選中且被過度抹除的單位單元400-21的操作的剖視圖。參見圖30，假如未選中單位單元400-21處於經過度抹除狀態且具有負的臨界電壓，則當第二字元線WL2接地時，在電荷儲存元件410-21中可以形成第三通道反轉層503-21。
然而，由於共同地耦接至第一選擇電晶體420-21和第二選擇電晶體430-21的字元線WL2接地，因此在第一選擇電晶體420-21和第二選擇電晶體430-21中不形成通道反轉層。在此偏壓條件下，第一選擇電晶體420-21和第二選擇電晶體430-21關斷。參見圖6。因此，即使在第一雜質接面區421-21與第二雜質接面區431-21之間通過被施加至第一位元線BL1的正讀取位元線電壓+Vrbl和被施加至源極線SL的接地電壓而產生水準電場，也無電流從第一雜質接面區421-21流向第二雜質接面區431-21。相應地，即使未選中單位單元400-21被過度抹除，也可以通過感測流經第一位元線BL1的電流來正確地執行對選中單位單元400-11的讀取操作。
圖31是圖示根據一個實施例的非易失性記憶體單元陣列 600的佈局圖。參見圖31，非易失性記憶體單元陣列600可以包括位於多個行與多個列的交叉點處的多個單位單元。非易失性記憶體單元陣列600可以包括在第一方向上設置的多個主動區，例如，第一主動區至第三主動區605-1、605-2和605-3。第一主動區至第三主動區605-1、605-2和605-3可以在與第一方向相交的第二方向上彼此間隔開。
第一主動區至第三主動區605-1、605-2和605-3可以通過隔離區來限定。第一主動區605-1可以被具有P型導電性的第一基體602-1圍繞。第二主動區605-2可以被具有P型導電性的第二基體602-2圍繞。第三主動區605-3可以被具有P型導電性的第三基體602-3圍繞。在一些實施例中，第一基體602-1、第二基體602-2和第三基體602-3中的每個可以對應于井區。第一主動區605-1、第二主動區605-2和第三主動區605-3可以分別按列來設置。例如，第一主動區605-1、第二主動區605-2和第三主動區605-3可以分別被設置在第列、第二列和第三列中。列的數量以及佈置在每個列中的單位單元的數量可以根據實施例變化。
多個浮接閘極612-11、612-12、612-13和612-14可以在第一方向上佈置在第一主動區605-1上。雖然在圖31中未示出，但在第一主動區605-1與浮接閘極612-11、612-12、612-13和612-14的每個浮接閘極之間可以設置穿隧絕緣層。
多個浮接閘極612-21、612-22、612-23和612-24可以佈置在沿第一方向延伸的第二主動區605-2上。雖然在圖31中未示出，但可以在第二主動區605-2與浮接閘極612-21、612-22、612-23和612-24的每個浮接閘極之間設置穿隧絕緣層。多個浮接閘極612-31、612-32、612-33和612-34 可以佈置在沿第一方向延伸的第三主動區605-3上。雖然在圖31中未示出，但可以在第三主動區605-3與浮接閘極612-31、612-32、612-33和612-34的每個浮接閘極之間設置穿隧絕緣層。
多個第一接觸插塞617-1、617-2、617-3和617-4可以被設置為覆蓋浮接閘極612-11~612-31、612-12~612-32、612-13~612-33和612-14~612-34，且可以在第二方向上延伸。第一接觸插塞617-1、617-2、617-3和617-4可以覆蓋主動區的鄰近於浮接閘極兩側的部分。第一接觸插塞617-1、617-2、617-3和617-4可以在第一方向上彼此間隔開。
第一接觸插塞617-1、617-2、617-3和617-4可以分別被設置在非易失性記憶體單元陣列600的第一行、第二行、第三行和第四行中。被設置在第一行中的第一接觸插塞617-1可以與浮接閘極612-11、612-21和612-31重疊。在第一接觸插塞617-1與浮接閘極612-11、612-21和612-31的每個浮接閘極之間可以設置絕緣層(未示出)。在第一接觸插塞617-1與鄰近於浮接閘極612-11、612-21和612-31的兩側的主動區605-1、605-2和605-3之間可以設置閘極絕緣層(未示出)。
被設置在第二行中的第一接觸插塞617-2可以與浮接閘極612-12、612-22和612-32重疊。在第一接觸插塞617-2與浮接閘極612-12、612-22和612-32的每個浮接閘極之間可以設置絕緣層。在第一接觸插塞617-2與鄰近於浮接閘極612-12、612-22和612-32的兩側的主動區605-1、605-2和605-3之間可以設置閘極絕緣層。
被設置在第三行中的第一接觸插塞617-3可以與浮接閘極612-13、612-23和612-33重疊。在第一接觸插塞617-3與浮接閘極612-13、 612-23和612-33的每個浮接閘極之間可以設置絕緣層。在第一接觸插塞617-3與鄰近於浮接閘極612-13、612-23和612-33的兩側的主動區605-1、605-2和605-3之間可以設置閘極絕緣層。
被設置在第四行中的第一接觸插塞617-4可以與浮接閘極612-14、612-24和612-34重疊。在第一接觸插塞617-4與浮接閘極612-14、614-24和614-34的每個浮接閘極之間可以設置絕緣層。在第一接觸插塞617-4與鄰近於浮接閘極612-14、612-24和612-34的兩側的主動區605-1、605-2和605-3之間可以設置閘極絕緣層。
具有N型導電性的第一雜質接面區622-1和具有N型導電性的第二雜質接面區632-1可以分別被設置在第一主動區605-1的鄰近於第一接觸插塞617-1、617-2、617-3和617-4中的每個的兩側的部分中。第二接觸插塞627-1可以被設置在第一雜質接面區622-1的每個上，而第三接觸插塞637-1可以被設置在第二雜質接面區632-1的每個上。
具有N型導電性的第一雜質接面區622-2和具有N型導電性的第二雜質接面區632-2可以分別被設置在第二主動區605-2的鄰近於第一接觸插塞617-1、617-2、617-3和617-4中的每個的兩側的部分中。第二接觸插塞627-2可以被設置在第一雜質接面區622-2的每個上，而第三接觸插塞637-2可以被設置在第二雜質接面區632-2的每個上。具有N型導電性的第一雜質接面區622-3和具有N型導電性的第二雜質接面區632-3可以分別被設置在第三主動區605-3的鄰近於第一接觸插塞617-1、617-2、617-3和617-4中的每個的兩側的部分中。第二接觸插塞627-3可以被設置在第一雜質接面區622-3的每個上，而第三接觸插塞637-3可以被設置在第二雜質接 面區632-3的每個上。
第一接觸插塞617-1、617-2、617-3和617-4可以分別電連接至第一字元線WL1、第二字元線WL2、第三字元線WL3和第四字元線WL4。被設置在第一列中的第二接觸插塞627-1可以連接至第一位元線BL1。被設置在第二列中的第二接觸插塞627-2可以連接至第二位元線BL2。被設置在第三列中的第二接觸插塞627-3可以連接至第三位元線BL3。所有的第三接觸插塞637-1、637-2和637-3都可以連接至單個源極線SL。第一基體602-1可以通過第四接觸插塞647-1電連接至第一基體偏壓線BBL1。第二基體602-2可以通過第四接觸插塞647-2電連接至第二基體偏壓線BBL2。第三基體602-3可以通過第四接觸插塞647-3電連接至第三基體偏壓線BBL3。
以上出於說明的目的已經描述了本公開的實施例。
100‧‧‧單位單元
110‧‧‧電荷儲存元件/電荷儲存電晶體
111‧‧‧控制閘極端子
112‧‧‧基體端子
120‧‧‧第一選擇電晶體
121‧‧‧第一選擇閘極端子
123‧‧‧第一雜質接面端子
130‧‧‧第二選擇電晶體
131‧‧‧第二選擇閘極端子
133‧‧‧第二雜質接面端子

Claims (12)

  1. 一種非易失性記憶體裝置，包括：電荷儲存元件，具有MOS電容器結構，且包括控制閘極端子和連接至基體偏壓線的基體端子；第一選擇電晶體，具有半MOS結構並且包含第一選擇閘極端子和第一雜質接面端子，且與電荷儲存元件共用基體端子；以及第二選擇電晶體，具有半MOS結構並且包含第二選擇閘極端子和第二雜質接面端子，且與電荷儲存元件共用基體端子，其中，所述電荷儲存元件耦接在第一選擇電晶體與第二選擇電晶體之間，使得第一選擇電晶體、電荷儲存元件以及第二選擇電晶體串聯連接，其中所述第一雜質接面端子以及所述第二雜質接面端子分別耦接到位元線和源極線，並且其中所述控制閘極端子、所述第一選擇閘極端子以及所述第二選擇閘極端子耦接到單一條字元線。
  2. 如申請專利範圍第1項所述的非易失性記憶體裝置，其中，所述第一雜質接面端子被設置在所述電荷儲存元件的第一側處。
  3. 如申請專利範圍第1項所述的非易失性記憶體裝置，其中，所述第二雜質接面端子被設置在所述電荷儲存元件的第二側處。
  4. 如申請專利範圍第1項所述的非易失性記憶體裝置，其中，所述電荷儲存元件、所述第一選擇電晶體和所述第二選擇電晶體中的每個具有N通道MOS結構。
  5. 一種包括以矩陣形式按照列和行配置的多個單位單元的非易失性 記憶體單元陣列，所述多個單位單元中的每個包括：電荷儲存元件，具有MOS電容器結構，所述MOS電容器結構包括控制閘極端子和連接至基體偏壓線的基體端子；第一選擇電晶體，具有半MOS結構並且包含第一選擇閘極端子和第一雜質接面端子，並且與所述電荷儲存元件共用所述基體端子；以及第二選擇電晶體，具有半MOS結構並且包含第二選擇閘極端子和第二雜質接面端子，並且與所述電荷儲存元件共用所述基體端子，其中，所述電荷儲存元件耦接在第一選擇電晶體與第二選擇電晶體之間，使得所述第一選擇電晶體、所述電荷儲存元件以及所述第二選擇電晶體串聯連接，其中所述第一雜質接面端子以及所述第二雜質接面端子分別耦接到位元線和源極線，並且其中所述控制閘極端子、所述第一選擇閘極端子以及所述第二選擇閘極端子耦接到單一條字元線。
  6. 如申請專利範圍第5項所述的非易失性記憶體單元陣列，其中，所述字元線為分別被設置在所述列中的多個字元線中的任意一個；其中，所述基體偏壓線為分別被設置在所述行中的多個基體偏壓線中的任意一個；以及其中，被設置在每列中的單位單元彼此共用所述多個字元線中的一個字元線。
  7. 如申請專利範圍第5項所述的非易失性記憶體單元陣列， 其中，所述位元線為分別被設置在所述行中的多個位元線中的任意一個；其中，所述基體偏壓線為分別被設置在所述行中的多個基體偏壓線中的任意一個；以及其中，被設置在每行中的單位單元彼此共用所述多個位元線中的一個位元線以及所述多個基體偏壓線中的一個基體偏壓線。
  8. 如申請專利範圍第5項所述的非易失性記憶體單元陣列，其中，所述多個單位單元彼此共用所述源極線。
  9. 如申請專利範圍第5項所述的非易失性記憶體單元陣列，其中，佈置在第N列中的單位單元的第二雜質接面端子分別連接至佈置在第(N+1)列中的單位單元的第二雜質接面端子，其中，佈置在第N列中的單位單元的第一雜質接面端子分別連接至佈置在第(N-1)列中的單位單元的第一雜質接面端子，以及其中，N是整數。
  10. 一種非易失性記憶體裝置，包括：第一單位單元，其包括第一電荷儲存電晶體、第一選擇電晶體和第二選擇電晶體；以及第二單位單元，其包括第二電荷儲存電晶體、第三選擇電晶體和第四選擇電晶體，其中所述第一電荷儲存電晶體、所述第一選擇電晶體和所述第二選擇電晶體被共同耦接到第一字元線，其中所述第二電荷儲存電晶體、所述第三選擇電晶體和所述第四選擇 電晶體被共同耦接到第二字元線，其中所述第一選擇電晶體和第三選擇電晶體被共同耦接到第一位元線，並且其中所述第二選擇電晶體和第四選擇電晶體被共同耦接到第一源極線。
  11. 如申請專利範圍第10項所述的非易失性記憶體裝置，其中所述第一電荷儲存電晶體被設置於所述第一選擇電晶體和所述第二選擇電晶體之間，其中所述第一電荷儲存電晶體包含第一浮接閘極和提供於所述第一浮接閘極下方的第一通道，其中所述第一選擇電晶體包含第二通道和第一雜質接面，所述第一雜質接面被耦接到所述第一位元線，其中所述第二選擇電晶體包含第三通道和第二雜質接面，所述第三通道從所述第一通道延伸到所述第三雜質接面，所述第二雜質接面被耦接到所述第一源極線，其中所述第二電荷儲存電晶體被設置在所述第三選擇電晶體和所述第四選擇電晶體之間，其中所述第二電荷儲存電晶體包含第二浮接閘極和設置於所述第二浮接閘極下方的第四通道，其中所述第三選擇電晶體包含第五通道和第三雜質接面，所述第五通道從所述第四通道延伸到所述第三雜質接面，所述第三雜質接面被耦接到所述第一位元線，並且 其中所述第四選擇電晶體包含第六通道和第四雜質接面，所述第六通道所述第四通道延伸到所述第四雜質接面，所述第四雜質接面被耦接到所述第一源極線。
  12. 如申請專利範圍第11項所述的非易失性記憶體裝置，其中所述第二雜質接面和所述第四雜質接面被設置在所述第一浮接閘極和所述第二浮接閘極之間。
TW105101539A 2015-04-06 2016-01-19 非易失性記憶體單元、包含其之非易失性記憶體單元陣列和製造其之方法 TWI728965B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150048675A KR102345674B1 (ko) 2015-04-06 2015-04-06 불휘발성 메모리소자 및 그 제조방법과, 불휘발성 메모리 셀어레이
KR10-2015-0048675 2015-04-06

Publications (2)

Publication Number Publication Date
TW201637178A TW201637178A (zh) 2016-10-16
TWI728965B true TWI728965B (zh) 2021-06-01

Family

ID=57016086

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105101539A TWI728965B (zh) 2015-04-06 2016-01-19 非易失性記憶體單元、包含其之非易失性記憶體單元陣列和製造其之方法

Country Status (4)

Country Link
US (1) US9741729B2 (zh)
KR (1) KR102345674B1 (zh)
CN (1) CN106057240B (zh)
TW (1) TWI728965B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102300122B1 (ko) * 2015-02-17 2021-09-09 에스케이하이닉스 주식회사 전하 트랩 불휘발성 메모리소자 및 그 제조방법과, 전하 트랩 불휘발성 메모리소자의 동작방법
DE102016208668A1 (de) * 2016-05-19 2017-11-23 Ihp Gmbh-Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik MOS-Transistor für strahlentolerante digitale CMOS-Schaltungen
US9882566B1 (en) * 2017-01-10 2018-01-30 Ememory Technology Inc. Driving circuit for non-volatile memory
US10217794B2 (en) 2017-05-24 2019-02-26 Globalfoundries Singapore Pte. Ltd. Integrated circuits with vertical capacitors and methods for producing the same
KR102385951B1 (ko) * 2018-02-23 2022-04-14 에스케이하이닉스 시스템아이씨 주식회사 프로그램 효율이 증대되는 원 타임 프로그래머블 메모리 및 그 제조방법
US10910058B2 (en) * 2018-08-17 2021-02-02 Microchip Technology Incorporated Shared source line memory architecture for flash cell byte-alterable high endurance data memory
US11855204B2 (en) 2020-04-20 2023-12-26 Unist (Ulsan National Institute Of Science And Technology) Ultra high-density memory and multi-level memory device and method of fabricating the same
CN111883530B (zh) * 2020-09-28 2020-12-25 南京晶驱集成电路有限公司 电容器及其制备方法
US12336190B2 (en) * 2021-07-21 2025-06-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure and fabrication thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6525969B1 (en) * 2001-08-10 2003-02-25 Advanced Micro Devices, Inc. Decoder apparatus and methods for pre-charging bit lines
TW200623121A (en) * 2004-11-26 2006-07-01 Aplus Flash Technology Inc A novel combination nonvolatile integrated memory system using a universal technology most suitable for high-density, high-flexibility and high-security sim-card, smart-card and e-passport applications
US20090141554A1 (en) * 2007-11-30 2009-06-04 Atmel Corporation Memory device having small array area

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100355662B1 (ko) * 2001-08-25 2002-10-11 최웅림 반도체 비휘발성 메모리 및 어레이 그리고 그것의 동작 방법
US6747896B2 (en) 2002-05-06 2004-06-08 Multi Level Memory Technology Bi-directional floating gate nonvolatile memory
US6816414B1 (en) * 2003-07-31 2004-11-09 Freescale Semiconductor, Inc. Nonvolatile memory and method of making same
US7020018B2 (en) 2004-04-22 2006-03-28 Solid State System Co., Ltd. Nonvolatile memory device and method for fabricating the same
CN101118907A (zh) * 2006-08-02 2008-02-06 力晶半导体股份有限公司 与非门型非挥发性存储器及其制造方法与操作方法
US20080112231A1 (en) * 2006-11-09 2008-05-15 Danny Pak-Chum Shum Semiconductor devices and methods of manufacture thereof
US8383475B2 (en) 2010-09-23 2013-02-26 Globalfoundries Singapore Pte. Ltd. EEPROM cell
KR102027443B1 (ko) * 2013-03-28 2019-11-04 에스케이하이닉스 주식회사 불휘발성 메모리소자 및 그 동작방법
KR20140139874A (ko) * 2013-05-28 2014-12-08 에스케이하이닉스 주식회사 싱글 폴리형 이이피롬의 셀 구조 및 그 동작방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6525969B1 (en) * 2001-08-10 2003-02-25 Advanced Micro Devices, Inc. Decoder apparatus and methods for pre-charging bit lines
TW200623121A (en) * 2004-11-26 2006-07-01 Aplus Flash Technology Inc A novel combination nonvolatile integrated memory system using a universal technology most suitable for high-density, high-flexibility and high-security sim-card, smart-card and e-passport applications
US20090141554A1 (en) * 2007-11-30 2009-06-04 Atmel Corporation Memory device having small array area

Also Published As

Publication number Publication date
US9741729B2 (en) 2017-08-22
KR20160119659A (ko) 2016-10-14
KR102345674B1 (ko) 2021-12-31
CN106057240B (zh) 2020-12-18
US20160293615A1 (en) 2016-10-06
CN106057240A (zh) 2016-10-26
TW201637178A (zh) 2016-10-16

Similar Documents

Publication Publication Date Title
TWI728965B (zh) 非易失性記憶體單元、包含其之非易失性記憶體單元陣列和製造其之方法
US8169824B2 (en) Semiconductor device including contact plug having an elliptical sectional shape
TWI681510B (zh) 單位元多記憶胞之非揮發性記憶體單元
CN110190060B (zh) 编程效率增强的一次性可编程存储器件及其制造方法
US9312014B2 (en) Single-layer gate EEPROM cell, cell array including the same, and method of operating the cell array
US9224743B2 (en) Nonvolatile memory device
CN107025936B (zh) 具有横向耦合结构的非易失性存储单元及其阵列
US10608001B2 (en) Nonvolatile memory devices having a lateral coupling structure and a single layer gate
US7352033B2 (en) Twin MONOS array for high speed application
KR20150121399A (ko) 전하 트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법
TWI690937B (zh) 具有側向耦合結構的非揮發性記憶體單元及包含其之非揮發性記憶體單元陣列
CN106783864B (zh) 具有横向耦合结构的非易失性存储单元、存储单元阵列
JP5130571B2 (ja) 半導体装置
KR100460020B1 (ko) 트랜지스터,트랜지스터어레이및불휘발성반도체메모리
US7515468B2 (en) Nonvolatile memory device
CN120659319A (zh) 半导体装置及半导体存储装置
US20070132006A1 (en) Nonvolatile semiconductor memory and its manufacturing method
KR20090069860A (ko) 비휘발성 메모리 소자 및 그 제조방법