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TWI728675B - 記憶體裝置 - Google Patents

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TWI728675B
TWI728675B TW109103028A TW109103028A TWI728675B TW I728675 B TWI728675 B TW I728675B TW 109103028 A TW109103028 A TW 109103028A TW 109103028 A TW109103028 A TW 109103028A TW I728675 B TWI728675 B TW I728675B
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memory
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memory cell
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Inventor
藤野頼信
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日商鎧俠股份有限公司
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Abstract

實施形態提供一種可抑制耗電增大的記憶體裝置。 實施形態之記憶體裝置具備：第1記憶胞，其設置於第1配線與第2配線之間；第2記憶胞，其設置於上述第2配線與第3配線之間；第3記憶胞，其設置於第4配線與第5配線之間；第4記憶胞，其設置於上述第5配線與第6配線之間；第1均衡電路，其連接於上述第1、上述第3、上述第4及上述第6配線；及控制電路，其控制對於上述第1至第4記憶胞之動作。上述控制電路當執行上述動作時，選擇上述第1記憶胞及上述第4記憶胞，對上述第1配線施加第1電壓，對上述第2配線施加較上述第1電壓高之第2電壓，對上述第5配線施加較上述第2電壓低之第3電壓，對上述第6配線施加較上述第3電壓高之第4電壓。上述第1均衡電路於上述動作後將上述第1配線電性連接至上述第6配線。

Description

記憶體裝置
實施形態一般而言係關於一種記憶體裝置。
近年來，正不斷推進新記憶體裝置之研究及開發。
實施形態提供一種可抑制耗電增大之記憶體裝置。
實施形態之記憶體裝置具備：第1記憶胞，其設置於第1配線與第2配線之間；第2記憶胞，其設置於上述第2配線與第3配線之間；第3記憶胞，其設置於第4配線與第5配線之間；第4記憶胞，其設置於上述第5配線與第6配線之間；第1均衡電路，其連接於上述第1、上述第3、上述第4及上述第6配線；及控制電路，其控制對於上述第1至第4記憶胞之動作。上述控制電路當執行上述動作時，選擇上述第1記憶胞及上述第4記憶胞，對上述第1配線施加第1電壓，對上述第2配線施加較上述第1電壓高之第2電壓，對上述第5配線施加較上述第2電壓低之第3電壓，對上述第6配線施加較上述第3電壓高之第4電壓。上述第1均衡電路於上述動作後，將上述第1配線電性連接至上述第6配線。
參照圖1至圖17，對實施形態之記憶體裝置及記憶體裝置之控制方法進行說明。
以下，參照圖式對本實施形態詳細地進行說明。於以下之說明中，對具有同一功能及構成之要素標註同一符號。
又，於以下之各實施形態中，為了進行區分，對一些構成要素標註末尾帶有數字/英文字母之參照符號(例如各種配線、各種電壓及信號等)，而於無須相互區分之情形時，使用省略末尾之數字/英文字母之表述(參照符號)。
(1)第1實施形態 參照圖1至圖12，對第1實施形態之記憶體裝置進行說明。
(a)基本構成 參照圖1至圖3，對本實施形態之記憶體裝置之基本構成進行說明。
圖1係表示本實施形態之記憶體裝置之構成例之一例之方塊圖。
如圖1所示，本實施形態之記憶體裝置500包含記憶胞陣列100、列控制電路110、行控制電路120、寫入電路140、讀出電路150、I/O(Input/Output，輸入/輸出)電路160、電壓產生電路170、及控制電路190等。
1個以上記憶胞陣列100包含複數個記憶胞MC。各記憶胞MC例如包含可變電阻元件。可變電阻元件作為記憶元件用於資料之記憶。再者，有時1個記憶胞陣列100表示複數個記憶體區域之集合。
例如，記憶胞陣列100包含複數個控制單位MB。
列控制電路110控制記憶胞陣列100之複數個行。對列控制電路110供給位址ADR之解碼結果(列位址)。列控制電路110將基於位址ADR之解碼結果之列(例如字元線)設定為選擇狀態。以下，將設定為選擇狀態之列(或字元線)稱為選擇列(或選擇字元線)。將選擇列以外之列稱為非選擇列(或非選擇字元線)。
列控制電路110包含全域字元線選擇電路111及字元線選擇電路112等。
行控制電路120控制記憶胞陣列100之複數個列。對行控制電路120供給位址ADR之解碼結果(行位址)。行控制電路120將基於位址ADR之解碼結果之行(例如至少1條位元線)設定為選擇狀態。以下，將設定為選擇狀態之行(或位元線)稱為選擇行(或選擇位元線)。將選擇行以外之行稱為非選擇行(或非選擇位元線)。
行控制電路120具有全域位元線選擇電路121及位元線選擇電路122等。
寫入電路140進行用於寫入動作(資料之寫入)之各種控制。寫入電路140於寫入動作時，將由電流及/或電壓形成之寫入脈衝經由列控制電路110及行控制電路120供給至記憶胞MC。藉此，將資料DT寫入記憶胞MC。
例如，寫入電路140具有驅動電路141、電壓源、電流源、及閂鎖電路等。
讀出電路150進行用於讀出動作(資料之讀出)之各種控制。讀出電路150於讀出動作時，將讀出脈衝(例如讀出電流)經由列控制電路110及行控制電路120供給至記憶胞MC。讀出電路150感測從記憶胞輸出之電流之電流值、或來自記憶胞之電流所流通之配線之電位。藉此讀出記憶胞MC內之資料DT。
例如，讀出電路150具有驅動電路151、電壓源及/或電流源、閂鎖電路、感測放大電路等。
再者，寫入電路140及讀出電路150並不限定於相互獨立之電路。例如，寫入電路與讀出電路亦可具有可相互利用之共同之構成要素，作為1個集成之電路設置於記憶體裝置500內。
I/O電路(輸入輸出電路)160係用以發送接收記憶體裝置500內之各種信號之介面電路。
I/O電路160於寫入動作時，將來自外部裝置(控制器或主機裝置)之處理器900之資料DT作為寫入資料傳送至寫入電路140。I/O電路160於讀出動作時，將從記憶胞陣列100向讀出電路150輸出之資料DT作為讀出資料傳送至處理器900。
I/O電路160將來自處理器900之位址ADR及指令CMD傳送至控制電路190。I/O電路160於控制電路190與外部裝置之間發送接收各種控制信號CNT。
電壓產生電路170使用從外部裝置提供之電源電壓，產生用於記憶胞陣列100之各種動作之電壓。例如，電壓產生電路170於寫入動作時，將所產生之用於寫入動作之各種電壓輸出至寫入電路140。電壓產生電路170於讀出動作時，將所產生之用於讀出動作之各種電壓輸出至讀出電路150。
控制電路(亦稱為狀態機、定序器或內部控制器)190基於控制信號CNT、位址ADR及指令CMD，控制記憶體裝置500內之各電路之動作。
例如，指令CMD係表示記憶體裝置500應執行之動作之信號。例如，位址ADR係表示記憶胞陣列100內之動作對象之1個以上記憶胞(以下稱為選擇胞)之座標之信號。例如，控制信號CNT係用以控制外部裝置與記憶體裝置500之間之動作時序及記憶體裝置500之內部之動作時序之信號。
控制電路190例如具有指令解碼器、位址解碼器、及閂鎖電路等。例如，控制電路190亦可具有用以解碼位址ADR之轉換表格。
圖2係表示本實施形態之記憶體裝置中之記憶胞陣列之構造例之俯視圖。
如圖2所示，記憶胞陣列100中，複數個記憶胞MC各者設置於複數條配線51、53、55間。
複數條配線51、53、55設置於基板9之表面之上方。
配線51於Y方向延伸。複數條配線51排列於X方向。配線53於X方向延伸。複數條配線53排列於Y方向。配線55於Y方向延伸。複數條配線55排列於X方向。
配線53設置於Z方向上之配線51之上方。配線55設置於Z方向上之配線53之上方。配線53於Z方向設置於配線51與配線55之間。
圖2之例中，配線51及配線55為字元線WL(WLL、WLU)，配線53為位元線BL。
再者，X方向係相對於基板9之表面平行之方向。Y方向係相對於基板9之表面平行之方向、且與X方向交叉(例如正交)之方向。Z方向係相對於基板9之表面(X-Y平面)垂直之方向。
複數個記憶胞MC於記憶胞陣列100內三維排列。複數個記憶胞MC於X-Y平面內呈矩陣狀排列。複數個記憶胞MC排列於Z方向。
記憶胞MCL設置於配線51(字元線WLL)與配線53(位元線BL)之間。記憶胞MCU設置於配線53(位元線BL)與配線55(字元線WLU)之間。Z方向上排列之2個記憶胞MC間設置著配線53。
Z方向上排列之2個記憶胞MC共有Z方向上排列之2個記憶胞MC間之配線53。
Z方向上排列之2個記憶胞MC連接於共同之位元線BL。Z方向上排列之2個記憶胞MC連接於互不相同之字元線WLL、WLU。Z方向上排列之2個記憶胞MC中之一個記憶胞於Z方向上連接於比位元線BL更下方之字元線WLL，另一個記憶胞於Z方向上連接於比位元線BL更上方之字元線WLU。
以下，將包含X-Y平面上二維排列之複數個記憶胞MC之層稱為陣列層、方塊組織(MAT)、或記憶片(memory tile)等。圖2之記憶胞陣列100具有2個陣列層LYL、LYU排列於Z方向之構造。
以下，將2個陣列層中於Z方向下側(基板側)之陣列層稱為下層陣列層LYL。將2個陣列層中於Z方向上側之陣列層稱為上層陣列層LYU。下層陣列層LYL配置於上層陣列層LYU與基板9之間。本實施形態中，陣列層LYU、LYL於Z方向上之位置稱為層級(或位準)。
以下，將Z方向上排列之2條字元線WLL、WLU中之下層陣列層LYL內之字元線WLL稱為下層字元線WLLU，將上層陣列層LYU內之字元線WLL稱為上層字元線WLU。
例如，圖2之記憶胞陣列100中，記憶胞MC為記憶元件1與切換元件2排列於Z方向上之構造體。
再者，記憶胞陣列100之構造並不限定於圖2之例。
於基板9為半導體基板(例如矽基板)之情形時，如列控制電路110及行控制電路120之記憶胞陣列100以外之電路(以下稱為CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)電路)亦可設置於半導體基板上。藉此，記憶胞陣列100於Z方向上設置於CMOS電路上方。記憶胞陣列100配置於覆蓋CMOS電路之絕緣層上。
圖3係用以對本實施形態之記憶體裝置之基本構成進行說明之示意圖。
如圖3所示，本實施形態中，記憶胞陣列100包含複數個記憶塊MB(MBa、MBb、MBc、MBd)。記憶胞之動作亦可以記憶塊為單位進列控制。
本實施形態中，記憶體裝置500包含均衡電路610、620。均衡電路610、620設置於列控制電路110及行控制電路120內。
列控制電路110內之均衡電路(以下稱為字元線均衡器)610連接於複數個記憶塊MBa、MBb之複數條字元線WLL、WLU。
行控制電路120內之均衡器電路(以下稱為位元線均衡器)620連接於複數個記憶塊MBa、MBb之複數條位元線BL。
字元線均衡器610包含複數個切換元件611。1個以上切換元件611連接於記憶塊MBa之字元線WLa與記憶塊MBb之字元線WLb之間。
切換元件611於執行記憶塊MB之動作時，利用控制信號EQR設定為斷開狀態。切換元件611於記憶塊MB之動作結束時，利用控制信號EQR設定為接通狀態。
位元線均衡器620包含複數個切換元件621。1個以上切換元件621連接於記憶塊MBa之位元線BLa與記憶塊MBb之位元線BLb之間。
切換元件621於執行記憶塊MB之動作時，利用控制信號EQC設定為斷開狀態。切換元件621於記憶塊MB之動作結束時，利用控制信號EQC設定為接通狀態。
於執行記憶體裝置之動作時，將具有某一電壓值之電壓根據記憶塊MB之狀態供給至複數個記憶塊MB。
於執行某一動作時，對記憶塊MBa之位元線BLa施加電壓V1，對記憶塊MBa之字元線WLa施加電壓V2。對記憶塊MBb之字元線WLb施加電壓V1，對記憶塊MBb之位元線BLb施加電壓V2。
例如，電壓V1高於電壓V2。
字元線均衡器610於記憶塊MBa、MBb之動作結束後，將一記憶塊之高電位之字元線(此處為字元線WLb)經由接通狀態之切換元件611電性連接至另一記憶塊之低電位之字元線(此處為字元線WLa)。經由接通狀態之切換元件611，於2條字元線WLa、WLb間產生電荷分享。
藉此，電性連接之字元線WLa、WLb之電位被設定為電壓V1與電壓V2之間之電壓(例如高於0 V之電壓)。
位元線均衡器620於記憶塊MBa、MBb之動作結束後，將一記憶塊之高電位之位元線(此處為位元線BLa)經由接通狀態之切換元件621電性連接至另一記憶塊之低電位之位元線(此處為BLb)。經由接通狀態之切換元件621，於2條位元線BLa、WLb間產生電荷分享。
藉此，電性連接之位元線BLa、BLb之電位被設定為約電壓V1與電壓V2之間之電壓。
如此，於本實施形態中，某一動作結束後，藉由電荷分享，對記憶胞陣列內之字元線及位元線進行預充電以備下一動作。藉此，本實施形態之記憶體裝置500於執行下一動作時，可使字元線/位元之充電量變小。
結果為，本實施形態之記憶體裝置可抑制耗電之增大。
(b)實施例 參照圖4至圖12，對本實施形態之記憶體裝置之實施例進行說明。
(b-1)構成例 ＜記憶胞陣列＞ 參照圖4及圖5，對本實施形態之記憶體裝置之記憶胞陣列之構成例進行說明。
圖4係表示本實施形態之記憶體裝置之記憶胞陣列之內部構成之一例之等效電路圖。
圖4係表示記憶體裝置之記憶胞陣列之構成之一例之等效電路圖。
如圖4所示，於記憶胞陣列100內，複數條位元線BL排列於Y方向。各位元線BL於X方向延伸。於記憶胞陣列100內，複數條字元線WL(WLL＜0＞、WLL＜1＞…、WLU＜0＞、WLU＜1＞…)排列於X方向。各位元線BL於Y方向延伸。此處，N及M為正自然數。
記憶胞MC(MCL、MCU)配置於位元線BL與字元線WL之間。記憶胞MC電性連接於位元線BL及字元線。
Y方向上排列之複數個記憶胞MC共同連接於1條字元線WL。X方向排列之複數個記憶胞MC共同連接於1條位元線BL。
於本實施形態之記憶體裝置為阻變型記憶體之情形時，1個記憶胞MC包含1個可變電阻元件1及1個切換元件2。
可變電阻元件1及切換元件2串聯連接於位元線BL與字元線BL之間。可變電阻元件1之一端連接於位元線BL及字元線WL中之一條，可變電阻元件1之另一端經由切換元件2連接於位元線BL及字元線WL中之另一條。
圖4之例中，記憶胞MCU連接於字元線WLU與位元線BL之間。記憶胞MCU之可變電阻元件1經由切換元件2連接於位元線BL。記憶胞MCU之可變電阻元件1之另一端連接於字元線WLU。記憶胞MCL連接於字元線WLL與位元線BL之間。記憶胞MCL之可變電阻元件1之一端連接於位元線BL。記憶胞MCL之可變電阻元件2之另一端經由切換元件2連接於字元線WLL。
可變電阻元件1作為記憶胞MC之記憶元件發揮功能。可變電阻元件1根據元件1之電阻狀態之變化，可具有複數個電阻值中之任一個。藉由將可變電阻元件1之複數個電阻值與資料建立關聯，將可變電阻元件1用作記憶1位元以上資料之記憶元件。
切換元件2切換記憶胞MC之接通/斷開(選擇/非選擇)。
切換元件2於記憶胞MC被施加切換元件2之閾值電壓以上之電壓之情形時，設定為接通狀態(低電阻狀態、導通狀態)。切換元件2在記憶胞被施加未達切換元件2之閾值電壓之電壓之情形時，設定為斷開狀態(高電阻狀態、非導通狀態)。
導通狀態之切換元件2可使電流在記憶胞MC內流通。接通狀態之切換元件2將視位元線與字元線之間之電位差，從位元線側流向字元線側之電流、或從字元線側流向位元線側之電流供給至可變電阻元件1。如此，切換元件2係可使電流在記憶元件1中雙向流通之元件。例如，切換元件2作為雙向二極體發揮功能。
圖5係表示本實施形態之記憶體裝置之構造例之一例之剖視圖。
圖5選取表示沿著Y方向之記憶胞陣列之剖面構造之一部分。
如上所述，本實施形態中，記憶胞陣列包含排列於Z方向之複數個陣列層LYU、LYL。
如圖5所示，2個陣列層LYU、LYL設置於記憶胞陣列100內。
陣列層LYU於Z方向上設置於基板90上方。
陣列層LYL設置於陣列層LYU與基板90之間。
複數個記憶胞MC(MCU、MCL)於各陣列層LYU、LYL內呈二維地排列。
例如，於記憶體裝置為使用磁阻效應元件作為記憶元件之記憶體(例如MRAM(Magnetic Random Access Memory，磁性隨機存取記憶體))之情形時，記憶胞MC為包含磁阻效應元件1及切換元件2之積層體。
例如，磁阻效應元件1包含2個磁性層11、12及非磁性層13。非磁性層13於Z方向上設置於2個磁性層11、12之間。Z方向上排列之2個磁性層11、12及非磁性層13形成磁性隧道接合(MTJ，Magnetic Tunnel Junction)。
以下，將包含磁性隧道接合之磁阻效應元件1稱為MTJ元件。以下，將MTJ元件1中之非磁性層13稱為隧道勢壘層。
磁性層11、12例如為包含鈷、鐵及/或硼等之強磁性層。磁性層11、12可為單層膜，亦可為多層膜(例如人工晶格膜)。隧道勢壘層13例如為包含氧化鎂之絕緣膜。隧道勢壘層可為單層膜，亦可為多層膜。
例如，各磁性層11、12具有垂直磁各向異性。各磁性層之易磁化軸方向相對於磁性層之層面(膜面)垂直。各磁性層11、12具有相對於磁性層11、12之層面垂直之磁化。各磁性層11、12之磁化方向相對於磁性層11、12之排列方向(Z方向)平行。
磁性層11之磁化方向可變。磁性層12之磁化方向不變(固定狀態)。以下，將磁化方向可變之磁性層11稱為記憶層。以下，將磁化方向不變(固定狀態)之磁性層12稱為參照層。再者，記憶層11有時亦被稱為自由層、磁化自由層、或磁化可變層。參照層12有時亦被稱為固定(pin、pinned)層、磁化不變層、或磁化固定層。
本實施形態中，「參照層(磁性層)之磁化方向不變」、或「參照層(磁性層)之磁化方向為固定狀態」意為於對磁阻效應元件供給用以改變記憶層之磁化方向之電流或電壓之情形時，參照層之磁化方向於電流/電壓供給前後不會因被供給之電流或電壓變化。
例如，本實施形態之MTJ元件1包含2個電極19A、19B。磁性層11、12及隧道勢壘層13於Z方向上設置於2個電極19A、19B間。參照層12設置於電極19B與隧道勢壘層13之間。記憶層11設置於電極19A與隧道勢壘層13之間。
例如，偏移消除(shift cancel)層15設置於MTJ元件1內。偏移消除層15設置於參照層12與電極19B之間。偏移消除層15係用以緩和參照層12之洩漏磁場之影響之磁性層。
非磁性層16設置於偏移消除層15與參照層12之間。非磁性層16例如為Ru層等金屬層。
參照層12經由非磁性層16與偏移消除層15反鐵磁性地耦合。藉此，包含參照層12、非磁性層16及偏移消除層15之積層體形成SAF(synthetic antiferromagnetic，合成反鐵磁)構造。於SAF構造中，偏移消除層15之磁化方向與參照層12之磁化方向相反。藉由SAF構造，將參照層12之磁化方向設定為固定狀態。
例如，MTJ元件1亦可包含基底層(未圖示)及/或蓋層(未圖示)。基底層設置於磁性層(此處為記憶層)11與電極19A之間。基底層為非磁性層(例如為導電性化合物層)。基底層係用於改善與基底層相接之磁性層11之特性(例如結晶性及/或磁性特性)之層。蓋層係磁性層(此處為偏移消除層)15與電極19B之間之非磁性層(例如為導電性化合物層)。蓋層係用於改善與蓋層相接之磁性層15之特性(例如結晶性及/或磁性特性)之層。
再者，基底層及蓋層之至少一層亦可視為電極19(19A、19B)之構成要素。
切換元件2包含2個電極21、23、及切換層(以下亦稱為阻變層)22。切換層22設置於2個電極(導電層)21、23間。切換元件2中，電極21、切換層22、及電極23排列於Z方向。切換層22設置於2個電極21、23間。切換層22之材料例如為過渡金屬氧化物、或硫屬化物化合物等。
於2個記憶胞MCU、MCL排列於Z方向之情形時，一個記憶胞MCU於Z方向上經由配線53配置於另一個記憶胞MCL之上方。
例如，對於比配線53更下方之記憶胞MCL，切換元件2設置於覆蓋基板90之絕緣層91上之配線51上。
於配線51上之切換元件2中，於從配線51側朝向配線53之方向上，電極21、切換層22及電極23依次配置於配線51上。
MTJ元件1於Z方向上設置於切換元件2上。配線53於Z方向上設置於MTJ元件1上。更具體來說，於MTJ元件1中，於從配線51側朝向配線53側之方向上，電極19A、記憶層11、隧道勢壘層13、參照層12、非磁性層(金屬層)16及偏移消除層15及電極19B依次配置於切換元件2之電極23上。
例如，對於比配線53更上方之記憶胞MCU，切換元件2設置於配線53上，MTJ元件1設置於切換元件2上。配線55設置於MTJ元件1上。更具體來說，於配線53上之切換元件2中，於從配線53側朝向配線55側之方向(從配線51側朝向配線53側之方向)上，電極21、切換層22及電極23依次配置於配線53上。
於MTJ元件1中，於從配線53側朝向配線55側之方向上，電極19A、記憶層11、隧道勢壘層13、參照層12、非磁性層16、偏移消除層15及電極19B依次配置於電極23上。配線55配置於電極19B上。
本實施形態中，於各記憶塊及各層級LYL、LYU中，MTJ元件於Z方向上之記憶層及參照層之排列順序為複數個記憶胞(例如所有記憶胞)相同。
再者，於記憶胞陣列100內，MTJ元件1及切換元件2於Z方向上之配置順序、及各元件1、2之構成要素(層)之配置順序只要可實現所期望之功能/特性，則並不限定於上述例。亦可根據記憶胞陣列100之內部構成，適當變更MTJ元件1及切換元件2於Z方向上之配置順序、及各元件1、2之構成要素(層)之配置順序。
藉由控制MTJ元件1之記憶層之磁化方向來執行資料對記憶胞之寫入。藉由資料之寫入，與磁化排列狀態對應之MTJ元件1之電阻狀態(電阻值)變化。
例如，於藉由STT(Spin Transfer Torque，自旋轉移力矩)切換記憶層11之磁化方向之情形時，對MTJ元件1供給寫入電流。
根據寫入電流從記憶層11流向參照層12、或從參照層12流向記憶層11，控制使MTJ元件1之磁化排列狀態從AP狀態變為P狀態、或使MTJ元件1之磁化排列狀態從P狀態變為AP狀態。寫入電流之電流值設定為小於參照層12之磁化反轉閾值、且為記憶層11之磁化反轉閾值以上。有助於記憶層11之磁化切換(磁化之反轉)之自旋力矩係由於MTJ元件內流通之寫入電流產生。將所產生之自旋力矩施加至記憶層11。
於MTJ元件1之磁化排列狀態從AP狀態變為P狀態之情形時(以下亦稱為P寫入)，與參照層12之磁化方向相同方向之自旋(電子)之自旋力矩施加至記憶層11之磁化。於記憶層11之磁化方向相對於參照層12之磁化方向相反之情形時，記憶層11之磁化方向利用被施加之自旋力矩變為與參照層12之磁化方向相同之方向。
結果為，將MTJ元件1之磁化排列狀態設定為P狀態。
於MTJ元件1之磁化排列狀態從P狀態變為AP狀態之情形時(以下亦稱為AP寫入)，相對於參照層12之磁化方向為相反方向之自旋之自旋力矩施加至記憶層11之磁化。於記憶層11之磁化方向與參照層12之磁化方向相同之情形時，記憶層11之磁化方向利用被施加之自旋力矩變為相對於參照層12之磁化方向相反之方向。
結果為，將MTJ元件1之磁化排列狀態設定為AP狀態。
資料從記憶胞之讀出係藉由判別MTJ元件1之磁化排列狀態(電阻值)而執行。讀出資料時，對MTJ元件1供給讀出電流。讀出電流之電流值設定為小於記憶層11之磁化反轉閾值之值。基於來自被供給讀出電流之MTJ元件1之輸出值(例如電流值或電壓值)之大小，等效地判別MTJ元件1之電阻值(磁化排列狀態)。
藉此，判別並讀出記憶胞內之資料。
再者，本實施形態中，對將MTJ元件用作記憶元件1之情況進行了說明。例如，記憶元件1亦可為相變元件(例如硫屬化物元件)，亦可為電阻元件(例如過渡金屬氧化物元件)。
＜均衡電路＞
參照圖6，對本實施形態之記憶體裝置(例如MRAM)之均衡電路之構成例進行說明。
圖6係表示本實施形態之MRAM之均衡電路之內部構成之一例之示意圖。
如圖6所示，2個記憶塊MBa、MBb連接於1個字元線均衡器610及1個位元線均衡器620。
字元線均衡器610設置於記憶塊MB之Y方向之一端。字元線均衡器610電性連接於X方向上相鄰之2個記憶塊MBa、MBb。
位元線均衡器620例如配置於連接於共同之字元線均衡器610之2個記憶塊MBa、MBb間。位元線均衡器620共同連接於在X方向上隔著位元線均衡器620之2個記憶塊MB。
例如，對於各記憶塊MB之列，使用層級字元線構造。層級字元線構造之記憶塊MBa、MBb包含複數條全域字元線及複數條字元線(以下亦稱為區域字元線)。
於記憶塊MB包含下層字元線WLL及上層字元線WLU之情形時，與下層字元線WLL對應之全域字元線(以下稱為下層全域字元線)GWLL、及與上層字元線WLU對應之全域字元線(以下稱為上層全域字元線)GWLU設置於記憶塊(或其附近之區域)內。
各全域字元線GWLL、GWLU連接於字元線選擇電路112內之複數個選擇器220(220La、220Lb、220Ua、220Ub)中對應之1個。複數條字元線WLL、WLU連接於對應之選擇器220。選擇信號SR供給至各選擇器220。選擇信號SR係由位址ADR內之列位址之解碼結果獲得之信號。藉此，選擇複數條字元線WLL、WLU、WLL、WLU中之1個。
例如，全域字元線GWLL、GWLU連接於全域字元線選擇電路111。藉此，選擇複數條全域字元線GWLL、GWLU中與位址ADR之解碼結果對應之1個。
全域字元線GWLLa、GWLUa、GWLLb、GWLUb連接於驅動電路141、151。驅動電路141、151根據要執行之動作，經由全域字元線GWLL、GWLU對字元線WLL、WLU供給各種電壓。
全域字元線GWLLa、GWLUa、GWLLb、GWLUb連接於字元線均衡器610。
字元線均衡器610包含1個以上切換元件611。
切換元件611例如為場效電晶體(以下稱為電晶體)。再者，切換元件611亦可為MOS(Metal Oxide Semiconductor，金屬氧化物半導體)開關。
例如，電晶體611與記憶塊MB之全域字元線GWL對應地設置。於1個記憶塊MB連接有k條全域字元線GWLL、GWLU之情形時，字元線均衡器610具有k個電晶體611。
如圖6所示，於1個字元線均衡器610連接有2個記憶塊MB之情形時，電晶體611之一端連接於一個記憶塊MBa之對應全域字元線GWLa，電晶體611之另一端連接於另一個記憶塊MBb之對應全域字元線GWLb。
如本實施形態，於記憶胞塊(記憶胞陣列)MB包含2個陣列層LYL、LYU之情形時，1個電晶體611連接於不同層級(高度)之陣列層LYL、LYU。
例如，於電晶體611之一端連接於與記憶塊MBa之下層陣列層LYL對應之全域字元線GWLLa之情形時，電晶體611之另一端連接於與記憶塊MBb之上層陣列層LYU對應之全域字元線GWLUb。於電晶體611之一端連接於與記憶塊MBa之上層陣列層LYU對應之全域字元線GWLUa之情形時，電晶體611之另一端連接於與記憶塊MBb之下層陣列層LYL對應之全域字元線GWLLb。
控制信號EQR(EQR＜0＞、EQR＜1＞、…、EQR＜k－2＞、EQR＜k－1＞)供給至對應之電晶體611之柵極。根據控制信號EQR之信號位準控制電晶體611之接通/斷開。
例如，根據全域字元線GWLL、GWLU之位址之解碼結果，藉由控制電路190對控制信號EQR之信號位準進行控制。藉此，控制與被選擇之全域字元線GWLL、GWLU對應之電晶體611之接通狀態及斷開狀態。
於電晶體611為接通狀態之情形時，將連接於共同之電晶體611之2條全域字元線GWLUa、GWLLb電性連接。於電晶體611為斷開狀態之情形時，將連接於共同之電晶體611之2條全域字元線GWLa、GWLb電性分離。
例如，對於記憶塊MB之行，使用層級位元線構造。
層級位元線構造之各記憶塊MBa、MBb包含複數條全域位元線GBLa、GBLb及複數條位元線(以下稱為區域字元線)BL。
各全域位元線GBLa、GBLb連接於位元線選擇電路122內之複數個選擇器221(221a、221b)中對應之1個。複數條位元線BLa、BLb連接於對應之選擇器221。選擇信號SC供給至選擇器221。選擇信號SC係根據位址ADR內之行位址之解碼結果獲得之信號。藉此，選擇複數條位元線BLa、BLb中之1條。
例如，全域位元線GBL連接於全域位元線選擇電路121。藉此，選擇複數個全域位元GBL中與位址ADR之解碼結果對應之1個。
全域位元線GBL連接於驅動電路141、151。驅動電路141、151根據執行之動作，經由全域位元線GBL對位元線BL供給各種電壓。
全域位元線GBLa、GBLb連接於位元線均衡器620。
位元線均衡器620包含1個以上切換元件621。
切換元件621例如為電晶體(或MOS開關)。
例如，電晶體621與記憶塊MB之全域位元線GBL(GBLa、GBLb)對應地設置。於1個記憶塊MB連接於j條全域位元線GBL之情形時，位元線均衡器620具有j個電晶體621。
如圖6所示，於位元線均衡器620連接於2個記憶塊MBa、MBb之情形時，電晶體621之一端連接於一個記憶塊MBa之對應之全域位元線GBLa，電晶體621之另一端連接於另一個記憶塊MBb之對應之全域位元線GBLb。
控制信號EQC(EQC＜0＞、…、EQC＜j－1＞)供給至對應之電晶體621之柵極。根據控制信號EQC之信號位準，控制電晶體621之接通/斷開。
例如，根據全域字元線GWL之位址之解碼結果，藉由控制電路190對控制信號EQC之信號位準進行控制。藉此，控制與被選擇之全域位元線GBL對應之電晶體621之接通狀態及斷開狀態。
於電晶體621為接通狀態之情形時，將2條全域位元線GBLa、GBLb電性連接。於電晶體621為斷開狀態之情形時，將2條全域位元線GBLa、GBLb電性分離。
本實施形態之MRAM藉由以下動作，於某一動作執行後，於不同之2個記憶塊中將2條選擇位元線設定為電壓相反之關係，將2條選擇字元線設定為電壓相反之關係。本實施形態之MRAM藉由位元線間及字元線間之電荷分享進行配線之預充電。
藉此，本實施形態之MRAM可減少用於對配線充電之能量(例如耗電)。
(b-2)動作例 參照圖7至圖12，對本實施形態之記憶體裝置(例如MRAM)之動作例進行說明。
(b-2.1)寫入動作 參照圖7至圖10，對本實施形態之MRAM之寫入動作進行說明。如上所述，於MRAM之寫入動作中，根據要寫入之資料，執行P寫入及AP寫入。
[P寫入] 使用圖7及圖8，對本實施形態之MRAM之P寫入進行說明。
圖7係用以對本實施形態之記憶體裝置之寫入動作之一例進行說明之時序圖。
圖8係用以對本實施形態之記憶體裝置之動作例進行說明之示意圖。圖8中，為了簡化圖示，對於各記憶塊，選取表示6個記憶胞。
＜時刻t0＞ 於時刻t0，處理器900對MRAM1傳送指令CMD、位址ADR、資料(寫入資料)及各種控制信號CNT。
MRAM1接收指令CMD、位址ADR、寫入資料及控制信號CNT。
MRAM1基於指令CMD及控制信號CNT，對位址ADR所示之記憶胞執行寫入動作(此處為P寫入)。
控制電路190將指令CMD之解碼結果傳送至各電路。控制電路190將位址ADR之解碼結果傳送至列控制電路110及行控制電路120。
電壓產生電路170基於指令CMD之解碼結果，產生各種電壓。
列控制電路110及行控制電路120基於位址之解碼結果，控制記憶胞陣列100內之記憶塊MB及配線之激活/停用。
本實施形態中，與資料之寫入單位(例如頁單位)對應地對複數個記憶塊MB並行地執行動作。
如圖8所示，連接於共同之字元線均衡器610及位元線均衡器620且並行地進行動作之2個記憶塊MBa、MBb中，選擇層級互不相同之陣列層LYL、LYU。
於各記憶塊MB包含2個陣列層LYL、LYU之情形時，選擇一個記憶塊MBa之上層陣列層LYU，選擇另一個記憶塊MBb之下層陣列層LYL。
基於位址ADR之解碼結果，藉由被供給信號SR、SC之選擇器220a、221a選擇記憶塊MBa之位元線BLa-s及上層陣列層LYU內之字元線WLUa-s。
基於位址ADR之解碼結果，藉由被供給信號SR、SC之選擇器220b、221b選擇記憶塊MBb之位元線BLb-s及下層陣列層LYL內之字元線WLLb-s。
藉此，從各記憶塊MBa、MBb選擇出動作對象之記憶胞MCUa-s、MCLb-s。
以下，將動作對象之記憶胞稱為選擇胞。將連接於選擇胞之位元線稱為選擇位元線。將連接於選擇胞之字元線稱為選擇字元線。將選擇胞以外之記憶胞稱為非選擇胞。將選擇位元線以外之位元線稱為非選擇位元線，將選擇字元線以外之字元線稱為非選擇字元線。
例如，於動作執行前，初始狀態之各位元線BL及各字元線之電位設定為電壓值Vz。
＜時刻t1a＞ 於時刻t1a，對被選擇之記憶塊MBa、MBb開始供給用於寫入動作之電壓。
對選擇位元線BLa-s、BLb-a及選擇字元線WLUa-s、WLLb- s施加用於執行寫入動作(P寫入)之電壓。
本實施形態中，對於被選擇之記憶塊MBa、MBb之不同層級LYU、LYL之選擇胞MCUa、MCLb，並行地執行相同之動作。
於藉由STT將資料寫入包含MTJ元件之記憶胞之情形時，資料與對於MTJ元件之寫入電流之極性(電流之流通方向)相應。
如上述圖5，Z方向上之記憶層11及參照層12之配置順序於上層陣列層LYU之MTJ元件與下層陣列層LYL之MTJ元件中設定為相同。
藉此，於本實施形態之MRAM中，可對並行動作之記憶塊MBa、MBb之不同層級LYU、LYL之選擇胞MCUa、MCLb，執行相同之資料寫入(AP寫入或P寫入)。
P寫入中，以使寫入電流Iw1從MTJ元件1之記憶層11流向參照層12之方式控制選擇位元線之電位及選擇字元線之電位。
如圖8所示，記憶塊MBa中，對選擇位元線BLa-s施加電壓Vw1，對上層陣列層LYU內之選擇上層字元線WLUa-s施加電壓Va。
本實施形態中，例如，電壓Vw1經由與位址ADR對應之全域位元線GBLa-s，從寫入電路140之驅動電路141供給至記憶塊MBa內之選擇位元線BLa-s。電壓Va經由與位址ADR對應之全域字元線GWLUa-s，從寫入電路140之驅動電路141供給至記憶塊MBa內之選擇字元線WLa-s。
電壓Vw1具有正電壓值。電壓Va具有0 V或負電壓值。藉此，與電壓Vw1和電壓Va之電位差對應之電壓VAP施加至選擇胞MCUa-s。利用電壓VAP，電流Iw1在選擇胞MC-s內流通。藉此，將資料寫入選擇胞MC-s。
電壓VAP具有可產生使選擇胞內之MTJ元件之磁化排列從P狀態變為AP狀態之電流(寫入電流)之電壓值。
記憶塊MBa中，寫入電流Iw1從選擇位元線BLa-s流向選擇上層字元線WLUa-s。
與對記憶塊MBa之電壓供給並行地，對記憶塊MBb供給電壓。
記憶塊MBb中，對下層陣列層LYL內之選擇字元線WLLb-s施加電壓Vw1，對選擇位元線BLb-s施加電壓Va(＜Vw1)。
經由與位址ADR對應之全域字元線GWLLb，從驅動電路141對記憶塊MBb內之選擇字元線WLLb-s供給電壓Vw1。經由與位址ADR對應之全域位元線GWLb，從驅動電路141對記憶塊MBb內之選擇位元線BLb-s供給電壓Va。
再者，對記憶塊MBb之選擇字元線WLLb-s施加之電壓Vw1之電壓值與對記憶塊MBa之選擇位元線BLa-s施加之電壓Vw1之電壓值亦可不同。又，對記憶塊MBb之選擇位元線BLb-s施加之電壓Va之電壓值與對記憶塊MBa之選擇字元線WLUa-s施加之電壓Va之電壓值亦可不同。但，於該情形時，亦滿足選擇字元線與選擇位元線之間之電位差為電壓VAP。
與記憶塊MBa內之選擇胞MCU-a同樣地，對記憶塊MBb內之選擇胞MCLb-s施加與電壓Vw1和電壓Va之電位差對應電壓VAP。電流Iw1於選擇胞MCL-s內流通。藉此，將資料寫入選擇胞MC-s。
記憶塊MBb中，寫入電流Iw1從選擇下層字元線WLLb-s流向選擇位元線BLb-s。
如此，本實施形態中，寫入電流Iw1從MTJ元件1之記憶層11流向參照層12。再者，用於對上層陣列層LYU內之選擇胞進行P寫入之電流從位元線BL流向上層字元線WLU。用於對下層陣列層內之選擇胞進行P寫入之寫入電流從下層字元線WLL流向位元線BL。
再者，於P寫入動作時，亦可對非選擇位元線BLa-x、BLb-x及非選擇字元線WLLa-x、WLLb-x、WLUa-x、WLUb-x施加非選擇電壓Vu。例如，電壓Vu之電壓值以使電壓Vu與電壓Vw1之間之電位差及電壓Vu與電壓Va之間之電位差小於切換元件2之接通電壓之方式適當設定。藉此，減少對於選擇胞MC-s之雜訊、及對於非選擇胞MC-s之誤寫入。
＜時刻t2a＞ 將寫入電流Iw1於規定期間(寫入電流之脈衝寬度)內向記憶胞供給後，於時刻t2a，控制電路190基於位址ADR，將與選擇位元線BL-s對應之均衡信號EQC-s及與選擇字元線WL-s對應之均衡信號EQR-s之信號位準從“L”位準變為“H”位準。
利用“H”位準之均衡信號EQC-s，位元線均衡器620將記憶塊MBa內之選擇位元線BLa-s經由接通狀態之電晶體621電性連接至記憶塊MBb內之選擇位元線BLb-s。
於被施加電壓Vw1之位元線BLa-s與被施加電壓Va之位元線BLb-s之間，產生電荷分享。選擇位元線BLa-s、BLb-s之電位變化為電壓Vw1與電壓Va之間之電位。
藉此，選擇位元線BLa-s之電位從電壓Vw1降低至電壓Vx左右，選擇位元線BLb-s之電位從電壓Va上升至電壓Vx左右。例如，電壓Vx高於0 V。
於記憶塊MBa之位元線之配線電容與記憶塊MBb之位元線之配線電容實質上大小相同之情形時，電壓Vx具有與施加電壓Vw1、Va前之選擇位元線BLa-s、BLb-s之電位程度相當之電壓值(例如電壓Vz)。
利用“H”位準之均衡信號EQR-s，字元線均衡器610將記憶塊MBa內之選擇字元線WLUa-s經由接通狀態之電晶體611電性連接至記憶塊MBb內之選擇字元線WLLb-s。
於被施加電壓Vw1之下層字元線WLLb-s與被施加電壓Va之上層字元線WLUa-s之間，產生電荷分享。選擇字元線WLUa-s、WLLb-s之電位變化為電壓Vw1與電壓Va之間之電位。
藉此，選擇上層字元線WLLa-s之電位從電壓Va上升至電壓Vx(例如Vx＞0 V)左右，選擇下層字元線WLLb-s之電位從電壓Vw1下降至電壓Vx左右。
於記憶塊MBa之字元線之配線電容與記憶塊MBb之字元線之配線電容實質上大小相同之情形時，電壓Vx具有與施加電壓Vw1、Va前之選擇字元線WLUa-s、WLLb-s之電位程度相當之電壓值(例如電壓Vz)。
如此，於本實施形態中，藉由不同塊之高電位之位元線與低電位之位元線之電荷分享，對低電位之位元線進行預充電。又，本實施形態中，藉由不同塊之高電位之字元線與低電位之字元線之電荷分享，對低電位之字元線進行預充電。
＜時刻t3a＞ 於時刻t3a，控制電路190將均衡信號EQC-s、EQR-s之信號位準從“H”位準變為“L”位準。
利用斷開狀態之電晶體621，將記憶塊MBa內之選擇位元線BLa-s與記憶塊MBb內之選擇位元線BLb-s電性分離。利用斷開狀態之電晶體611，將記憶塊MBa內之選擇字元線WLUa-s與記憶塊MBb內之選擇字元線WLLb-s電性分離。
於時刻t3a至執行下一動作期間，位元線BLa-s、BLb-s及字元線WLUa-s、WLLb-s維持被施加電壓Vx之狀態(預充電狀態)。
如上所述，本實施形態之MRAM之P寫入結束。
再者，於P寫入中，記憶塊MBa之下層陣列層內之記憶胞MCL及記憶塊MBb之上層陣列內之記憶胞MCU亦可同時選擇。例如，於記憶塊MBa中，對選擇位元線BLa-s施加電壓Va，對選擇下層字元線WLLa-s施加電壓Vw1(＞Va)。於記憶塊MBb中，對選擇上層字元線WLUb-s施加電壓Va，對選擇位元線BLb-s施加電壓Vw1。於該情形時，亦與圖7及圖8實質上相同，於供給用於P寫入之寫入電流後，執行配線間之電荷分享。
[AP寫入] 參照圖9及圖10，對本實施形態之MRAM之AP寫入進行說明。
圖9係用以對本實施形態之記憶體裝置之寫入動作之一例進行說明之時序圖。
圖10係用以對本實施形態之記憶體裝置之動作例進行說明之示意圖。圖8中，為了簡化圖示，對於各記憶塊，選取表示6個記憶胞。
MRAM之AP寫入與MRAM之P寫入之不同之處在於字元線及位元線之電位之關係。
＜時刻t1b＞ 例如，與圖7及圖8之例同樣地，於接收指令及位址(時刻t0)後，選擇記憶塊MBa之上層陣列層LYU內之記憶胞MCUa，並選擇記憶塊MBb之下層陣列層LYL內之記憶胞MCLb。
如圖9及圖10所示，於時刻t1b，於記憶塊MBa中，對選擇上層字元線WLU-s施加電壓Vw2，對選擇位元線BL-s施加電壓Vb。
例如，電壓Vw2經由與位址ADR對應之全域字元線GWLUa-s，從驅動電路141向記憶塊MBa內之選擇字元線WLUa-s供給。電壓Vb經由與位址ADR對應之全域位元線GBLa-s，從驅動電路141向記憶塊MBa內之選擇位元線BLa-s供給。
電壓Vw2具有正電壓值。電壓Vb具有0 V或負電壓值。電壓Vw2高於電壓Vb。例如，電壓Vw2之電壓值亦可與電壓Vw1之電壓值相同。電壓Vb之電壓值亦可與電壓Va之電壓值相同。例如，於電壓Vb之電壓值與電壓Va之電壓值實質上相同之情形時，電壓Vw2之電壓值與電壓Vw1之電壓值實質上相同。
記憶塊MBb中，對選擇位元線BLb-s施加電壓Vw2，對選擇下層字元線WLLb-s施加電壓Vb。
例如，電壓Vw2經由與位址ADR對應之全域位元線GBLb-s，從驅動電路141向記憶塊MBa內之選擇位元線BLb-s供給。電壓Vb經由與位址ADR對應之全域字元線GWLLa-s，從驅動電路141向記憶塊MBa內之選擇位元線BLa-s供給。
如此，對於記憶塊MBa，AP寫入時之選擇位元線BLa-s與選擇字元線WLUa-s之電位之關係相對於P寫入時之選擇位元線BLa-s與選擇字元線WLUa-s之電位之關係相反。與此同樣地，對於記憶塊MBb，AP寫入時之選擇位元線BLb-s與選擇字元線WLLb-s之電位之關係相對於P寫入時之選擇位元線BLb-s與選擇字元線WLLb-s之電位之關係相反。
但，於選擇胞MCUa-s內流通之電流及於選擇胞MCLb-s內流通之電流向相同之方向(從上層字元線側朝向下層字元線側之方向)流通。
再者，對記憶塊MBb之選擇位元線BLb-s施加之電壓Vw2之電壓值與對記憶塊MBa之選擇字元線WLUa-s施加之電壓Vw2之電壓值亦可不同。又，對記憶塊MBb之選擇字元線WLLB-s施加之電壓Vb之電壓值與對記憶塊MBa之選擇位元線BLa-s施加之電壓Vb之電壓值亦可不同。但，於該情形時，亦滿足選擇字元線與選擇位元線之間之電位差為電壓VP。
＜時刻t2b、t3b＞ 於AP寫入時，與P寫入時同樣地，於供給寫入電流後，執行位元線及字元線之電荷分享。
於時刻t2b，控制電路190基於位址ADR，將與選擇胞MCa-s、MCb-s對應之均衡信號EQC-s、EQR-s之信號位準從“L”位準變為“H”位準。利用“H”位準之均衡信號EQC-s、EQR-s，將對應之電晶體611、621設定為接通狀態。
選擇位元線BLa-s經由接通狀態之電晶體621電性連接至選擇位元線BLb-s。藉由位元線間之電荷分享，選擇位元線BLa-s之電位上升至電壓Vx左右，選擇位元線BLb-s之電位下降至電壓Vx左右。
選擇上層字元線WLUa-s經由接通狀態之電晶體611電性連接至選擇下層字元線WLLb-s。藉由字元線間之電荷分享，選擇字元線WLUa-s之電位下降至電壓Vx左右，選擇字元線WLLb-s之電位上升至電壓Vx左右。
於時刻t3b，控制電路190將均衡信號EQC-s、EQR-s之信號位準從“H”位準變為“L”位準。藉此，記憶塊MBa之位元線及字元線相對於記憶塊MBb內之位元線及字元線分別電性分離。
位元線BL及字元線WL於時刻t3b至執行下一動作之期間，維持預充電狀態。
如本實施形態，於AP寫入時，藉由不同記憶塊之位元線間及字元線間之電荷分享對位元線及字元線進行預充電。
如上所述，本實施形態之MRAM之AP寫入結束。
再者，於AP寫入中，與P寫入同樣地，亦可同時選擇記憶塊MBa之下層陣列層內之記憶胞MCL及記憶塊MBb之上層陣列內之記憶胞MCU。
(b-2.2)讀出動作 參照圖11及圖12，對本實施形態之MRAM之讀出動作進行說明。
圖11係用以對本實施形態之記憶體裝置之讀出動作之一例進行說明之時序圖。
圖12係用以對本實施形態之記憶體裝置之動作例進行說明之示意圖。圖8中，為了簡化圖示，對於各記憶塊，選取表示6個記憶胞。
＜時刻t1c＞ 與寫入動作實質上同樣地，於接收指令及位址(時刻t0)後，基於位址ADR之解碼結果(例如信號SR、SC)，選擇記憶塊MBa之上層陣列層LYU內之記憶胞MCUa，並選擇記憶塊MBb之下層陣列層LYL內之記憶胞MCLb。
如圖11及圖12所示，於時刻t1c，記憶塊MBa中，對選擇位元線BLb-s施加讀出電壓VRD，對選擇上層字元線WLUa-s施加電壓Vc。
例如，讀出電壓VRD經由與位址ADR對應之全域位元線GBLa-s，從讀出電路150之驅動電路151向記憶塊MBa內之選擇位元線BLa-s供給。電壓Vc經由與位址ADR對應之全域字元線GWLUa-s，從驅動電路151向記憶塊MBa內之選擇上層字元線WLUa-s供給。
讀出電壓VRD為正電壓。電壓Vc具有0 V以下之電壓值。讀出電壓VRD之電壓值高於電壓Vc之電壓值。讀出電壓VRD之電壓值及電壓Vc之電壓值係以使由讀出電壓VRD與電壓Vc之間之電位差產生之電流(讀出電流)之電流值小於記憶層11之磁化反轉閾值之方式設定。
記憶塊MBb中，對下層陣列層LYL內之選擇下層字元線WLLb-s施加讀出電壓VRD，對選擇位元線BLb-s施加電壓Vc(＜VRD)。
例如，讀出電壓VRD經由全域字元線GWLLb，從驅動電路151向記憶塊MBb內之選擇下層字元線WLLb-s供給。電壓Vc經由全域位元線GBLb，從驅動電路151向記憶塊MBb內之選擇位元線BLb-s供給。
例如，於讀出動作時，亦可與寫入動作時同樣地，對非選擇位元線BL-x及非選擇字元線WLU-x、WLL-x施加非選擇電壓Vu。
記憶塊MBa內，讀出電流IRD從選擇位元線BLa-s流向選擇上層字元線WLUa-s。
記憶塊MBb內，讀出電流IRD從選擇下層字元線WLLb-s流向選擇位元線BLb-s。
基於讀出電流IRDa、IRDb之感測結果，判別各記憶塊MBa、MBb之選擇胞MCa-s、MCb-s內之資料。
藉此，從複數個記憶塊MB讀出資料。
本實施形態中，於一個記憶塊MBa之上層陣列層LYU內之選擇胞MCUa內流通之讀出電流IRDa之流通方向與於另一個記憶塊MBb之下層陣列層LYL內之選擇胞MCLb內流通之電流IRDb之流通方向相同。
各讀出電流IRDa、IRDb從下層字元線側流向上層字元線側。
但，施加讀出電壓VRD時，就位元線BL與字元線WL之間之電位之關係(偏壓狀態)而言，記憶塊MBa之位元線BLa-s與上層字元線WLUa-s之間之偏壓狀態和記憶塊MBb之位元線BLb-s與下層字元線WLUa-s之間之偏壓狀態不同。
記憶塊MBa中，選擇位元線BLa-s之電位高於上層字元線WLUa-s之電位。與此相對，記憶塊MBb中，選擇位元線BLa-s之電位低於下層字元線WLLa-s之電位。
再者，對記憶塊MBb之選擇位元線BLb-s施加之電壓VRD之電壓值亦可與對記憶塊MBa之選擇字元線WLUa-s施加之電壓VRD之電壓值不同。又，對記憶塊MBb之選擇字元線WLLB-s施加之電壓Vc之電壓值亦可與對記憶塊MBa之選擇位元線BLa-s施加之電壓Vc之電壓值不同。但，於該情形時，亦滿足選擇字元線與選擇位元線之間之電位差為可產生讀出電流之電壓。
＜時刻t2c＞ 讀出資料後，執行配線間之電荷分享。
控制電路190基於位址ADR之解碼結果，控制均衡信號EQC-s、EQR-s之信號位準。藉此，將與選擇全域字元線GWL及選擇全域位元線GBL對應之電晶體611、621設定為接通狀態。
例如，控制電路190將“H”位準之均衡信號EQR-s傳送至字元線均衡器610。“H”位準之均衡信號EQR-s供給至連接於記憶塊MBa之選擇上層字元線WLU-s與記憶塊MBb之選擇下層字元線WLL-s之電晶體611。將電晶體611設定為接通狀態。
藉此，將被施加電壓Vc之上層字元線WLUa-s電性連接至被施加電壓VRD之下層字元線WLLb-s。
因此，於高電位之選擇字元線WLLb-s與低電位之選擇字元線WLUa-s之間產生電荷分享。
例如，與字元線WLUa、WLLb間之電荷分享並行地，控制電路190對位元線均衡器620傳送“H”位準之均衡信號EQC-s。“H”位準之均衡信號EQC-s供給至連接於記憶塊MBa之選擇位元線BLa-s與記憶塊MBb之選擇位元線BLb-s之電晶體621。
藉此，將被施加電壓VRD之位元線BLa-s連接於被施加電壓Vc(＜VRD)之位元線BLb-s。
因此，於高電位之選擇位元線BLa-s與低電位之選擇位元線BLb-s之間產生電荷分享。藉由電荷分享，位元線BLa-s之電位降低，位元線BLb-s之電位上升。
結果為，2條位元線BLa-s、BLb-s之電位變得實質上相等。例如，位元線BLa、BLb之電位成為電壓Vx左右。
再者，於選擇記憶塊MBa之下層陣列層內之記憶胞，且選擇記憶塊MBb之上層陣列層內之記憶胞之情形時，對記憶塊MBa之選擇下層字元線WLLa及記憶塊MBb之選擇位元線施加電壓VRD，對記憶塊MBa內之選擇位元線BLa及記憶塊MBb之選擇上層字元線施加電壓Vc。於該情形時，亦可以使位元線間及上層/下層字元線間產生電荷分享之方式分別控制字元線均衡器610及位元線均衡器620。
＜時刻t3c＞ 控制電路190使與選擇位址ADR對應之均衡信號EQC-s、EQR-s之信號位準從“H”位準變為“L”位準。“L”位準之均衡信號EQR-s、EQC-s分別供給至字元線均衡器610及位元線均衡器620。將對應之電晶體611、621設定為斷開狀態。
利用斷開狀態之電晶體611，使記憶塊MBa之上層字元線WLUa-s相對於記憶塊MBb之下層字元線WLLb-s電性分離。利用斷開狀態之電晶體621，使記憶塊MBa之位元線BLa-s相對於記憶塊MBb之位元線BLb-s電性分離。
藉此，配線間之電荷分享結束。
如此，資料讀出後，藉由配線間之電荷分享對位元線BL及字元線WL進行預充電。
＜時刻t4c＞ 於本實施形態之MRAM之讀出動作中，於資料讀出後，藉由電荷分享進行預充電後再對被讀出資料選擇胞執行寫回處理。
藉由寫回處理，對被供給讀出電流IRD之選擇胞供給寫入電流。
寫回處理時，以使寫入電流向與讀出電流於選擇胞內流通之方向相反之方向於選擇胞內流通之方式，分別設定選擇位元線及選擇字元線之電位。
圖11及圖12之例中，於記憶塊MBa中，讀出電流從選擇位元線BLa-s流向選擇上層字元線WLUa-s，於記憶塊MBb中，讀出電流從選擇下層字元線WLLb-s流向選擇位元線BLb-s。
因此，寫回處理時，於記憶塊MBa中，對選擇上層字元線WLUa-s施加電壓Vw2，對選擇位元線BLa-s施加電壓Vb。於記憶塊MBb中，對選擇位元線BLb-s施加電壓Vw2，對選擇下層字元線WLLb-s施加電壓Vb。
藉此，與圖10之AP寫入同樣地，寫入電流向從選擇胞之MTJ元件之參照層12朝向記憶層11之方向流通。
藉由寫回處理，修正讀出電流導致記憶層意外產生之磁化反轉錯誤。
本實施形態中，藉由上一動作(此處為資料之讀出)之配線之電壓之電荷分享，對字元線及位元線進行預充電。因此，於與資料讀出連續執行之寫回處理時，可使設定為高電位之配線(此處為字元線WLUa及位元線BLb)之充電量與從0 V之偏壓狀態充電到規定電壓時之充電量相比變小。
如此，本實施形態之記憶體裝置可減少用於動作之配線之充電之能量。
＜時刻t5c＞ 於供給寫回處理之寫入電流後，執行電荷分享。
與資料讀出後之電荷分享實質上同樣地，字元線均衡器610及位元線均衡器620基於來自控制電路190之均衡信號EQC-s、EQR-s，執行位元線間及字元線間之電荷分享。
藉此，本實施形態之MRAM之讀出動作結束。
再者，本實施形態之MRAM中，讀出動作係以使讀出電流從MTJ元件之參照層側流向記憶層側之方式執行。於供給讀出電流時，對記憶塊MBa之選擇位元線BLa-s及記憶塊MBb之選擇下層字元線WLLb-s供給電壓Vc，對記憶塊MBa之選擇上層字元線WLU-s及記憶塊MBb之選擇位元線BLb-s供給電壓VRD。於該情形時，利用P寫入之寫回處理係以使寫入電流從MTJ元件之記憶層側向參照層側流通之方式執行。
又，於讀出動作中，於記憶塊MBa之下層陣列層內之記憶胞MCL及記憶塊MBb之上層陣列內之記憶胞MCU同時被選擇之情形時，亦以滿足配線間之電位之關係之方式分別對位元線及字元線施加規定之電壓VRD、Vc。藉此，依次執行資料之讀出、電荷分享及寫回處理。
(c)總結 通常，隨著元件/配線之微細化及記憶胞陣列之大規模化，記憶體陣列內之寄生電容存在增加之傾向。伴隨寄生電容之增加，可能使配線之充電之能量變大。
本實施形態之記憶體裝置包含包括複數個記憶塊之記憶胞陣列。記憶塊各者包含複數個陣列層。複數個記憶胞排列於各陣列層。
本實施形態之記憶體裝置在寫入動作及讀出動作之至少一個中，對複數個記憶塊之不同層級之陣列層並行地進行動作。
本實施形態之記憶體裝置在應執行之動作時，對一個記憶塊之選擇陣列層，將選擇位元線設定為高電位，將選擇字元線設定為低電位。與此並行地，本實施形態之記憶體裝置對另一個記憶塊之選擇陣列層，將選擇位元線設定為低電位，將選擇字元線設定為高電位。
規定之動作後，本實施形態之記憶體裝置將一個記憶塊之選擇位元線與另一個記憶塊之選擇位元線電性連接。藉此，產生位元線間之電荷分享，將2個記憶塊之選擇位元線之電位設定為電荷分享前之高電位-低電位之間之值。
與此同樣地，本實施形態之記憶體裝置將一個記憶塊之選擇字元線與另一個記憶塊之選擇字元線電性連接。藉此，藉由字元線間之電荷分享，將2個記憶塊之選擇字元線之電位設定為電荷分享前之高電位-低電位之間之值。
如此，本實施形態中，藉由用於位元線間/字元線間動作之電壓之電荷分享，減少用於對位元線及字元線進行充電之能量(例如電力)。
本實施形態之記憶體裝置在位元線之配線電容與字元線之配線電容之差(偏差)較大之情形時，於並行地進行動作之複數條位元線間及複數條字元線間施加不同之電壓，因此可減少電源產生之雜訊。於該情形時，本實施形態之記憶體裝置可緩和穩定化電容之配置及配線之尺寸/佈局(配線長/配線寬度)之限制。
如上所述，本實施形態之記憶體裝置可抑制耗電之增大。
結果為，本實施形態之記憶體裝置可提昇特性。
(2)第2實施形態 參照圖13及圖14，對第2實施形態之記憶體裝置及其控制方法進行說明。
圖13係用以對本實施形態之記憶體裝置(例如MRAM)之構成例進行說明之示意圖。
如圖13所示，亦可僅對記憶塊MB之列(全域字元線及字元線)設置均衡電路(字元線均衡器)610。於該情形時，未設置針對位元線之均衡電路。
圖14係表示本實施形態之記憶體裝置之另一構成例之示意圖。
如圖14所示，亦可僅對記憶塊之行(全域位元線及位元線)設置均衡電路(位元線均衡器)620。於該情形時，未設置針對字元線之均衡電路。
本實施形態之記憶體裝置可利用均衡電路對字元線及位元線中之任一個藉由電荷分享進行預充電。
藉此，本實施形態之記憶體裝置可獲得與第1實施形態之記憶體裝置之效果實質上相同之效果。
(3)第3實施形態 參照圖15，對第3實施形態之記憶體裝置進行說明。
圖15係用以對本實施形態之記憶體裝置(例如MRAM)之構成例進行說明之示意圖。
如圖15所示，字元線均衡器610亦可共同連接於2個以上之記憶塊(例如4個記憶塊)MB。位元線均衡器620亦可共同連接於2個以上之記憶塊(例如4個記憶塊)MB。
如本實施形態，即便連接於均衡電路之記憶塊MB之數量為2個以上，亦可獲得與上述實施形態之記憶體裝置之效果實質上相同之效果。
(4)第4實施形態 參照圖16，對第4實施形態之記憶體裝置進行說明。
圖16係用以對本實施形態之記憶體裝置(例如MRAM)之構成例進行說明之示意圖。
如圖16所示，亦可對相對於基板之表面垂直之方向(Z方向)上排列之2個記憶塊連接均衡電路610、620。
記憶塊MBb介隔絕緣層92於Z方向上設置於記憶塊MBa上方。各記憶塊MBa、MBb包含2個陣列層LYL、LYU。
例如，從基板側起第4層之字元線(記憶塊MBb之上層字元線)WLUb與從基板側起第1層之字元線(記憶塊MBa之下層字元線)WLLa共同連接於字元線均衡器610之電晶體611A。
電晶體611A連接於字元線WLUb與字元線WLLa之間。電晶體611A之接通/斷開藉由均衡信號EQRA控制。
從基板側起第3層之字元線(記憶塊MBb之下層字元線)WLLb與從基板側起第2層之字元線(記憶塊MBa之上層字元線)共同連接於字元線均衡器610之電晶體611B。
電晶體611B連接於字元線WLUa與字元線WLLb之間。電晶體611B之接通/斷開藉由均衡信號EQRB控制。
記憶塊MBa之位元線BLa及記憶塊MBb之位元線BLb連接於位元線均衡器620之電晶體621。
電晶體621連接於位元線BLa與位元線BLb之間。電晶體621之接通/斷開藉由均衡信號EQC控制。
與上述實施形態同樣地，本實施形態之記憶體裝置可藉由動作執行後之電荷分享，削減用於下一動作之之位元線及字元線之充電能量。
如上所述，本實施形態之記憶體裝置可獲得與第1至第3實施形態實質上相同之效果。
(5)變化例 參照圖17，對實施形態之記憶體裝置之變化例進行說明。
圖17係用以對本實施形態之變化例之記憶體裝置進行說明之示意圖。
上文表示了連接於相同之均衡電路之複數個記憶塊執行相同之動作之例。
若各記憶塊之選擇位元線之電壓之關係及各記憶塊之選擇字元線之電壓之關係之至少一種互為相反，則連接於相同之均衡電路之記憶塊中執行之動作亦可並非為相同之動作。
如圖17所示，亦可對一個記憶塊MBa執行例如P寫入之寫入動作，對另一個記憶塊MBb執行讀出動作。
記憶塊MBa中，對選擇位元線BLa-s施加電壓Vw1，對選擇上層字元線WLUa-s施加電壓Va。記憶塊MBb中，對選擇位元線BLb-s施加電壓Vc，對選擇下層字元線WLLb-s施加電壓VRD。
讀出動作及寫入動作均結束後，將電晶體611、621設定為接通狀態。藉此，使選擇位元線BLa-s、BLb-s間及選擇字元線WLUa-s、WLLb-s產生電荷分享。
圖17之例中，電荷分享後之位元線BLa-s、BLb-s之電位設定為電壓Vw1與電壓Vc(Vc＜Vw1)之間之電位。
圖17之例中，電荷分享後之字元線WLUa-s、WLLb-s之電位設定為電壓VRD與電壓Va(Va＜VRD)之間之電位。
如此，本變化例中，藉由電荷分享對配線進行充電。
本變化例之記憶體裝置可獲得與上述實施形態同樣之效果。
(6)其他 本實施形態之記憶體裝置亦可將面內磁化型之磁阻效應元件用作記憶元件。面內磁化型之磁阻效應元件(例如MTJ元件)中，各磁性層具有面內磁各向異性。各磁性層之易磁化軸方向與磁性層之層面平行。各磁性層具有相對於層面平行之磁化。各磁性層之磁化方向相對於磁性層之排列方向垂直。
本實施形態之記憶體裝置例如亦可為磁場寫入方式之MRAM、相變記憶體(Phase change memory)、PCRAM(Phase change RAM)、阻變記憶體、ReRAM(Resistive RAM，電阻式RAM)，CBRAM(Conductive-Bridging RAM，導電橋接RAM)。
本實施形態中，「連接」之表述並不限定於2個構成要素不經其他要素直接連接之情況，視其構成要素間之關係，亦可適當包含2個構成要素經由其他要素間接連接之情況。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例提出者，並非意在限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍及主旨中，且包含於申請專利範圍所記載之發明及與其均等之範圍內。 [相關申請案]
本申請案享受以日本專利申請案2019-171651號(申請日：2019年9月20日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案包含基礎申請案之所有內容。
1:可變電阻元件 2:切換元件 9:基板 11:磁性層 12:磁性層 13:非磁性層 15:偏移消除層 16:非磁性層 19A:電極 19B:電極 21:電極 22:切換層 23:電極 51:配線 53:配線 55:配線 90:基板 91:絕緣層 100:記憶胞陣列 110:列控制電路 111:全域字元線選擇電路 112:字元線選擇電路 120:行控制電路 121:全域位元線選擇電路 122:位元線選擇電路 140:寫入電路 141:驅動電路 141:驅動電路 150:讀出電路 151:驅動電路 160:I/O電路 170:電壓產生電路 190:控制電路 220:選擇器 220La:選擇器 220Lb:選擇器 220Ua:選擇器 220Ub:選擇器 221:選擇器 221a:選擇器 221b:選擇器 500:記憶體裝置 610:字元線均衡器 611:切換元件 611A:電晶體 620:位元線均衡器 621:個切換元件 900:處理器 BL:位元線 BLa:位元線 BLb:位元線 EQC:控制信號 EQR:控制信號 GBL:全域位元線 GBLa:全域位元線 GBLb:全域位元線 GWLL:全域字元線 GWLLa:全域字元線 GWLLb:全域字元線 GWLU:全域字元線 GWLUa:全域字元線 GWLUb:全域字元線 LYL:下層陣列層 LYU:上層陣列層 MB:記憶塊 MBa:記憶塊 MBb:記憶塊 MBc:記憶塊 MBd:記憶塊 MC:記憶胞 MCL:記憶胞 MCU:記憶胞 V1:電壓 V2:電壓 WL:字元線 WLa:字元線 WLb:字元線 WLL:字元線 WLU:字元線
圖1係表示第1實施形態之記憶體裝置之構成例之圖。 圖2係表示第1實施形態之記憶體裝置之記憶胞陣列之構成例之圖。 圖3係表示第1實施形態之記憶體裝置之構成例之圖。 圖4及圖5係表示第1實施形態之記憶體裝置之記憶胞陣列之構造例之圖。 圖6係表示第1實施形態之記憶體裝置之構成例之圖。 圖7係表示第1實施形態之記憶體裝置之動作例之時序圖。 圖8係用以對第1實施形態之記憶體裝置之動作例進行說明之圖。 圖9係表示第1實施形態之記憶體裝置之動作例之時序圖。 圖10係用以對第1實施形態之記憶體裝置之動作例進行說明之圖。 圖11係表示第1實施形態之記憶體裝置之動作例之時序圖。 圖12係用以對第1實施形態之記憶體裝置之動作例進行說明之圖。 圖13係表示第2實施形態之記憶體裝置之構成例之圖。 圖14係用以對第2實施形態之記憶體裝置進行說明之圖。 圖15係用以對第3實施形態之記憶體裝置進行說明之圖。 圖16係用以對第4實施形態之記憶體裝置進行說明之圖。 圖17係用以對實施形態之記憶體裝置之變化例進行說明之圖。
100:記憶胞陣列 500:記憶體裝置 610:字元線均衡器 611:切換元件 620:位元線均衡器 BLa:位元線 BLb:位元線 EQC:控制信號 EQR:控制信號 MBa:記憶塊 MBb:記憶塊 MBc:記憶塊 MBd:記憶塊 MC:記憶胞 V1:電壓 V2:電壓 WLa:字元線 WLb:字元線

Claims (20)

  1. 一種記憶體裝置，其具備： 第1記憶胞，其設置於第1配線與第2配線之間； 第2記憶胞，其設置於上述第2配線與第3配線之間； 第3記憶胞，其設置於第4配線與第5配線之間； 第4記憶胞，其設置於上述第5配線與第6配線之間； 第1均衡電路，其連接於上述第1、上述第3、上述第4及上述第6配線；及 控制電路，其控制對於上述第1至第4記憶胞之動作； 上述控制電路當執行上述動作時， 選擇上述第1記憶胞及上述第4記憶胞， 對上述第1配線施加第1電壓， 對上述第2配線施加較上述第1電壓高之第2電壓， 對上述第5配線施加較上述第2電壓低之第3電壓， 對上述第6配線施加較上述第3電壓高之第4電壓， 上述第1均衡電路於上述動作後，將上述第1配線電性連接至上述第6配線。
  2. 如請求項1之記憶體裝置，其中電性連接之上述第1及第6配線之電位設定為上述第1電壓與上述第4電壓之間之第5電壓。
  3. 如請求項1之記憶體裝置，其進而具有連接於上述第2配線及上述第5配線之第2均衡電路， 上述第2均衡電路於上述動作後將上述第2配線電性連接至上述第5配線。
  4. 如請求項3之記憶體裝置，其中電性連接之上述第2及第5配線之電位設定為上述第2電壓與上述第3電壓之間之第6電壓。
  5. 如請求項1之記憶體裝置，其中於執行上述動作時，第1電流從上述第2配線朝向上述第1配線於上述第1記憶胞內流通，第2電流從上述第6配線朝向上述第5配線於上述第4記憶胞內流通。
  6. 如請求項1之記憶體裝置，其中上述第1及上述第4配線設置於基板之上方， 上述第3配線設置於上述第1配線與上述基板之間， 上述第2配線設置於上述第1配線與上述第3配線之間， 上述第6配線設置於上述第4配線與上述基板之間， 上述第5配線設置於上述第4配線與上述第6配線之間。
  7. 如請求項1之記憶體裝置，其中上述第1均衡電路包含： 1個以上第1電晶體，其等連接於上述第1配線與上述第6配線之間；及 1個以上第2電晶體，其等連接於上述第3配線與上述第4配線之間。
  8. 如請求項1之記憶體裝置，其中上述第1、上述第2、上述第3及上述第4記憶胞分別包含第1、第2、第3及第4磁阻效應元件， 上述第1至第4磁阻效應元件各者包含以第1順序排列之參照層及記憶層。
  9. 如請求項8之記憶體裝置，其中上述第1、上述第2、上述第3及上述第4記憶胞分別包含第1、第2、第3及第4切換元件， 上述第1切換元件設置於上述第1磁阻效應元件與上述第2配線之間， 上述第2切換元件設置於上述第2磁阻效應元件與上述第3配線之間， 上述第3切換元件設置於上述第3磁阻效應元件與上述第5配線之間， 上述第4切換元件設置於上述第4磁阻效應元件與上述第6配線之間。
  10. 如請求項8之記憶體裝置，其中上述第1磁阻效應元件包含上述第1配線與上述第2配線之間之第1記憶層、上述第1配線與上述第1記憶層之間之第1參照層、及上述第1記憶層與上述第1參照層之間之第1隧道勢壘層， 上述第2磁阻效應元件包含上述第2配線與上述第3配線之間之第2記憶層、上述第2配線與上述第2記憶層之間之第2參照層、及上述第2記憶層與上述第2參照層之間之第2隧道勢壘層， 上述第3磁阻效應元件包含上述第4配線與上述第5配線之間之第3記憶層、上述第4配線與上述第3記憶層之間之第3參照層、及上述第3記憶層與上述第3參照層之間之第3隧道勢壘層， 上述第4磁阻效應元件包含上述第5配線與上述第6配線之間之第4記憶層、上述第5配線與上述第4記憶層之間之第4參照層、及上述第4記憶層與上述第4參照層之間之第4隧道勢壘層。
  11. 如請求項1之記憶體裝置，其中上述第1電壓之值與上述第3電壓之值相同， 上述第2電壓之值與上述第4電壓之值相同。
  12. 如請求項1之記憶體裝置，其中上述第1電壓之值與上述第3電壓之值不同， 上述第2電壓之值與上述第4電壓之值不同。
  13. 一種記憶體裝置，其具備： 第1記憶胞，其設置於第1配線與第2配線之間； 第2記憶胞，其設置於上述第2配線與第3配線之間； 第3記憶胞，其設置於第4配線與第5配線之間； 第4記憶胞，其設置於上述第5配線與第6配線之間； 第1均衡電路，其連接於上述第2及上述第5配線；及 控制電路，其控制對於上述第1至第4記憶胞之動作；且 上述控制電路當執行上述動作時， 選擇上述第1記憶胞及第4記憶胞， 對上述第1配線施加第1電壓， 對上述第2配線施加較上述第1電壓高之第2電壓， 對上述第5配線施加較上述第2電壓低之第3電壓， 對上述第6配線施加較上述第3電壓高之第4電壓， 上述第1均衡電路於上述動作後，將上述第2配線電性連接至上述第5配線。
  14. 如請求項13之記憶體裝置，其中電性連接之上述第2及第5配線之電位設定為上述第2電壓與上述第3電壓之間之第5電壓。
  15. 如請求項13之記憶體裝置，其中於執行上述動作時，第1電流從上述第2配線朝向上述第1配線於上述第1記憶胞內流通，第2電流從上述第6配線朝向上述第5配線於上述第4記憶胞內流通。
  16. 如請求項13之記憶體裝置，其中上述第1配線及上述第4配線設置於基板之上方， 上述第3配線設置於上述第1配線與上述基板之間， 上述第2配線設置於上述第1配線與上述第3配線之間， 上述第6配線設置於上述第4配線與上述基板之間， 上述第5配線設置於上述第4配線與上述第6配線之間。
  17. 如請求項13之記憶體裝置，其中上述第1均衡電路包含： 1個以上第1電晶體，其等連接於上述第1配線與上述第6配線之間；及 1個以上第2電晶體，其等連接於上述第2配線與上述第5配線之間。
  18. 如請求項13之記憶體裝置，其中上述第1、上述第2、上述第3及上述第4記憶胞分別包含第1、第2、第3及第4磁阻效應元件， 上述第1至第4磁阻效應元件各者包含以第1順序排列之參照層及記憶層。
  19. 如請求項18之記憶體裝置，其中上述第1、上述第2、上述第3及上述第4記憶胞分別包含第1、第2、第3及第4切換元件， 上述第1切換元件設置於上述第1磁阻效應元件與上述第2配線之間， 上述第2切換元件設置於上述第2磁阻效應元件與上述第3配線之間， 上述第3切換元件設置於上述第3磁阻效應元件與上述第5配線之間， 上述第4切換元件設置於上述第4磁阻效應元件與上述第6配線之間。
  20. 如請求項13之記憶體裝置，其中上述第1電壓之值與上述第3電壓之值不同， 上述第2電壓之值與上述第4電壓之值不同。
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