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TWI727771B - 記憶體儲存系統及其操作方法 - Google Patents

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TWI727771B
TWI727771B TW109113999A TW109113999A TWI727771B TW I727771 B TWI727771 B TW I727771B TW 109113999 A TW109113999 A TW 109113999A TW 109113999 A TW109113999 A TW 109113999A TW I727771 B TWI727771 B TW I727771B
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李政宏
楊振麟
鄭基廷
吳福安
廖宏仁
楊榮平
琮永 張
詹偉閔
陳炎輝
林洋緒
林建呈
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台灣積體電路製造股份有限公司
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Abstract

揭露可設置記憶體儲存系統的各種實施例。可設置記憶體儲存器自多個可操作電壓信號中選擇性地選擇可操作電壓信號以動態地控制各種操作參數。舉例而言，可設置記憶體儲存器自多個可操作電壓信號選擇性地選擇最大可操作電壓信號以使讀取/寫入速度增至最大。作為另一實例，可設置記憶體儲存器自多個可操作電壓信號選擇性地選擇最小可操作電壓信號以控制使功率消耗減至最小。一種用於操作記憶體儲存裝置之方法與選擇電路亦被提供。

Description

記憶體儲存系統及其操作方法
本揭露的實施例是有關於一種記憶體儲存系統及其方法與選擇電路。
記憶體裝置為用於讀取及/或寫入電子資料的電子裝置。記憶體裝置可實施為需要電源來維持其所儲存資訊的揮發性記憶體，諸如隨機存取記憶體（random-access memory；RAM），或即使不供電也可維持其所儲存資訊的非揮發性記憶體，諸如唯讀記憶體（read-only memory；ROM）。RAM可被以動態隨機存取記憶體（dynamic random-access memory；DRAM）、靜態隨機存取記憶體（static random-access memory；SRAM）及/或通常稱為快閃記憶體的非揮發性隨機存取記憶體（non-volatile random-access memory；NVRAM）結構來實施。電子資料可被讀取及/或寫入記憶體胞陣列中，上述記憶體胞陣列可通過各種控制線來進行存取。由記憶體裝置所執行的兩個基礎操分別為「讀取 」及「寫入 」，在讀取中，儲存於記憶體胞陣列中之電子資料讀出，在寫入中，電子資料儲存於記憶體胞陣列中。
本揭露實施例的一種記憶體儲存系統，包括：偏壓電路、選擇電路與記憶體裝置。偏壓電路經設置以從多個可操作電壓信號中選擇性地提供最大操作電壓信號。選擇電路經設置以從這些可操作電壓信號中選擇性地提供操作電壓信號，選擇電路包括：選擇控制處理電路與多個開關。選擇控制處理電路經設置以提供多個切換控制信號，其中這些切換控制信號中之至少一個切換控制信號處於對應於最大操作電壓信號的邏輯位準。多個開關經設置以根據這些切換控制信號從這些可操作電壓信號中選擇性地提供操作電壓信號。記憶體裝置經設置以接收操作電壓信號。
本揭露實施例的一種用於從多個可操作電壓信號之中提供操作電壓信號的選擇電路，選擇電路包括選擇控制處理電路與多個開關。選擇控制處理電路經設置以根據選擇控制信號提供多個切換控制信號，其中這些切換控制信號參考這些可操作電壓信號中之第一可操作電壓信號所對應的第一域，其中選擇控制信號參考這些可操作電壓信號中之第二可操作電壓信號所對應的第二域，第二可操作電壓信號小於第一可操作電壓信號。多個開關經設置以根據這些切換控制信號從這些可操作電壓信號中選擇性地提供操作電壓信號。
本揭露實施例的一種用於操作記憶體儲存裝置之方法，所述方法包括：由記憶體儲存裝置接收指示多個可操作電壓信號中之最大可操作電壓信號的第一控制信號及指示這些可操作電壓信號中之操作電壓信號的第二控制信號；由記憶體儲存裝置根據第一控制信號提供這些可操作電壓信號中之最大可操作電壓信號；由記憶體儲存裝置將第二控制信號自這些可操作電壓信號中小於最大可操作電壓信號的操作電壓信號對應的第一域移位至最大可操作電壓信號對應的第二域，從而根據第二控制信號提供多個切換控制信號；由記憶體儲存裝置基於這些切換控制信號中之第一切換控制信號啟動多個開關中之第一開關從而選擇性地提供這些可操作電壓信號中之第一可操作電壓信號；由記憶體儲存裝置基於這些切換控制信號中之第二切換控制信號而阻斷這些開關中之第二開關從而選擇性地禁止第二開關提供這些可操作電壓信號中之第二可操作電壓信號；以及由記憶體儲存裝置之記憶體裝置接收第一可操作電壓信號。
以下揭露內容提供用於實施所提供標的之不同特徵的許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，這些組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方的形成可包括第一特徵以及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複參考數字及/或字母。此重複本身不指示所描述的各種實施例與設置之間的關係。概述
本揭露揭露各種可設置記憶體儲存系統的實施例。可設置記憶體儲存器自多個可操作電壓信號中選擇性地選擇可操作電壓信號以動態地控制各種操作參數。舉例而言，所述可設置記憶體儲存器自多個可操作電壓信號選中擇性地選擇最大可操作電壓信號以使讀取/寫入速度增至最大。作為另一實例，所述可設置記憶體儲存器自多個可操作電壓信號中選擇性地選擇最小可操作電壓信號以控制使功率消耗減至最小。例示性記憶體儲存系統
圖1示出根據本揭露之例示性實施例的例示性記憶體儲存系統之方塊圖。在圖1中所示之例示性實施例中，記憶體儲存系統100在多個可操作電壓信號之間選擇性地選擇以設置記憶體儲存系統100之操作。於此處，術語「可操作電壓信號」、「操作電壓信號」、「操作電壓」等等皆指稱是本實施例中按照計畫、設計、製造和/或建構以於所述的記憶體儲存系統運行時所需的電源電壓。在例示性實施例中，記憶體儲存系統100可自多個可操作電壓信號中選擇性地選擇各種可操作電壓信號以動態地控制記憶體儲存系統100之操作。舉例而言，記憶體儲存系統100可自多個可操作電壓信號中選擇第一可操作電壓信號以設置記憶體儲存系統100來動態地控制（例如最小化）記憶體儲存系統100之多個可操作參數中的一或多個可操作參數，諸如功率消耗及/或讀取/寫入速度。作為另一實例，記憶體儲存系統100可自多個可操作電壓信號中選擇第二可操作電壓信號以設置記憶體儲存系統100來動態地控制（例如最大化）記憶體儲存系統100之一或多個可操作參數。在圖1中所示之例示性實施例中，記憶體儲存系統100包含偏壓電路102、選擇電路104以及記憶體裝置106。
偏壓電路102從可操作電壓信號V1 至可操作電壓信號V n 中選擇性地提供最大操作電壓信號VDDMAX 至選擇電路104。在例示性實施例中，偏壓電路102包含選擇性地提供最大操作電壓信號VDDMAX 之多個開關。在圖1中所示之例示性實施例中，偏壓電路102根據偏壓控制信號150選擇性地提供最大操作電壓信號VDDMAX 。在另一例示性實施例中，偏壓控制信號150包含指示可操作電壓信號V1 至可操作電壓信號V n 中之最大操作電壓信號之一或多個控制位元。在此其他例示性實施例中，一或多個控制位元之各種組合對應於可操作電壓信號V1 至可操作電壓信號V n 中之各種可操作電壓信號。由此，偏壓控制信號150可藉由將偏壓控制信號150之一或多個控制位元設定成對應於最大操作電壓信號之控制位元之組合而設置偏壓電路102選擇性地提供最大操作電壓信號VDDMAX 。
選擇電路104將可操作電壓信號V1 至V n 中的操作電壓VDDOPERATING 選擇性地提供至記憶體裝置106。在圖1中所示之例示性實施例中，選擇電路104利用最大操作電壓信號VDDMAX 將選擇控制信號152移位至對應於最大操作電壓信號VDDMAX 之域。在例示性實施例中，選擇電路104包含選擇性地提供操作電壓VDDOPERATING 的多個開關。在此例示性實施例中，選擇電路104提供一或多個切換控制信號以在處於第一邏輯位準（諸如提供實例之邏輯0（logical zero））時啟動（亦即閉合）多個開關中之一或多者，及/或在處於第二邏輯位準（諸如提供實例之邏輯1（logical one））時阻斷（亦即開路）多個開關中的剩餘開關。另外，在此例示性實施例中，選擇電路104移位一或多個切換控制信號的第二邏輯位準以對應於最大操作電壓信號VDDMAX 從而確保多個開關回應於選擇控制信號152恰當地開路及/閉合。舉例而言，選擇控制信號152可在第一邏輯位準啟動（亦即閉合）多個開關中之一或多者，或在對應於最大操作電壓信號VDDMAX 之第二邏輯位準時阻斷（亦即開路）多個開關中之剩餘開關。
在圖1中所示之例示性實施例中，如圖1中所示出之選擇控制信號152包含一或多個控制位元。在一些情況中，一或多個控制位元之各種組合可分派到可操作電壓信號V1 至可操作電壓信號Vn 中之各種可操作電壓信號。在例示性實施例中，可操作電壓信號V1 至可操作電壓信號V n 包含可操作電壓信號V1 及可操作電壓信號V2 。在此例示性實施例中，邏輯0可分派到第一可操作電壓信號V1 ，且邏輯1可分派至第二可操作電壓信號V2 。一或多個控制位元可設定成各種組合以從可操作電壓信號V1 至可操作電壓信號V n 中選擇對應的可操作電壓信號以動態地控制記憶體裝置106之多個可操作參數。自以上例示性實施例，選擇控制信號152可設定成邏輯0以使得選擇電路104選擇第一可操作電壓信號V1 作為操作電壓VDDOPERATING 或設定成邏輯1以使得所述選擇電路104選擇第二可操作電壓信號V2 作為操作電壓VDDOPERATING 。作為另一實例，一或多個控制位元可設定成第一位元組合以從可操作電壓信號V1 至可操作電壓信號V n 中選擇最小可操作電壓信號從而動態地控制（例如最小化）記憶體裝置106之功率消耗。作為另一實例，一或多個控制位元可設定成第二位元組合以自可操作電壓信號V1 至可操作電壓信號V n 中選擇最大可操作電壓信號從而動態地控制（例如最大化）記憶體裝置106之讀取/寫入速度。在另一例示性實施例中，選擇控制信號152可在記憶體儲存系統100之操作期間切換以在運作中動態地設置記憶體裝置106控制一或多個可操作參數。舉例而言，選擇控制信號152可設定成第二位元組合以使記憶體裝置106之讀取/寫入速度增至最大且在運作中經動態地重新設置為不同位元組合從而降低記憶體裝置106之最大讀取/寫入速度。
記憶體裝置106接收選擇性地從可操作電壓信號V1 至可操作電壓信號V n 中被選擇的操作電壓VDDOPERATING 。在圖1中所示之例示性實施例中，記憶體裝置106包含至少一記憶體陣列、行選擇電路及/或寫入驅動器以提供一些實例。在此例示性實施例中，記憶體裝置106將操作電壓VDDOPERATING 提供到上述至少一記憶體陣列。在例示性實施例中，可藉由從可操作電壓信號V1 至可操作電壓信號V n 中選擇性地選擇最大操作電壓信號VDDMAX 作為操作電壓VDDOPERATING 而使記憶體裝置106之讀取/寫入速度增至最大。在此實例中，當最大操作電壓信號VDDMAX 與可操作電壓信號V1 至可操作電壓信號V n 中之其他可操作電壓信號相比較時，最大操作電壓信號VDDMAX 可使得記憶體裝置106的各種電晶體以較快速率斷開及/或接通。作為另一實例，可藉由從可操作電壓信號V1 至可操作電壓信號V n 中選擇性地選擇最小操作電壓信號VDDMIN 作為操作電壓VDDOPERATING 而使記憶體裝置106之功率消耗減至最小。在此其他實例中，當最小操作電壓信號VDDMIN 與可操作電壓信號V1 至可操作電壓信號Vn 中之其他可操作電壓信號相比較時，最小操作電壓信號VDDMIN 使得記憶體裝置106之各種電晶體中較少不想要的漏電。第一例示性偏壓電路
圖2示出根據本揭露之例示性實施例的例示性記憶體儲存系統內的第一例示性偏壓電路之方塊圖。偏壓電路200以與如上文圖1中所述之偏壓電路102實質上類似之方式將可操作電壓信號V1 至可操作電壓信號V n 中之最大操作電壓信號VDDMAX 選擇性地提供至選擇電路，諸如提供實例之選擇電路104。最大操作電壓信號VDDMAX 確保選擇電路104內之多個開關恰當地開路及/閉合以如上文圖1中所述之可操作電壓信號V1 至可操作電壓信號V n 中選擇性地提供操作電壓VDDOPERATING 。在圖2中所示之例示性實施例中，偏壓電路200包含開關202.1至開關202.n 以及偏壓控制處理電路204。偏壓電路200可表示偏壓電路102之例示性實施例。
開關202.1至202.n 選擇性地提供其對應可操作電壓信號V1 至可操作電壓信號V n 為最大操作電壓信號VDDMAX 。在例示性實施例中，偏壓控制信號150及/或切換控制信號250.1至切換控制信號250.n 在處於第一邏輯位準（諸如提供實例之邏輯0）時啟動（亦即閉合）開關202.1至開關202.n 中之一或多者，及/或在處於第二邏輯位準（諸如提供實例之邏輯1）時阻斷（亦即開路）開關202.1至開關202.n 中之剩餘開關。在此例示性實施例中，開關202.1至開關202.n 在啟動時選擇性地從可操作電壓信號V1 至可操作電壓信號V n 中提供它們的可操作電壓信號作為最大操作電壓信號VDDMAX 。並且，在此例示性實施例中，在阻斷時選擇性地禁止開關202.1至開關202.n 從可操作電壓信號V1 至可操作電壓信號V n 中提供它們的可操作電壓信號。在另一例示性實施例中，開關202.1至開關202.n 使用p型金屬氧化物半導體（p-type metal-oxide-semiconductor；PMOS）電晶體實施；然而，在不背離本揭露之精神及範疇的情況下，相關領域中具通常知識者會理解其他實施方式（諸如n型金屬氧化物半導體（n-type metal-oxide-semiconductor；NMOS）電晶體、類比開關或具有一或多個邏輯閘之提供一些實例的數位開關）為可能的。
偏壓控制處理電路204根據偏壓控制信號150提供切換控制信號250.1至切換控制信號250.n 。如上文圖1中所述，偏壓控制信號150之一或多個控制位元之各種組合對應於可操作電壓信號V1 至可操作電壓信號V n 中之各種可操作電壓信號。偏壓控制處理電路204提供切換控制信號250.1至切換控制信號250.n 使得開關202.1至開關202.n 選擇性地從可操作電壓信號V1 至可操作電壓信號V n 之中提供對應於偏壓控制信號150之一或多個控制位元之可操作電壓信號。在例示性實施例中，切換控制信號250.1至切換控制信號250.n 使得開關202.1至開關202.n 選擇性地提供可操作電壓信號V1 至可操作電壓信號V n 中之最大可操作電壓信號作為最大操作電壓信號VDDMAX 。在另一例示性實施例中，偏壓控制信號150可在記憶體儲存系統100操作期間切換，從而在運作中動態地設置記憶體裝置102以從可操作電壓信號V1 至可操作電壓信號V n 中選擇不同可操作電壓信號。舉例而言，開關402.1至開關402.n 可經設置以從可操作電壓信號V1 至可操作電壓信號V n 之中提供第一可操作電壓信號作為最大操作電壓信號VDDMAX 且在運作中經動態地重新設置以從可操作電壓信號V1 至可操作電壓信號V n 之中提供第二可操作電壓信號為最大操作電壓信號VDDMAX 。第二例示性偏壓電路
圖3示出根據本揭露之例示性實施例的例示性記憶體儲存系統內的第二例示性偏壓電路之方塊圖。偏壓電路300以與如上文圖1中所述之偏壓電路102及/或如上文圖2中所論述之偏壓電路200實質上類似之方式選擇性地提供可操作電壓信號VDDM 及可操作電壓信號VDD 中之較大者作為最大操作電壓信號VDDMAX 。在圖3中所示之例示性實施例中，偏壓電路300包含開關302.1及開關302.2以及偏壓控制處理電路304。偏壓電路300可表示偏壓電路102及/或偏壓電路200之例示性實施例。由此，可操作電壓信號VDDM 及可操作電壓信號VDD 可表示可操作電壓信號V1 至可操作電壓信號V n 中之兩者的例示性實施例。
開關302.1及開關302.2以與如上文圖2中所述的開關202.1至開關202.n 實質上類似之方式（選擇性地提供其對應可操作電壓信號VDDM 及可操作電壓信號VDD 作為最大操作電壓信號VDDMAX ）來選擇性地提供其對應可操作電壓信號VDDM 及可操作電壓信號VDD 作為最大操作電壓信號VDDMAX 。在例示性實施例中，切換控制信號250.1及切換控制信號250.2在處於第一邏輯位準（諸如提供實例之邏輯0）時啟動（亦即閉合）開關302.1及開關302.2中之一或多者，及/或在處於第二邏輯位準（諸如提供實例之邏輯1）時阻斷（亦即開路）開關302.1及開關302.2中之剩餘開關。在此例示性實施例中，開關302.1及開關302.2在啟動時選擇性地從可操作電壓信號VDDM 及可操作電壓信號VDD 之中提供它們的可操作電壓信號作為最大操作電壓信號VDDMAX 。在另一例示性實施例中，開關302.1及開關302.2為互補開關，亦即，開關302.1為閉合且開關302.2為開路，或開關302.1為開路且開關302.2為閉合，從而提供可操作電壓信號VDDM 及可操作電壓信號VDD 中之較大者作為最大操作電壓信號VDDMAX 。在另一例示性實施例中，開關302.1及開關302.2使用p型金屬氧化物半導體（PMOS）電晶體實施。開關302.1及開關302.2可表示如上文圖2中所描述之開關202.1至開關202.n 中之兩個開關之例示性實施例。
在圖3中所示之例示性實施例中，偏壓控制處理電路304包含位準移位電路306及邏輯反相器308。在此例示性實施例中，偏壓控制處理電路304提供偏壓控制信號150作為切換控制信號250.1。此後，位準移位電路306將偏壓控制信號150移位至對應於最大操作電壓信號VDDMAX 之域以提供位準移位選擇控制信號350從而確保開關302.2可回應於偏壓控制信號150恰當地開路及/閉合。邏輯反相器308對位準移位偏壓控制信號350執行邏輯反相操作以在第一邏輯位準提供啟動（亦即閉合）開關302.2或在對應於最大操作電壓信號VDDMAX 之第二邏輯位準阻斷（亦即開路）開關302.2之切換控制信號250.2。偏壓控制處理電路304可表示如上文圖2中所描述之偏壓控制處理電路204之例示性實施例。第一例示性選擇電路
圖4示出根據本揭露之例示性實施例的例示性記憶體儲存系統內的第一例示性選擇電路之方塊圖。選擇電路400以如上文圖1中所述之選擇電路104實質上類似之方式將可操作電壓信號V1 至可操作電壓信號V n 中之操作電壓VDDOPERATING 選擇性地提供至記憶體裝置，諸如提供實例之記憶體裝置106。在圖4中所示之例示性實施例中，選擇電路400包含開關402.1至開關402.n 以及選擇控制處理電路404。選擇電路400可表示選擇電路104之例示性實施例。
開關402.1至開關402.n 選擇性地提供其對應可操作電壓信號V1 至可操作電壓信號V n 作為操作電壓VDDOPERATING 。在例示性實施例中，切換控制信號450.1至切換控制信號450.n 在處於第一邏輯位準（諸如提供實例之邏輯0）時啟動（亦即閉合）開關402.1至開關402.n 中之一或多者，及/或在第二邏輯位準（諸如提供實例之邏輯1）處阻斷（亦即開路）開關402.1至開關402.n 中之剩餘開關。在此例示性實施例中，開關402.1至開關402.n 在啟動時從可操作電壓信號V1 至可操作電壓信號V n 中選擇性地提供它們的可操作電壓信號作為操作電壓VDDOPERATING 。並且，在此例示性實施例中，在阻斷時禁止開關402.1至開關402.n 選擇性地從可操作電壓信號V1 至V n 中提供它們的可操作電壓信號。在另一例示性實施例中，開關402.1至開關402.n 使用p型金屬氧化物半導體（PMOS）電晶體實施；然而，在不背離本揭露之精神及範疇的情況下，相關領域中具通常知識者將理解到其他實施方式（諸如n型金屬氧化物半導體（NMOS）電晶體、類比開關或具有一或多個邏輯閘之提供一些實例之數位開關）為可能的。
選擇控制處理電路404根據選擇控制信號152提供切換控制信號450.1至切換控制信號450.n 。選擇控制處理電路404提供切換控制信號450.1至切換控制信號450.n 以使得開關402.1至開關402.n 選擇性地提供可操作電壓信號V1 至可操作電壓信號V n 中之對應於選擇控制信號152之一或多個控制位元的可操作電壓信號。在例示性實施例中，選擇控制處理電路404提供切換控制信號450.1至切換控制信號450.n 以使得開關402.1至開關402.n 從可操作電壓信號V1 至可操作電壓信號V n 中選擇性地提供第一可操作電壓信號，例如提供實例之可操作電壓信號V1 至可操作電壓信號V n 中之最大者，從而設置記憶體裝置可動態地控制（例如最大化）記憶體裝置之多個可操作參數中之一或多個可操作參數，諸如讀取/寫入速度。作為另一實例，記憶體儲存系統100可從可操作電壓信號V1 至可操作電壓信號V n 中選擇第二可操作電壓信號，例如提供實例之可操作電壓信號V1 至可操作電壓信號V n 中之最小者。在此其他實例中，第二可操作電壓信號可用於設置記憶體裝置以動態地控制（例如最小化）記憶體裝置之多個可操作參數中之一或多個可操作參數，諸如功率消耗。在一些情況下，除了可操作電壓信號V1 至可操作電壓信號V n 中之最大者外，選擇控制信號152可參考可操作電壓信號V1 至可操作電壓信號V n 中的其他一或多個可操作電壓信號。舉例而言，選擇控制信號152可藉由操作在除可操作電壓信號V1 至可操作電壓信號V n 中之最大者外的電壓的一或多個處理器來提供。在這些情況下，選擇控制處理電路404將對應於邏輯1之切換控制信號450.1至切換控制信號450.n 之電壓位準移位至最大操作電壓信號VDDMAX 以確保切換控制信號450.1至切換控制信號450.n 具有足夠的大小來啟動及/或阻斷開關402.1至開關402.n 。在另一例示性實施例中，選擇控制信號152可在記憶體儲存系統100之操作期間切換從而在運作中動態地設置記憶體裝置從可操作電壓信號V1 至可操作電壓信號V n 中選擇不同的可操作電壓信號。舉例而言，選擇控制處理電路404可設置切換控制信號450.1至切換控制信號450.n 以使得開關402.1至開關402.n 從可操作電壓信號V1 至操作電壓信號V n 中提供第一可操作電壓信號作為操作電壓VDDOPERATING 且在運作中經動態地重新設置以使得開關402.1至開關402.n 從可操作電壓信號V1 至可操作電壓信號V n 中提供第二可操作電壓信號作為操作電壓VDDOPERATING 。在此實例中，選擇控制處理電路404可設置切換控制信號450.1至切換控制信號450.n 以使得開關402.1至開關402.n 提供可操作電壓信號V1 至可操作電壓信號V n 中之最大者作為操作電壓VDDOPERATING 。此可使記憶體裝置之讀取/寫入速度增至最大。切換控制信號450.1至切換控制信號450.n 在運作中經動態地重新設置以使得開關402.1至開關402.n 提供可操作電壓信號V1 至可操作電壓信號V n 中之最小者作為操作電壓VDDOPERATING 從而使記憶體裝置之讀取/寫入速度減至最小。第二例示性選擇電路
圖5示出根據本揭露之例示性實施例的例示性記憶體儲存系統內的第二例示性選擇電路之方塊圖。選擇電路500以與如上文圖1中所述之選擇電路104及/或如上文圖4中所述之選擇電路400實質上類似之方式選擇性地將可操作電壓信號VDDM 及可操作電壓信號VDD 中的操作電壓VDDOPERATING 提供至記憶體裝置，諸如提供實例之記憶體裝置106。在圖5中所示出之例示性實施例中，選擇電路500包含開關502.1及開關502.2以及選擇控制處理電路504。選擇電路500可表示如上文圖1中所描述之選擇電路104及/或如上文圖4中所描述之選擇電路400之例示性實施例。由此，可操作電壓信號VDDM 及可操作電壓信號VDD 可表示可操作電壓信號V1 至可操作電壓信號V n 中之兩者的例示性實施例。
開關502.1及開關502.2以與上文圖4中所述的開關402.1至開關402.n 選擇性地提供其對應可操作電壓信號VDDM 及可操作電壓信號VDD 作為之操作電壓VDDOPERATING 實質上類似之方式，選擇性地提供其對應可操作電壓信號VDDM 及可操作電壓信號VDD 作為操作電壓信號VDDOPERATING 。在例示性實施例中，切換控制信號450.1及切換控制信號450.2在處於第一邏輯位準（諸如提供實例之邏輯0）時啟動（亦即閉合）開關502.1及開關502.2中之一或多者，及/或在處於第二邏輯位準（諸如提供實例之邏輯1）時阻斷（亦即開路）開關502.1及開關502.2中之剩餘開關。在此例示性實施例中，開關502.1及開關502.2在啟動時選擇性地從可操作電壓信號VDDM 及可操作電壓信號VDD 中提供它們的可操作電壓信號作為操作電壓VDDOPERATING 。在另一例示性實施例中，開關502.1及開關502.2為互補開關，亦即，開關502.1為閉合時開關502.2為開路，或開關502.1為開路時開關502.2為閉合，從而提供其對應可操作電壓信號VDDM 及可操作電壓信號VDD 作為操作電壓VDDOPERATING 。在另一例示性實施例中，開關502.1及開關502.2使用p型金屬氧化物半導體（PMOS）電晶體來實施。開關502.1及開關502.2可表示如上文圖4中所描述之開關402.1至402.n 中之兩個開關之例示性實施例。
在圖5中所示之例示性實施例中，選擇控制處理電路504包含位準移位電路506及邏輯反相器508。在此例示性實施例中，選擇控制處理電路504提供選擇控制信號152作為切換控制信號450.1。此後，位準移位電路506將選擇控制信號152移位至對應於最大操作電壓信號VDDMAX 的域以提供位準移位選擇控制信號550。舉例而言，位準移位電路506移位選擇控制信號152之電壓位準以提供位準移位選擇控制信號550。邏輯反相器508對位準移位選擇控制信號550執行邏輯反相操作以提供與選擇控制信號152互補的切換控制信號450.2。在一些情況下，選擇控制信號152可參考可操作電壓信號VDDM 及可操作電壓信號VDD ，亦即參考VDD 域。在這些情況中，位準移位電路506及/或邏輯反相器508將對應於邏輯1之位準移位選擇控制信號550及切換控制信號450.2之電壓位準分別移位至最大操作電壓信號VDDMAX 以確保切換控制信號450.2具有足夠大小來啟動及/或阻斷開關502.2。選擇控制處理電路504可表示如上文圖4中所描述之選擇控制處理電路404之例示性實施例。例示性記憶體儲存系統內的例示性控制處理電路
圖6A至圖6H示出根據本揭露之例示性實施例的例示性記憶體儲存系統內的例示性控制處理電路之方塊圖。如圖6A中所示之功率處理電路600、如圖6B中所示之功率處理電路610、如圖6C中所示之功率處理電路620、如圖6D中所示之功率處理電路630、如圖6E中所示之功率處理電路640、如圖6F中所示之功率處理電路650、如圖6G中所示之功率處理電路660以及如圖6H中所示之功率處理電路670以與如上文圖3中所描述之實質上類似之方式提供切換控制信號250.2及/或以與如上文圖5中所描述之實質上類似之方式提供切換控制信號450.2。由此，功率處理電路600、功率處理電路610、功率處理電路620、功率處理電路630、功率處理電路640、功率處理電路650、功率處理電路660以及功率處理電路670可表示如上文圖3中所描述之偏壓控制處理電路304及/或如上文圖5中所描述之選擇控制處理電路504之例示性實施例。
如圖6A中所示出，功率處理電路600包含PMOS電晶體P1至PMOS電晶體P4以及NMOS電晶體N1及NMOS電晶體N2。PMOS電晶體P1及NMOS電晶體N1經設置及配置以形成第一邏輯反相器電路。PMOS電晶體P2及NMOS電晶體N2經設置及配置以形成第二邏輯反相器電路。PMOS電晶體P3在第一邏輯反相器電路與可操作電壓信號VDDM 之間形成第一開關，且PMOS電晶體P4在第二邏輯反相器電路與可操作電壓信號VDDM 之間形成開關。在操作期間，第三邏輯反相器602使偏壓控制信號150及/或選擇控制信號152反相。當偏壓控制信號150及/或選擇控制信號152在VDD 域中為邏輯0時，啟動PMOS電晶體P1及NMOS電晶體N2且阻斷PMOS電晶體P2及NMOS電晶體N1。在此情況下，啟動PMOS電晶體P3並阻斷PMOS電晶體P4以使切換控制信號250.2及/或切換控制信號450.2切換處於可操作電壓信號VDDM （亦即在VDDM 域中為邏輯1）。然而，當偏壓控制信號150及/或選擇控制信號152在VDD 域中為邏輯1時，阻斷PMOS電晶體P1及NMOS電晶體N2且啟動PMOS電晶體P2及NMOS電晶體N1。在此情況下，阻斷PMOS電晶體P3且啟動PMOS電晶體P4以使切換控制信號250.2及/或切換控制信號450.2切換處於接地電勢（亦即邏輯0）。
如圖6B中所示出，功率處理電路610包含PMOS電晶體P1至PMOS電晶體P4以及NMOS電晶體N1及NMOS電晶體N2。在操作期間，第三邏輯反相器602使偏壓控制信號150及/或選擇控制信號152反相。當偏壓控制信號150及/或選擇控制信號152在VDD 域中為邏輯0時，啟動PMOS電晶體P1及NMOS電晶體N2且阻斷PMOS電晶體P2及NMOS電晶體N1。在此情況下，施加接地電勢（亦即邏輯0）到第四邏輯反相器612的輸入而啟動PMOS電晶體P3且阻斷PMOS電晶體P4。第四邏輯反相器612對接地電勢執行邏輯反相操作以提供處在可操作電壓信號VDDM （亦即在VDDM 域中為邏輯1）的切換控制信號250.2及/或切換控制信號450.2。然而，當偏壓控制信號150及/或選擇控制信號152在VDD 域中為邏輯1時，阻斷PMOS電晶體P1及NMOS電晶體N2且啟動PMOS電晶體P2及NMOS電晶體N1。在此情況下，阻斷PMOS電晶體P3且啟動PMOS電晶體P4以將可操作電壓信號VDDM 施加至第四邏輯反相器612之輸入。第四邏輯反相器612對可操作電壓信號VDDM 執行邏輯反相操作以提供處在接地電勢（亦即邏輯0）的切換控制信號250.2及/或切換控制信號450.2。
如圖6C中所示出，功率處理電路610包含第五邏輯反相器622、第六邏輯反相器624以及第七邏輯反相器626。當偏壓控制信號150及/或選擇控制信號152在VDD 域中處於邏輯0時，第五邏輯反相器622、第六邏輯反相器624以及第七邏輯反相器626對偏壓控制信號150及/或選擇控制信號152執行一系列邏輯操作以使得切換控制信號250.2及/或切換控制信號450.2處於可操作電壓信號VDDM ，亦即在VDDM 域中為邏輯1。然而，當偏壓控制信號150及/或選擇控制信號152在VDD 域中處於邏輯1時，第五邏輯反相器622、第六邏輯反相器624以及第七邏輯反相器626對偏壓控制信號150及/或選擇控制信號152執行一系列邏輯操作以使得切換控制信號250.2及/或切換控制信號450.2處於接地電勢，亦即邏輯0。
如圖6D中所示出，功率處理電路630包含PMOS電晶體P1至PMOS電晶體P4以及NMOS電晶體N1及NMOS電晶體N2。功率處理電路630以與上文圖6A中所描述之功率處理電路600實質上類似之方式操作。然而，當偏壓控制信號150及/或選擇控制信號152在對應於可操作電壓信號VDDM 及可操作電壓信號VDD 中之較大者的域（稱為VDDMAX 域）中為邏輯0時，切換控制信號250.2及/或切換控制信號450.2處於可操作電壓信號VDDM 及可操作電壓信號VDD 中之較大者，亦即在VDDMAX 域中為邏輯1。
如圖6E中所示出，功率處理電路640包含PMOS電晶體P1至PMOS電晶體P4以及NMOS電晶體N1及NMOS電晶體N2。功率處理電路660以與上文圖6B中所描述之功率處理電路610實質上類似之方式操作。然而，當偏壓控制信號150及/或選擇控制信號152在VDDMAX 域中處於邏輯0時，接地電勢（亦即邏輯0）施加於第四邏輯反相器612之輸入。第四邏輯反相器612對接地電勢執行邏輯反相操作以提供處在可操作電壓信號VDDM 及可操作電壓信號VDD 中之較大者（亦即在VDDMAX 域中為邏輯1）的切換控制信號250.2及/或切換控制信號450.2。
如圖6F中所示出，功率處理電路650包含第五邏輯反相器622、第六邏輯反相器624以及第七邏輯反相器626。功率處理電路650以與上文圖6C中所描述之功率處理電路620實質上類似之方式操作。然而，當偏壓控制信號150及/或選擇控制信號152在VDDMAX 域中處於邏輯0時，第五邏輯反相器622、第六邏輯反相器624以及第七邏輯反相器626對偏壓控制信號150及/或選擇控制信號152執行一系列邏輯操作以使得切換控制信號250.2及/或切換控制信號450.2處於可操作電壓信號VDDM 及可操作電壓信號VDD 中之較大可操作電壓信號（亦即在VDDMAX 域中為邏輯1）。
如圖6G中所示出，功率處理電路660包含PMOS電晶體P5及PMOS電晶體P6以及NMOS電晶體N3及NMOS電晶體N4。在操作期間，第三邏輯反相器602使偏壓控制信號150及/或選擇控制信號152反相。當偏壓控制信號150及/或選擇控制信號152處於邏輯0時，啟動NMOS電晶體N3且阻斷NMOS電晶體N4。在此情況下，啟動PMOS電晶體P6及阻斷PMOS電晶體P5以使切換控制信號250.2及/或切換控制信號450.2切換為可操作電壓信號VDDM （亦即在VDDM 域中為邏輯1），及切換控制信號650為接地電勢（亦即邏輯0）。切換控制信號650可用作控制如圖1中所示出之開關202.1的切換控制信號，作為用於偏壓控制信號150及/或選擇控制信號152之替代。然而，當偏壓控制信號150及/或選擇控制信號152處於邏輯1時，阻斷NMOS電晶體N3且啟動NMOS電晶體N4。在此情況下，阻斷PMOS電晶體P6及啟動PMOS電晶體P5以使切換控制信號250.2及/或切換控制信號450.2切換為接地電勢（亦即邏輯0），及切換控制信號650切換為可操作電壓信號VDD （亦即在VDD 域中為邏輯1）。
如圖6H中所示出，功率處理電路670包含PMOS電晶體P5及PMOS電晶體P6、NMOS電晶體N3及NMOS電晶體N4以及NMOS電晶體N5至NMOS電晶體N8。功率處理電路670以與上文圖6G中所描述之包含NMOS電晶體N5至NMOS電晶體N8之功率處理電路660實質上類似之方式操作。如圖6H中所示出，包含NMOS電晶體N5至NMOS電晶體N8在偏壓控制信號150及/或選擇控制信號152處於邏輯0時將切換控制信號250.2及/或切換控制信號450.2有效地降至接地電勢（亦即邏輯0），或在偏壓控制信號150及/或選擇控制信號152處於邏輯1時，將切換控制信號650降至接地電勢（亦即邏輯0）。例示性記憶體儲存系統內的例示性開關
圖7A及圖7B示出根據本揭露之例示性實施例的例示性記憶體儲存系統內的開關之方塊圖。如圖7A及圖7B中所示出，開關基體偏壓電路700及開關基體偏壓電路720以與如上文圖2中所描述之開關202.1至開關202.n 、 如上文圖3中所描述之開關302.1及開關302.2n 、 如上文圖4中所描述之開關402.1至開關402.n n 及/或如上文圖5中所描述之開關502.1及開關502.n 實質上類似之方式選擇性地提供其可操作電壓信號V1 至可操作電壓信號V n 及/或其可操作電壓信號VDDM 及可操作電壓信號VDD 。在圖7A及圖7B中所示之例示性實施例中，開關基體偏壓電路700及開關基體偏壓電路720經設置及經配置以具有選自可操作電壓信號VDDM 及可操作電壓信號VDD 之最大操作電壓信號VDDMAXBULK 以防止閂鎖，最大操作電壓信號VDDMAXBULK 施加於基體（Bulk）（B）端（亦被稱作本體（Body）端、基底（Base）端或基板（Substrate）端）。
如圖7A中所示出，開關基體偏壓電路700包含耦合至PMOS電晶體P7.1至PMOS電晶體P7.k 之PMOS電晶體P8及PMOS電晶體P9。PMOS電晶體P7.1至PMOS電晶體P7.k 可表示如上文圖2中所描述之開關202.1至開關202.n 、 如上文圖3中所描述之開關302.1及開關302.2n 、 如上文圖4中所描述之開關402.1至開關402.n n 及/或如上文圖5中所描述之開關502.1及開關502.n 中之一或多者之例示性實施例。在圖7A中所示之例示性實施例中，PMOS電晶體P7.1至PMOS電晶體P7.k 包含閘極（G）端、源極（S）端、汲極（D）端以及基體（B）端。如圖7A中另外示出，PMOS電晶體P7.1至PMOS電晶體P7.k 之基體（B）端接收由PMOS電晶體P8及PMOS電晶體P9從可操作電壓信號VDDM 及可操作電壓信號VDD 選擇的最大操作電壓信號VDDMAXBULK 。當可操作信號VDDM 大於可操作信號VDD 使得最大操作電壓信號VDDMAXBULK 為可操作信號VDDM 時，PMOS電晶體P8為主動（active）的。否則，當可操作信號VDD 大於可操作信號VDDM 使得最大操作電壓信號VDDMAXBULK 為可操作信號VDD 時，PMOS電晶體P9為主動的。
如圖7B中所示出，開關基體偏壓電路720包含耦合至PMOS電晶體P7.1至PMOS電晶體P7.k 的PMOS電晶體P10及PMOS電晶體P11。如圖7B中另外示出，PMOS電晶體P7.1至PMOS電晶體P7.k之基體（B）端接收由PMOS電晶體P10及PMOS電晶體P11從可操作電壓信號VDDM 及可操作電壓信號VDD 中選擇的最大操作電壓信號VDDMAXBBULK 。在圖7B中所示之例示性實施例中，偏壓控制信號150及/或選擇控制信號152在處於邏輯0時啟動PMOS電晶體P10以選擇性地提供可操作信號VDDM 作為最大操作電壓信號VDDMAXBULK 。亦在此例示性實施例中，切換控制信號250.2及/或切換控制信號450.2在處於邏輯0時啟動PMOS電晶體P11以選擇性地提供可操作信號VDD 作為最大操作電壓信號VDDMAXBULK 。在另一例示性實施例中，偏壓控制信號150及/或選擇控制信號152以及切換控制信號250.2及/或切換控制信號450.2表示互補切換控制信號。在此其他例示性實施例中，一次僅啟動PMOS電晶體P10或PMOS電晶體P11中之一者。第三例示性選擇電路
圖8示出根據本揭露之例示性實施例的例示性記憶體儲存系統內的第三例示性選擇電路之方塊圖。如圖8中所示出，並列選擇電路800以與如上文圖1中所論述之選擇電路104實質上類似之方式從可操作電壓信號VDDM 及可操作電壓信號VDD 中選擇性地提供操作電壓信號VDDOPERATING.1 至操作電壓信號VDDOPERATING.k 給記憶體裝置，諸如下文將進一步詳細論述之記憶體裝置106及/或記憶體裝置812以提供一些實例。在圖8中所示之例示性實施例中，並列選擇電路800包含選擇電路802.1至選擇電路802.k 。並列選擇電路800可表示如上文圖1中所述之選擇電路104及/或如上文圖4中所述之選擇電路404之例示性實施例。
選擇電路802.1至選擇電路802.k 將可操作電壓信號VDDM 及可操作電壓信號VDD 中之操作電壓信號VDDOPERATING.1 至操作電壓信號VDDOPERATING.k 選擇性地提供至記憶體裝置。在例示性實施例中，記憶體裝置之讀取/寫入速度可藉由選擇性地提供可操作電壓信號VDDM 及可操作電壓信號VDD 中之較大者作為操作電壓信號VDDOPERATING.1 至操作電壓信號VDDOPERATING.k 而增至最大。作為另一實例，記憶體裝置之功率消耗可藉由選擇性地接收可操作電壓信號VDDM 及可操作電壓信號VDD 中之較小者作為操作電壓信號VDDOPERATING.1 至操作電壓信號VDDOPERATING.k 而減至最小。在圖8中所示之例示性實施例中，選擇電路802.1至選擇電路802.k 中之每一者彼此類似；因此，下文僅進一步詳細論述選擇電路802.1。
如圖8中所示出，選擇電路802.1包含開關804.1及開關804.2以及選擇控制處理電路806。開關804.1及開關804.2以與如上文圖4中所描述開關402.1至開關402.n 選擇性地提供其對應可操作電壓信號VDDM 及可操作電壓信號VDD 作為操作電壓信號VDDOPERATING 之實質上類似之方式，選擇性地提供其對應可操作電壓信號VDDM 及可操作電壓信號VDD 作為操作電壓VDDOPERATING.1 。在例示性實施例中，切換控制信號850.1及切換控制信號850.2在處於第一邏輯位準（諸如提供實例之邏輯0）時啟動（亦即閉合）開關804.1及開關804.2中之一或多個，及/或在處於第二邏輯位準（諸如提供實例之邏輯1）時阻斷（亦即開路）開關804.1及開關804.2中之剩餘開關。在此例示性實施例中，開關804.1及開關804.2在啟動時從可操作電壓信號VDDM 及可操作電壓信號VDD 之中選擇性地提供它們的可操作電壓信號作為操作電壓VDDOPERATING.1 。在另一例示性實施例中，開關804.1及開關804.2為互補開關，亦即，開關804.1為閉合時開關804.2為開路，或開關804.1為開路時開關804.2為閉合，從而提供其對應可操作電壓信號VDDM 及可操作電壓信號VDD 作為操作電壓VDDOPERATING.1 。在另一例示性實施例中，開關804.1及開關804.2使用p型金屬氧化物半導體（PMOS）電晶體實施。開關804.1及開關804.2可表示如上文圖4中所描述之開關402.1至開關402.n 中之兩個開關之例示性實施例。
在圖8中所示之例示性實施例中，選擇控制處理電路806包含邏輯反相器808、第一邏輯或（logical OR）閘810.1及第二邏輯或閘810.2。然而相關領域中具通常知識者會理解可在不背離本揭露之精神及範疇的情況下，替代地使用到提供一些實例之其他邏輯閘，諸如一或多個邏輯與（logical AND）閘、一或多個邏輯或閘、一或多個邏輯反相器（INVERTER）閘、一或多個邏輯與非（logical NAND）閘、一或多個邏輯或非（NOR）閘或其任何組合。邏輯反相器808對選擇控制信號152執行邏輯反相操作以提供互補選擇控制信號852。在圖8中所示之例示性實施例中，第一邏輯或閘810.1對互補選擇控制信號852及使能控制信號854.1至使能控制信號854.k 中的使能控制信號854.1執行第一邏輯或操作。當互補選擇控制信號852處於第一邏輯位準以選擇可操作電壓信號VDDM 作為操作電壓VDDOPERATING.1 及使能控制信號854.1處於第一邏輯位準時，第一邏輯或閘810.1在第一邏輯位準（諸如提供實例之邏輯0）提供切換控制信號850.1以啟動開關804.1。否則，當互補選擇控制信號852處於第二邏輯位準以選擇可操作電壓信號VDDM 作為操作電壓VDDOPERATING.1 或使能控制信號854.1處於第二邏輯位準時，第一邏輯或閘810.1在第二邏輯位準（諸如提供實例之邏輯1）提供切換控制信號850.1以阻斷開關804.1。第二邏輯或閘810.2以與第一邏輯或閘810.1實質上類似之方式操作。因此，並不進一步詳細描述第二邏輯或閘810.2。
記憶體裝置812接收操作電壓信號VDDOPERATING.1 至操作電壓信號VDDOPERATING.k 。在圖8中所示之例示性實施例中，記憶體裝置812包含內部電路814.1至內部電路814.k 。在例示性實施例中，內部電路814.1至814.k 包含至少一記憶體陣列、行選擇電路及/或寫入驅動器以提供一些實例。記憶體裝置812將操作電壓信號VDDOPERATING.1 至操作電壓信號VDDOPERATING.k 提供至其內部電路814.1至內部電路814.k 中之對應內部電路。在另一例示性實施例中，記憶體裝置812之讀取/寫入速度可藉由選擇性地接收可操作電壓信號VDDM 及可操作電壓信號VDD 中之較大者作為操作電壓信號VDDOPERATING.1 至操作電壓信號VDDOPERATING.k 而增至最大。在此實例中，當與可操作電壓信號VDDM 及VDD 中之較小者相比較時，可操作電壓信號VDDM 及可操作電壓信號VDD 中之較大者可使得內部電路814.1至內部電路814.k 之各種電晶體以較快速率斷開及/或接通。作為另一實例，記憶體裝置812之功率消耗可藉由選擇性地接收可操作電壓信號VDDM 及可操作電壓信號VDD 中之較小者作為操作電壓信號VDDOPERATING.1 至操作電壓信號VDDOPERATING.k 而減至最小。在此其他實例中，當與可操作電壓信號VDDM 及可操作電壓信號VDD 中之較大者相比較時，可操作電壓信號VDDM 及可操作電壓信號VDD 中之較小者導致內部電路814.1至內部電路814.k 中較少不想要的漏電。例示性記憶體儲存系統之例示性操作
圖9示出根據本揭露之例示性實施例的例示性記憶體儲存系統之例示性操作之流程圖。本揭露不限於此可操作描述。實際上，其他可操作控制流在本揭露之範疇及精神內對相關領域中具通常知識者將為顯而易見的。以下論述描述記憶體儲存系統之例示性操作流程900，諸如提供實例之記憶體儲存系統100或記憶體儲存系統500。
在操作902處，例示性操作流程900接收一或多個第一可操作電壓控制信號，諸如提供實例之偏壓控制信號150。在例示性實施例中，一或多個第一可操作電壓控制信號指示多個可操作電壓信號中由例示性操作流程900選擇性地選擇之一或多個可操作電壓信號，上述的多個可操作電壓信號諸如提供一些實例之可操作電壓信號V1 至可操作電壓信號V n 及/或可操作電壓信號VDDM 及可操作電壓信號VDD 。舉例而言，一或多個第一可操作電壓控制信號可指示最大可操作電壓信號，最大可操作電壓信號是由例示性操作流程900選擇性地從這些可操作電壓信號中所選擇。在例示性實施例中，操作902可由如上文圖1中所描述之偏壓電路102、如上文圖2中所描述之偏壓控制處理電路204及/或如上文圖3中所描述之偏壓控制處理電路304進行。
在操作904處，例示性操作流程900根據操作902的一或多個可操作電壓控制信號提供一或多個第一切換控制信號，諸如提供實例之切換控制信號250.1至250.n 中之一或多者。一或多個切換控制信號在處於第一邏輯位準（提供實例之邏輯0）時啟動（亦即閉合）多個開關中之一或多個第一開關，這些開關諸如提供一些實例之開關202.1至開關202.n 、開關302.1及開關302.2及/或PMOS電晶體P7.1至PMOS電晶體P7.k ，及/或在處於第二邏輯位準（提供實例之邏輯1）時阻斷（亦即開路）多個開關中之一或多個第二開關。在例示性實施例中，操作904可由如上文圖1中所描述之偏壓電路102、如上文圖2中所描述之偏壓控制處理電路204及/或如上文圖3中所描述之偏壓控制處理電路304進行。
在操作906處，例示性操作流程900根據操作904的一或多個第一切換控制信號選擇性地提供來自操作902的一或多個可操作電壓信號作為最大操作電壓信號VDDMAX 。操作904之一或多個第一開關在啟動時選擇性地從操作902的一或多個可操作電壓信號中提供它們的可操作電壓信號以作為最大操作電壓信號VDDMAX 。操作904之一或多個第二開關在阻斷時被選擇性地禁止從操作902的一或多個可操作電壓信號中提供它們的可操作電壓信號。在例示性實施例中，操作906可由提供一些實例之如上文圖2中所描述之開關202.1至202.n 、如上文圖3中所描述之開關302.1及302.2及/或如上文圖7中所描述之PMOS電晶體P7.1至P7.k 進行。
在操作908處，例示性操作流程900接收一或多個第二可操作電壓控制信號，諸如提供實例的選擇控制信號152。在例示性實施例中，一或多個第二可操作電壓控制信號從多個可操作電壓信號之中指示待提供至記憶體裝置（諸如提供一些實例之記憶體裝置106及/或記憶體裝置812）的一或多個可操作電壓信號，這些可操作電壓信號諸如提供一些實例之可操作電壓信號V1 至可操作電壓信號V n 及/或可操作電壓信號VDDM 及可操作電壓信號VDD 。在一些情況下，一或多個第二可操作電壓控制信號可指示待被控制的記憶體裝置的多個可操作參數中的一或多個可操作參數，諸如提供一些實例之功率消耗或讀取/寫入速度。在例示性實施例中，一或多個可操作電壓控制信號可從多個可操作電壓信號中指示最小操作電壓信號，該最小操作電壓信號被提供至記憶體裝置以使記憶體裝置之功率消耗減至最小。在另一例示性實施例中，一或多個可操作電壓控制信號可指示多個可操作電壓信號中之最大操作電壓信號，該最大操作電壓信號將被提供至記憶體裝置以使記憶體裝置之讀取/寫入速度增至最大。
在操作910處，例示性操作流程900提供一或多個第二切換控制信號，諸如提供一些實例之上文圖4中所述切換控制信號450.1至切換控制信號450.n 及/或如上文圖8中所述切換控制信號850.1及切換控制信號850.2中之一或多者。在例示性實施例中，例示性操作流程900根據操作906所提供的最大操作電壓信號VDDMAX 在可操作電壓信號VDDM 及可操作電壓信號VDD 中之較大者所對應的域（稱為VDDMAX 域）中提供一或多個第二切換控制信號。一或多個切換控制信號在處於第一邏輯位準（提供實例之邏輯0）時啟動（亦即閉合）多個開關（諸如提供一些實例之開關202.1至開關202.n 、開關302.1及開關302.2及/或PMOS電晶體P7.1至PMOS電晶體P7.k ）中之一或多個第二開關，及/或在處於第二邏輯位準（提供實例之邏輯1）時阻斷（亦即開路）多個開關中之一或多個第二開關。在例示性實施例中，操作910可由如上文圖1中所描述之選擇電路104、如上文圖4中所描述之選擇控制處理電路404、如上文圖5中所描述之選擇控制處理電路504及/或如上文圖8中所描述之選擇電路802.1至選擇電路802.k 中之一或多者進行。
在操作912處，例示性操作流程900根據操作910中之一或多個第二切換控制信號將操作910中之一或多個可操作電壓信號選擇性地提供至記憶體裝置。操作910之一或多個第一開關在啟動時從操作902之其一或多個可操作電壓信號中選擇性地提供它們的可操作電壓信號作為操作電壓VDDOPERATING 。操作910之一或多個第二開關在阻斷時被選擇性地禁止從操作902之其一或多個可操作電壓信號中提供它們的可操作電壓信號。在例示性實施例中，操作912可由提供一些實例之如上文圖4中所描述之開關402.1至開關402.n 、 如上文圖5中所描述之開關502.1及開關502.2、如上文圖7中所描述之PMOS電晶體P7.1至PMOS電晶體P7.k 、如上文圖8中所描述之開關804.1及開關804.2進行。在例示性實施例中，操作912之一或多個第一開關在啟動時將操作902之一或多個可操作電壓信號中之較大者選擇性地提供至記憶體裝置從而使記憶體裝置之讀取/寫入速度增至最大。在另一例示性實施例中，操作910之一或多個第一開關在啟動時將操作902之一或多個可操作電壓信號中之較小者選擇性地提供至記憶體裝置從而使記憶體裝置之功率消耗減至最小。操作910之一或多個第二開關在阻斷時被選擇性地禁止將操作902之一或多個可操作電壓信號中的其可操作電壓信號提供至記憶體裝置。結論
前述具體實施方式揭露一種記憶體儲存系統。記憶體儲存系統包含偏壓電路、選擇電路以及記憶體裝置。偏壓電路選擇性地提供多個可操作電壓信號中的最大操作電壓信號。選擇電路選擇性地提供多個可操作電壓信號中的操作電壓信號。選擇電路包含提供切換控制信號之選擇控制處理電路，其中至少一個切換控制信號處於對應於最大操作電壓信號之邏輯位準，且切換以根據切換控制信號選擇性地提供操作電壓信號。記憶體裝置經設置以接收操作電壓信號。
前述具體實施方式亦揭露用於從多個可操作電壓信號中選擇性地提供操作電壓信號之選擇電路。選擇電路包含選擇控制處理電路及開關。選擇控制處理電路根據偏壓控制信號提供切換控制信號，其中切換控制信號參考多個可操作電壓信號中之第一可操作電壓信號所對應的第一域，且其中偏壓控制信號參考多個可操作電壓信號中之第二可操作電壓信號所對應的第二域，第二可操作電壓信號小於第一可操作電壓信號。開關根據切換控制信號從多個可操作電壓信號中選擇性地提供操作電壓信號。
在一些實施例中，所述選擇電路中的多個開關中之至少一個開關包括：p型金屬氧化物半導體（PMOS）電晶體，具有基體端，以及開關基體偏壓電路，經設置以將所述多個可操作電壓信號中之第二最大操作電壓信號提供至所述基體端。
在一些實施例中，所述選擇電路中的操作電壓信號包括所述多個可操作電壓信號中之最大可操作電壓信號，所述最大可操作電壓信號使記憶體裝置之讀取/寫入速度增至最大。
在一些實施例中，所述選擇電路中的操作電壓信號包括所述多個可操作電壓信號中之最小可操作電壓信號，所述最小可操作電壓信號使記憶體裝置之功率消耗減至最小。
前述具體實施方式進一步揭露一種用於操作記憶體儲存裝置之方法。所述方法包含接收可指示多個可操作電壓信號中的最大可操作電壓信號的第一控制信號及可指示多個可操作電壓信號中的操作電壓信號的第二控制信號；根據第一控制信號提供可操作電壓信號中之最大可操作電壓信號；將第二控制信號自小於可操作電壓信號中之最大可操作電壓信號的操作電壓信號所對應的第一域移位至最大可操作電壓信號所對應的第二域，從而根據第二控制信號提供切換控制信號；基於這些切換控制信號中的第一切換控制信號啟動多個開關中的第一開關以從這些可操作電壓信號中選擇性地提供第一可操作電壓信號；基於這些切換控制信號中的第二切換控制信號阻斷多個開關中的第二開關以選擇性地禁止第二開關從這些可操作電壓信號中提供第二可操作電壓信號，以及接收第一可操作電壓信號。
在一些實施例中，所述方法中的所述啟動包括：基於所述多個切換控制信號中之所述第一切換控制信號啟動所述第一開關以從所述多個可操作電壓信號中選擇性地提供所述最大可操作電壓信號。
在一些實施例中，所述方法中的所述啟動進一步包括：基於所述多個切換控制信號中之所述第一切換控制信號啟動所述第一開關以從所述多個可操作電壓信號中選擇性地提供所述最大可操作電壓信號從而使所述記憶體裝置之讀取/寫入速度增至最大。
在一些實施例中，所述方法中的所述啟動包括：基於所述多個切換控制信號中之所述第一切換控制信號啟動所述第一開關以從所述多個可操作電壓信號中選擇性地提供最小可操作電壓信號。
在一些實施例中，所述方法中的所述啟動進一步包括：基於所述多個切換控制信號中之所述第一切換控制信號啟動所述第一開關以從所述多個可操作電壓信號中選擇性地提供所述最小可操作電壓信號從而將所述記憶體裝置之功率消耗減至最小。
前述具體實施方式參考隨附圖式以示出根據本揭露之例示性實施例。前述具體實施方式對「例示性實施例」之參考指示所描述之例示性實施例可包含特定特徵、結構或特性，但每一例示性實施例未必包含這些特定特徵、結構或特性。此外，這些用語未必表示相同例示性實施例。此外，無論是否明確地描述，關於一例示性實施例所描述的任何特徵、結構或特性，可被獨立包含或以任何組合形式結合其他例示性實施例所描述的特徵、結構或特性。
前述具體實施方式並不意指限制。實際上，本揭露之範疇僅根據以下申請專利範圍及其等同物定義。應瞭解，前述具體實施方式意欲用以解譯申請專利範圍，而非以下發明摘要章節。發明摘要章節可闡述本揭露之一或多個但並非所有例示性實施例，且因此不意欲以任何方式限制本揭露及以下申請專利範圍及其等同物。
前述具體實施方式內描述之例示性實施例已經出於說明之目的提供，且不意欲為限制性的。其他例示性實施例為可能的，且可在保持於本揭露之精神及範疇內時對例示性實施例進行修改。已憑藉用以說明特定功能及所述功能之關係之實施方式的功能建置區塊來描述前述具體實施方式。為了便於描述，本文已任意地定義這些功能建置區塊之邊界。只要適當地執行指定功能及其關係，便可界定替代邊界。
本揭露之實施例可以硬體、韌體、軟體或其任何組合予以實施。本揭露之實施例亦可實施為儲存於機器可讀媒體上之指令，所述指令可由一或多個處理器讀取並執行。機器可讀媒體可包含用於儲存或傳輸以可由機器（例如，計算電路）讀取之形式之資訊的任何機構。舉例而言，機器可讀媒體可包含非暫時性機器可讀媒體，諸如唯讀記憶體（ROM）；隨機存取記憶體（RAM）；磁碟儲存媒體；光學儲存媒體；快閃記憶體裝置；以及其他。作為另一實例，機器可讀媒體可包含暫時性機器可讀媒體，諸如電子、光學、聲學或其他形式之傳播信號（例如，載波、紅外線信號、數位信號等）。另外，韌體、軟體、常式、指令可在本文中被描述為執行特定動作。然而，應瞭解，此類描述僅僅出於方便起見，且此類動作事實上是由計算裝置、處理器、控制器或執行韌體、軟體、常式、指令等之其他計算裝置引起。
前述具體實施方式充分揭露本揭露之一般性質：其他人可藉由應用對相關技術領域中的通常知識之瞭解而在不背離本揭露之精神及範疇之情況下，且無需進行過度實驗下輕易地修改及/或調適各種應用此類例示性實施例。因此，基於本文所呈現之教示及指導，意欲在這些例示性實施例之含義及多個等同物的範疇內進行此類調適及修改。應理解，本文中之措詞或術語是出於描述而非限制之目的，使得本說明書之術語或措詞應由相關領域中具通常知識者鑒於本文中之教示予以解譯。
100:記憶體儲存系統 102、200、300:偏壓電路 104、400、500、802.1至802.k:選擇電路 106、812:記憶體裝置 150:偏壓控制信號 152、350、550:選擇控制信號 202.1至202.n、302.1、302.2、402.1至402.n、502.1、502.2、804.1、804.2:開關 204、304:偏壓控制處理電路 250.1至250.n、450.1至450.n:切換控制信號 306、506:位準移位電路 308、508:邏輯反相器 404、504、806:選擇控制處理電路 600、610、620、630、640、650、660:功率處理電路 602:第三邏輯反相器 612:第四邏輯反相器 622:第五邏輯反相器 624:第六邏輯反相器 626:第七邏輯反相器 700、720:開關基體偏壓電路 800:並列選擇電路 810.2:第二邏輯或閘 814.1至814.k:內部電路 854.1至854.k:使能控制信號 900:例示性操作流程 902、904、906、908、910、912:操作 V1至V n 、VDDM、VDD:可操作電壓信號 VDDMAX、VDDMAXBULK:最大操作電壓信號 VDDOPERATING:操作電壓 P1、P2、P3、P4、P5、P6、P7、P7.1至P7.k、P8、P9、P10、P11:PMOS電晶體 N1、N2、N3、N4、N5、N6、N7、N8:NMOS電晶體 VDDOPERATING.1至VDDOPERATING.k :操作電壓信號
結合隨附圖式閱讀以下詳細描述會最佳地理解本揭露之態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，為論述清楚起見，可任意增大或減小各種特徵之尺寸。 圖1示出根據本揭露之例示性實施例的例示性記憶體儲存系統之方塊圖。 圖2示出根據本揭露之例示性實施例的例示性記憶體儲存系統內的第一例示性偏壓電路之方塊圖。 圖3示出根據本揭露之例示性實施例的例示性記憶體儲存系統內的第二例示性偏壓電路之方塊圖。 圖4示出根據本揭露之例示性實施例的例示性記憶體儲存系統內的第一例示性選擇電路之方塊圖。 圖5示出根據本揭露之例示性實施例的例示性記憶體儲存系統內的第二例示性選擇電路之方塊圖。 圖6A至圖6H示出根據本揭露之例示性實施例的例示性記憶體儲存系統內的例示性控制處理電路之方塊圖。 圖7A及圖7B示出根據本揭露之例示性實施例的例示性記憶體儲存系統內的開關之方塊圖。 圖8示出根據本揭露之例示性實施例的例示性記憶體儲存系統內的第三例示性選擇電路之方塊圖。 圖9示出根據本揭露之例示性實施例的例示性記憶體儲存系統之例示性操作之流程圖。
100:記憶體儲存系統
102:偏壓電路
104:選擇電路
106:記憶體裝置
108:閂鎖保護電路
150:偏壓控制信號
152:選擇控制信號
V1至V n :可操作電壓信號
VDDOPERATING:操作電壓
VDDMAX:最大操作電壓信號

Claims (10)

  1. 一種記憶體儲存系統，包括： 偏壓電路，經設置以從多個電源電壓信號中選擇性地提供第一電源電壓信號； 選擇電路，經設置以從所述多個電源電壓信號中選擇性地提供第二電源電壓信號，所述選擇電路包括： 多個第一開關，經設置以根據選擇控制信號從所述多個電源電壓信號中選擇性地提供所述第二電源電壓信號，所述選擇控制信號從第一電壓域轉換到與所述第一電源電壓信號對應的第二電壓域；以及 記憶體裝置，經設置以接收所述第二電源電壓信號。
  2. 如申請專利範圍第1項所述的記憶體儲存系統，其中所述第一電源電壓信號包括所述多個電源電壓信號中的最大電源電壓信號。
  3. 如申請專利範圍第2項所述的記憶體儲存系統，其中所述偏壓電路包括： 偏壓控制處理電路，經設置以響應於偏壓控制信號而產生多個切換控制信號，所述偏壓控制信號包括一或多個控制位元，所述一或多個控制位元用以指示所述多個電源電壓信號的所述第一電源電壓信號；以及 多個第二開關，經設置以根據所述多個切換控制信號選擇性地激活或停用，以選擇性地提供所述第一電源電壓信號。
  4. 如申請專利範圍第1項所述的記憶體儲存系統，其中所述選擇電路還包括： 選擇控制處理電路，經設置以根據所述選擇控制信號提供多個切換控制信號，以配置所述多個第一開關以選擇性地提供所述第二電源電壓信號。
  5. 如申請專利範圍第4項所述的記憶體儲存系統，其中所述選擇控制處理電路還經設置以將所述選擇控制信號的電壓準位從所述第一電壓域移位至所述第二電壓域，以在所述第二電壓域中提供所述多個切換控制信號中的至少一個。
  6. 如申請專利範圍第1項所述的記憶體儲存系統，其中所述選擇電路經設置以從所述多個電源電壓信號中選擇性地提供最大電源電壓信號作為所述第二電源電壓信號，以使所述記憶體裝置的讀取寫入速度增至最大，或是， 所述選擇電路經設置以從所述多個電源電壓信號中選擇性地提供最小電源電壓信號作為所述第二電源電壓信號，以將所述記憶體裝置之功率消耗減至最小。
  7. 一種用於操作記憶體儲存裝置的方法，所述方法包括： 由所述記憶體儲存裝置從多個電源電壓信號中選擇性地提供第一電源電壓信號； 由所述記憶體儲存裝置以基於選擇控制信號選擇性地激活或停用所述記憶體儲存裝置中的多個開關，其中所述產生包括： 將所述選擇控制信號從第一電壓域移位至對應於所述第一電源電壓信號的第二電壓域，以在所述第二電壓域中提供多個開關控制信號中的至少一個； 響應於所述多個開關控制信號，由所述記憶體儲存裝置選擇性地激活或停用所述多個開關，以提供所述多個電源電壓信號中的第二電源電壓信號至所述記憶體儲存裝置的記憶體裝置。
  8. 如申請專利範圍第7項所述的方法，其中所述第一電源電壓信號包括所述多個電源電壓信號中的最大電源電壓信號。
  9. 一種記憶體儲存系統，包括： 多個第一開關，經設置以從多個電源電壓信號中選擇性地提供第一電源電壓信號； 多個第二開關，經設置根據選擇控制信號從所述多個電源電壓信號中選擇性地提供第二電源電壓信號，所述選擇控制信號從第一電壓域移位至與所述第一電源電壓信號相對應的第二電壓域；以及 記憶體裝置，配置為接收所述第二電源電壓信號。
  10. 如申請專利範圍第9項所述的記憶體儲存系統，其中所述第一電源電壓信號包括所述多個電源電壓信號中的最大電源電壓信號。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10447420B2 (en) * 2016-06-03 2019-10-15 Infinera Corporation Method and system for signaling defects in a network element with optical fabric
US10503421B2 (en) * 2017-06-30 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Configurable memory storage system
DE102018107903A1 (de) 2017-06-30 2019-01-03 Taiwan Semiconductor Manufacturing Co. Ltd. Konfigurierbares Speichersystem
US10805034B2 (en) * 2018-02-22 2020-10-13 Nokia Solutions And Networks Oy Protection of channel connections in an optical network
US10560212B2 (en) * 2018-05-21 2020-02-11 Ciena Corporation Systems and methods for mesh restoration in networks due to intra-node faults
US10878852B2 (en) 2018-06-27 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Latch-up prevention circuit for memory storage system
US11212599B2 (en) * 2018-08-17 2021-12-28 Infinera Corporation Method and system to synchronize remote defect signaling and wavelength selective switch controls
US11451294B2 (en) * 2018-10-04 2022-09-20 Infinera Corporation Method and system to prevent false restoration and protection in optical networks with a sliceable light source
US10897321B1 (en) * 2019-11-27 2021-01-19 Ciena Corporation Protection for a degree-to-degree fiber link in an optical add/drop multiplexer (OADM)
US11310572B2 (en) * 2020-07-15 2022-04-19 Infinera Corporation Multi layer protection control for coherent DWDM networks
JP2024035870A (ja) * 2022-09-05 2024-03-15 日本電気株式会社 通信システム、通信装置、方法及びプログラム

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040004876A1 (en) * 2002-07-02 2004-01-08 Jong-Hyun Choi Circuit and method for selecting reference voltages in semiconductor memory device
US20040174763A1 (en) * 2003-03-04 2004-09-09 Schnepper Randy L. Memory subsystem voltage control and method

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1143454B1 (en) * 2000-03-29 2008-05-28 STMicroelectronics S.r.l. Voltage selector for nonvolatile memory
WO2006000243A1 (en) * 2004-06-28 2006-01-05 Telecom Italia S.P.A. A method and an apparatus for preventing traffic interruptions between client ports exchanging information through a communication network
KR100811273B1 (ko) 2006-10-19 2008-03-07 주식회사 하이닉스반도체 반도체 메모리 소자의 외부전원 공급 장치
US8174867B2 (en) * 2009-01-22 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Negative-voltage generator with power tracking for improved SRAM write ability
US9258215B2 (en) * 2013-01-02 2016-02-09 Infinera Corporation Optical layer protection switching applications
KR102261813B1 (ko) * 2014-11-26 2021-06-07 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR101675573B1 (ko) * 2016-03-21 2016-11-11 주식회사 이노액시스 레벨 시프터, 디지털 아날로그 변환기, 버퍼 증폭기 및 이를 포함하는 소스 드라이버와 전자 장치
US10503421B2 (en) * 2017-06-30 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Configurable memory storage system

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040004876A1 (en) * 2002-07-02 2004-01-08 Jong-Hyun Choi Circuit and method for selecting reference voltages in semiconductor memory device
US20040174763A1 (en) * 2003-03-04 2004-09-09 Schnepper Randy L. Memory subsystem voltage control and method

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