HK1191724A - 五晶體管sram單元 - Google Patents

Description

五晶体管SRAM单元

技术领域

本公开涉及一种静态读写存储器（SRAM）单元，更具体地，涉及一种五晶体SRAM单元。

背景技术

随机存取存储器（RAM）单元是半导体存储器，用于以单个比特值存储信息。静态随机存取存储器（SRAM）单元是RAM单元的一种，其利用双稳态闩锁电路存储一个比特值，由一对交叉耦接的反相器形成。该双稳态锁闭电路包括四个晶体管，但是需要额外的晶体管如存取晶体管从而使得存储器控制器能够读取该单元的内容以及将数据写入该单元。

SRAM单元可连接在一起以形成一个阵列。在不断收缩的现代电子世界中，SRAM阵列很方便，因为与独立操作的孤立SRAM单元相比，大量的SRAM可配置在一个较小的物理空间。SRAM阵列通常利用连接在栅格的许多单个SRAM单元来设计，其具有一个单个的SRAM单元用作可设定地址的行和列系统的一部分。由于只要该行和列的地址与单个的SRAM单元相联任何特定的单元值可在任何特定的时间被访问，存储器控制器与存储器驱动电路一起能够以随机的方式读取和/或写入SRAM阵列。

因为该SRAM单元有保持一个比特值的能力，改变所述单元比特值可包括通过利用该存取晶体管旨在克服一些锁闭电路晶体管状态的各种工艺。为克服该存取晶体管状态，需要额外的功率，这造成不希望有的尺寸增加。该额外存取晶体管和该增加的存取晶体管尺寸限制了SRAM阵列的物理尺寸的进一步减少。

发明内容

本文公开了一种半导体存储器，该半导体存储器包括：彼此交叉耦接的第一反相器和第二反相器；耦接至第一反相器的输入端的存取开关；耦接至存取开关的第一控制线；以及耦接至第二反相器的第二控制线；其中第一反相器和第二反相器被配置为响应于第一控制线被驱动至高于参考电压以及第二控制线被驱动至低于参考电压来不相等地偏置。

优选地，存取开关是存取晶体管。

优选地，第一反相器和第二反相器均包括第一p沟道晶体管和第二n沟道晶体管。

优选地，存取晶体管、第一p沟道晶体管及第二n沟道晶体管是金属氧化物半导体场效应晶体管（MOSFET）。

优选地，参考电压是半导体存储器的电源电压。

优选地，第一控制线是位线（BL），并且第二控制线是写位线（WBL）。

优选地，该半导体存储器进一步包括：第三控制线，耦接至存取晶体管，其中第三控制线是被配置为控制存取晶体管的导电模式的字线（WL）。

优选地，第一反相器或第二反相器的第一p沟道晶体管耦接至写位线。

优选地，位线被驱动至高于参考电压并且写位线基本上同时被驱动至低于参考电压以促进写操作。

本文还公开了一种半导体存储器，该半导体存储器包括：彼此交叉耦接的第一反相器和第二反相器；第一反相器具有第一p沟道晶体管，第一p沟道晶体管耦接至电源线和第一n沟道晶体管；第二反相器具有第二p沟道晶体管，第二p沟道晶体管耦接至写位线（WBL）和第二n沟道晶体管；第一p沟道晶体管和第一n沟道晶体管均耦接至存取晶体管，存取晶体管耦接至位线（BL）。

优选地，第一n沟道晶体管和第二n沟道晶体管被配置为响应于写位线被驱动至低于电源电压以及位线被驱动至高于电源电压来不相等地偏置。

优选地，半导体存储器进一步包括：第三控制线，耦接至存取晶体管，其中第三控制线是被配置为控制晶体管的导电模式的字线（WL）。

优选地，第一n沟道晶体管、第二n沟道晶体管、第一p沟道晶体管、第二p沟道晶体管及存取晶体管是金属氧化物半导体场效应晶体管（MOSFET）。

优选地，写位线被驱动至低于电源电压并且位线基本上同时被驱动至高于电源电压以促进写操作。

本文还公开了一种半导体存储器，该半导体存储器包括：彼此交叉耦接的第一反相器和第二反相器；具有多条控制线的第一端口；具有多条控制线的第二端口；第一反相器具有均耦接至第一端口的第一p沟道晶体管和第一n沟道晶体管；以及第二反相器具有均耦接至第二端口的第二p沟道晶体管和第二n沟道晶体管；其中第一n沟道晶体管和第二n沟道晶体管被配置为响应于与第一端口相关联的多条控制线的一部分被驱动至高于电源电压以及与第一端口相关联的多条控制线的一部分被驱动至低于电源电压来不相等地偏置。

优选地，多条控制线包括：写位线（WBL）；位线（BL）；以及字线（WL）。

优选地，第一端口和第二端口的每一个端口进一步包括：耦接至相应反相器的存取晶体管，其中位线和字线耦接至存取晶体管，字线被配置为控制存取晶体管的导电模式。

优选地，写位线被驱动至低于电源电压并且位线基本上同时被驱动至高于电源电压以促进写操作。

优选地，第一端口和第二端口来自均具有多条控制线的多个端口之中，并且多个端口的一部分共享写位线。

优选地，多个端口被配置为使多个装置之中的半导体存储器能够共享存取。

附图说明

图1示出了根据本公开示例性实施方式的存储器模块的框图。

图2示出了根据本公开示例性实施方式的五晶体管SRAM单元的示意图。

图3A示出了根据本公开示例性实施方式的五晶体管SRAM单元执行读操作的时序图。

图3B示出了根据本公开示例性实施方式的对五晶体管SRAM单元执行写操作的时序图。

图4示出了根据本公开示例性实施方式的五晶体管SRAM单元的阵列示意图。

图5示出了根据本公开示例性实施方式的SRAM单元的静躁容限（SNM）的图形表示。

图6示出了根据本公开示例性实施方式的六晶体管双端口比特单元的示意图；以及

图7示出了根据本公开示例性实施方式的八晶体管四端口比特单元的示意图。

现将参考附图对本公开进行描述。在附图中，相似参考标号表示相同、功能上相似和/或结构上相似的元件。通过参考号最左边的数字（几个数字）来表示其中元件首先出现的示图。

具体实施方式

以下详细说明参考附图从而阐明本公开的示例实施方式。在详细说明中提及的“一个示例性实施方式”、“示例性实施方式”、“实例的示例性实施方式”等是表示所述例性实施方式可包括一个具体的特点、结构或特征，但不是所有的示例性实施方式必须包括该具体的特点、结构或特征。另外，这些短语不必指代同一示例性实施方式。进一步，结合示例性实施方式对一个具体的特征、结构或特性进行说明时，无论是否明确指出，本领域的技术人员在其知识范围内可结合其他示例性实施方式影响该特征，结构或特性。

本文中描述的示例性实施方式仅供说明而不用于限制。其他示例性实施方式也是有可能的，且在本公开的实质和范围之内也可对示例性实施方式做出改进。因此，此具体实施方式并非用于限制本公开。准确来说，本公开的范围只受权利要求及其等同物的限制。

本发明的实施方式可以硬件、固件、软件或相关任何组合来实施。本公开的实施方式也可作为存储在机器可读介质上的指令来实现，这些指令可通过一个或一个以上的处理器来读取和执行。机器可读介质可包括用于以机器（例如计算设备）可读的形式存储或传输信息的任何机械装置。例如，机器可读介质可包括只读存储器（ROM）；随机存取存储器（RAM），磁盘存储介质；光存储介质；快闪存储器件；电、光、声音或其他形式的传播信号（例如载波、红外信号、数字信号等）及其他。进一步，在本文中固件、软件、程序及指令可被描述为进行特定动作。然而，应当理解，该描述仅仅为了方便且该动作事实上由执行固件、软件、程序及指令等的计算器件、处理器、控制器或其他的器件引起的。

下文中示例性实施方式的详细说明将完全地揭示本公开的一般本质，使得本领域技术人员可运用其知识通过适当的实验在不偏离本公开的实质及范围的情况下在不进行不适当的实验的情况下轻易地修改和/或适配该示例性实施方式的各种应用。因此，基于在本文中提出的教导和指导，这些适配和修改意图是在示例性实施方式的意义及多个同等物的范围之内。应理解，本文中的措辞或术语是为了描述而非限制的目的，因此，本说明书的术语或措辞应根据本文中的教学而由本领域技术人员理解。

除非另外指出，否则遍及本公开提供的附图不应理解为按比例绘制的图样。更具体地，时序图可能被夸大和/或是非连续的以提供对示例性实施方式的更好的描述。这种夸大和/或非连续性还可以在轴、步骤和/或单个元件间改变从而更清晰地证明示例性实施方式的概念。

该逻辑电平和/或默认电压状态只为了示例的目的提供。本领域中的技术人员将理解逻辑电平可以是相反的，使得主张晶体管使用低电平有效或高电平有效逻辑方案。相似地，可修改默认、上拉和/或下拉电压状态以适应合适的逻辑实施方式。数据线从一个状态到另一个状态的转变不应被解释为先前的状态是默认、标准、静态和/或不变的状态。

尽管本公开的描述在SRAM的方面进行描述，但是在不偏离本公开的实质和范围的条件下，本领域的技术人员将能意识到本公开可应用于其他类型的存储器。例如，尽管本公开使用SRAM存储器控制器和SRAM存储器驱动器来描述，但是在不偏离本公开的实质和范围的情况下，本领域的技术人员将意识到这些SRAM存储装置的功能可被应用到使用此外的类型的存储器（诸如DRAM，或非易失性存储器）的其他存储器装置。

示例性存储器接口

图1示出了根据本公开示例性实施方式的存储器模块的框图。存储器模块100包括存储器控制器102，存储器接口104，和存储器106。例如，存储器控制器102可包括处理器、CPU、专用集成电路（ASIC）或优先级控制器。例如，存储器接口104可包括解码器电路、存储器驱动器、缓冲器和/或锁存器，它们被配置为向和从存储器106寻址、访问、写入和/或读取数据。存储器接口104通过存储器总线101与存储器控制器102通信。例如，存储器接口104的任何、一些或所有功能可整合成存储器控制器102的一部分以促进来自存储器控制器102的对存储器106的直接通信和控制。

存储器接口104使用控制线103与存储器106连接。基于与存储器控制器102的通信，存储器接口104可将控制线103驱动至不同的电压电平。存储器控制器102和/或存储器接口104可将任何、一些或所有控制线103的电压电平相对于彼此动态地改变，或将任何、一些或所有控制线103持续任何时长地保持在静态的、不变的值。控制线103的电压电平状态允许存储器控制器102从存储器106读取数据以及将数据写入至存储器106。

示例性五晶体管SRAM单元

图2示出了根据本公开的示例性实施方式的五晶体管SRAM单元的示意图。五晶体管SRAM单元200由一对交叉耦接的反相器202及204以及由单个n沟道存取晶体管N2表示的存取开关形成。独立的SRAM单元200可表示存储器106的示例性实施方式。反相器202包括p沟道晶体管P0和n沟道晶体管N0，其具有输入节点Q和输出节点QN。反相器204包括p沟道晶体管P1和n沟道晶体管N1，其具有输入节点QN和输出节点Q。存取晶体管N2控制对节点Q的访问以读取由节点Q的电压电平表示的数据位并且将数据位写入节点Q。尽管图2所示的晶体管表示为MOSFET晶体管，但是应注意本公开不限于此。在不偏离本公开的实质和范围的情况下，SRAM单元200可使用对于本领域技术人员显而易见的各种类型的晶体管或任何其他类型的开关装置来实现。

存取晶体管N2连接至位线（BL）和字线（WL）。字线生效以便将节点Q的电压传输至BL来读取Q数据位，或将BL的电压传输至节点Q来写入Q数据位。晶体管P0连接至用于连同WL和BL一起执行写操作的写位线（WBL）。BL、WL和WBL可代表控制线103的示例性实施方式。

例如，当节点Q的栅极电压是诸如逻辑0的低电压时，晶体管P0导通，由此，假如WBL处于足够高的电压（诸如Vdd、逻辑1或偏离Vdd的值），则WBL的电压基本上传输至节点QN，从而使漏源电流流经P0。例如，当节点QN的栅极电压是诸如逻辑0的低电压时，晶体管P1导通，由此，电源电压Vdd基本上传输至节点Q。晶体管N0在正栅极电压Q施加至栅极时导通，由此节点QN放电至地（逻辑0）。晶体管N1在节点QN的正栅极电压施加至栅极时导通，由此节点QN放电至地（逻辑0）。

由于节点Q的电压传输至BL，所以存取晶体管N2连接至节点Q且当WL生效时可读取Q数据位。当WL生效时，存取晶体管N2导通，将BL电压传输至节点Q以写入数据位。例如，在读取Q数据位时，存储器控制器102可将BL配置为存储器接口104的输入，而在存储器控制器102写入Q数据位时，存储器控制器102可将BL配置为存储器接口104的输出。存储器接口104可被配置为（为了提供示例）双向缓冲器电路。

WBL可由BL和WL独立驱动。更具体地，例如，WBL可保持在高电压电平（诸如逻辑1），即对于读操作基本上是静态。例如，当SRAM单元200处于不能从SRAM单元200读取或对SRAM单元200写入数据的“保持”状态时，WBL也可保持在高电压电平（诸如逻辑1）。此外，例如当存储器控制器102执行写操作时，WBL被驱动至偏离高电压电平（诸如逻辑1或Vdd）的电压电平。

例如，SRAM单元200、存储器控制器102和/或存储器接口104可被实现为单个集成电路（IC）、半导体裸片、芯片的一部分和/或被集成为印刷电路板（PCB）设计的一部分。此外，SRAM单元200、存储器控制器102和/或存储器接口104中的任何、一些或所有都可实现为分开的和/或彼此相关的外部组件。

例如，尽管Q和QN数据位被描述为数字值，但是应注意，在状态转换期间可存在节点Q和QN的值将在逻辑高和逻辑低值之间变化的过渡状态。在节点Q和/或QN的电压电平也可从电源Vdd（逻辑高）和地（逻辑低）偏离至逻辑电平电压边界之内和之外的电压电平。此外，尽管SRAM单元200是数字存储器存储系统，但是WBL、BL、WL和/或Vdd的电压电平可以是模拟值。WBL、BL、WL和/或Vdd中的任何、一些或所有可以是变化的、脉冲的、闪动的（strobe）和/或保持恒定。

示例性读操作的时序图

图3A示出了根据本公开示例性实施方式的从五晶体管SRAM单元执行读操作的时序图。时序图300示出了从SRAM单元200执行读操作的不同电压电平的时序。参考图2，示出了WL、Q数据和BL的电压电平。例如，因为WBL的状态可保持在基本上的恒定值（诸如逻辑1）从而在读操作期间不影响SRAM单元200的状态，所以图3A中未示出WBL线。更具体地，只要WBL的电压保持在晶体管N1的阈值电压以上且不降至使P0由于缺乏流经P0的漏源电流而不再导通的足够低的电平，SRAM单元200的状态就将在读操作期间保持稳定。例如，WBL可由存储器控制器102和/或存储器接口104设置为默认电压电平，使得当在P0的栅极处提供低电压（诸如逻辑0）时，P0处有足够的漏源电流。

数据读取步骤302示出了与具有为0的Q数据位逻辑值的SRAM单元200对应的时序和电压电平。例如，在数据读取步骤302中，BL线预充电至Vdd且WL被驱动至诸如逻辑1的高值，这使存取晶体管N2接通一段时间。如在图3A中的在BL处的预充电电压的近似指数衰减所示，在存取晶体管N2接通的时间帧期间，BL通过N2和N1放电至地。在存储器控制器102完成数据读取步骤之后，BL在预期有下一次数据读取的情况下被预充电至Vdd。在BL放电的短暂时间段期间，Q值在跌回地之前由于由预充电的BL电压引入的增高的电压而稍微增加。

“数据读取”线代表在数据读取步骤302期间由存储器控制器102读取的SRAM单元200数据值。例如，尽管BL值能以不会降至地的方式放电，但是存储器控制器102和/或SRAM单元200可被配置为提供足够的时间来允许BL充分地放电至代表逻辑0的阈值。另外例如，可使用灵敏放大器来检测Q数据比特值和参考值之间的差，由此加快存储器控制器102检测Q数据比特值的能力。数据读操作由“数据读取”线从逻辑1（Vdd）到逻辑0（GND）的转换来表示。

数据读取步骤304示出了与具有为1的Q逻辑值的SRAM单元200对应的时序和电压电平。在这种情况下，WL被再次驱动至高值且BL被预充电至Vdd。然而，由于BL已经充电至Vdd且P1导通，BL短暂地浮动至表示通过接通N2而引入的额外阻抗的稍微较低的电压电平，这暂时减少了源于Vdd的经过P1和N2的组合的电流。该“数据读取”线反映由从逻辑0至逻辑1的转换示出的SRAM单元200的值。

示例性写操作的时序图

图3B示出了根据本公开的示例性实施方式的对五晶体管SRAM单元执行写操作的时序图。时序图350示出了为了将数据写入SRAM单元200的各种电压电平的时序。参考图2，示出了WL、Q/QN数据、BL和WBL的电压电平。

数据写入步骤352示出了与存储器控制器102将0写入SRAM单元200对应的时序和电压电平。在数据写入步骤352期间，WL被驱动以接通N2。假设SRAM单元200中存储的之前的数据值为1，则晶体管P1和N0在数据写入步骤352之前接通，而晶体管P0和N1在数据写入步骤352之前关闭。

例如，为了将在SRAM单元200中存储的逻辑值1重写为逻辑值0，BL被驱动至诸如逻辑0的低电压，同时WL生效。为了将逻辑0写入SRAM单元200，Q节点的值必须下降直至晶体管N0断开而晶体管P0接通为止。因此，在数据写入步骤352期间，由于晶体管P1导通而将Q节点的电压上拉至Vdd并且由于N2导通而将Q节点的电压下拉至BL电压，晶体管P1和N2进行竞争。因为n沟道晶体管的迁移率大于p沟道晶体管的迁移率，所以在节点Q的电压将下降直到晶体管N0关闭为止。例如，如图3B所示，假如WBL的电压是足够高的电压（诸如逻辑1），则WBL电压将会随着P0的接通而传输到QN节点，将N1接通并将Q节点强制到低电压（诸如逻辑零或地）。

数据写入步骤354示出了与存储器控制器102将1写入SRAM单元200对应的时序和电压电平。在数据写入步骤354过程中，WL被驱动以接通N2。假设SRAM单元200中存储的先前数据值为0，则晶体管P0和N1在数据写入步骤354之前接通而晶体管P1和N0在数据写入步骤354之前关闭。

例如，为了将SRAM单元200存储的逻辑值0重写为逻辑值1，BL被驱动至诸如逻辑1的高电压，同时WL生效。为了将逻辑1写入SRAM单元200，Q节点的值必须增加直至晶体管N0接通而晶体管N1关闭为止。因此，在数据写入步骤354期间，由于晶体管N1的导通而将Q节点的电压下拉至地并且由于N2的导通而将Q节点的电压上拉至BL电压，晶体管N1和N2进行竞争。当N沟道晶体管N0和N1尺寸相似时，二者可吸收和引起近似相同的电流。不希望增加一个N沟道晶体管的尺寸，因为这将导致整个SRAM单元200的尺寸增加。因此，晶体管N0和N1以不同的栅源电压偏置从而促进数据写入步骤354。

为了改变晶体管N0和N1的偏置，BL和WBL的电压电平在WL生效之前作为预写入步骤而被驱动至从Vdd偏离的不同的电压电平。BL被驱动至超出Vdd电压Vu的电压电平。当WL在数据写入步骤354中生效时，在晶体管N0的栅极设有增加的BL电压电平Vdd+Vu。晶体管N0的栅源电压的这种增加加强了晶体管N0的偏置。

电压Vu还控制数据可被写入SRAM单元200的速度，允许该单元中的数据状态通过较高的电压电平Vdd+Vu利用较快的写入步骤354来改变。电压Vu可从0伏特变化至作为SRAM单元200的晶体管规格的函数的电压限制。更具体地，电压Vdd+Vu具有由SRAM单元200中的晶体管的最大电压处理能力施加的上限。

与BL电压电平的增加一起，WBL电压电平在WL生效前降低。因为当Q节点为0时晶体管P0接通，所以在晶体管N1的栅极设有降低的电压电平Vdd–Vl，这削弱了晶体管N1的偏置。电压Vl是晶体管P1的尺寸的函数，其影响在节点QN的电压。换言之，电压Vdd-Vl具有作为接通晶体管N1所需的阈值电压的下限。因此，当WL生效时，晶体管N0和N1有利地不相等地偏置以允许较强偏置的晶体管N0更容易地导通至地并且强制QN节点为0。当QN节点被强制为0时，晶体管P1导通，且SRAM单元稳定而Q被设置为1。

示例性五晶体管SRAM单元阵列

图4示出了根据本公开示例性实施方式的五晶体管SRAM单元的阵列的示意图。SRAM单元阵列400包括单独的SRAM单元408（表示为408.1至408.k）的连接的栅格图案，本文中k表示SRAM单元阵列400中的SRAM单元的数量。单独的SRAM单元408.1至408.k可各自表示SRAM单元200的示例性实施方式。尽管图4将SRAM单元阵列400示出为SRAM单元408.k的3x3阵列，但是SRAM单元阵列400的真正实现通常在量级上会大于如图4所示的9位容量。

SRAM单元阵列400的SRAM单元408.1至408.k中的每一个均连接至公共字线（WL）402.1至402.i、公共位线（BL）404.1至404.n及公共写位线（WBL）406.1至406.n。字线402.1至402.i连接SRAM单元408.1至408.k，其如连接点410所示共享一行。给定的SRAM单元阵列400的字线总数由WL0至WLi表示，其中i表示SRAM单元阵列400中的行数。类似地，位线404.1至404.n连接SRAM单元408.1至408.k，其如连接点412所示共享所有列，且写位线406.1至406.n也连接SRAM单元408.1至408.k，其如连接点414所示共享所有列。给定的SRAM单元阵列400的位线及写位线总数由BL0至BLn和WBL0至WBLn来表示，其中n表示SRAM单元阵列400的列数。尽管字线402.1至402.i、位线404.1至404.n以及写位线408.1至408.k互相交叉从而连接SRAM单元阵列400的相应的行和列，但是如由图4中的虚线所示，字线402.1至402.i、位线404.1至404.n以及写位线406.1至406.n各自均不相连。

为了访问SRAM单元阵列400的具体SRAM单元408，存储器控制器102和/或存储器接口104可被配置为访问与SRAM单元408的地址对应的具体的SRAM单元408。例如，存储器控制器102可以通过相应地驱动WL1、BL1和WBL1来访问中心SRAM单元408。更具体地，存储器控制器102可根据与所希望的读取或写入功能相关联的图3A到图3B来驱动WL1、BL1和/或WBL1线。

例如，为了读取中心SRAM单元408，WBL1线可保持诸如逻辑1的高电压电平，因为这不影响SRAM单元阵列400中的任何单元的状态。然后，例如，BL1线被预充电至诸如逻辑1的高电压电平，且WL1线被驱动以读取中心SRAM单元408中的数据。

为了写入中心SRAM单元408，根据图3B来驱动WL1、BL1及WBL1线。写入单个SRAM单元408不影响SRAM单元阵列400中的其他SRAM单元408的状态。当逻辑1被写入存储着0值的中心SRAM单元408时，BL1线增加至Vdd+Vu而WBL1线降低至Vdd–Vl。参考回图2，只要WBL1的电压将节点QN维持在晶体管N1的阈值电压以上而不降至使P1导通的足够低的低电平，SRAM单元阵列400的SRAM单元408就将保持在一个无变化的状态。因为当WL1也生效时BL1的电压仅被传输至静态存储器单元408，所以增加BL1上的电压不影响其他单元408。

示例性静噪容限示图

图5示出了根据本公开的示例性实施方式的SRAM单元的静躁容限（SNM）的图形表示。SNM是在Q和QN处的电压的保持状态“反置”或改变状态之前SRAM单元200在节点Q和QN处能经受的电压噪音量的度量。SNM图500示出了均与SRAM单元200的反相器对应的两组电压转换曲线。电压转换曲线501.1对应反相器202的电压转换曲线，而电压转换曲线501.2对应反相器204的电压转换曲线。更具体地，电压转换曲线501.1表示通过改变节点Q的输入电压的节点QN的输出电压。同样地，电压转换曲线501.2表示通过改变节点QN的输入电压的节点Q的输出电压。

例如，如转换点503所示，假设节点QN的电压初始为0而节点Q的电压为Vdd，则节点QN的电压将保持在0直至节点Q的电压降至足够低以关闭N0且接通P0。当N0关闭而P0接通时，节点QN的电压遵循转换曲线501.1。类似地，假设节点Q的电压初始为Vdd而节点QN的电压为0，节点Q的电压将保持在Vdd直至节点QN的电压增至足够高以关闭P1且接通N1。当P1关闭而N1接通时，节点Q的电压遵循转换曲线501.2。

在图5中，SNM由连接SNM盒（SNM box）506的角的对角线的长度来量化。参考回图4，当高电压电平（诸如逻辑1）被写入中心SRAM单元408时，SNM盒506表示阵列400中共享相同列的其他单元的SNM。更具体地，例如如果高电压电平（诸如逻辑1）被写入中心SRAM单元408，则所有共享BL1和WBL1的单元408（但不是被写入的）将呈现由SNM盒506表示的SNM同时写入步骤354发生。

例如，当将高电压（诸如逻辑1）写入中心SRAM单元408的节点Q时，WBL1被驱动至小于Vdd的电压（诸如Vdd–Vl），且BL1被驱动至高于Vdd的电压（诸如Vdd+Vu）。因此，由于连接至WBL1和BL1的SRAM单元408的每个反相器在它们相应的P0和P1晶体管处提供有不相等的电压，所以在尚未写入的那些单元408的逻辑1的写操作期间，转换曲线501.1和501.2变倾斜。更具体地，在逻辑1写操作期间，转换曲线501.1被示出为如转换曲线502.1那样加粗，且从传输曲线501.1移动代表电压504的减少的电压Vdd–Vl。此外，在逻辑1的写操作期间，转换曲线501.2被示出为如转换曲线502.2那样加粗，并且移动由电压505代表的Vdd+Vu。

示例性六晶体管双端口SRAM单元

图6示出了根据本公开示例性实施方式的六晶体管双端口SRAM单元的示意图。双端口SRAM单元600具有与SRAM单元200相似的结构，其中晶体管P0、P1、N0和N1在节点Q和QN处存储比特值，其中P0和P1分别各自连接至写位线WBL0和WBL1。双端口SRAM单元600还具有两个各自连接至相应的位线BL0和BL1以及字线WL0和WL1的n沟道存取晶体管N2和N3。双端口SRAM单元600可被布置成阵列，与SRAM单元阵列400相比，该阵列中的每个单元具有两倍的字线、位线和写位线。

双端口SRAM单元600允许请求SRAM资源的两个分开的存储器控制器、CPU和/或其他的设备单独或同时地访问Q和QN数据位。尽管两个设备间共享的比特值互补，但是这可用额外的电路和知道分配至端口的布局的编号方案（numbering scheme）来补偿。例如，所有的奇数号的端口可反向从而从QN中恢复Q。

双端口SRAM单元600的两个端口可被标识为端口0和端口1。端口0与P0、N0、N1和N2相连。端口1与P1、N0、N1和N3相连。在读操作期间，WBL0和WBL1线保持在一个高电压电平且不被使用。那么，如图3A所讨论，根据SRAM单元200的与读操作相关的时序图，端口0和端口1可分别访问Q和QN。因为BL0和BL1连接至分开的数据节点Q和QN，当进行同步读操作时，预充电的BL值将不影响双端口SRAM单元600的状态。

在写操作期间，如图3B中所示，例如端口0和端口1可使用优先级存储器控制器分别将数据写入双端口SRAM单元600。当端口0将1写入双端口SRAM单元600时，由于BL0电压的增加和WBL0电压的减少，N0比N1更强地偏置。同样地，当端口1将1写入双SRAM单元600时，N1比N0更强地偏置。

尽管在任何给定时间双端口P0和P1中只有一个可将数据写入双端口SRAM单元600，但是写入速度性可通过利用Q和QN数据的互补本质的优势来提高。换言之，在大多数情况下，将0写入双端口SRAM单元600的速度比将1写入其中的速度快，因为不相等地偏置N2和N3需要额外充电。尽管如图3B所示的将0或1写入SRAM单元200所包括的步骤适用于端口0和端口1，但是端口0将1写入双端口SRAM单元600的Q节点等同于端口1将0写入双端口SRAM单元600的QN节点。共享对双端口SRAM单元600的访问的设备可被配置为通过彼此通信待写入的数据来利用这种关系。为了加快写入时间，写入1的步骤的一些或所有可被互补端口的互补的写入0的步骤代替。

示例性八晶体管四端口SRAM单元

图7示出了根据本公开示例性实施方式的八晶体管四端口比特单元的示意图。四端口SRAM单元700的具有与双端口SRAM单元600相似的结构，其中晶体管P0、P1、N0和N1在节点Q和QN处存储数据比特而P0和P1分别各自连接至写位线WBL0至1以及WBL2至3。四端口SRAM单元700还具有四个n沟道存取晶体管N0、Np1、Np2和Np3，它们各自连接至相应的位线BL0及BL1和字线WL0及WL1。四端口SRAM单元700还可被布置为阵列，与SRAM单元阵列400相比，该阵列的每个单元具有两倍的写位线以及四倍的字线和位线。

四端口SRAM单元700以与双端口SRAM单元600相似的方式允许请求SRAM资源的四个单独的存储器控制器、CPU和/或其他设备单独或同时地访问存储的比特值Q和QN。

四端口SRAM单元700的四个端口可被标识为端口0、端口1、端口2和端口3。端口0至1与P0、N0、N1、Np1和Np2相关联。端口2至3与P1、N0、N1、Np2和Np3相关联。写位线WBL0至1和WBL2至3分别在端口0至1和端口2至3间共享。例如，在读操作期间，WBL0至1和WBL2至3线不被使用且保持在诸如逻辑1的高电压电平。然后，根据如图3A中所示与SRAM单元200的读操作相关的时序图，端口0至3分别可同时或单独访问Q和QN。例如，当所有端口0至3同时访问四端口SRAM单元700时，BL0至BL3全部被预充电至诸如逻辑1的高电压，其中BL0和BL1连接至Q节点而BL2和BL3连接至QN节点。尽管额外的阻抗最初可将一个高Q或QN值下拉，但是诸如存储器控制器102和/或存储器接口104的额外的电路可补偿该影响以确保数据的可靠性。

例如，在写操作期间，端口0至3可使用优先级存储器控制器如图3B中所示来分开地将数据写入双端口SRAM单元600。当端口0或端口1将1写入四端口SRAM单元700时，由于BL0或BL1的电压的升高和WBL0至1的电压的下降，N0将比N1更强地偏置。同样地，当端口2至3将1写入四端口SRAM单元700时，N1将比N0更强地偏置。

虽然在图7中示出了设有四个端口的情况，但是本公开不限于此。在不偏离本公开的实质和范围的条件下，对于本领域技术人员显而易见的是，四端口SRAM单元700的概念可以扩展为实现可同时访问Q和QN数据的任何数量的端口。

结论

应理解，具体实施方式部分而不是摘要部分，旨在用于解释权利要求。摘要部分可以提出本公开的一个或多个而非全部的示例性实施方式，并且因此不旨在以任何方式限制本公开和所附权利要求。

本公开借助于示出具体功能的实现及其关系的功能构造块来描述。为了便于描述，这些功能构造块的界限在本文中人为定义。只要具体的功能和关系被适当地执行就可定义代替的边界。

对于本领域的技术人员显而易见的是，在不偏离本公开的实质和范围的条件下，可在其中进行形式和细节的各种改变。因此，本公开不应受上述示例性实施方式的限制而应仅根据所附权利要求及其等同物来定义。

Claims (10)

1.一种半导体存储器，包括：

彼此交叉耦接的第一反相器和第二反相器；

耦接至所述第一反相器的输入端的存取开关；

耦接至所述存取开关的第一控制线；以及

耦接至所述第二反相器的第二控制线；

其中，所述第一反相器和第二反相器被配置为响应于所述第一控制线被驱动至高于参考电压以及所述第二控制线被驱动至低于参考电压来不相等地偏置。

2.根据权利要求1所述的半导体存储器，其中，所述存取开关是存取晶体管。

3.根据权利要求2所述的半导体存储器，其中，所述第一反相器和所述第二反相器均包括第一p沟道晶体管和第二n沟道晶体管。

4.根据权利要求3所述的半导体存储器，其中，所述存取晶体管、所述第一p沟道晶体管及所述第二n沟道晶体管是金属氧化物半导体场效应晶体管（MOSFET）。

5.根据权利要求4所述的半导体存储器，其中，所述第一控制线是位线（BL），并且其中，所述第二控制线是写位线（WBL）。

6.根据权利要求5所述的半导体存储器，进一步包括：

第三控制线，耦接至所述存取晶体管，其中所述第三控制线是被配置为控制所述存取晶体管的导电模式的字线（WL）。

7.根据权利要求6所述的半导体存储器，其中，所述第一反相器或所述第二反相器的所述第一p沟道晶体管耦接至所述写位线。

8.根据权利要求7所述的半导体存储器，其中，所述位线被驱动至高于所述参考电压并且所述写位线基本上同时被驱动至低于所述参考电压以促进写操作。

9.一种半导体存储器，包括：

彼此交叉耦接的第一反相器和第二反相器；

所述第一反相器具有第一p沟道晶体管，所述第一p沟道晶体管耦接至电源线和第一n沟道晶体管；

所述第二反相器具有第二p沟道晶体管，所述第二p沟道晶体管耦接至写位线（WBL）和第二n沟道晶体管；

所述第一p沟道晶体管和所述第一n沟道晶体管均耦接至存取晶体管，所述存取晶体管耦接至位线（BL）。

10.一种半导体存储器，包括：

彼此交叉耦接的第一反相器和第二反相器；

具有多条控制线的第一端口；

具有多条控制线的第二端口；

所述第一反相器具有均耦接至所述第一端口的第一p沟道晶体管和第一n沟道晶体管；以及

所述第二反相器具有均耦接至所述第二端口的第二p沟道晶体管和第二n沟道晶体管；

其中，所述第一n沟道晶体管和所述第二n沟道晶体管被配置为响应于与所述第一端口相关联的多条控制线的一部分被驱动至高于电源电压以及与所述第一端口相关联的多条控制线的一部分被驱动至低于电源电压来不相等地偏置。