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TWI685085B - 記憶元件及其製造方法 - Google Patents

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TWI685085B
TWI685085B TW108106386A TW108106386A TWI685085B TW I685085 B TWI685085 B TW I685085B TW 108106386 A TW108106386 A TW 108106386A TW 108106386 A TW108106386 A TW 108106386A TW I685085 B TWI685085 B TW I685085B
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陳建廷
蔡耀庭
廖修漢
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華邦電子股份有限公司
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Abstract

一種記憶元件，包括：基底、多個堆疊結構、間隙壁、 介電層以及多個接觸插塞。堆疊結構配置於基底上。間隙壁內嵌於堆疊結構中，以使堆疊結構的上部的寬度小於其下部的寬度。介電層共形地覆蓋堆疊結構與間隙壁。接觸插塞分別配置在堆疊結構之間的基底上。

Description

記憶元件及其製造方法
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶元件及其製造方法。
隨著半導體技術的提升，半導體記憶元件的尺寸愈來愈小，使得半導體記憶元件的積集度增加，進而將具有更多功能的元件整合在同一晶片上。在此情況下，半導體記憶元件中的線寬亦逐漸縮小，以使電子產品達到輕薄短小的需求。然而，當元件中的線寬愈來愈小的同時，半導體製程技術也將面臨到許多挑戰。
本發明提供一種記憶元件，其具有內嵌於堆疊結構中的間隙壁與共形覆蓋堆疊結構的介電層，以達到雙重保護的功效。
本發明提供一種記憶元件的製造方法，其將間隙壁內嵌於堆疊結構中，以增加對於堆疊結構的上部的保護，藉此提升閘極替代製程時的製程裕度。
本發明提供一種記憶元件，包括：基底、多個堆疊結構、間隙壁、介電層以及多個接觸插塞。堆疊結構配置於基底上。間隙壁內嵌於堆疊結構中，以使堆疊結構的上部的寬度小於其下部的寬度。介電層共形地覆蓋堆疊結構與間隙壁。接觸插塞分別配置在堆疊結構之間的基底上。
在本發明的一實施例中，上述的記憶元件更包括：氧化物層，配置於堆疊結構的下部與介電層之間並延伸至間隙壁與介電層之間，其中位於堆疊結構的上部的側壁上的氧化物層的厚度小於位於堆疊結構的下部的側壁上的氧化物層的厚度。
在本發明的一實施例中，位於堆疊結構的上部的側壁上的介電層的厚度大於位於堆疊結構的下部的側壁上的介電層的厚度。
在本發明的一實施例中，上述的間隙壁的側壁與堆疊結構的下部的側壁實質上共平面。
在本發明的一實施例中，上述的接觸插塞為自對準結構，其具有一致的寬度。
本發明提供一種記憶元件的製造方法，其步驟如下。於基底上形成堆疊層；圖案化堆疊層，以於堆疊層中形成多個開口；於開口的側壁上形成間隙壁；以間隙壁為罩幕，進行第一蝕刻製程，以形成多個堆疊結構，其中間隙壁內嵌於堆疊結構中，以使堆疊結構的上部的寬度小於其下部的寬度；於堆疊結構與間隙壁上形成介電層；以及於堆疊結構之間的基底上分別形成多個接觸 插塞。
在本發明的一實施例中，在形成介電層之前，上述的記憶元件的製造方法更包括：進行原位蒸氣產生製程，以於堆疊結構的側壁上形成氧化物層，其中位於堆疊結構的上部的側壁上的氧化物層的厚度小於位於堆疊結構的下部的側壁上的氧化物層的厚度。
在本發明的一實施例中，形成上述的接觸插塞的步驟包括以下步驟。於基底上形成第一導體材料，以填入堆疊結構之間的空間。將第一導體材料圖案化為多個導體層。進行替代製程，以將導體層替換為接觸插塞。
在本發明的一實施例中，上述的替代製程包括以下步驟。進行第二蝕刻製程，移除導體層，以於堆疊結構之間分別形成多個接觸窗開口，其中接觸窗開口暴露出基底。於接觸窗開口中填入第二導體材料，以形成多個接觸插塞。
在本發明的一實施例中，上述的第一導體材料與第二導體材料不同。
基於上述，本實施例將間隙壁內嵌於堆疊結構中，再形成介電層以共形覆蓋所述堆疊結構。在此情況下，間隙壁與介電層可形成雙重保護，以增加對於堆疊結構的上部的保護，藉此提升閘極替代製程時的製程裕度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10‧‧‧記憶元件
10a‧‧‧初始結構
100‧‧‧基底
102‧‧‧堆疊層
104、108‧‧‧介電層
106‧‧‧第一導體層
110、110a‧‧‧第二導體層
110m‧‧‧主體部
110p‧‧‧突出部
112、112a‧‧‧頂蓋層
114‧‧‧罩幕圖案
115‧‧‧開口
116‧‧‧間隙壁
116s‧‧‧間隙壁的側壁
116t‧‧‧間隙壁的厚度
120‧‧‧摻雜區
122‧‧‧堆疊結構
122a‧‧‧下部
122b‧‧‧上部
122s‧‧‧堆疊結構的側壁
122s1‧‧‧堆疊結構的下部的側壁
122s2‧‧‧堆疊結構的上部的側壁
124‧‧‧穿隧介電層
126‧‧‧浮置閘極
128‧‧‧閘間介電層
130‧‧‧控制閘極
130a‧‧‧下部
130b‧‧‧上部
132‧‧‧頂蓋層
138‧‧‧氧化物層
140、141、142、144‧‧‧介電層
146‧‧‧第一導體材料
146a‧‧‧導體層
148‧‧‧罩幕圖案
148t‧‧‧罩幕圖案的頂面
150、150a‧‧‧介電層
150t‧‧‧介電層的頂面
152、154‧‧‧開口
152a‧‧‧下部開口
152b‧‧‧上部開口
156‧‧‧接觸插塞
H1、H2‧‧‧高度
S1、S2‧‧‧側壁
T1、T2、T3、T4‧‧‧厚度
W1、W2、W3、W4、W5、W6‧‧‧寬度
圖1A至圖1K是沿著本發明一實施例的記憶元件之製造流程的剖面示意圖。
圖1A至圖1K是沿著本發明一實施例的記憶元件之製造流程的剖面示意圖。
請參照圖1A，本實施例提供一種記憶元件10(如圖1K所示)的製造方法，其步驟如下。首先，提供一初始結構，其包括基底100、堆疊層102以及罩幕圖案114。在一實施例中，基底100可例如為半導體基底、半導體化合物基底或是絕緣層上有半導體基底(Semiconductor Over Insulator，SOI)。在本實施例中，基底100可以是矽基底，而此剖面圖1A可例如是沿著主動區(active areas)方向延伸。
如圖1A所示，堆疊層102配置於基底100上。具體來說，堆疊層102由下往上依序包括：介電層104、第一導體層106、介電層108、第二導體層110以及頂蓋層112。在一實施例中，介電層104的材料包括介電材料，其可例如是氧化矽、氮化矽、氮氧化矽、高介電常數(k>4)的介電材料或其組合。第一導體層106的材料包括導體材料，其可例如是金屬材料、多晶矽或其組合。 介電層108的材料包括氧化矽、氮化矽或其組合，其可例如是氧化物/氮化物/氧化物(Oxide-Nitride-Oxide,ONO)所構成的複合層。第二導體層110的材料包括導體材料，其可例如是金屬材料、多晶矽或其組合。頂蓋層112的材料包括介電材料，其可例如是氧化矽、氮化矽、氮氧化矽或其組合。
如圖1A所示，罩幕圖案114配置於堆疊層102上。在一實施例中，罩幕圖案114的材料可例如是碳、光阻類材料等合適材料。
請參照圖1A與圖1B，圖案化堆疊層102，以於堆疊層102中形成多個開口115。詳細地說，以罩幕圖案114為罩幕，進行蝕刻製程，以移除部分頂蓋層112與部分第二導體層110。接著，移除罩幕圖案114。在此情況下，如圖1B所示，第二導體層110a包括主體部110m與位於主體部110m上的突出部110p。突出部110p突出於主體部110m的頂面，且頂蓋層112a位於突出部110p上。
如圖1B所示，在開口115的側壁上形成間隙壁116。在一些實施例中，間隙壁116的形成方法包括：在基底100上形成間隙壁材料(未繪示)，其共形地覆蓋頂蓋層112a的表面與第二導體層110a的表面；接著，進行非等向性蝕刻製程，移除部分間隙壁材料，以暴露出主體部110m。在一實施例中，間隙壁材料包括介電材料。在本實施例中，間隙壁材料可以是氮化矽。在替代實施例中，間隙壁116的厚度116t可介於0nm至20nm之間，例 如約為5nm。
請參照圖1B與圖1C，以間隙壁116為罩幕，進行第一蝕刻製程，以形成多個堆疊結構122。詳細地說，在第一蝕刻製程中，未被頂蓋層112a與間隙壁116覆蓋的第二導體層110a及其下方的介電層108、第一導體層106以及介電層104皆被移除，以暴露出基底100。在此情況下，多個堆疊結構122形成在基底100上，且間隙壁116形成在堆疊結構122的上部122b的側壁122s2上。
具體來說，如圖1C所示，堆疊結構122由下往上依序包括：穿隧介電層124、浮置閘極126、閘間介電層128、控制閘極130以及頂蓋層132。控制閘極130包括下部130a與上部130b。間隙壁116覆蓋頂蓋層132的側壁與上部130b的側壁S2。在一實施例中，下部130a的寬度W1大於上部130b的寬度W2，且下部130a的高度H1與上部130b的高度H2的比(H1/H2)約為0至2。但本發明不以此為限，在其他實施例中，高度H1與高度H2的比(H1/H2)可依需求來調整。
從另一角度來看，堆疊結構122也分成下部122a與上部122b，其中下部122a與上部122b之間的界面亦與下部130a與上部130b之間的界面相同。在一些實施例中，間隙壁116內嵌在堆疊結構122的上部122b中，以使堆疊結構122的上部122b的寬度W2小於其下部122a的寬度W1。在替代實施例中，由於間隙壁116與堆疊結構122是在同一蝕刻製程中形成的，因此，間隙 壁116的側壁116s與控制閘極130的下部130a的側壁S1實質上共平面。在替代實施例中，下部130a的寬度W1等於上部130b的寬度W2與間隙壁116的厚度116t的總和。
如圖1C所示，在形成堆疊結構122之後，還包括在堆疊結構122之間的基底100中分別形成多個摻雜區120。在一實施例中，摻雜區120具有與基底100相反的導電型。舉例來說，當基底100為P型導電型，摻雜區120則為N型導電型；反之亦然。在本實施例中，摻雜區120可視為記憶元件的源極/汲極(S/D)區，而堆疊結構122則可視為記憶元件的字元線閘極結構。在另一實施例中，還包括矽化物層(未繪示)形成在摻雜區120上，以降低S/D區的電阻值。
請參照圖1D，進行原位蒸氣產生(in-situ steam generation，ISSG)製程，以於堆疊結構122的側壁122s上形成氧化物層138。在本實施例中，上述的原位蒸氣產生製程可氧化或修補堆疊結構122因非等向性蝕刻製程而受損的表面。在一實施例中，由於間隙壁116覆蓋堆疊結構122的上部122b的側壁122s2，因此，位於堆疊結構122的下部122a的側壁122s1上的氧化物層138的厚度T1大於位於堆疊結構122的上部122b的側壁122s2上的氧化物層138的厚度T2，如圖1D所示。在另一實施例中，位於控制閘極130的下部130a的側壁S1上的氧化物層138的厚度T1大於位於控制閘極130的上部130b的側壁S2上的氧化物層138的厚度T2。在替代實施例中，氧化物層138的厚度T1 可介於0nm至20nm之間，例如約為5nm；而氧化物層138的厚度T2可介於0nm至10nm之間，例如約為1nm。
請參照圖1D與圖1E，於堆疊結構122上依序形成介電層140、142、144。介電層140、142、144共形地覆蓋堆疊結構122的表面。在一實施例中，介電層140包括氧化物(例如氧化矽)，介電層142包括氮化物(例如氮化矽)，介電層144包括氧化物(例如氧化矽)。介電層140、142、144的形成方法可以是化學氣相沉積法、原子層沉積法等合適形成方法。介電層140的厚度可介於0nm至20nm之間，例如約為5nm；介電層142的厚度可介於0nm至20nm之間，例如約為10nm；而介電層144的厚度可介於0nm至30nm之間，例如約為24nm。
在形成介電層140、142、144之後，於基底100上形成第一導體材料146，以填入堆疊結構122之間的空間並覆蓋堆疊結構122的頂面。在一些實施例中，第一導體材料146可例如是摻雜多晶矽、非摻雜多晶矽或其組合。
之後，於第一導體材料146上形成罩幕圖案148。如圖1E所示，罩幕圖案148對應堆疊結構122之間的摻雜區120。在一些實施例中，罩幕圖案148的材料可例如是碳、光阻類材料等合適材料。在替代實施例中，罩幕圖案148可以是硬罩幕層，其包括矽層、金屬層、碳層或其組合。
請參照圖1E與圖1F，將第一導體材料146圖案化為多個導體層146a。詳細地說，以罩幕圖案148為罩幕，移除部分第 一導體材料146，暴露出堆疊結構122上的介電層144，藉此形成導體層146a。在此情況下，在一實施例中，導體層146a可以是條狀結構(在上視圖中)，其可例如是虛擬源極接觸插塞(dummy source contact plugs)。在另一實施例中，導體層146a可以是島狀結構(在上視圖中)，或是柱狀結構(在剖面圖中)，其可例如是虛擬汲極接觸插塞(dummy drain contact plugs)。於此，所謂的「虛擬(dummy)」是指會被後續取代製程所移除的結構。
請參照圖1G至圖1K，進行替代製程(replacement process)，以將導體層146a替換為多個接觸插塞156。具體來說，請參照圖1G，在基底100上形成介電層150。介電層150填入導體層146a之間的空間且覆蓋罩幕圖案148的頂面148t。在一些實施例中，介電層150的材料包括氧化矽、氮化矽、氮氧化矽、旋塗式介電材料(Spin on dielectric，SOD)或其組合。
請參照圖1G與圖1H，進行平坦化製程，移除部分介電層150，以暴露出罩幕圖案148的頂面148t。在此情況下，罩幕圖案148的頂面148t與介電層150a的頂面150t可視為共平面。
請參照圖1H與圖1I，進行第二蝕刻製程，移除罩幕圖案148與其下方的導體層146a，以於堆疊結構122之間的摻雜區120上形成多個開口152(亦可稱為接觸窗開口)。在一些實施例中，上述的第二蝕刻製程包括第一蝕刻步驟與第二蝕刻步驟。首先，進行第一蝕刻步驟移除罩幕圖案148，以暴露出導體層146a。接著，進行第二蝕刻製程，移除導體層146a，以暴露出基底100。 在此情況下，如圖1I所示，多個開口152分別形成在堆疊結構122之間的摻雜區120上。在一實施例中，由於開口152的形成不需要任何罩幕便可對準摻雜區120，因此，此開口152可視為自對準開口(self-aligned opening)。自對準開口152包括下部開口152a與上部開口152b。在本實施例中，如圖1I所示，上部開口152b的寬度W4大於下部開口152a的寬度W3。此寬度差異來自於氧化物層138的厚度差異。此上寬下窄的開口152有利於後續接觸插塞156的形成。
在一些實施例中，根據罩幕圖案148與導體層146a的材料不同，第一蝕刻步驟與第二蝕刻步驟包括具有不同蝕刻氣體來進行蝕刻的乾式蝕刻製程，或是具有不同蝕刻溶液來進行蝕刻的濕式蝕刻製程。具體來說，在第一蝕刻步驟中，罩幕圖案148與介電層150a、導體層146a具有高蝕刻選擇比。也就是說，在進行第一蝕刻步驟過程中，罩幕圖案148被移除或完全移除，僅少量的介電層150a與導體層146a被移除。相似地，在第二蝕刻步驟中，導體層146a與介電層150a亦具有高蝕刻選擇比。也就是說，在進行第二蝕刻步驟過程中，導體層146a被移除或完全移除，僅少量的介電層150a被移除。
值得注意的是，本實施例利用由氮化矽所構成的間隙壁116與介電層142來達到雙重保護功效。具體來說，即使在形成罩幕圖案148有重疊偏移(overlap shift)時，仍可保護堆疊結構122(特別是上部122b)不被上述第二蝕刻製程所損壞，以保持堆疊 結構122的完整性，進而提升可靠度。換言之，本實施例可增加替代製程(特別是第二蝕刻製程)時的製程裕度。另外，如圖1I所示，此上寬下窄的開口152有助於完全移除導體層146a，特別是完全移除下部開口152a中的導體層146a。
請參照圖1I與圖1J，進行修整製程(trimming process)，以移除下部開口152a兩側的部分介電層144，藉此擴寬下部開口152a。在此情況下，如圖1J所示，經修整後的開口154具有一致的寬度W5。也就是說，從剖面圖上來看，開口154可以是一矩形，其具有實質上垂直於基底100的頂面的側壁。在一實施例中，開口154的寬度W5可大於或等於上部開口152b的寬度W4。在一些實施例中，上述的修整製程包括乾式蝕刻製程，例如是反應性離子蝕刻(RIE)製程。
請參照圖1J與圖1K，在開口154中填入第二導體材料，以形成多個接觸插塞156，進而完成本實施例之記憶元件10。在一實施例中，第二導體材料與第一導體材料146不同。在另一實施例中，第二導體材料包括金屬材料(例如是W、Cu、AlCu等)、阻障金屬(例如是Ti、TiN、Ta、TaN等)或其組合，其形成方法可以是電鍍法、物理氣相沉積法(physical vapor deposition，PVD)、化學氣相沉積法等合適形成方法。在本實施例中，由於接觸插塞156的形成不需要任何罩幕便可對準摻雜區120，因此，此接觸插塞156可視為自對準接觸插塞。在替代實施例中，如圖1K所示，自對準接觸插塞156具有一致的寬度W6，其可介於0nm 至80nm之間，例如是40nm。
請參照圖1K，本實施例之記憶元件10，包括：基底100、多個堆疊結構122、間隙壁116、氧化物層138、介電層140、142、144、150a以及多個接觸插塞156。堆疊結構122配置於基底100上。間隙壁116內嵌於堆疊結構122中，以使堆疊結構122的上部122b的寬度W2小於其下部122a的寬度W1。介電層140、142、144共形地覆蓋堆疊結構122與間隙壁116。以下，將三層介電層140、142、144視為一整個介電層141。氧化物層116配置於堆疊結構122的下部122a與介電層141之間，並延伸至間隙壁116與介電層141之間。接觸插塞156分別配置在堆疊結構122之間的基底100上。
在一些實施例中，位於堆疊結構122的下部122a的側壁122s1上的氧化物層138的厚度T1大於位於堆疊結構122的上部122b的側壁122s2上的氧化物層138的厚度T2，如圖1D所示。在此情況下，位於堆疊結構122的上部122b的側壁122s2的介電層141的厚度T4大於位於堆疊結構122的下部122a的側壁122s1上的介電層141的厚度T3。也就是說，在接觸插塞156的寬度W6固定的情況下，較厚的介電層141覆蓋堆疊結構122的上部122b的側壁122s2，其可強化堆疊結構122的上部122b的保護，以避免上述第二蝕刻製程的損壞，進而保持堆疊結構122的完整性。
綜上所述，本發明將間隙壁內嵌於堆疊結構中，再形成 介電層以共形覆蓋所述堆疊結構。在此情況下，間隙壁與介電層可形成雙重保護，以增加對於堆疊結構的上部的保護，藉此提升閘極替代製程時的製程裕度。
10‧‧‧記憶元件
100‧‧‧基底
116‧‧‧間隙壁
120‧‧‧摻雜區
122‧‧‧堆疊結構
122a‧‧‧下部
122b‧‧‧上部
122s‧‧‧堆疊結構的側壁
122s1‧‧‧堆疊結構的下部的側壁
122s2‧‧‧堆疊結構的上部的側壁
124‧‧‧穿隧介電層
126‧‧‧浮置閘極
128‧‧‧閘間介電層
130‧‧‧控制閘極
130a‧‧‧下部
130b‧‧‧上部
132‧‧‧頂蓋層
138‧‧‧氧化物層
140、141、142、144‧‧‧介電層
150a‧‧‧介電層
156‧‧‧接觸插塞
T3、T4‧‧‧厚度
W1、W2、W6‧‧‧寬度

Claims (10)

  1. 一種記憶元件，包括： 多個堆疊結構，配置於基底上； 間隙壁，內嵌於所述堆疊結構中，以使所述堆疊結構的上部的寬度小於其下部的寬度； 介電層，共形地覆蓋所述堆疊結構與所述間隙壁；以及 多個接觸插塞，分別配置在所述堆疊結構之間的所述基底上。
  2. 如申請專利範圍第1項所述的記憶元件，更包括： 氧化物層，配置於所述堆疊結構的所述下部與所述介電層之間並延伸至所述間隙壁與所述介電層之間，其中位於所述堆疊結構的所述上部的側壁上的所述氧化物層的厚度小於位於所述堆疊結構的所述下部的側壁上的所述氧化物層的厚度。
  3. 如申請專利範圍第1項所述的記憶元件，其中位於所述堆疊結構的所述上部的側壁上的所述介電層的厚度大於位於所述堆疊結構的所述下部的側壁上的所述介電層的厚度。
  4. 如申請專利範圍第1項所述的記憶元件，其中所述間隙壁的側壁與所述堆疊結構的所述下部的側壁實質上共平面。
  5. 如申請專利範圍第1項所述的記憶元件，其中所述接觸插塞為自對準結構，其具有一致的寬度。
  6. 一種記憶元件的製造方法，包括： 於基底上形成堆疊層； 圖案化所述堆疊層，以於所述堆疊層中形成多個開口； 於所述開口的側壁上形成間隙壁； 以所述間隙壁為罩幕，進行第一蝕刻製程，以形成多個堆疊結構，其中所述間隙壁內嵌於所述堆疊結構中，以使所述堆疊結構的上部的寬度小於其下部的寬度； 於所述堆疊結構與所述間隙壁上形成介電層；以及 於所述堆疊結構之間的所述基底上分別形成多個接觸插塞。
  7. 如申請專利範圍第6項所述的記憶元件的製造方法，其中在形成所述介電層之前，更包括： 進行原位蒸氣產生製程，以於所述堆疊結構的側壁上形成氧化物層，其中位於所述堆疊結構的所述上部的側壁上的所述氧化物層的厚度小於位於所述堆疊結構的所述下部的側壁上的所述氧化物層的厚度。
  8. 如申請專利範圍第6項所述的記憶元件的製造方法，其中形成所述接觸插塞的步驟包括： 於所述基底上形成第一導體材料，以填入所述堆疊結構之間的空間； 將所述第一導體材料圖案化為多個導體層；以及 進行替代製程，以將所述導體層替換為所述接觸插塞。
  9. 如申請專利範圍第8項所述的記憶元件的製造方法，其中所述替代製程包括： 進行第二蝕刻製程，移除所述導體層，以於所述堆疊結構之間分別形成多個接觸窗開口，其中所述接觸窗開口暴露出所述基底；以及 於所述接觸窗開口中填入第二導體材料，以形成所述多個接觸插塞。
  10. 如申請專利範圍第9項所述的記憶元件的製造方法，其中所述第一導體材料與所述第二導體材料不同。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI704648B (zh) * 2019-11-20 2020-09-11 華邦電子股份有限公司 記憶體裝置的製造方法
US20230284463A1 (en) * 2022-03-04 2023-09-07 Macronix International Co., Ltd. Memory structure and manufacturing method for the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5661053A (en) * 1994-05-25 1997-08-26 Sandisk Corporation Method of making dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers
TW436998B (en) * 1998-06-12 2001-05-28 United Microelectronics Corp Method of manufacturing self-aligned contact
CN1630065A (zh) * 2003-11-13 2005-06-22 旺宏电子股份有限公司 形成具有自行对准接触窗的记忆元件的方法和所形成装置
TWI262574B (en) * 2003-03-31 2006-09-21 Samsung Electronics Co Ltd Sidewall spacer structure for self-aligned contact and method for forming the same
US8222684B2 (en) * 2003-02-06 2012-07-17 Samsung Electronics Co., Ltd. Method of manufacturing a semiconductor integrated circuit using a selective disposal spacer technique and semiconductor integrated circuit manufactured thereby
TW201442154A (zh) * 2013-04-22 2014-11-01 Macronix Int Co Ltd 非揮發性記憶胞及其造方法
TWI646634B (zh) * 2017-12-29 2019-01-01 旺宏電子股份有限公司 三維半導體元件及其製造方法

Family Cites Families (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5656677A (en) * 1979-10-13 1981-05-18 Toshiba Corp Semiconductor memory device
JPH0567789A (ja) * 1991-09-09 1993-03-19 Rohm Co Ltd 不揮発性記憶装置及びその製造方法
US5838041A (en) * 1995-10-02 1998-11-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having memory cell transistor provided with offset region acting as a charge carrier injecting region
US6262451B1 (en) * 1997-03-13 2001-07-17 Motorola, Inc. Electrode structure for transistors, non-volatile memories and the like
JPH10261714A (ja) 1997-03-21 1998-09-29 Sony Corp 半導体装置の製造方法
US6071751A (en) * 1997-04-28 2000-06-06 Texas Instruments Incorporated Deuterium sintering with rapid quenching
TW337607B (en) * 1997-08-06 1998-08-01 Mos Electronics Taiwan Inc Process for forming a contact hole in an EEPROM with NOR construction
US6043530A (en) * 1998-04-15 2000-03-28 Chang; Ming-Bing Flash EEPROM device employing polysilicon sidewall spacer as an erase gate
US6365455B1 (en) * 1998-06-05 2002-04-02 Mosel Vitelic, Inc. Flash memory process using polysilicon spacers
US5895239A (en) * 1998-09-14 1999-04-20 Vanguard International Semiconductor Corporation Method for fabricating dynamic random access memory (DRAM) by simultaneous formation of tungsten bit lines and tungsten landing plug contacts
US6448140B1 (en) * 1999-02-08 2002-09-10 Taiwan Semiconductor Manufacturing Company Laterally recessed tungsten silicide gate structure used with a self-aligned contact structure including a straight walled sidewall spacer while filling recess
US6228731B1 (en) * 1999-08-16 2001-05-08 Taiwan Semiconductor Manufacturing Company Re-etched spacer process for a self-aligned structure
TW425668B (en) * 1999-10-07 2001-03-11 Taiwan Semiconductor Mfg Self-aligned contact process
US6518618B1 (en) * 1999-12-03 2003-02-11 Intel Corporation Integrated memory cell and method of fabrication
US6559007B1 (en) * 2000-04-06 2003-05-06 Micron Technology, Inc. Method for forming flash memory device having a tunnel dielectric comprising nitrided oxide
US6232185B1 (en) * 2000-05-15 2001-05-15 Integrated Memory Technologies, Inc. Method of making a floating gate memory cell
JP4149644B2 (ja) 2000-08-11 2008-09-10 株式会社東芝 不揮発性半導体記憶装置
KR100414562B1 (ko) * 2001-06-29 2004-01-07 주식회사 하이닉스반도체 비휘발성 메모리 셀의 제조 방법
US7001807B1 (en) * 2001-12-20 2006-02-21 Advanced Micro Devices, Inc. Fully isolated dielectric memory cell structure for a dual bit nitride storage device and process for making same
JP3972196B2 (ja) * 2002-09-18 2007-09-05 セイコーエプソン株式会社 半導体装置の製造方法
JP2004186319A (ja) * 2002-12-02 2004-07-02 Renesas Technology Corp 半導体装置
US6960523B2 (en) 2003-04-03 2005-11-01 Infineon Technolgies Ag Method of reducing erosion of a nitride gate cap layer during reactive ion etch of nitride liner layer for bit line contact of DRAM device
US7072210B2 (en) * 2004-04-26 2006-07-04 Applied Intellectual Properties Co., Ltd. Memory array
KR100642898B1 (ko) * 2004-07-21 2006-11-03 에스티마이크로일렉트로닉스 엔.브이. 반도체 장치의 트랜지스터 및 그 제조방법
JP2006100790A (ja) * 2004-09-02 2006-04-13 Renesas Technology Corp 半導体装置及びその製造方法
JP2006080261A (ja) 2004-09-09 2006-03-23 Renesas Technology Corp 半導体装置の構造およびその製造方法
KR100724565B1 (ko) * 2005-07-25 2007-06-04 삼성전자주식회사 코너보호패턴을 갖는 공유콘택구조, 반도체소자, 및 그제조방법들
US7482236B2 (en) * 2006-01-06 2009-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a sidewall SONOS memory device
US7638835B2 (en) * 2006-02-28 2009-12-29 Saifun Semiconductors Ltd. Double density NROM with nitride strips (DDNS)
JP2008192991A (ja) * 2007-02-07 2008-08-21 Toshiba Corp 半導体装置
JP2008205379A (ja) 2007-02-22 2008-09-04 Toshiba Corp 不揮発性半導体メモリ及びその製造方法
JP2009027082A (ja) 2007-07-23 2009-02-05 Toshiba Corp 半導体装置及び半導体装置の製造方法
WO2009016739A1 (ja) * 2007-07-31 2009-02-05 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
KR20090022120A (ko) * 2007-08-29 2009-03-04 삼성전자주식회사 불휘발성 메모리 소자 및 그 제조 방법
KR100907902B1 (ko) * 2007-09-12 2009-07-15 주식회사 동부하이텍 플래시 메모리 소자 및 그의 제조 방법
JP2009094170A (ja) * 2007-10-04 2009-04-30 Nec Electronics Corp 不揮発性半導体メモリ及びその製造方法
JP4845917B2 (ja) * 2008-03-28 2011-12-28 株式会社東芝 半導体装置の製造方法
JP5464928B2 (ja) * 2009-07-02 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8445953B2 (en) * 2009-07-08 2013-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for flash memory cells
JP5486884B2 (ja) * 2009-09-10 2014-05-07 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置、及びその製造方法
US8431492B2 (en) * 2010-02-02 2013-04-30 Sandisk 3D Llc Memory cell that includes a sidewall collar for pillar isolation and methods of forming the same
US8455952B2 (en) * 2010-11-22 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer elements for semiconductor device
KR101787488B1 (ko) * 2011-03-24 2017-10-19 삼성전자주식회사 비휘발성 메모리 장치 및 이의 제조 방법
US8617973B2 (en) * 2011-09-28 2013-12-31 GlobalFoundries, Inc. Semiconductor device fabrication methods with enhanced control in recessing processes
US8912610B2 (en) * 2011-11-11 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for MOSFETS with high-K and metal gate structure
US9269609B2 (en) * 2012-06-01 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor isolation structure with air gaps in deep trenches
US9263556B2 (en) * 2012-06-29 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide process using OD spacers
US9054220B2 (en) * 2013-02-08 2015-06-09 Freescale Semiconductor, Inc. Embedded NVM in a HKMG process
US9412859B2 (en) * 2013-03-11 2016-08-09 Globalfoundries Inc. Contact geometry having a gate silicon length decoupled from a transistor length
US9136129B2 (en) * 2013-09-30 2015-09-15 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-last methodology
US9748255B2 (en) * 2014-05-13 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Split gate memory devices and methods of manufacturing
US9691883B2 (en) * 2014-06-19 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Asymmetric formation approach for a floating gate of a split gate flash memory structure
US9330938B2 (en) 2014-07-24 2016-05-03 International Business Machines Corporation Method of patterning dopant films in high-k dielectrics in a soft mask integration scheme
US20160071947A1 (en) * 2014-09-10 2016-03-10 Globalfoundries Inc. Method including a replacement of a dummy gate structure with a gate structure including a ferroelectric material
US9391151B2 (en) * 2014-09-23 2016-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Split gate memory device for improved erase speed
US9553129B2 (en) * 2014-09-25 2017-01-24 Globalfoundries Singapore Pte. Ltd. Magnetic tunnel junction stack alignment scheme
US9543511B2 (en) * 2015-03-12 2017-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM device
TWI682546B (zh) * 2016-05-24 2020-01-11 聯華電子股份有限公司 高壓金屬氧化物半導體電晶體及其製作方法
US9812460B1 (en) * 2016-05-24 2017-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. NVM memory HKMG integration technology
US9859290B1 (en) * 2016-11-02 2018-01-02 United Microelectronics Corp. Memory device and method for fabricating the same
JP6883422B2 (ja) * 2016-12-28 2021-06-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10192874B2 (en) * 2017-06-19 2019-01-29 United Microelectronics Corp. Nonvolatile memory cell and fabrication method thereof
US11653498B2 (en) * 2017-11-30 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device with improved data retention
TWI697101B (zh) * 2018-11-08 2020-06-21 華邦電子股份有限公司 半導體結構及其形成方法
US10971508B2 (en) * 2019-04-23 2021-04-06 Winbond Electronics Corp. Integrated circuit and method of manufacturing the same
US11569251B2 (en) * 2019-08-08 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage polysilicon gate in high-K metal gate device
CN115867033A (zh) * 2021-09-24 2023-03-28 联华电子股份有限公司 半导体存储器结构及其制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5661053A (en) * 1994-05-25 1997-08-26 Sandisk Corporation Method of making dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers
TW436998B (en) * 1998-06-12 2001-05-28 United Microelectronics Corp Method of manufacturing self-aligned contact
US8222684B2 (en) * 2003-02-06 2012-07-17 Samsung Electronics Co., Ltd. Method of manufacturing a semiconductor integrated circuit using a selective disposal spacer technique and semiconductor integrated circuit manufactured thereby
TWI262574B (en) * 2003-03-31 2006-09-21 Samsung Electronics Co Ltd Sidewall spacer structure for self-aligned contact and method for forming the same
CN1630065A (zh) * 2003-11-13 2005-06-22 旺宏电子股份有限公司 形成具有自行对准接触窗的记忆元件的方法和所形成装置
TW201442154A (zh) * 2013-04-22 2014-11-01 Macronix Int Co Ltd 非揮發性記憶胞及其造方法
TWI646634B (zh) * 2017-12-29 2019-01-01 旺宏電子股份有限公司 三維半導體元件及其製造方法

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Publication number Publication date
JP6931102B2 (ja) 2021-09-01
US20220123007A1 (en) 2022-04-21
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US20200273871A1 (en) 2020-08-27
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