TWI725891B - 半導體裝置及其製造方法 - Google Patents

Abstract

一種半導體裝置及其製造方法。所述半導體裝置具有單元區與周邊區，包括基板、位元線上電容器（capacitor over bitline，COB）式動態隨機存取記憶體（DRAM）與多次可程式化記憶體（multi-time programmable memory，MTP）。COB式DRAM設置於單元區，並且包括位元線以及第一電容器。MTP設置於周邊區，並且包括形成於所述基板上的浮置閘極、位於浮置閘極上的第二電容器以及電性連接所述浮置閘極與所述第二電容器的至少一接觸窗。浮置閘極是與所述位元線同時圖案化的結構，第二電容器則是與第一電容器同時製作的電容器結構。

Description

半導體裝置及其製造方法

本發明是有關於一種半導體技術，且特別是有關於一種半導體裝置及其製造方法。

記憶體為用以儲存資訊或資料的半導體元件，廣泛地應用於個人電腦、行動電話、網路等方面，已成為生活中不可或缺的重要電子產品。由於電腦微處理器的功能越來越強，軟體所進行的程式與運算也隨之增加，且各種資料儲存量也日趨增加，因此記憶體的容量需求也就越來越高。

傳統的多次可程式化（multi-time programmable memory，MTP）記憶胞結構是以摻雜多晶矽製作浮置閘極與控制閘極，以進行抹除/寫入的操作。近來為了避免因過度抹除/寫入而導致資料誤判的問題，將記憶胞的一側串接一選擇電晶體（select transistor），而形成兩個電晶體結構，並藉由選擇電晶體來控制記憶胞的程式化和讀取。

然而，由於晶片上同時有單元區與周邊區的元件需要製作，而記憶體單元與周邊元件的製程通常是分開進行的，因此需要多道光罩以及複雜的製程步驟，導致成本與時間增加。

本發明提供一種半導體裝置，具有與位元線上電容器（capacitor over bitline，COB）式動態隨機存取記憶體（DRAM）同時製作的多次可程式化記憶體（MTP），能降低製程成本與時間。

本發明另提供一種半導體裝置的製造方法，能將MTP的浮置閘極、閘間介電層與控制閘極整合至COB式DRAM的製程中。

本發明的半導體裝置具有單元區與周邊區，包括基板、位元線上電容器（COB）式動態隨機存取記憶體（DRAM）與多次可程式化記憶體（MTP）。COB式DRAM設置於單元區，並且包括位元線以及第一電容器。MTP設置於周邊區，並且包括形成於所述基板上的浮置閘極、位於浮置閘極上的第二電容器以及電性連接所述浮置閘極與所述第二電容器的至少一接觸窗。浮置閘極係與所述位元線同時圖案化的結構，第二電容器是與第一電容器同時製作的電容器結構。

在本發明的一實施例中，上述MTP還可包括穿隧氧化層，位於所述基板與所述浮置閘極之間。

在本發明的一實施例中，上述浮置閘極的材料包括摻雜的多晶矽或多晶矽化金屬。

在本發明的一實施例中，上述MTP還可包括一金屬膜，形成於浮置閘極表面並與接觸窗直接接觸。

在本發明的一實施例中，上述金屬膜與上述位元線係同時沉積的結構層。

在本發明的一實施例中，上述第一電容器包括第一下電極、第一介電層與第一上電極，上述第二電容器包括第二下電極、第二介電層與第二上電極，其中第二下電極係與第一下電極同時製作的電極結構，且第二上電極係與第一上電極同時製作的電極結構。

在本發明的一實施例中，上述半導體裝置還可包括第零層金屬層，介於第二下電極與接觸窗之間，並與所述接觸窗直接接觸。

在本發明的一實施例中，上述第一電容器與上述第二電容器為具有凹槽的結構，且第一上電極與第二上電極各自包括位於所述凹槽上方的上電極層以及填入所述凹槽內並位於上電極層下方的導體材料。

在本發明的一實施例中，上述導體材料包括多晶矽或多晶矽化金屬，且第二電容器內的導體材料係作為上述MTP的控制閘極。

在本發明的一實施例中，上述第二電容器中的凹槽的數量為多個，可構成並聯的電容器。

在本發明的一實施例中，上述第二介電層與上述第一介電層為高介電常數材料。

在本發明的一實施例中，上述第二介電層的厚度可大於上述第一介電層的厚度。

在本發明的一實施例中，上述第二電容器的數量為多個，可構成串聯的電容器。

本發明的半導體裝置的製造方法包括在單元區形成位元線上電容器（COB）式動態隨機存取記憶體（DRAM）的DRAM元件，所述DRAM元件包括位元線。在周邊區形成浮置閘極，且浮置閘極係與上述位元線同時圖案化的結構。在所述浮置閘極上形成至少一接觸窗，然後同時製作第一電容器與第二電容器，所述第一電容器形成於DRAM元件上，所述第二電容器形成於接觸窗上。第二電容器通過所述接觸窗電性連接至浮置閘極，以使浮置閘極、接觸窗與第二電容器構成多次可程式化記憶體（MTP）。

在本發明的另一實施例中，形成上述浮置閘極之前還可先在周邊區的基板上形成穿隧氧化層。

在本發明的另一實施例中，形成上述浮置閘極之後還可在上述浮置閘極表面形成一金屬膜。

在本發明的另一實施例中，同時製作上述第一與第二電容器的方法包括先同時製作第一電容器的第一下電極以及第二電容器的第二下電極，在第一下電極上形成第一介電層以及在第二下電極上形成第二介電層，然後同時在第一介電層上形成上述第一電容器的第一上電極以及在第二介電層上形成上述第二電容器的第二上電極。

在本發明的另一實施例中，同時製作上述第一與第二電容器之前還可先在DRAM元件上與浮置閘極上各自形成凹槽結構。

在本發明的另一實施例中，形成上述第一上電極與上述第二上電極的方法包括於上述凹槽結構內填入導體材料，再於所述導體材料上形成上電極層，且上述第二電容器內的導體材料係作為MTP的控制閘極。

在本發明的另一實施例中，在浮置閘極上形成的上述凹槽結構的數量例如多個。

在本發明的另一實施例中，上述第一介電層與上述第二介電層是同時形成的。

在本發明的另一實施例中，上述第一介電層與上述第二介電層是分開形成的，且第二介電層的厚度大於第一介電層的厚度。

在本發明的另一實施例中，同時製作上述第一與第二電容器之前還可先在上述接觸窗上形成第零層金屬層。

在本發明的另一實施例中，上述第二電容器的數量為多個且彼此串聯。

基於上述，本發明藉由特定製程能將多次可程式化記憶體的浮置閘極、閘間介電層與控制閘極，整合至位元線上電容器式動態隨機存取記憶體的製程中，因此不但增加製程整合的可能性，還能進一步降低製程時間與成本。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1是依照本發明的第一實施例的一種半導體裝置的剖面示意圖，其中圖1左顯示的是形成於單元（cell）區的位元線上電容器（capacitor over bitline，COB）式動態隨機存取記憶體（DRAM），圖1右顯示的是形成於周邊（periphery）區的多次可程式化記憶體（multi-time programmable memory，MTP）。

請參照圖1，第一實施例的半導體裝置具有單元區與周邊區，且包括基板10、COB式DRAM 100a與MTP 100b。

在圖1中，COB式DRAM 100a設置於單元區，並且包括第一電容器102，其中第一電容器102包括第一下電極104、第一介電層106與第一上電極108，且第一下電極104例如Ti/TiN、第一介電層106例如高介電常數（high-k）材料。由於第一電容器102可以是具有凹槽110的結構，所以第一上電極108還可包括位於凹槽110上方的上電極層112以及填入所述凹槽110內並位於上電極層112下方的導體材料114，其中上電極層112例如鎢層、導體材料114例如多晶矽或多晶矽化金屬。MTP 100b是設置於周邊區，並且包括形成於基板10上的浮置閘極（FG）116、位於浮置閘極116上的第二電容器118以及電性連接浮置閘極116與第二電容器118的至少一接觸窗120。浮置閘極116可包括導體層122（材料例如摻雜的多晶矽或多晶矽化金屬）與其上方的一金屬膜124（材料例如鎢），而接觸窗120例如鎢插塞。

請繼續參照圖1，MTP 100b的第二電容器118是與第一電容器102同時製作的電容器結構，其中第二電容器118包括第二下電極126、第二介電層128與第二上電極130，且第二下電極126係與第一下電極104同時製作的電極結構，第二上電極130係與第一上電極108同時製作的電極結構，第二介電層128也可與第一介電層106同時製作。因此，第二下電極126與第一下電極104同樣可為Ti/TiN、第二介電層128與第一介電層106同樣可為高介電常數材料。在一實施例中，由於MTP 100b可能承受大電壓，所以第二介電層128也可與第一介電層106分開製作，使第二介電層128的厚度t2大於第一介電層106的厚度t1。

COB式DRAM 100a一般還包含位於第一電容器102下方的DRAM元件132，例如位元線134（例如金屬導線）、基板10內的埋入式字元線136、基板10表面的摻雜區138、電性連接位元線134與摻雜區138的位元線接觸窗140（例如鎢插塞）、電性連接第一下電極104與另一摻雜區138的儲存節點接觸窗142等。然而，本發明並不限於此，凡是於COB式DRAM領域中已知的DRAM元件均可用於本發明。此外，在上述結構中還存在電性隔絕用的絕緣層144（例如氧化物層）以及內層介電層（ILD）146a、146b、146c、146d等。而在第一電容器102上方可設置第一層金屬層M1，與上電極層112經由接觸窗148（例如鎢插塞）電性連接，基板10內則有主動區隔離結構150（例如STI）。

請繼續參照圖1，由於第一電容器102是具有凹槽110的結構，第二電容器118也可為具有凹槽152的結構，但是凹槽152與凹槽110的大小是根據光罩設計而定，所以兩者的尺寸與形狀可相同或不同。舉例來說，凹槽152與凹槽110例如具有圓柱狀的壁面，但是凹槽152的直徑可大於或小於凹槽110的直徑，且凹槽152的數量可根據需求設計為一個或多個。至於第二上電極130與第一上電極108因為是同時製作的，所以同樣可包括位於凹槽152上方的上電極層112以及填入凹槽152內並位於上電極層112下方的導體材料114，且第二電容器118內的導體材料114係作為MTP 100b的控制閘極（CG）。

在圖1中，MTP 100b一般還可包括一層位於基板10與浮置閘極116之間的穿隧氧化層（tunneling oxide）154，且於浮置閘極116兩側的基板10內可形成作為源極與汲極的摻雜區156。第一實施例的MTP 100b的金屬膜124還可與DRAM元件132的位元線134同時製作，因此位元線134的材料可與金屬膜124的材料相同。舉例來說，可在形成位元線接觸窗140之後，先於周邊區形成穿隧氧化層154以及沉積導體層122，再於整個基板10上全面地形成一層金屬膜，然後在進行圖案化得到浮置閘極116的步驟時，同時圖案化上述金屬膜，以製得DRAM元件132的位元線134。而且，MTP 100b的控制閘極不但可與COB式DRAM的電容器同時製作，其結構也可整合至一般半導體製程中，而包括第零層金屬層M0，其介於第二下電極126與接觸窗120之間，並與接觸窗120直接接觸。此外，在COB式DRAM 100a與MTP 100b中用來電性隔絕的內層介電層146b與146c都可同時製作。而在第二電容器118上方同樣可設置第一層金屬層M1，並與上電極層112經由接觸窗148電性連接。前述相同元件符號的構造可利用一樣的製程形成，以簡化製程。然而本發明並不限於此，也可利用不同製程形成。

圖2A至圖2J是依照本發明的第二實施例的一種半導體裝置的製造流程剖面示意圖。

請先參照圖2A，在周邊區200a與單元區200b的基板20內先形成主動區隔離結構202，再於單元區200b的基板20內形成摻雜區204。然後，在單元區200b的基板20內形成埋入式字元線206，且形成埋入式字元線206之前可先形成絕緣層208。

然後，請參照圖2B，在單元區200b的基板20上形成一層內層介電層210之後，在內層介電層210內形成位元線接觸窗212；另外在周邊區200a的基板20上形成一層穿隧氧化層214與一層導體層216。接著，在周邊區200a與單元區200b的基板20上全面地沉積一層金屬膜，其中單元區200b的金屬膜218a可作為位元線、周邊區200a的金屬膜218b可作為MTP的浮置閘極的一部分，以利後續電特性。

之後，請參照圖2C，圖案化單元區200b的金屬膜218a與周邊區200a的金屬膜218b，以形成單元區200b的位元線218c，並繼續蝕刻去除金屬膜218b底下的導體層216與穿隧氧化層214，以形成周邊區200a的浮置閘極220。然後，在周邊區200a的基板20內形成作為源極與汲極的摻雜區222。

接著，請參照圖2D，於整個基板20表面覆蓋一層內層介電層224。

然後，請參照圖2E，在周邊區200a的內層介電層224內形成電性連接浮置閘極220的至少一接觸窗226，其中接觸窗226例如鎢插塞，並可與金屬膜218b直接接觸。此外，形成接觸窗226的同時或者前後，可形成與摻雜區222接觸的接觸窗228。另外，在單元區200b則可形成連接至摻雜區204的儲存節點接觸窗230，並且在形成儲存節點接觸窗230之前可先形成與位元線218c隔絕的絕緣層232，即可完成COB式DRAM的DRAM元件234的製作。然而，本發明並不限於此，根據現有DRAM元件234的結構設計，還可在以上製程中增加其他步驟。接著，在內層介電層224上可形成第零層金屬層M0，並經由接觸窗226與金屬膜218b電性連接至浮置閘極220。第零層金屬層M0還可與接觸窗228接觸。

之後，請參照圖2F，可在周邊區200a與單元區200b的內層介電層224上形成另一內層介電層500，再於DRAM元件234上與浮置閘極220上方的內層介電層500中各自形成凹槽結構502，其中周邊區200a的凹槽結構502露出浮置閘極220上方的第零層金屬層M0、單元區200b的凹槽結構502露出儲存節點接觸窗230。在圖2F中的周邊區200a雖然顯示一個凹槽結構502，然而本發明並不限於此，在浮置閘極220上形成的凹槽結構502的數量也可以是多個。

然後，請參照圖2G，在基板20上全面地形成一層與凹槽結構502共形的導體層504，例如Ti/TiN。

接著，請參照圖2H，去除周邊區200a與單元區200b的凹槽結構502以外的導體層504，保留下來的就是單元區200b的第一下電極504a以及周邊區200a的第二下電極504b。去除凹槽結構502以外的導體層504的方法例如直接將凹槽結構502以外的導體層504移除；或者，先全面地形成罩幕層（未繪示），再將凹槽結構502以外的罩幕層移除，直到露出導體層504，然後將暴露出的導體層504移除，留下凹槽結構502內的第一下電極504a以及第二下電極504b。

之後，請參照圖2I，形成第一介電層506a與第二介電層506b。在本實施例中，單元區200b的第一介電層506a與周邊區200a的第二介電層506b是同時形成的，所以材料是相同的（例如高介電常數材料）、厚度也是相同的。然而，在另一實施例中，第一介電層506a與第二介電層506b是分開形成的，且周邊區200a的第二介電層506b的厚度可大於單元區200b的第一介電層506a的厚度，以應用於大電壓的操作。然後，同時在凹槽結構502內填入導體材料508（例如多晶矽或多晶矽化金屬），再於導體材料508上形成上電極層510，其中單元區200b的導體材料508與上電極層510構成第一上電極512，因此已完成由第一下電極504a、第一介電層506a和第一上電極512構成的第一電容器520。

接著，請參照圖2J，圖案化周邊區200a的內層介電層500上的結構，以形成由第二下電極504b、第二介電層506b和第二上電極514(含導體材料508a和上電極層510a)構成的第二電容器522，且第二電容器522內的導體材料508a係作為MTP的控制閘極。

在圖2J中，第一電容器520形成於DRAM元件234上，第二電容器522形成於接觸窗216上。第二電容器522通過所述接觸窗216電性連接至浮置閘極220，以使浮置閘極220、接觸窗226與第二電容器522構成多次可程式化記憶體（MTP）。而且從以上說明可得到本實施例能將MTP的浮置閘極、閘間介電層與控制閘極整合至COB式DRAM的製程中。

圖3是依照本發明的第三實施例的一種半導體裝置中的MTP的剖面示意圖，其中使用與圖1右相同的元件符號來表示相同或近似的構件，且相同或近似的構件內容也可參照上述，不再贅述。

請參照圖3，本實施例是通過增加浮置閘極116上的凹槽152的數量，來增加電容耦合率（coupling ratio）。詳細而言，凹槽152變為多個，則浮置閘極116（如導體層122和金屬膜124）的尺寸可能變大，並可增加接觸窗120的數量，使得第二電容器300如同並聯的多個電容器。

圖4是依照本發明的第四實施例的一種半導體裝置中的MTP的剖面示意圖，其中使用與圖1右相同的元件符號來表示相同或近似的構件，且相同或近似的構件內容也可參照上述，不再贅述。

請參照圖4，本實施例是通過形成多個串聯的第二電容器400，達到降壓的效果，其中除了浮置閘極116正上方的第二電容器400，其他第二電容器400可利用第零層金屬層M0做電路的串聯，且最終連至第一層金屬層M1。

綜上所述，本發明將MTP的浮置閘極、閘間介電層與控制閘極整合至COB式DRAM的製程，因此能降低製程時間與成本。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10、20:基板 100a:COB式DRAM 100b:MTP 102、520:第一電容器 104、504a:第一下電極 106、506a:第一介電層 108、512:第一上電極 110、152:凹槽 112、510、510a:上電極層 114、508、508a:導體材料 116、220:浮置閘極 118、300、522:第二電容器 120、148、226、228:接觸窗 122、216、504:導體層 124、218a、218b:金屬膜 126、504b:第二下電極 128、506b:第二介電層 130、514:第二上電極 132、234:DRAM元件 134、218c:位元線 136、206:埋入式字元線 138、156、204、222:摻雜區 140、212:位元線接觸窗 142、230:儲存節點接觸窗 144、208、232:絕緣層 146a、146b、146c、146d、210、224、500:內層介電層 150:主動區隔離結構 154、214:穿隧氧化層 200a:周邊區 200b:單元區 502:凹槽結構 M0:第零層金屬層 M1:第一層金屬層 t1、t2:厚度

圖1是依照本發明的第一實施例的一種半導體裝置的剖面示意圖。 圖2A至圖2J是依照本發明的第二實施例的一種半導體裝置之製造流程剖面示意圖。 圖3是依照本發明的第三實施例的一種半導體裝置中的MTP的剖面示意圖。 圖4是依照本發明的第四實施例的一種半導體裝置中的MTP的剖面示意圖。

10:基板

100a:COB式DRAM

100b:MTP

102:第一電容器

104:第一下電極

106:第一介電層

108:第一上電極

110、152:凹槽

112:上電極層

114:導體材料

116:浮置閘極

118:第二電容器

120、148:接觸窗

122:導體層

124:金屬膜

126:第二下電極

128:第二介電層

130:第二上電極

132:DRAM元件

134:位元線

136:埋入式字元線

138、156:摻雜區

140:位元線接觸窗

142:儲存節點接觸窗

144:絕緣層

146a、146b、146c、146d:內層介電層

150:主動區隔離結構

154:穿隧氧化層

t1、t2:厚度

M0:第零層金屬層

M1:第一層金屬層

Claims (24)

1. 一種半導體裝置，具有單元區與周邊區，所述半導體裝置包括： 基板； 位元線上電容器（capacitor over bitline，COB）式動態隨機存取記憶體（DRAM），設置於所述單元區，所述COB式DRAM包括位元線以及第一電容器；以及 多次可程式化記憶體（multi-time programmable memory，MTP），設置於所述周邊區，其中所述MTP包括： 浮置閘極，形成於所述基板上，係與所述位元線同時圖案化的結構； 第二電容器，位於所述浮置閘極上，係與所述第一電容器同時製作的電容器結構；以及 至少一接觸窗，電性連接所述浮置閘極與所述第二電容器。
2. 如請求項1所述的半導體裝置，其中所述MTP更包括穿隧氧化層，位於所述基板與所述浮置閘極之間。
3. 如請求項1所述的半導體裝置，其中所述浮置閘極的材料包括摻雜的多晶矽或多晶矽化金屬。
4. 如請求項1所述的半導體裝置，其中所述MTP更包括一金屬膜，形成於所述浮置閘極表面，並與所述至少一接觸窗直接接觸。
5. 如請求項4所述的半導體裝置，其中所述金屬膜與所述位元線係同時沉積的結構層。
6. 如請求項1所述的半導體裝置，其中所述第一電容器包括第一下電極、第一介電層與第一上電極，所述第二電容器包括第二下電極、第二介電層與第二上電極，所述第二下電極係與所述第一下電極同時製作的電極結構，且所述第二上電極係與所述第一上電極同時製作的電極結構。
7. 如請求項6所述的半導體裝置，更包括第零層金屬層，介於所述第二下電極與所述至少一接觸窗之間，並與所述至少一接觸窗直接接觸。
8. 如請求項6所述的半導體裝置，其中所述第一電容器與所述第二電容器為具有凹槽的結構，且所述第一上電極與所述第二上電極各自包括： 上電極層，位於所述凹槽上方；以及 導體材料，填入所述凹槽內，並位於所述上電極層下方。
9. 如請求項8所述的半導體裝置，其中所述導體材料包括多晶矽或多晶矽化金屬，且所述第二電容器內的所述導體材料係作為所述MTP的控制閘極。
10. 如請求項8所述的半導體裝置，其中所述第二電容器中的所述凹槽的數量為多個，構成並聯的電容器。
11. 如請求項6所述的半導體裝置，其中所述第二介電層與所述第一介電層為高介電常數材料。
12. 如請求項6所述的半導體裝置，其中所述第二介電層的厚度大於所述第一介電層的厚度。
13. 如請求項1所述的半導體裝置，其中所述第二電容器的數量為多個，構成串聯的電容器。
14. 一種半導體裝置的製造方法，包括： 在單元區形成位元線上電容器（capacitor over bitline，COB）式動態隨機存取記憶體（DRAM）的DRAM元件，所述DRAM元件包括位元線； 在周邊區形成浮置閘極，且所述浮置閘極係與所述位元線同時圖案化的結構； 在所述浮置閘極上形成至少一接觸窗； 同時製作第一電容器與第二電容器，所述第一電容器形成於所述DRAM元件上，所述第二電容器形成於所述至少一接觸窗上，並通過所述至少一接觸窗電性連接至所述浮置閘極，以使所述浮置閘極、所述至少一接觸窗與所述第二電容器構成多次可程式化記憶體（multi-time programmable memory，MTP）。
15. 如請求項14所述的半導體裝置的製造方法，其中形成所述浮置閘極之前更包括：在所述周邊區的基板上形成穿隧氧化層。
16. 如請求項14所述的半導體裝置的製造方法，其中形成所述浮置閘極之後更包括：在所述浮置閘極表面形成一金屬膜。
17. 如請求項14所述的半導體裝置的製造方法，其中同時製作所述第一電容器與所述第二電容器的方法包括： 同時製作所述第一電容器的第一下電極以及所述第二電容器的所述第二下電極； 在所述第一下電極上形成第一介電層； 在所述第二下電極上形成第二介電層；以及 同時在所述第一介電層上形成所述第一電容器的第一上電極以及在所述第二介電層上形成所述第二電容器的第二上電極。
18. 如請求項17所述的半導體裝置的製造方法，其中同時製作所述第一電容器與所述第二電容器之前更包括：在所述DRAM元件上與所述浮置閘極上各自形成凹槽結構。
19. 如請求項18所述的半導體裝置的製造方法，其中形成所述第一上電極與所述第二上電極的方法包括： 於所述凹槽結構內填入導體材料；以及 於所述導體材料上形成上電極層，且所述第二電容器內的所述導體材料係作為所述MTP的控制閘極。
20. 如請求項18所述的半導體裝置的製造方法，其中在所述浮置閘極上形成的所述凹槽結構的數量為多個。
21. 如請求項17所述的半導體裝置的製造方法，其中所述第一介電層與所述第二介電層是同時形成的。
22. 如請求項17所述的半導體裝置的製造方法，其中所述第一介電層與所述第二介電層是分開形成的，且所述第二介電層的厚度大於所述第一介電層的厚度。
23. 如請求項14所述的半導體裝置的製造方法，其中同時製作所述第一電容器與所述第二電容器之前更包括：在所述至少一接觸窗上形成第零層金屬層。
24. 如請求項14所述的半導體裝置的製造方法，其中所述第二電容器的數量為多個且彼此串聯。

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