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TWI501385B - 非揮發性記憶單元與其形成方法與半導體元件 - Google Patents

非揮發性記憶單元與其形成方法與半導體元件 Download PDF

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TWI501385B
TWI501385B TW102114134A TW102114134A TWI501385B TW I501385 B TWI501385 B TW I501385B TW 102114134 A TW102114134 A TW 102114134A TW 102114134 A TW102114134 A TW 102114134A TW I501385 B TWI501385 B TW I501385B
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Taiwan
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gate
floating gate
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sidewall
layer
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TW102114134A
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English (en)
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TW201349464A (zh
Inventor
Chung Jen Huang
Hung Yueh Chen
Original Assignee
Taiwan Semiconductor Mfg Co Ltd
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Publication date
Application filed by Taiwan Semiconductor Mfg Co Ltd filed Critical Taiwan Semiconductor Mfg Co Ltd
Publication of TW201349464A publication Critical patent/TW201349464A/zh
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Description

非揮發性記憶單元與其形成方法與半導體元件
本發明係關於半導體元件，更特別關於非揮發性記憶單元與其形成方法。
半導體製程製作之最小元件持續縮小，以進一步改善積體電路與系統的速度、效能、密度、與單位功的能成本。半導體製程節點持續縮小，將難以堅控製程結構是否具有一致的結果。由於元件效能取決於結構尺寸，若無法得知進階半導體製程節點中不同層的厚度差異，將難以形成具有一致效能的元件。
在非揮發性記憶單元如FLASH記憶單元中，浮置閘極被電性絕緣材料如介電材料包圍。藉由電子注入或量子穿隧效應，可儲存電子於浮置閘極上。若以浮置閘極作為記憶單元中部份的MOS電晶體，可調整崩潰電壓以程式化記憶單元。將浮置閘極電容耦合至相鄰的閘極(如抹除閘極或控制閘極)，可提供讀取電壓至浮置閘極，且儲存資料將使記憶單元耦接(儲存資料為1)或不耦接(儲存資料為0)位元線與源極連接物。在抹除(ERASE)操作中，為抹除程式化且包含浮置閘極的記憶單元，可採用穿過介電材料如氮化物或氧化物的電位，將浮置閘極的電子移至另一閘極導電物(如抹除閘極)。上述抹除閘極 與浮置閘極之間的介電層厚度，對整體單元效能如抹除時間(抹除速度)與抹除功效非常關鍵。在一般FLASH單元的分隔閘極設置中，抹除閘極位於兩個相鄰的記憶單元之間，而每一記憶單元各自包含的浮置閘極被介電材料包圍。在抹除操作時，電子經側壁間隔物穿隧至抹除閘極。然而，以這種方式形成側壁介電層之半導體製程中，監測介電層之厚度與均勻度是不實際或不可能的。此外，在形成介電層後的多種製程(比如蝕刻與圖案化步驟)會露出抹除閘極與浮置閘極之間的側壁介電層，側壁介電層厚度將不同於起始沉積的厚度，進而影響單元的抹除操作與元件的速度。
當可攜式元件如手機、平板電腦、筆記型電腦、電子書、與其他電池驅動元件之記憶體越來越重要時，非揮發性記憶體也越來越普及。非揮發性記憶體的重要特徵之一，為電池驅動元件的電源關閉時，其資料仍維持而不消失。當浮置閘極對應儲存資料所儲存之電荷被電性隔離時，非揮發性記憶體中資料維持的時間幾乎無限。越來越多且低成本的非揮發性記憶元件，將取代某些或全部的習知資料與程式儲存方式如動態RAM元件(DRAM)與硬碟元件(HDD)。如此一來，將需要更有效、更可靠、更低成本的製程以形成非揮發性記憶單元。
本發明一實施例提供非揮發性記憶單元的形成方法，包括：形成浮置閘極層於半導體基板上，形成穿隧介電層於浮置閘極層上、以及形成抹除閘極層於穿隧介電層上；以第一微影製程圖案化多個記憶單元，且每一記憶單元具有抹除閘 極於浮置閘極上且兩者之間隔有穿隧介電層，而至少兩個圖案化的記憶單元之間隔有半導體基板中的共同源極區；進行第二微影製程以圖案化浮置閘極，移除至少兩個記憶單元之間的部份浮置閘極層，使至少兩個記憶單元具有垂直側壁；以及形成側壁材料於至少兩個記憶單元的浮置閘極、穿隧介電層、與抹除閘極的每一垂直側壁上。
本發明一實施例提供之揮發性記憶單元包括：浮置閘極形成於半導體基板上，且浮置閘極與半導體基板之間具有介電層；穿隧介電層形成於至少部份浮置閘極上；抹除閘極形成於至少部份穿隧介電層上；以及側壁介電材料位於抹除閘極之源極側的側壁上，與抹除閘極、浮置閘極、與穿隧介電層之相反側的字元線側的側壁上，其中側壁介電材料密封穿隧介電層。
本發明一實施例提供之半導體元件包括：至少兩個記憶單元與半導體基板中的共同源極區相鄰，其中每一記憶單元包括：浮置閘極形成於半導體基板上，且介電層位於浮置閘極與半導體基板之間；穿隧介電層形成於至少部份浮置閘極上；抹除閘極形成於至少部份穿隧介電層上；以及側壁介電材料位於與共同源極區相鄰之每一記憶單元之源極側的側壁上，與位於抹除閘極、浮置閘極、與穿隧介電層的相反側之字元線側的側壁上，使側壁介電材料密封穿隧介電層。
W1、W2‧‧‧寬度
7‧‧‧共同源極區
11‧‧‧非揮發性記憶元件
11A、11B、12A、12B、14A、14B、18A、18B、20A、20B‧‧‧記憶單元
12、18、20‧‧‧記憶單元結構
13‧‧‧基板
14‧‧‧記憶陣列
15‧‧‧汲極擴散區
17‧‧‧輔助閘極
19、19A、19B‧‧‧耦合閘極
21‧‧‧浮置閘極
23‧‧‧抹除閘極
24、34‧‧‧虛線圈
25‧‧‧穿隧介電層
26、43、47、333‧‧‧氧化層
27、29‧‧‧側壁介電層
31、32‧‧‧介電層
33‧‧‧硬遮罩層
35、37‧‧‧光阻
41‧‧‧側壁材料
45、331、335‧‧‧氮化層
61、63、65、67、69、71、73、75、77、79、81、83、85、87、89、91‧‧‧步驟
第1圖係本發明一實施例結構之剖視圖； 第2圖係本發明一實施例結構之中間製程剖視圖；第3圖係以第2圖之結構進行後續製程之剖視圖；第4圖係以第3圖之結構進行後續製程之剖視圖；第5圖係以第4圖之結構進行後續製程之剖視圖；第6圖係以第5圖之結構進行後續製程之剖視圖；第7圖係一實施例之結構剖視圖；第8圖係一實施例之結構剖視圖；第9圖係一實施例之結構剖視圖；第10圖係一實施例之結構剖視圖；第11圖係以第10圖之結構進行後續製程之剖視圖；第12圖係一實施例之方法的步驟流程圖；第13圖係接續第12圖之方法的步驟流程圖；以及第14圖係接觸第13圖之方法的步驟流程圖。
可以理解的是，本發明提供多個不同實施例或實例，以實施多種實施例中的不同特徵。下述元件與組合的特定實例係用以簡化本發明，僅用以舉例而非侷限本發明與申請專利範圍之範疇。
本發明之實施例包括非揮發性記憶單元之形成方法，其具有浮置閘極、穿隧介電層位於浮置閘極上表面上、與抹除閘極位於穿隧介電層上。穿隧介電層係浮置閘極上的水平層狀物，可讓製程監測與控制介電層厚度。此外，可形成額外介電層以包圍浮置閘極、穿隧介電層、與抹除閘極，以密封或隔離穿隧介電層，使其不受後續製程如蝕刻或圖案化步驟影 響。由於稍後製程步驟中的穿隧介電層已受到保護，穿隧介電層之厚度將維持於起始厚度且易於監測及控制。
第1圖係一實施例中，非揮發性記憶元件11之剖視圖。如圖所示，兩個對稱的記憶單元11A與11B位於共同源極區7的兩側上，而共同源極區7形成於基板13之擴散區中。基板13為半導體基板，可為矽、鍺、砷化鍺、或其他半導體材料。基板13可為半導體晶粒或晶圓的一部份。基板13亦可為磊晶層，比如絕緣層或其他基板上的絕緣層或SOI層上的矽層。
每一記憶單元11A與11b均與汲極擴散區15相鄰，且汲極擴散區15耦接至位元導線如下述。雖然剖視圖中有有兩個記憶單元，但實際上的元件可具有數以千計或百萬計的記憶單元。此外，縮小多個單元之間的抹除閘極、共同源極、耦接至位元線的汲極線、與其他控制線的尺寸，可增加記憶單元的密度。選用不同結構如NOR與NAND FLASH陣列，可讓獨特單元進行大範圍抹除或小群組抹除，端視單元密度與存取性之間的取捨。
每一記憶單元11A與11B亦與輔助閘極17相鄰。輔助閘極耦合至解碼電路之字元線或列線路。記憶單元與輔助閘極17相鄰的側邊為外側側壁，即記憶單元之字元線側。
由剖視圖可知，每一記憶單元11A與11B所具有的浮置閘極21被介電層包圍。抹除閘極23形成每一記憶單元中的浮置閘極上，且抹除閘極23與浮置閘極之間以穿隧介電層25絕緣。抹除閘極可與浮置閘極一樣大，或只覆蓋部份而非全部的浮置閘極如下述。硬遮罩層33係位於每一抹除閘極上，其形成 方法為下述之微影製程與蝕刻製程。硬遮罩層33可為氮化層-氧化層-氮化層(NON)，或其他硬遮罩材料。偶合閘極19位於記憶單元11A與11B之間的共同源極區中的介電層如氧化層43、氮化層45、及氧化層47上。耦合閘極與抹除閘極之間隔有側壁介電層27，其組成可為氮化矽、氧化矽、氮氧化矽、或其他介電材料。側壁介電層29係形成於每一記憶單元11A與11B之外側部份上，以分隔每一記憶單元之浮置閘極21與輔助閘極17。上述輔助閘極17係形成於汲極擴散區15與每一記憶單元之浮置閘極21之間的基板13上。輔助閘極將耦接至字元線，並位於記憶單元陣列之介電層32中。許多以行或列排列之記憶單元陣列將共用這些字元線或輔助閘極。
在第1圖中，位於抹除閘極23與浮置閘極21之間的穿隧介電層25被浮置閘極、抹除閘極、與側壁介電層27或部份的介電層43圍繞。形成側壁介電層後，可保護穿隧介電層不再露出於後續製程。記憶單元之穿隧介電層25的厚度與均勻性為記憶單元的關鍵，可決定抹除速度與抹除電位。實施例提供之裝置與形成方法，可在製程中輕易監測記憶體單元的穿隧介電層之厚度與均勻性，並讓整個元件一致進而改善效能如下述。
第2至6圖係形成第1圖之記憶單元的製程剖視圖。
第2圖之剖視圖為非揮發性記憶元件11之剖視圖，包括基板13與形成其上之介電層31、浮置閘極層21、穿隧介電層25、抹除閘極層23、與硬遮罩。舉例來說，上述硬遮罩可為多層結構如氮化層331、氧化層333、與另一氮物層335形成之NON遮罩層。硬遮罩亦可採用其他硬遮罩材料。
舉例來說，介電層31可為氧化物如氧化矽。當元件中的一部份為非揮發性記憶陣列，另一部份為平面邏輯元件時，介電層31可形成於氧化步驟，比如形成邏輯元件之閘極氧化層。介電層31可置換為氮化物或其他介電材料。
浮置閘極層21可為導體。一般而言，可沉積多晶矽，再掺雜多晶矽使其導電。然而浮置閘極層21不限於多晶矽，且可採用其他浮置閘極材料。
接著沉積形成穿隧介電層25於浮置閘極上。穿隧介電層25需非常薄以符合Fowler-Nordheim穿隧，可在下述抹除循環中抹除記憶單元。在實施例中，抹除閘極位於所有或部份的浮置閘極上，並位於穿隧介電層上。上述結構與習知的非揮發性記憶單元具有強烈的對比，因為習知的抹除閘極常位於記憶單元之間。在習知的分隔閘極結構中，抹除介電層常作為分隔抹除閘極與浮置閘極的側壁介電層。在製程中特別難以監測與控制側壁介電層的厚度，且蝕刻與圖案化製程會使側壁介電層具有不均勻的厚度。本發明實施例不同於習知技術，穿隧介電層為形成於浮置閘極上表面與抹除閘極下表面之間的水平層狀物，在製程中可監測穿隧介電層厚度，且穿隧介電層之厚度均勻性不受後續製程影響。臨場監測製程可在形成穿隧介電層之間或之後確認其厚度。在後續製程中，穿隧介電層之厚度均勻性優於側壁介電層。
在一實施例中，當元件的進階製程節點為90nm或更小(比如65nm或45nm)時，穿隧介電層25可為厚度介於80Å至120Å之間的氧化膜。在更進階的製程節點中，穿隧介電層可為 更薄的氧化層。在此實施例中，相同技術節點的浮置閘極與抹除閘極為多晶矽。
第3圖係第2圖之結構進行後續製程步驟後之剖視圖。在第2圖至第3圖之間，已進行多個製程步驟。在第3圖中，微影與蝕刻製程形成的硬遮罩層33，係用以圖案化抹除閘極層23以形成兩個記憶單元11A與11B。光阻35係形成於部份的記憶單元11A與11B上。以硬遮罩層33及35作為蝕刻蝕刻浮置閘極層21與介電層31之遮罩，可定義每一記憶單元11A與11B之外側或字元側的側壁。以光阻35作為遮罩，進行記憶單元井區佈值(未圖示)。
第4圖係第3圖之結構進行後續製程步驟後之剖視圖。在第3圖至第4圖之間，沉積側壁材料於基板上。在一實施例中，側壁材料41可為氮化物材料。在其他實施例中，側壁材料41可為氧化物與氮氧化物。先沉積側壁材料41於基板上，再蝕刻側壁材料41，使側壁材料41只保留於抹除閘極、硬遮罩層、與浮置閘極之垂直側壁上。如第4圖所示，形成光阻37並露出共同源極區上的區域。接著進行微影與蝕刻製程於浮置閘極21上，以移除兩個記憶單元11A與11B之間的部份，並露出共同源極區。上述蝕刻浮置閘極的步驟，可定義每一記憶單元11A與11B之浮置閘極21的內側或源極側之側壁。接著進行離子佈植製程，以佈植共同源極。舉例來說，若基板13為p型矽基板，則共同源極為n型。佈植後的回火製程可擴散離子，以進一步定義共同源極區7於基板中。在剖視圖中，共同源極區7與兩個記憶單元相鄰。但在實際操作上，共同源極區將朝著頁內延 伸，且可用於未圖示於此剖視圖中的其他列或其他對的記憶單元。
如第4圖所示，蝕刻浮置閘極21可形成源極側之側壁部份。在定義浮置閘極21後，浮置閘極在源極側上的部份比形成其上的抹除閘極23更靠近源極區。換言之，抹除閘極23並未完全覆蓋浮置閘極。在其他實施例中的抹除閘極，可比第4圖中的抹除閘極覆蓋更多或更少的浮置閘極表面。抹除閘極可覆蓋大部份的浮置閘極區以有效操作，但不需與浮置閘極相同大小。在其他實施例中，抹除閘極可覆蓋所有的浮置閘極。
第5圖係第4圖之結構進行後續製程步驟後之剖視圖。在第4圖至第5圖之間，沉積氧化層43與氮化層45於記憶單元11A與11B上，再對氮化層45進行微影與蝕刻製程，以移除每一記憶單元11A與11B之字元線側之側壁上的氮化層45，並保留氮化層45於共同源極區7上。沉積氧化層43可密封穿隧介電層25，保護其不受後續蝕刻與圖案化製程影響。此外，氧化層43、側壁材料41、浮置閘極21、與抹除閘極23密封穿隧介電層25。浮置閘極21與基板之間的電性隔離為介電層31，且浮置閘極21與抹除閘極之間的電性隔離為穿隧介電層25。氮化層41位於每一浮置閘極21之外側或汲極側上，而氧化層43位於記憶單元之源極側上。
第6圖係第5圖之結構進行後續製程步驟後之剖視圖。第6圖與第1圖實質上相同，除了多些標號。在第5圖至第6圖之間，進行製程步驟以完成記憶單元。在第6圖中，沉積形成氧化層47於氮化層45及氧化層43上，完成ONO層於記憶單元 11A與11B之源極側的側壁上。在一製程中，非揮發性記憶元件11除了記憶單元外，還具有多重閘極邏輯元件形成於基板上。此時氧化層可作為多重閘極邏輯元件的多重閘極氧化層。另一方面，另一氧化沉積製程形成的氧化層47亦為氧化層43、氮化層45、及氧化層47之ONO介電結構之頂氧化層，如第6圖所示。在形成耦合閘極19與輔助閘極17時，可同時形成邏輯元件的閘極於基板中。位於輔助閘極17下的介電層32可與邏輯閘極氧化層同時形成，或以分開的製程步驟形成。
在採用現有製程節點的實施例中，ONO層之底氧化層之厚度可介於30Å至50Å之間，氮化層之厚度可介於50Å至90Å之間，而頂氧化層之厚度可介於30Å至50Å之間。
在實施例中，輔助閘極17與耦合閘極19之組成為多晶矽。在進階的製程節點中，其他實施例之輔助閘極17與耦合閘極19可採用金屬閘極材料，如同此製程形成的邏輯閘極。在沉積多晶矽後，可平坦化非揮發性記憶元件11之記憶單元。舉例來說，平坦化方法可為化學機械研磨(CMP)製程、蝕刻製程、或上述之組合。
在沉積閘極後，可採用另一微影與蝕刻製程圖案化輔助閘極17與介電層32。蝕刻步驟露出基板13之擴散汲極區15以進行後續的汲極佈植，且擴散汲極區15可讓位元線耦接至記憶單元。在下述的程式化與讀取循環中，位元線自記憶單元輸出資料，或將資料輸入記憶單元。
在操作時的記憶單元可作為NAND或NOR中的非揮發性單元。舉例來說，上述操作可為浮置閘極下方的通道區 之熱電子注入程序。在抹除模式中，施加高電壓至抹除閘極以移除儲存於浮置閘極上的任何電子。對FLASH陣列而言，可同時抹除多個單元以達較快的抹除循環。在讀取模式中，耦合閘極可形成通道於基板中，並耦接汲極區至記憶單元下方之基板中的通道區。上述耦合閘極耦接至記憶解碼邏輯元件之字元線，且汲極區形成位元線。若記憶單元的狀態被程式化為「1」，記憶單元具有高臨界電壓Vt，且未將位元線耦接至共同源極區，其中共同源極區耦接至行選擇線路(column select line)。若記憶單元的狀態被程式化為「0」，記憶單元具有低臨界電壓且開啟，位元線耦接至MOS電晶體之通道區且開啟至導通模式，且位元線耦接至共同源極區，其中共同源極區在讀取循環時接地。如此一來，當記憶單元位於「0」的狀態時，位元線可被拉至「低電壓」或邏輯中的狀態「0」。接著可採用感測放大器將資料由位元線復原，且感測放大器耦接或包含擴散汲極區15。
第1表為某些實施例中，對記憶單元進行讀取、程式化、及抹除操作時，施加至多種電極的電壓。然而操作電壓並不限於第1表所示之電壓，亦可為其他電壓。
在第1表中，位元線電壓耦接至汲極區，字元線電壓耦接至輔助閘極區、選擇線電壓耦接至共同源極區，抹除閘極電壓施加至抹除閘極上、而耦合閘極接收之電位如第1表所示。
在抹除程序中，抹除閘極具有非常高的電位以吸引浮置閘極所儲存的任何電子，使這些電子遠離記憶單元。如本技術領域中具有通常知識者所知，FLASH非揮發性記憶元件中的多個單元所形成之區塊(block)，足以同時進行大量的抹除程序。上述結構可節省獨立存取單元、位元、或半字節所需的解碼與打線空間，進而節省抹除循環所需的時間。然而後續程式化單元的程序，必需以區塊的方式進行。對許多應用而言，以區塊方式操作記憶單元是合適的，因此FLASH NOR記憶元件非常普及。其他結構如NAND記憶元際亦可採用類似單元，只是單元的密度更高且需更多打線。
在程式化的模式中，位元線傳輸電壓以對應邏輯狀態「0」或「1」。輔助閘極接收到的電壓，將開啟輔助閘極下方的部分通道區以利電子流過。選擇線將高電壓耦接至共同源極區。當正電壓施加至抹除閘極與耦合閘極時，記憶單元產生通道並處於開啟狀態。當電子流過通道時，熱電子注入會讓浮置閘極吸引及儲存某些電子。浮置閘極可程式化為「0」、或較低臨界電壓、或「1」、或較高電壓，端視程式化模式中的位元線電壓而定，如第1表中位元線的程式化列所示。
在讀取模式中，先施加名義上的(或預充)電位於位 元線。記憶單元之輔助閘極以位址解碼電路耦接至字元線，而主動字元線可選擇記憶單元之列或群組以進行讀取操作。選擇線將地線電壓耦接至選取的記憶單元之共通源極區。記憶單元之浮置閘極進行程式化後，若邏輯狀態為「0」，記憶單元將開啟如MOS電晶體，且其通道將位元線耦接至接地。另一方面，若邏輯狀態為「1」，記憶單元可維持關閉，且未將位元線耦接至接地。感測位元線電位，即可確認記憶單元儲存的邏輯狀態。藉由差分或單端感測放大器，可將全部的邏輯電壓輸出至外部電路。
如第1表所示，實施例之記憶單元的讀取模式電壓低於習知技藝之記憶單元。
實施例之半導體製程所形成的記憶單元面積約為0.17平方微米。在更小的製程節點中，記憶單元面積可為約0.08平方微米。
第7圖係另一實施例中，具有一對記憶單元12A與12B之記憶單元結構12的剖視圖。此實施例中的許多結構與前述實施例(比如第6圖)相同，這些類似結構將以相同標號標示且不再描述於下。
在第7圖中，一層狀物形成自耦合閘極區至共同源極區7，且共同源極區7具有開口於此層狀物中。藉由氧化源極區，可形成球狀的氧化層26。上述氧化步驟可為LOCOS氧化法。舉例來說，氧化層26與介電層32(氧化層)可同時形成，以改善元件效能。在一實施例中，只需稍微改變製程即可形成開口。當沉積與微影ON層如上述之第5圖後，蝕刻字元線側壁上 的氮化物的步驟將形成開口於共同源極區之中心部份的氮化層45中。氧化層47將填入開口並形成氧化層26於共同源極區上的中心區中。在上述步驟後接著形成輔助閘極17與耦合閘極19，再圖案化輔助閘極以露出需進行佈植的擴散汲極區。在第7圖之剖視圖中，虛線圈24內為氮化層中45的開口，且開口中的氧化層26自共同源極區7延伸。
第8圖係另一實施例之剖視圖。在第8圖中，部份的記憶陣列14分為記憶單元14A與14B。此實施例中的許多結構與前述實施例相同，這些類似結構將以相同標號標示且不再描述於下。
在此實施例中，在圖案化與蝕刻耦合閘極19與輔助閘極17時，開口形成於控制閘極材料中，且耦合閘極被開口分為耦合閘極19A與耦合閘極19B。上述結構可讓記憶單元增加製程彈性與控制性。記憶單元14A與14B的其他結構及記憶單元之操作方式均已詳述於上。
第9圖係另一實施例中，記憶單元結構18之剖視圖。在第9圖中，共同源極區24中的氮化層開口，與分開的耦合電極結構19A與19B結合，以形成記憶單元18A與18B。球狀的氧化層26之形成方法為氧化共同源極區7之開口部份。這些額外結構使記憶單元具有額外效能。第7及8圖之實施例之額外結構可獨立存在，或合併存在如第9圖。第9圖之結構的形成方法只需稍微調整製程，比如蝕刻側壁製程(移除共同源極區的中心部份之氮化層43，與形成氧化層於中心部份)、以及蝕刻閘極製程(將耦合閘極19分為耦合閘極19A與19B)。上述的每一 結構均包含穿隧介電層25與位於浮置閘極上的抹除閘極，其中穿隧介電層被其他材料包圍並被前述之側壁介電氧化層密封。
第10圖係另一實施例中，部份記憶陣列如記憶單元結構12之剖視圖。在第10圖中，部份的記憶陣列具有對稱的相同記憶單元12A與12B，且兩者共用共同源極區7如前述實施例。每一記憶單元之浮置閘極21具有寬度W1，穿隧介電層25與抹除閘極23形成於浮置閘極上，抹除閘極23與穿隧介電層25具有寬度W2，且寬度W2小於寬度W1。在上述結構中，抹除閘極23與穿隧介電層25未覆蓋浮置閘極21，使每一記憶單元之浮置閘極21於源極側具有肩部，如虛線圈34所示。接著形成耦合閘極19於ONO介電層如氧化層43、氮化層45、與氧化層47上如前述，使耦合閘極19與浮置閘極21之源極側之側壁相鄰。耦合閘極19亦具有水平延伸至浮置閘極21之肩部上方的部份，因此耦合閘極19亦與源極側上之抹除閘極23的源極側壁介電層相鄰。耦合閘極19覆蓋虛線圈34中浮置閘極21的部份上表面。在第1表之程式化操作中，施加高電壓至耦合電極上。當耦合閘極覆蓋每一記憶單元之浮置閘極的肩部時，可達較佳的耦合率，進而增加程式化速度(即減少程式化時間)與元件功效。
第10圖之記憶單元結構12的製程與前述製程類似。然而，蝕刻浮置閘極字元線側之步驟，與前述蝕刻浮置閘極源極側之步驟(見第3圖)略有不同。第11圖係以第3圖之結構進行後續製程，以形成具有記憶單元20A與20B之記憶單元結構20。形成側壁間隔物如氮化層於抹除閘極與穿隧介電層之側壁上的製程與前述相同。在蝕刻記憶單元20A與20B之源極側 上的浮置閘極21時，微影圖案化與蝕刻製程可保留浮置閘極的肩部。浮置閘極延伸穿過側壁介電材料，如第11圖之虛線圈34所示。為形成第10圖之記憶單元結構，接著進行前述製程。在佈植形成共同源極區7後沉積氧化層43與氮化層45，再圖案化與蝕刻記憶單元之字元線側上的氮化層。最後沉積氧化層於基板及記憶單元上，以完成ONO介電層之氧化層47。在基板上沉積閘極材料，以形成記憶單元之字元線側上的輔助閘極17，與基板上覆蓋浮置閘極21之肩部的耦合閘極19。最後完成的記憶單元結構12如第10圖所示。藉由稍微改變製程，即可形成額外耦合於記憶單元之耦合閘極與浮置閘極之間。
第12圖係形成記憶單元於半導體元件上的製程流程圖。在第12圖中，步驟61形成第一介電層(如前述之氧化層31)於半導體基板上。在步驟63中，沉積浮置閘極21材料如多晶矽。接著沉積穿隧介電層25如氮化物、氧化物、或其他介電材料於浮置閘極上。接著沉積抹除閘極層如另一多晶矽層於穿隧介電層上。
在步驟65中，接著沉積硬遮罩層33如NON層於抹除閘極層上。在步驟67中，以微影步驟圖案化層狀結構以形成記憶單元，且每一記憶單元具有抹除閘極於穿隧介電層上，而穿隧介電層又位於浮置閘極上。在步驟69中，蝕刻硬遮罩、抹除閘極、與穿隧介電層以形成記憶單元。記憶單元具有輔助閘極形成其上的字元線側，以及源極線側。記憶單元之字元線側與垂直線側均具有垂直側壁。
在步驟71中，對浮置閘極層進行微影與蝕刻製 程，以形成記憶單元之字元線側的側壁。接著進行第13圖之流程圖。
在第13圖中，繼續進行下述步驟。在步驟73中，沉積側壁間隔物(如27與29)如氮化層。在步驟75中，蝕刻側壁間隔物，只保留側壁介電層於記憶單元之側壁上。在步驟77中，以微影製程形成共同源極圖案。在步驟79中，經共同源極圖案蝕刻記憶單元之浮置閘極的源極側，並移除共同源極區中的記憶單元之間的中心部份之浮置閘極材料。在步驟81中，進行離子佈植製程以形成源極擴散區於共同源極區中。接著進行第14圖之流程圖。
在第14圖中，接續之步驟83沉積前述之氧化層(如43)與氮化層(如45)於記憶單元上。在步驟85中，進行微影圖案化製程，以移除記憶單元之字元線側的氮化層，並保留共同源極區上的氮化層。在步驟87中，形成頂氧化層(如47)以完成圖式中的ONO結構。
在步驟89中，形成閘極材料於輔助閘極與耦合閘極上。若邏輯電路形成於基板上，形成此閘極材料之步驟可與形成邏輯閘極的步驟相同或相異。
在步驟91中，進行微影製程以圖案化並蝕刻記憶單元之字元線側上的輔助閘極，並露出與輔助閘極相鄰的部份基板。最後佈植汲極擴散區以完成記憶單元。在積體電路中，當輔助閘極耦合至記憶單元之字元線時，汲極區可耦合至記憶單元之位元線或成為位元線的一部份。
上述步驟係用以舉例，可新增或置換為其他額外 製程。上述步驟可具有其他變化。舉例來說，上述第10圖對應之步驟79可形成水平肩部於浮置閘極上，亦可不形成水平肩部以形成第1圖中的結構。此外，步驟85可形成開口於共同源極區上的氮化層，以形成第7或第9圖所示之實施例。當圖案化輔助閘極時，步驟91之蝕刻製程可將耦合閘極分隔為兩個耦合閘極於共同源極區的兩側上，如第9及10圖所示。本技術領域中具有通常知識者應理解其他變化可形成其他實施例，而這些變化均未超出申請專利範圍的範疇。
在一實施例中，非揮發性記憶單元的形成方法包括：形成浮置閘極層於半導體基板上，形成穿隧介電層於浮置閘極層上、以及形成抹除閘極層於穿隧介電層上；以第一微影製程圖案化多個記憶單元，且每一記憶單元具有抹除閘極於浮置閘極上且兩者之間隔有穿隧介電層，而至少兩個圖案化的記憶單元之間隔有半導體基板中的共同源極區；進行第二微影製程以圖案化浮置閘極，移除至少兩個記憶單元之間的部份浮置閘極層，使至少兩個記憶單元具有垂直側壁；以及形成側壁材料於至少兩個記憶單元的浮置閘極、穿隧介電層、與抹除閘極的每一垂直側壁上。
在另一實施例中，上述方法包括形成多個佈植區於至少兩個記憶單元兩側上的半導體基板中。佈植區包括第一佈植區與第二佈植區，第一佈植區係記憶單元之一側上的半導體基板之共同源極區，且第二佈植區係記憶單元之相反側之字元線側上的半導體基板中的汲極區。
在另一實施例中的上述方法，共同源極區位於記 憶單元之行間，且至少兩行的記憶單元共用共同源極區。在另一實施例中的上述方法，至少兩個記憶單元共用汲極區。在又一實施例中，上述方法包括沉積閘極材料於該半導體基板上，並圖案化閘極材料以形成耦合閘極，且耦合閘極與半導體基板之共同源極區上至少兩個記憶單元之一側相鄰；以及形成至少兩個記憶單元之輔助閘極，輔助閘極與至少兩個記憶單元之字元線相鄰且與共同源極區相對，且輔助閘極位於記憶單元之間的半導體基板上，與位於半導體基板中的汲極區上。
在又一實施例中的上述方法，耦合閘極填入記憶單元之行間的空間。在又一實施例中的方法，耦合閘極具有開口露出記憶單元之行間的共同源極區之中心部份。在又一實施例中的上述方法，形成開口於基板中的共同源極區上之介電層中。在又一實施例中的方法，每一記憶單元之部份浮置閘極位於部份耦合閘極下，且浮置閘極與耦合閘極之間隔有氧化層-氮化層的介電層。
在一實施例中，揮發性記憶單元包括：浮置閘極形成於半導體基板上，且浮置閘極與半導體基板之間具有介電層；穿隧介電層形成於至少部份浮置閘極上；抹除閘極形成於至少部份穿隧介電層上；以及側壁介電材料位於抹除閘極之源極側的側壁上，與抹除閘極、浮置閘極、與穿隧介電層之相反側的字元線側的側壁上，其中側壁介電材料密封穿隧介電層。
在另一實施例中的記憶單元，共同源極區位於與源極側之側壁相鄰的半導體基板中；以及耦合閘極與源極側之側壁相鄰且位於共同源極區上，且耦合閘極與浮置閘極之間以 氧化層-氮化層的介電層絕緣。
在另一實施例中的記憶單元，開口位於氧化層-氮化層的介電層之氮化層中。在又一實施例中的記憶單元，耦合電極具有開口於其中心部份。在又一實施例中的記憶單元，抹除閘極未覆蓋與源極側之側壁相鄰的部份浮置閘極；以及部份耦合閘極位於與源極側之側壁相鄰的部份浮置閘極上。
在另一實施例中，半導體元件包括：至少兩個記憶單元與半導體基板中的共同源極區相鄰，其中每一記憶單元包括：浮置閘極形成於半導體基板上，且介電層位於浮置閘極與半導體基板之間；穿隧介電層形成於至少部份浮置閘極上；抹除閘極形成於至少部份穿隧介電層上；以及側壁介電材料位於與共同源極區相鄰之每一記憶單元之源極側的側壁上，與位於抹除閘極、浮置閘極、與穿隧介電層的相反側之字元線側的側壁上，使側壁介電材料密封穿隧介電層。
在另一實施例中的半導體元件，穿隧介電層係氧化層。在又一實施例中的半導體元件，輔助閘極與每一記憶單元之字元線側的側壁相鄰，且輔助閘極位於半導體基板上；共同源極擴散區形成於共同源極區中的半導體基板中，且共同源極擴散區位於記憶單元之源極側的側壁之間；以及耦合閘極形成於半導體基板中的該共同源極區，且耦合閘極與至少兩個記憶單元之源極側的側壁相鄰。
在另一實施例中的半導體元件，其中每一記憶單元之耦合閘極與源極側的側壁之間以氧化層及氮化層絕緣，且氧化層與氮化層亦位於半導體基板之共同源極區上。
在另一實施例中的半導體元件，氮化層具有開口於共同源極區上的中心部分中。在另一實施例中的半導體元件，耦合閘極位於與源極側側壁相鄰之部份浮置閘極上。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
7‧‧‧共同源極區
18A、18B‧‧‧記憶單元
18‧‧‧記憶單元結構
13‧‧‧基板
15‧‧‧汲極擴散區
17‧‧‧輔助閘極
19A、19B‧‧‧耦合閘極
21‧‧‧浮置閘極
23‧‧‧抹除閘極
24‧‧‧虛線圈
25‧‧‧穿隧介電層
26、43、47‧‧‧氧化層
31、32‧‧‧介電層
41‧‧‧側壁材料
45‧‧‧氮化層

Claims (5)

  1. 一種非揮發性記憶單元的形成方法，包括：形成一浮置閘極層於一半導體基板上，形成一穿隧介電層於該浮置閘極層上、以及形成一抹除閘極層於該穿隧介電層上；進行一第一微影製程於該半導體基板上的該抹除閘極層、該穿隧介電層、與該浮置閘極層，以形成多個記憶單元，其中每一該些記憶單元具有該抹除閘極層之一抹除閘極於部份該穿隧介電層上，部份該穿隧介電層位於該浮置閘極層之一浮置閘極上，且至少兩個該些記憶單元之間隔有該半導體基板中的一共同源極區；進行一第二微影製程以圖案化該浮置閘極，移除至少兩個該些記憶單元之間的部份該浮置閘極層，使至少兩個該些記憶單元具有垂直側壁；以及形成一側壁材料於至少兩個該些記憶單元的該浮置閘極、該穿隧介電層、與該抹除閘極的每一垂直側壁上；形成多個佈植區於至少兩個該些記憶單元兩側上的該半導體基板中，其中該些佈植區包括一第一佈植區與一第二佈植區，該第一佈植區係該些記憶單元之一側上的半導體基板之該共同源極區，且該第二佈植區係該些記憶單元之相反側之字元線側上的半導體基板中的一汲極區；沉積一閘極材料於該半導體基板上，並圖案化該閘極材料以形成一耦合閘極，且該耦合閘極與該半導體基板之該共同源極區上至少兩個該些記憶單元之一側相鄰；以及 形成至少兩個該些記憶單元之輔助閘極，該些輔助閘極與至少兩個該些記憶單元之字元線相鄰且與該共同源極區相對，且該些輔助閘極位於該半導體基板上與該半導體基板中的該汲極區上，其中該抹除閘極未覆蓋與該源極側之側壁相鄰的部份該浮置閘極；以及與該源極側之側壁相鄰的部份該浮置閘極上的部份該耦合閘極，不被該抹除閘極覆蓋。
  2. 如申請專利範圍第1項所述之非揮發性記憶單元的形成方法，其中每一該些記憶單元之浮置閘極具有一肩部位於部份該耦合閘極下，且該浮置閘極與該耦合閘極之間隔有氧化層-氮化層的介電層。
  3. 一種非揮發性記憶單元，包括：一浮置閘極形成於一半導體基板上，且該浮置閘極與該半導體基板之間具有一介電層；一穿隧介電層形成於至少部份該浮置閘極上；一抹除閘極形成於至少部份該穿隧介電層上；以及一側壁介電材料位於該抹除閘極之源極側的側壁上，與該抹除閘極、該浮置閘極、與該穿隧介電層之相反側的字元線側的側壁上；其中該側壁介電材料密封該穿隧介電層；一共同源極區位於與該源極側之側壁相鄰的該半導體基板中；以及一耦合閘極與該源極側之側壁相鄰且位於該共同源極區 上，且該耦合閘極與該浮置閘極之間以一氧化層-氮化層的介電層絕緣，其中該抹除閘極未覆蓋與該源極側之側壁相鄰的部份該浮置閘極；以及與該源極側之側壁相鄰的部份該浮置閘極上的部份該耦合閘極，不被該抹除閘極覆蓋。
  4. 一種半導體元件，包括：至少兩個記憶單元與一半導體基板中的一共同源極區相鄰，其中每一記憶單元包括：一浮置閘極形成於該半導體基板上，且一介電層位於該浮置閘極與該半導體基板之間；一穿隧介電層形成於至少部份該浮置閘極上；一抹除閘極形成於至少部份該穿隧介電層上；以及一側壁介電材料位於與該共同源極區相鄰之每一記憶單元之源極側的側壁上，與位於該抹除閘極、該浮置閘極、與該穿隧介電層的相反側之字元線側的側壁上，使該側壁介電材料密封該穿隧介電層；一輔助閘極與每一記憶單元之字元線側的側壁相鄰，且輔助閘極位於該半導體基板上；一共同源極擴散區形成於該共同源極區中的該半導體基板中，且該共同源極擴散區位於該些記憶單元之源極側的側壁之間；以及一耦合閘極形成於該半導體基板中的該共同源極區上，且該耦合閘極與至少兩個該些記憶單元之源極側的側壁相鄰， 其中該抹除閘極未覆蓋與源極側之側壁相鄰的部份該浮置閘極；以及與該源極側之側壁相鄰的部份該浮置閘極上的部份該耦合閘極，不被該抹除閘極覆蓋。
  5. 如申請專利範圍第4項所述之半導體元件，其中該耦合閘極位於與該源極側側壁相鄰之部份該浮置閘極上。
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