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TWI721511B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

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TWI721511B
TWI721511B TW108126290A TW108126290A TWI721511B TW I721511 B TWI721511 B TW I721511B TW 108126290 A TW108126290 A TW 108126290A TW 108126290 A TW108126290 A TW 108126290A TW I721511 B TWI721511 B TW I721511B
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cell array
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佐貫朋也
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日商東芝記憶體股份有限公司
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Abstract

實施形態提供一種能夠有效率地製造晶片之半導體裝置及其製造方法。  根據一實施形態，半導體裝置具備於表面具有第1區域與第2區域之第1基板。上述裝置進而具備：第1控制電路，其於第1區域中設置於第1基板上；第1記憶胞陣列，其設置於第1控制電路之上方，電性地連接於第1控制電路；第1焊墊，其設置於第1記憶胞陣列之上方，電性地連接於第1控制電路；第2控制電路，其於第2區域中設置於第1基板上；第2記憶胞陣列，其設置於第2控制電路之上方，電性地連接於第2控制電路；以及第2焊墊，其設置於第2記憶胞陣列之上方，電性地連接於第2控制電路。上述裝置進而具備設置於第1記憶胞陣列及第2記憶胞陣列之上方、將第1焊墊與第2焊墊電性地連接之連接配線。

Description

半導體裝置及其製造方法
本發明之實施形態係關於一種半導體裝置及其製造方法。
業界期望有效率地製造半導體晶片。例如，關於容量不同之記憶體晶片，若可使用相同之遮罩組進行前步驟，於後步驟中分開製造，則將無需準備不同之遮罩組而有效率。
實施形態提供一種能夠有效率地製造晶片之半導體裝置及其製造方法。
根據一實施形態，半導體裝置具備於表面具有第1區域與第2區域之第1基板。上述裝置進而具備：第1控制電路，其於上述第1區域中設置於上述第1基板上；第1記憶胞陣列，其於上述第1區域中設置於上述第1控制電路之上方，且電性地連接於上述第1控制電路；第1焊墊，其於上述第1區域中設置於上述第1記憶胞陣列之上方，且電性地連接於上述第1控制電路；第2控制電路，其於上述第2區域中設置於上述第1基板上；第2記憶胞陣列，其於上述第2區域中設置於上述第2控制電路之上方，且電性地連接於上述第2控制電路；以及第2焊墊，其於上述第2區域中設置於上述第2記憶胞陣列之上方，且電性地連接於上述第2控制電路。上述裝置進而具備連接配線，該連接配線設置於上述第1記憶胞陣列及上述第2記憶胞陣列之上方，將上述第1焊墊與上述第2焊墊電性地連接。
以下，參照圖式對本發明之實施形態進行說明。於圖1至圖21中，對相同或類似之構成標註相同之符號，並省略重複之說明。
(第1實施形態)
圖1係表示第1實施形態之半導體裝置之結構之剖視圖。圖1之半導體裝置為將陣列晶片1與電路晶片2貼合而成之三維記憶體。
陣列晶片1具備：包含複數個記憶胞之記憶胞陣列11、記憶胞陣列11上之絕緣層12、絕緣層12上之基板13、基板13上之絕緣層14、記憶胞陣列11下之層間絕緣膜15、以及層間絕緣膜15下之第1絕緣層16。絕緣層12、14例如為氧化矽膜或氮化矽膜。基板13例如為矽基板等半導體基板。
電路晶片2設置於陣列晶片1下。符號S表示陣列晶片1與電路晶片2之貼合面。電路晶片2具備第2絕緣層17、第2絕緣層17下之層間絕緣膜18、以及層間絕緣膜18下之基板19。基板19例如為矽基板等半導體基板。
圖1示出了與基板13之表面S1、S2或基板19之表面S3、S4平行且相互垂直之X方向及Y方向、以及與基板13之表面S1、S2或基板19之表面S3、S4垂直之Z方向。於本說明書中，將+Z方向作為上方向處理，將-Z方向作為下方向處理。例如，記憶胞陣列11位於基板19之上方，且位於基板13之下方。-Z方向可與重力方向一致，亦可不與重力方向一致。
陣列晶片1具備複數條字元線WL、源極側選擇閘極SGS、汲極側選擇閘極SGD、以及源極線SL，作為記憶胞陣列11內之電極層。圖1示出了記憶胞陣列11之階梯結構部21。如圖1所示，各字元線WL經由接觸插塞22與字元線配線層23電性地連接，源極側選擇閘極SGS經由接觸插塞24與源極側選擇閘極配線層25電性地連接。進而，汲極側選擇閘極SGD經由接觸插塞26與汲極側選擇閘極配線層27電性地連接，源極線SL經由接觸插塞29與源極配線層30電性地連接。貫通字元線WL、源極側選擇閘極SGS、汲極側選擇閘極SGD、及源極線SL之柱狀部CL經由插塞28與位元線BL電性地連接，且與基板13電性地連接。
電路晶片2具備複數個電晶體31。各電晶體31具備：閘極電極32，其介隔閘極絕緣膜而設置於基板19上；以及未圖示之源極擴散層及汲極擴散層，其等設置於基板19內。電路晶片2進而具備：複數個插塞33，其等設置於該等電晶體31之源極擴散層或汲極擴散層上；配線層34，其設置於該等插塞33上，且包含複數條配線；以及配線層35，其設置於配線層34上，且包含複數條配線。電路晶片2進而具備：複數個通孔插塞36，其等設置於配線層35上；以及複數個第2金屬焊墊37，其等於第2絕緣層17內設置於該等通孔插塞36上。電路晶片2作為對陣列晶片1進行控制之控制電路(邏輯電路)發揮功能。
陣列晶片1具備：複數個第1金屬焊墊41，其等於第1絕緣層16內設置於第2金屬焊墊37上；複數個通孔插塞42，其等設置於第1金屬焊墊41上；以及配線層43，其設置於該等通孔插塞42上，且包含複數條配線。本實施形態之各字元線WL或各位元線BL與配線層43內之對應之配線電性地連接。陣列晶片1進而具備：第1插塞44，其設置於層間絕緣膜15及絕緣層12內，且設置於配線層43上；第2插塞46，其介隔絕緣膜45而設置於基板13及絕緣層14內，且設置於第1插塞44上；以及焊墊47，其設置於絕緣層14上，且設置於第2插塞46上。焊墊47為本實施形態之半導體裝置之外部連接焊墊(接合墊)，能夠經由焊料球、金屬凸塊、接合線等連接於安裝基板或其他裝置。
再者，於本實施形態中，於層間絕緣膜15之下表面形成有第1絕緣層16，但第1絕緣層16亦可包含於層間絕緣膜15而一體化。同樣地，於本實施形態中，於層間絕緣膜18之上表面形成有第2絕緣層17，但第2絕緣層17亦可包含於層間絕緣膜18而一體化。
圖2係表示第1實施形態之半導體裝置中所包含之柱狀部CL之結構之剖視圖。
如圖2所示，記憶胞陣列11具備於層間絕緣膜15上交替地積層之複數條字元線WL與複數個絕緣層51。各字元線WL例如為W(鎢)層。各絕緣層51例如為氧化矽膜。
柱狀部CL依次具備阻擋絕緣膜52、電荷累積層53、隧道絕緣膜54、通道半導體層55、以及核心絕緣膜56。電荷累積層53例如為氮化矽膜，介隔阻擋絕緣膜52而形成於字元線WL及絕緣層51之側面。通道半導體層55例如為矽層，介隔隧道絕緣膜54而形成於電荷累積層53之側面。阻擋絕緣膜52、隧道絕緣膜54、及核心絕緣膜56之示例為氧化矽膜或金屬絕緣膜。
圖3係表示第1實施形態之半導體裝置之製造方法之剖視圖。圖3示出了包含複數個陣列晶片1之陣列晶圓W1及包含複數個電路晶片2之電路晶圓W2。陣列晶圓W1亦被稱為記憶體晶圓，電路晶圓W2亦被稱為CMOS(complementary metal oxide semiconductor，互補金屬氧化物半導體)晶圓。
首先，利用機械壓力將陣列晶圓W1與電路晶圓W2貼合。藉此，將第1絕緣層16與第2絕緣層17黏接。接著，將陣列晶圓W1及電路晶圓W2於400℃下進行退火。藉此，將第1金屬焊墊41與第2金屬焊墊37接合。
之後，將基板13、19藉由CMP(Chemical Mechanical Polishing，化學機械拋光)薄膜化後，將陣列晶圓W1及電路晶圓W2切斷為複數個晶片。如此一來，製造圖1之半導體裝置。再者，絕緣層14、絕緣膜45、第2插塞46、及焊墊47例如於基板13之薄膜化後形成於基板13上或基板13內。
再者，於本實施形態中將陣列晶圓W1與電路晶圓W2貼合，但亦可取而代之將陣列晶圓W1彼此貼合。參照圖1~圖3於上文中敍述之內容或參照圖4~圖18將於下文中敍述之內容亦能應用於陣列晶圓W1彼此之貼合。
又，圖1示出了第1絕緣層16與第2絕緣層17之交界面、或第1金屬焊墊41與第2金屬焊墊37之交界面，但一般而言於上述退火後將觀察不到該等交界面。然而，該等交界面所處之位置可藉由檢測例如第1金屬焊墊41之側面或第2金屬焊墊37之側面之傾斜、或第1金屬焊墊41之側面與第2金屬焊墊37之位置偏移來推定。
圖4係表示第1實施形態之半導體裝置之結構之另一剖視圖。圖4與圖1同樣地示出了半導體裝置之剖面，但自與圖1不同之觀點表示了半導體裝置之結構。
於本實施形態中，貼合後且切斷前之陣列晶圓W1及電路晶圓W2包含複數個雙晶片C，各雙晶片C包含第1單晶片C1與第2單晶片C2(圖4)。第1單晶片C1與第2單晶片C2各自相當於圖1所示之1個半導體裝置。
貼合後之陣列晶圓W1及電路晶圓W2可以各個單晶片C1、C2為單位被切斷，亦可以各個雙晶片C為單位被切斷。圖4示出了以各個雙晶片C為單位切斷並製造之半導體裝置。因此，圖4之半導體裝置由包含第1單晶片C1與第2單晶片C2之1個雙晶片C構成。
圖4之半導體裝置具備第1單晶片C1內之陣列晶片1及電路晶片2、以及第2單晶片C2內之陣列晶片1及電路晶片2。第1單晶片C1內之記憶胞陣列11及邏輯電路等電路設置於基板13之表面S1側，且設置於基板13之表面S1與基板19之表面S3之間。同樣地，第2單晶片C2內之記憶胞陣列11及邏輯電路等電路設置於基板13之表面S1側，且設置於基板13之表面S1與基板19之表面S3之間。第1單晶片C1內之記憶胞陣列11及邏輯電路分別為第1記憶體陣列及第1控制電路之示例。第2單晶片C2內之記憶胞陣列11及邏輯電路分別為第2記憶體陣列及第2控制電路之示例。基板19為第1基板之示例，基板13為第2基板之示例。又，基板19中之第1單晶片C1之區域為第1區域之示例，基板19中之第2單晶片C2之區域為第2區域之示例。
第1單晶片C1具備：第1插塞44，其電性地連接於第1單晶片C1內之記憶胞陣列11或邏輯電路；第2插塞46，其設置於第1插塞44上；以及焊墊47，其設置於第2插塞46上。於第1單晶片C1中，第2插塞46貫通基板13，焊墊47設置於基板13之表面S2側。該焊墊47為第1焊墊之示例。
第2單晶片C2亦具備：第1插塞44，其電性地連接於第2單晶片C2內之記憶胞陣列11或邏輯電路；第2插塞46，其設置於第1插塞44上；以及焊墊47，其設置於第2插塞46上。於第2單晶片C2中，第2插塞46貫通基板13，焊墊47設置於基板13之表面S2側。該焊墊47為第2焊墊之示例。
圖4進而示出了於基板13之表面S2側形成於絕緣層14上之配線層20。配線層20例如為Al(鋁)層等金屬導電層。配線層20包含將第1單晶片C1內之焊墊47與第2單晶片C2內之焊墊47電性地連接之配線(路由選擇(routing)配線)48。配線48為連接配線之示例，配線層20為金屬層之示例。
本實施形態之配線層20不僅包含配線48，而且包含第1單晶片C1內之焊墊47及第2單晶片C2內之焊墊47。即，本實施形態之該等焊墊47與配線48由相同之配線層20形成。藉此，能夠簡單地形成該等焊墊47與配線48。再者，為了使說明容易理解，圖4示出了焊墊47之上表面與配線48之上表面之間之階差，但亦可不設置此種階差。第1單晶片C1內之焊墊47、第2單晶片C2內之焊墊47、及配線48成為相互連續之配線層20。
第1單晶片C1內之焊墊47於將陣列晶圓W1及電路晶圓W2以單晶片為單位切斷之情形時，用作第1單晶片C1之外部連接焊墊。又，第2單晶片C2內之焊墊47於將陣列晶圓W1及電路晶圓W2以單晶片為單位切斷之情形時，用作第2單晶片C2之外部連接焊墊。
另一方面，於將陣列晶圓W1及電路晶圓W2以雙晶片為單位切斷之情形時，僅第1單晶片C1內之焊墊47與第2單晶片C2內之焊墊47中之一焊墊47用作於第1及第2單晶片C1、C2共通之外部連接焊墊。於本實施形態中，僅第2單晶片C2內之焊墊47用作外部連接焊墊。
本實施形態之配線48係為了將陣列晶圓W1及電路晶圓W2以雙晶片為單位切斷之情況設置。具體而言，向第2單晶片C2內之焊墊47之輸入電流或輸入電壓不僅供給至第2單晶片C2內之電路，而且亦經由配線48供給至第1單晶片C1內之電路。另一方面，向第2單晶片C2內之焊墊47之輸出電流或輸出電壓不僅自第2單晶片C2內之電路供給，而且亦經由配線48自第1單晶片C1內之電路供給。
圖4進而示出了於基板13之表面S2側形成於配線層20上之鈍化膜49。鈍化膜49例如為氧化矽膜等絕緣膜。鈍化膜49可於第1及第2單晶片C1、C2這兩個單晶片之焊墊47上具有開口部P，亦可僅於第1及第2單晶片C1、C2中之一單晶片之焊墊47上具有開口部P。於本實施形態中，由於僅第2單晶片C2內之焊墊47用作外部連接焊墊，故而僅於第2單晶片C2內之焊墊47上設置有開口部P。
圖4之半導體裝置進而具備用以將第1單晶片C1與第2單晶片C2切斷之切割線50。由於圖4之第1單晶片C1與第2單晶片C2於X方向上相互相鄰，故而該切割線50於Y方向上延伸。圖4之半導體裝置由於係將陣列晶圓W1及電路晶圓W2以雙晶片為單位切斷而製造，故而該切割線50不用於切斷用而最終殘留。
本實施形態之配線48以跨越該切割線50之方式形成，即，形成於與該切割線50於Z方向上重疊之位置。因此，於將陣列晶圓W1及電路晶圓W2以單晶片為單位切斷之情形時，藉由將該切割線50切斷，而將配線48切斷。於本實施形態中，於將陣列晶圓W1及電路晶圓W2以單晶片為單位切斷之情形時，由於無需使用配線48，故而即使將配線48如上所述切斷，亦不會產生問題。
於將圖4之切割線50切斷之情形時，於該切割線50上形成第1單晶片C1內之基板13之端面。第1單晶片C1內之配線48自第1單晶片C1內之焊墊47延伸到該端面之正上方為止。因此，於將陣列晶圓W1及電路晶圓W2以單晶片為單位切斷之情形時，第1單晶片C1內之配線48成為延伸到與基板13之端面於Z方向上重疊之位置並電開路之形狀。同樣地，第2單晶片C2內之配線48亦成為延伸到與基板13之端面於Z方向上重疊之位置並電開路之形狀。Z方向為第1方向之示例。
再者，本實施形態之雙晶片C不具備除配線48以外之跨越圖4之切割線50而將第1單晶片C1與第2單晶片C2電性地連接之配線。因此，即使將該切割線50切斷，亦不會將除配線48以外之配線切斷。因此，本實施形態之第1單晶片C1與第2單晶片C2即使相互被切斷，亦可作為半導體晶片發揮功能。相反而言，以第1單晶片C1與第2單晶片C2即使相互被切斷亦能作為半導體晶片發揮功能之方式，於本實施形態中，不於該切割線50上設置除配線48以外之配線。
圖5係表示作為第1實施形態之半導體裝置之第1及第2例之俯視圖。
圖5(a)示出了具備相互被切斷之第1及第2單晶片C1、C2之半導體裝置，作為第1例。直線X1、X1'、X2、Y1、Y2表示成為切斷對象之切割線50。如直線X1'所示，請留意第1單晶片C1與第2單晶片C2之間之切割線50被切斷。
圖5(b)示出了具備雙晶片C、亦就係相互不被切斷之第1及第2單晶片C1、C2之半導體裝置，作為第2例。直線X1、X2、Y1、Y2表示成為切斷對象之切割線50。根據未示出直線X1'可知，請留意第1單晶片C1與第2單晶片C2之間之切割線50未被切斷。
如圖5(a)與圖5(b)各自所示，第1單晶片C1具備以符號A~H所示之8個焊墊47，第2單晶片C2具備以符號A~H、X、Y所示之10個焊墊47。以下，將該等焊墊47適當地以「焊墊A」「焊墊B」「焊墊C」・・・之方式表述。
第1單晶片C1之各焊墊47與第2單晶片C2之相同符號之焊墊47對應。即，第1單晶片C1之焊墊A~H分別與第2單晶片C2之焊墊A~H對應。因此，如圖5(b)所示，第1單晶片C1之焊墊A、C、D、F、G、H分別藉由配線48與第2單晶片C2之焊墊A、C、D、F、G、H電性地連接。另一方面，第1單晶片C1之焊墊B、E分別例外地藉由配線48與第2單晶片C2之焊墊X、Y電性地連接。再者，於圖5(a)中，該等配線48全部被切斷。
圖6係表示作為第1實施形態之半導體裝置之第1及第2例之另一俯視圖。
圖6(a)與圖5(a)之第1例對應。於圖6(a)中，第2單晶片C2之焊墊A~H藉由接合線61連接於半導體裝置之內部或外部之未圖示之端子。關於焊墊47之符號請參照圖5(a)。
又，第1單晶片C1之焊墊A、C、D、F、G、H分別藉由接合線62連接於第2單晶片C2之焊墊A、C、D、F、G、H。藉此，第1單晶片C1之焊墊A、C、D、F、G、H分別可具有與第2單晶片C2之焊墊A、C、D、F、G、H相同之功能。
進而，第1單晶片C1之焊墊B、E與第2單晶片C2之焊墊B、E同樣地，藉由接合線63連接於半導體裝置之內部或外部之未圖示之端子。藉此，第1單晶片C1之焊墊B、E分別可具有與第2單晶片C2之焊墊B、E相同之功能。再者，不使用圖6(a)之第2單晶片C2之焊墊X、Y。
圖6(b)與圖5(b)之第2例對應。於圖6(b)中，第2單晶片C2之焊墊A~H、X、Y藉由接合線61連接於半導體裝置之內部或外部之未圖示之端子。關於焊墊47之符號請參照圖5(b)。
此處，於圖6(b)中，第1單晶片C1之焊墊A、C、D、F、G、H分別藉由配線48連接於第2單晶片C2之焊墊A、C、D、F、G、H。藉此，第1單晶片C1之焊墊A、C、D、F、G、H分別可具有與第2單晶片C2之焊墊A、C、D、F、G、H相同之功能。
進而，於圖6(b)中，第1單晶片C1之焊墊B、E分別藉由配線48連接於第2單晶片C2之焊墊X、Y。因此，與第2單晶片C2之焊墊B藉由接合線61連接於半導體裝置之內部或外部之未圖示之端子同樣地，第1單晶片C1之焊墊B亦藉由配線48、第2單晶片C2之焊墊X、以及焊墊X之接合線61而連接於半導體裝置之內部或外部之未圖示之端子。又，與第2單晶片C2之焊墊E藉由接合線61連接於半導體裝置之內部或外部之未圖示之端子同樣地，第1單晶片C1之焊墊E亦藉由配線48、第2單晶片C2之焊墊Y、以及焊墊Y之接合線61而連接於半導體裝置之內部或外部之未圖示之端子。藉此，第1單晶片C1之焊墊B、E分別可具有與第2單晶片C2之焊墊B、E相同之功能。
再者，焊墊B、E之示例為晶片賦能信號用焊墊47。晶片賦能信號一般而言必須分別供給至第1單晶片C1與第2單晶片C2。因此，本實施形態之焊墊B、E以與焊墊A、C、D、F、G、H不同之形態安裝。
如此，本實施形態之半導體裝置可如第1例般構成，亦可如第2例般構成。於第1例之情形時，於第1單晶片C1之焊墊47與第2單晶片C2之焊墊47這兩個焊墊接合有接合線61、62、63。另一方面，於第2例之情形時，僅於第1單晶片C1之焊墊47與第2單晶片C2之焊墊47中之第2單晶片C2之焊墊47接合有接合線61。然而，於第2例之情形時，由於第1單晶片C1之焊墊47與第2單晶片C2之焊墊47藉由配線48電性地連接，故而第2例之半導體裝置可與第1例之半導體裝置同樣地發揮功能。
根據第1及第2例，能夠簡單地製造具有1片單晶片之2倍記憶容量之半導體裝置。
圖7係表示作為第1實施形態之半導體裝置之第1及第2例之剖視圖。
圖7(a)表示圖5(a)或圖6(b)之第1例之變化例。圖7(a)之半導體裝置具備相互積層之4片第1單晶片C1。該等第1單晶片C1之焊墊47彼此藉由接合線61相互連接。藉此，能夠簡單地製造具有1片單晶片之4倍記憶容量之半導體裝置。
圖7(b)表示圖5(a)或圖6(b)之第2例之變化例。圖7(b)之半導體裝置具備相互積層之4片雙晶片C。於各雙晶片C內，第1單晶片C1之焊墊47與第2單晶片C2之焊墊47藉由配線48相互連接。進而，不同之雙晶片C之第1單晶片C1之焊墊47彼此藉由接合線61相互連接。藉此，能夠簡單地製造具有1片單晶片之8倍記憶容量之半導體裝置。
圖8係表示作為第1實施形態之半導體裝置之第2例之另一俯視圖。
圖8更詳細地示出了圖5(b)等第2例，具體而言，示出了4個雙晶片C。於本實施形態中，相同之雙晶片C內之第1單晶片C1與第2單晶片C2之間之切割線50具有較細之寬度Δ1，雙晶片C間之切割線50具有較粗之寬度Δ2。寬度Δ1為第1寬度之示例，寬度Δ2為第2寬度之示例。
圖8之直線X1、X2、X3、Y1、Y2、Y3表示於第2例中成為切斷對象之切割線50。於第2例中，具有寬度Δ1之切割線50不被切斷，僅具有寬度Δ2之切割線50被切斷。由於配線48以跨越具有寬度Δ1之切割線50、且不跨越具有寬度Δ2之切割線50之方式形成，故而於第2例之切割中配線48不被切斷。
圖9係表示作為第1實施形態之半導體裝置之第1例之另一俯視圖。
圖9更詳細地示出了圖5(a)等第1例，具體而言，示出了4組第1及第2單晶片C1、C2。關於切割線50之寬度Δ1、Δ2，與第2例之情況同樣地設定。
圖9之直線X1、X1'、X2、X2'、X3、Y1、Y2、Y3表示於第1例中成為切斷對象之切割線50。於第1例中，具有寬度Δ1之切割線50以及具有寬度Δ2之切割線50均被切斷。因此，於第1例之切割中配線48被切斷。
如此，於本實施形態中，相同之雙晶片C內之第1單晶片C1與第2單晶片C2之間之切割線50具有較細之寬度Δ1。藉此，能夠縮小雙晶片C之面積。
圖10係用以說明第1實施形態之半導體裝置之良率之俯視圖。
圖10(a)與圖6(a)之第1例對應。於本實施形態中，將規定個數之記憶胞作為1個區塊處理，將記憶胞陣列11內之記憶胞以區塊為單位處理。又，於作為半導體裝置製造複數個單晶片之情形時，某一單晶片是否為良品晶片係藉由該單晶片內之不良區塊之個數是否為規定範圍內來判定。該規定範圍為第1範圍之示例。具體而言，若某一單晶片內之不良區塊之個數小於8個，則判定該單晶片為良品晶片。另一方面，若某一單晶片內之不良區塊之個數為8個以上，則判定該單晶片為不良晶片。
於圖10(a)中，由於第1單晶片C1內之不良區塊之個數為10個，故而判定第1單晶片C1為不良晶片。另一方面，由於第2單晶片C2內之不良區塊之個數為2個，故而判定第2單晶片C2為良品晶片。
圖10(b)與圖6(b)之第2例對應。於圖10(b)中，第1單晶片C1內之不良區塊之個數為10個，第2單晶片C2內之不良區塊之個數為2個。因此，若採用與第1例相同之判定基準，則判定第1單晶片C1為不良晶片，判定第2單晶片C2為良品晶片。
然而，於本實施形態中，雙晶片C是否為良品晶片係藉由雙晶片C內之不良區塊之每個單晶片之平均個數來判定。例如，若雙晶片C內之不良區塊之平均個數小於8個，則判定雙晶片C為良品晶片。另一方面，若雙晶片C內之不良區塊之個數為8個以上，則判定雙晶片C為不良晶片。
於圖10(b)中，雙晶片C內之不良區塊之每個單晶片之平均個數為6個(=(10+2)÷2個)。因此，由於平均個數小於8個，故而判定雙晶片C為良品晶片。再者，該判定基準亦可換句話說為「判定雙晶片C內之不良區塊之合計個數(12個)是否為16個以上」。
如此，於本實施形態中，雙晶片C是否為良品晶片係藉由雙晶片C內之不良區塊之平均個數來判定。藉此，即使於將第1及第2單晶片C1、C2中之任一單晶片處理為不良晶片之情形時，亦能夠將雙晶片C作為良品晶片處理。其結果為，能夠提高雙晶片C之良率。
再者，半導體裝置一般而言以將不良區塊置換為被稱為冗長區塊之正常區塊之方式進行動作。此種置換多由半導體裝置內之控制器進行。於本實施形態之半導體裝置為雙晶片C之情形時，存在將第1及第2單晶片C1、C2中之一單晶片之不良區塊置換為第1及第2單晶片C1、C2中之另一單晶片之冗長區塊之情況。於本實施形態中，預先以能夠進行此種單晶片間之置換之方式設計控制器。此種控制器例如安裝於電路晶片2內。
圖11~圖16係表示第1實施形態之半導體裝置之製造方法之剖視圖，更詳細地表示圖3中所示之方法。
圖11與圖3同樣地示出陣列晶圓W1與電路晶圓W2。該陣列晶圓W1已經具備第1插塞44，但尚不具備絕緣膜45、第2插塞46、焊墊47、配線48、鈍化膜49。進而，基板13具備阱13a及其他部分13b。
首先，利用機械壓力及退火將陣列晶圓W1與電路晶圓W2貼合(圖12)。接著，藉由使基板13薄膜化，而自基板13將除阱13a以外之部分13b去除(圖12)。
接著，於基板13上形成絕緣層14，並藉由RIE(Reactive Ion Etching，反應性離子蝕刻)形成貫通絕緣層14與基板13之開口部H(圖13)。其結果為，第1插塞44於開口部H內露出。
接著，於開口部H之側面形成絕緣膜45(圖14)。接著，於第1插塞44、絕緣膜45、絕緣層14等之表面形成配線層20(圖15)。其結果為，配線層20形成於開口部H之側面及底面以及絕緣層14之上表面。開口部H之側面及底面之配線層20作為第2插塞46發揮功能。另一方面，絕緣層14之上表面之配線層20作為焊墊47發揮功能。
如此，於本方法中，第2插塞46與焊墊47均由配線層20形成。又，本方法之第2插塞46並非形成於1個第1插塞44上，而形成於複數個第1插塞44上。但是，第2插塞46亦可由除配線層20以外之層形成，亦可僅形成於1個第1插塞44上。
接著，於基板13之整個面，形成包含第1絕緣膜49a與第2絕緣膜49b之鈍化膜49(圖16)。接著，藉由RIE形成貫通鈍化膜49之開口部P(圖16)。其結果為，焊墊47於開口部P內露出。
之後，使基板19薄膜化，將陣列晶圓W1及電路晶圓W2以單晶片為單位或以雙晶片為單位切割。亦可由該1組之陣列晶圓W1及電路晶圓W2製造單晶片與雙晶片這兩種。進而，亦可於焊墊47接合有接合線。以此種方式製造本實施形態之半導體置。
圖17與圖18係表示第1實施形態之半導體裝置之製造方法之詳細情況之剖視圖。
圖17示出了圖15之詳細情況。圖17之配線層20不僅包含第2插塞46及焊墊47，而且包含配線48。如此，本實施形態之焊墊47與配線48均由配線層20形成。
圖18示出了圖16之詳細情況。請留意配線層20包含由鈍化膜49覆蓋之配線48。於將陣列晶圓W1及電路晶圓W2以單晶片為單位切割之情形時，以將配線48切斷之方式進行切割。另一方面，於將陣列晶圓W1及電路晶圓W2以雙晶片為單位切割之情形時，以不將配線48切斷之方式進行切割。
圖19係表示第1實施形態之半導體裝置之構成之電路圖。圖19示出了第1單晶片C1之構成，但第2單晶片C2亦具有圖19所示之構成。
如圖19所示，第1單晶片C1於陣列晶片1內具備記憶胞陣列11，於電路晶片2內具備I/O(Input/Output，輸入/輸出)控制電路71、邏輯控制電路72、狀態暫存器73、位址暫存器74、指令暫存器75、控制電路76、就緒/忙碌電路77、電壓產生器78、列解碼器81、感測放大器82、資料暫存器83、及行解碼器84。
I/O控制電路71經由資料線DQ0-0~DQ7-0與控制器(未圖示)之間收發輸入信號或輸出信號。邏輯控制電路72接收晶片賦能信號BCE-0、指令鎖存賦能信號CLE-0、位址鎖存賦能信號ALE-0、寫入賦能信號BWE-0、讀出賦能信號RE-0及BRE-0，根據該等信號對I/O控制電路71或控制電路76之動作進行控制。
狀態暫存器73係為了記憶讀出動作、寫入動作、刪除動作等之狀態，並將該等動作之完成通知給控制器而使用。位址暫存器74係為了記憶I/O控制電路71自控制器接收到之位址信號而使用。指令暫存器75係為了記憶I/O控制電路71自控制器接收到之指令信號而使用。
控制電路76根據指令暫存器75之指令信號，對狀態暫存器73、就緒/忙碌電路77、電壓產生器78、列解碼器81、感測放大器82、資料暫存器83、及行解碼器84進行控制，來進行讀出動作、寫入動作、刪除動作等。
就緒/忙碌電路77根據控制電路76之動作條件，將就緒/忙碌信號RY/BBY-0發送到控制器。藉此，可通知控制電路76是能夠受理指令還是不能受理指令。電壓產生器78產生讀出動作、寫入動作、刪除動作所需要之電壓。
列解碼器81對記憶胞陣列11之字元線WL施加電壓。感測放大器82偵測讀出到記憶胞陣列11之位元線BL之資料。資料暫存器83係為了記憶來自I/O控制電路71或感測放大器82之資料而使用。行解碼器84將行位址解碼，並基於解碼結果選擇資料暫存器83內之鎖存電路。列解碼器81、感測放大器82、資料暫存器83、及行解碼器84作為對於記憶胞陣列11之讀出動作、寫入動作、刪除動作之介面發揮功能。
以下，對本實施形態之第1單晶片C1、第2單晶片C2、及雙晶片C之詳細情況進行說明。
於本實施形態中，第1單晶片C1與第2單晶片C2具有相同容量，雙晶片C具有各單晶片之2倍容量。雙晶片C例如於需要相當於2個單晶片之容量之記憶體時製造。
一般而言，由於單晶片與雙晶片使用不同之遮罩組來製造，故而製造單晶片與雙晶片這兩種晶片較為麻煩。然而，於本實施形態中，用以製造第1及第2單晶片C1、C2之陣列晶圓W1及電路晶圓W2能夠設為與用以製造雙晶片C之陣列晶圓W1及電路晶圓W2相同之結構。因此，本實施形態之第1及第2單晶片C1、C2與雙晶片C可使用相同之遮罩組來製造。因此，根據本實施形態，能夠有效率地製造第1及第2單晶片C1、C2與雙晶片C。
一般而言，若準備複數個遮罩組，則半導體裝置之製造成本增大，或製造半導體裝置時之產量降低，或者妨礙半導體裝置量產時之良率提高，該等成為問題。根據本實施形態，藉由以上述方式製造第1及第2單晶片C1、C2與雙晶片C，能夠解決該等問題。
再者，於本實施形態中，製造了包含2個單晶片之晶片(雙晶片)，但亦可製造包含3個以上之單晶片之晶片。於該情形時，較理想的是將不同之單晶片之焊墊47彼此藉由配線48電性地連接。
又，本實施形態之焊墊47形成於基板13之表面S2側，但亦可取而代之形成於基板19之表面S4側。又，本實施形態之半導體裝置利用2片晶圓(陣列晶圓W1及電路晶圓W2)來製造，但亦可取而代之利用1片晶圓來製造。又，本實施形態之半導體裝置亦可設為除半導體記憶體以外之裝置。
本實施形態之配線48與焊墊47同樣地，形成於基板13之表面S2側。若假設將配線48形成於基板13之表面S1與基板19之表面S3之間，則存在配線48使其他配線之佈局之自由度降低之可能性。因此，配線48較理想的是形成於基板13之表面S2側。又，由於本實施形態之焊墊47與配線48由相同之配線層20形成，故而可簡單地形成焊墊47與配線48。
如以上所述，根據本實施形態，能夠有效率地製造不同種類之半導體晶片、具體而言為第1及第2單晶片C1、C2與雙晶片C。
圖20係表示第1實施形態之半導體裝置之第1變化例之結構之剖視圖。
圖20示出了與圖4對應之剖視圖。本變化例之配線層20不包含第1單晶片C1內之焊墊47或配線(路由選擇配線)48。取而代之，本變化例之配線層35包含將第1單晶片C1內之配線與第2單晶片C2內之配線電性地連接之配線(路由選擇配線)35a。根據本變化例，能夠使配線48所承擔之作用取而代之由配線35a承擔。
再者，本變化例之路由選擇配線設置於電路晶片2內，但亦可取而代之設置於陣列晶片1內。
圖21係表示第1實施形態之半導體裝置之第2變化例之結構之剖視圖。
圖21示出了與圖4或圖20對應之剖視圖。於本變化例中，配線層20不包含配線(路由選擇配線)48，配線層35亦不包含配線(路由選擇配線)35a。於本變化例中，自第1單晶片C1內之焊墊47對第1單晶片C1內之電路供給電流或電壓，自第2單晶片C2內之焊墊47對第2單晶片C2內之電路供給電流或電壓。因此，本變化例之鈍化膜49不僅於第2單晶片C2內之焊墊47上具有開口部P，而且於第1單晶片C1內之焊墊47上亦具有開口部P。
本變化例之結構例如於切割前已判明將圖21所示之第1單晶片C1與第2單晶片C2用作專用單晶片之情形時採用。但是，於雖已製造了圖21所示之結構但之後決定將圖21所示之結構用作雙晶片C之情形時，亦可將第1單晶片C1內之焊墊47與第2單晶片C2內之焊墊47藉由接合線等電性地連接。
以上，對幾個實施形態進行了說明，但該等實施形態只是作為示例而提出者，並非意圖限定發明之範圍。本說明書中所說明之新穎之裝置及方法可以其他各種形態實施。又，可對本說明書中所說明之裝置及方法之形態，於不脫離發明主旨之範圍內，進行各種省略、置換、變更。隨附之申請專利範圍及與其均等之範圍意圖包含發明之範圍或主旨中所包含之此種形態或變化例。 [相關申請案]
本申請案享有以日本專利申請案2019-38710號(申請日：2019年3月4日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
1:陣列晶片2:電路晶片11:記憶胞陣列12:絕緣層13:基板13a:阱13b:其他部分14:絕緣層15:層間絕緣膜16:第1絕緣層17:第2絕緣層18:層間絕緣膜19:基板20:配線層21:階梯結構部22:接觸插塞23:字元線配線層24:接觸插塞25:源極側選擇閘極配線層26:接觸插塞27:汲極側選擇閘極配線層28:插塞29:接觸插塞30:源極配線層31:電晶體32:閘極電極33:插塞34:配線層35:配線層35a:配線36:通孔插塞37:第2金屬焊墊41:第1金屬焊墊42:通孔插塞43:配線層44:第1插塞45:絕緣膜46:第2插塞47:焊墊48:配線49:鈍化膜50:切割線51:絕緣層52:阻擋絕緣膜53:電荷累積層54:隧道絕緣膜55:通道半導體層56:核心絕緣膜61:接合線62:接合線63:接合線71:I/O控制電路72:邏輯控制電路73:狀態暫存器74:位址暫存器75:指令暫存器76:控制電路77:就緒/忙碌電路78:電壓產生器81:列解碼器82:感測放大器83:資料暫存器84:行解碼器 BL:位元線C:雙晶片C1:第1單晶片C2:第2單晶片CL:柱狀部H :開口部P:開口部S:貼合面S1:表面S2:表面S3:表面S4:表面SGD:汲極側選擇閘極 SGS:源極側選擇閘極 SL:源極線 W1:陣列晶圓 W2:電路晶圓 WL:字元線
圖1係表示第1實施形態之半導體裝置之結構之剖視圖。  圖2係表示第1實施形態之半導體裝置中所包含之柱狀部之結構之剖視圖。  圖3係表示第1實施形態之半導體裝置之製造方法之剖視圖。  圖4係表示第1實施形態之半導體裝置之結構之另一剖視圖。  圖5(a)、(b)係表示作為第1實施形態之半導體裝置之第1及第2例之俯視圖。  圖6(a)、(b)係表示作為第1實施形態之半導體裝置之第1及第2例之另一俯視圖。  圖7(a)、(b)係表示作為第1實施形態之半導體裝置之第1及第2例之剖視圖。  圖8係表示作為第1實施形態之半導體裝置之第2例之另一俯視圖。  圖9係表示作為第1實施形態之半導體裝置之第1例之另一俯視圖。  圖10(a)、(b)係用以說明第1實施形態之半導體裝置之良率之俯視圖。  圖11~圖16係表示第1實施形態之半導體裝置之製造方法之剖視圖。  圖17、圖18係表示第1實施形態之半導體裝置之製造方法之詳細情況之剖視圖。  圖19係表示第1實施形態之半導體裝置之構成之電路圖。  圖20係表示第1實施形態之半導體裝置之第1變化例之結構之剖視圖。  圖21係表示第1實施形態之半導體裝置之第2變化例之結構之剖視圖。
1:陣列晶片
2:電路晶片
11:記憶胞陣列
12:絕緣層
13:基板
14:絕緣層
15:層間絕緣膜
18:層間絕緣膜
19:基板
20:配線層
31:電晶體
32:閘極電極
33:插塞
34:配線層
35:配線層
36:通孔插塞
37:第2金屬焊墊
41:第1金屬焊墊
42:通孔插塞
43:配線層
44:第1插塞
45:絕緣膜
46:第2插塞
47:焊墊
48:配線
49:鈍化膜
50:切割線
C:雙晶片C
C1:第1單晶片
C2:第2單晶片
P:開口部
S:貼合面
S1:表面
S2:表面
S3:表面
S4:表面

Claims (13)

  1. 一種半導體裝置，其具備第1晶片及與上述第1晶片貼合之第2晶片；上述第1晶片包含：第1基板，其於表面具有第1區域與第2區域；第1控制電路，其於上述第1區域中設置於上述第1基板上；及第2控制電路，其於上述第2區域中設置於上述第1基板上；上述第2晶片包含：第1記憶胞陣列，其設置於與上述第1區域對應之第3區域，且電性地連接於上述第1控制電路；第1焊墊，其於上述第3區域中設置於上述第1記憶胞陣列之上方，且電性地連接於上述第1控制電路；第2記憶胞陣列，其設置於與上述第2區域對應之第4區域，且電性地連接於上述第2控制電路；第2焊墊，其於上述第4區域中設置於上述第2記憶胞陣列之上方，且電性地連接於上述第2控制電路；及連接配線，其設置於上述第1記憶胞陣列及上述第2記憶胞陣列之上方，將上述第1焊墊與上述第2焊墊電性地連接。
  2. 如請求項1之半導體裝置，其中上述第1焊墊、上述第2焊墊、及上述連接配線為相互連續之金屬層。
  3. 如請求項1之半導體裝置，其進而具備設置於上述第1記憶胞陣列及 上述第2記憶胞陣列之上方之第2基板。
  4. 如請求項3之半導體裝置，其中上述第1焊墊、上述第2焊墊、及上述連接配線設置於上述第2基板之上方。
  5. 如請求項1至4中任一項之半導體裝置，其中上述第1及第2焊墊中之一焊墊為接合墊，另一焊墊並非接合墊。
  6. 一種半導體裝置，其具備第1晶片及與上述第1晶片貼合之第2晶片；上述第1晶片包含：第1基板；及第1控制電路，其設置於上述第1基板之上方；上述第2晶片包含：第1記憶胞陣列，其電性地連接於上述第1控制電路；第1焊墊，其設置於上述第1記憶胞陣列之上方，且電性地連接於上述第1控制電路；第2基板，其設置於上述第1記憶胞陣列之上方；及連接配線，其設置於上述第2基板之上方，且一端電性地連接於上述第1焊墊，另一端於垂直於上述第1基板之表面之第1方向上延伸到與上述第1基板之端面重疊之位置並電開路。
  7. 如請求項6之半導體裝置，其中上述第1焊墊及上述連接配線為相互連續之金屬層。
  8. 一種半導體裝置之製造方法，其包含如下步驟：在於表面具有第1區域及第2區域的第1基板，於上述第1區域且於上述第1基板上形成第1控制電路，於上述第2區域且於上述第1基板上形成第2控制電路；在於表面具有與上述第1區域對應之第3區域及與上述第2區域對應之第4區域的第2基板，於上述第3區域且於上述第2基板上，形成電性地連接於上述第1控制電路之第1記憶胞陣列，於上述第4區域且於上述第2基板上，形成電性地連接於上述第2控制電路之第2記憶胞陣列；使上述第1基板與上述第2基板經由上述第1及第2記憶胞陣列與上述第1及第2控制電路而貼合；於上述第3區域，且於上述第1記憶胞陣列之上方之上述第2基板上，形成第1焊墊，該第1焊墊電性地連接於上述第1控制電路；於上述第4區域，且於上述第2記憶胞陣列之上方之上述第2基板上，形成第2焊墊，該第2焊墊電性地連接於上述第2控制電路；及於上述第1記憶胞陣列及上述第2記憶胞陣列之上方，形成將上述第1焊墊與上述第2焊墊電性地連接之連接配線。
  9. 如請求項8之半導體裝置之製造方法，其中上述第1焊墊、上述第2焊墊、及上述連接配線為相互連續之金屬層。
  10. 如請求項8之半導體裝置之製造方法，其進而包含如下步驟：藉由以將上述連接配線切斷之方式將包含上述半導體裝置之晶圓切割，而製造包含上述第1控制電路、上述第1記憶胞陣列、及上述第1焊墊之半導體裝置、與包含上述第2控制電路、上述第2記憶胞陣列、及上述第2焊墊之半導體裝置。
  11. 如請求項8之半導體裝置之製造方法，其進而包含如下步驟：僅於上述第1及第2焊墊中之一焊墊接合有接合線。
  12. 如請求項11之半導體裝置之製造方法，其中於上述第1及第2記憶胞陣列中之一記憶胞陣列之不良區塊之個數處於第1範圍內，上述第1及第2記憶胞陣列中之另一記憶胞陣列之不良區塊之個數處於上述第1範圍外，且上述第1及第2記憶胞陣列之不良區塊之平均個數處於上述第1範圍內之情形時，將上述晶片作為良品晶片處理。
  13. 如請求項8至12中任一項之半導體裝置之製造方法，其進而包含如下步驟：於上述第1基板形成具有第1寬度之第1切割線、及具有較上述第1寬度粗之第2寬度之第2切割線，上述連接配線以跨越上述第1切割線之方式形成。
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