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JP2024000354A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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insulating film
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Hidehito Takekida
潤一 柴田
Junichi Shibata
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Kioxia Corp
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Abstract

【課題】半導体チップの面積を好適に縮小することが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、第１基板と、前記第１基板の上面に設けられた第１トランジスタと、前記第１トランジスタの上方に設けられたメモリセルアレイとを備える。前記装置はさらに、前記メモリセルアレイの上方に設けられた第２基板と、前記第２基板の上面に設けられた第２トランジスタとを備える。【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
３次元メモリの半導体チップの面積は、例えばメモリセルアレイの面積を縮小することで縮小することができる。しかしながら、メモリセルアレイの面積と共にＣＭＯＳ回路の面積も縮小しないと、半導体チップの面積がＣＭＯＳ回路の面積で決まってしまうおそれがある。
米国特許出願公開ＵＳ２０２０／００９８７７６号公報
半導体チップの面積を好適に縮小することが可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置は、第１基板と、前記第１基板の上面に設けられた第１トランジスタと、前記第１トランジスタの上方に設けられたメモリセルアレイとを備える。前記装置はさらに、前記メモリセルアレイの上方に設けられた第２基板と、前記第２基板の上面に設けられた第２トランジスタとを備える。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の柱状部の構造を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/2)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/2)である。 第１実施形態の半導体装置の構成を示すブロック図である。 第１実施形態の半導体装置の製造方法の詳細を示す断面図(1/4)である。 第１実施形態の半導体装置の製造方法の詳細を示す断面図(2/4)である。 第１実施形態の半導体装置の製造方法の詳細を示す断面図(3/4)である。 第１実施形態の半導体装置の製造方法の詳細を示す断面図(4/4)である。 第１実施形態の半導体装置の構造の例を示す断面図である。 第２実施形態の半導体装置の構造を示す断面図である。 第２実施形態の比較例の半導体装置の構造を示す断面図である。 第２実施形態の半導体装置の構造の例を示す断面図である。 第２実施形態の半導体装置の構造の別の例を示す断面図と平面図である。 第２実施形態の半導体装置の製造方法の例を示す断面図(1/3)である。 第２実施形態の半導体装置の製造方法の例を示す断面図(2/3)である。 第２実施形態の半導体装置の製造方法の例を示す断面図(3/3)である。 第２実施形態の変形例の半導体装置の構造を示す断面図である。
以下、本発明の実施形態を、図面を参照して説明する。図１～図１８において、同一の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。
本実施形態の半導体装置は例えば、３次元メモリを備える半導体チップである。本実施形態の半導体装置は、後述するように、回路チップ１を含む回路ウェハと、アレイチップ２を含むアレイウェハとを貼り合わせることにより製造される。図１は、回路チップ１とアレイチップ２との貼合面Ｓを示している。
図１では、アレイチップ２が、複数のメモリセルを含むメモリセルアレイを備え、回路チップ１が、メモリセルアレイの動作を制御するＣＭＯＳ回路を備えている。ただし、本実施形態のＣＭＯＳ回路は、後述するように、回路チップ１だけでなく、アレイチップ２にも含まれている。
回路チップ１は、基板１１と、複数のトランジスタ１２と、層間絶縁膜１３と、複数のプラグ１４ａ～１４ｆと、複数の配線層１５ａ～１５ｅと、複数の金属パッド１６とを備えている。基板１１は、第１基板の例であり、各トランジスタ１２は、第１トランジスタの例である。各トランジスタ１２は、ゲート絶縁膜１２ａと、ゲート電極１２ｂと、拡散層１２ｃと、拡散層１２ｄとを含んでいる。
アレイチップ２は、層間絶縁膜２１と、積層膜２２と、基板２３と、複数のトランジスタ２４と、層間絶縁膜２５と、複数の金属パッド２６と、複数のプラグ２７ａ～２７ｊと、複数の配線層２８ａ～２８ｅと、柱状部２９とを備えている。基板２３は、第２基板の例であり、各トランジスタ２４は、第２トランジスタの例である。各トランジスタ２４は、ゲート絶縁膜２４ａと、ゲート電極２４ｂと、拡散層２４ｃと、拡散層２４ｄとを含んでいる。積層膜２２は、複数の電極層３１と、複数の絶縁膜３２とを含んでいる。各柱状部２９は、メモリ絶縁膜３３と、チャネル半導体層３４と、コア絶縁膜３５と、コア半導体層３６とを含んでいる。
基板１１は例えば、Ｓｉ（シリコン）基板などの半導体基板である。図１は、基板１１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１１の表面に垂直なＺ方向とを示している。Ｘ方向、Ｙ方向、およびＺ方向は、互いに交差している。この明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向とは一致していなくてもよい。図１はさらに、基板１１の厚さＤ１を示している。
各トランジスタ１２は、基板１１上に順に形成されたゲート絶縁膜１２ａおよびゲート電極１２ｂと、基板１１内に形成された拡散層１２ｃ、１２ｄとを含んでいる。拡散層１２ｃ、１２ｄの一方はソース領域として機能し、拡散層１２ｃ、１２ｄの他方はドレイン領域として機能する。回路チップ１は、基板１１の上面に複数のトランジスタ１２を備えており、これらのトランジスタ１２は例えば、上記のＣＭＯＳ回路を構成している。これらのトランジスタ１２は例えば、ゲート絶縁膜１２ａが薄い膜厚を有するＬＶ（低電圧）トランジスタと、ゲート絶縁膜１２ａが厚い膜厚を有するＨＶ（高電圧）トランジスタの一方または両方を含んでいる。本実施形態では、これらのトランジスタ１２が、ＬＶトランジスタおよびＨＶトランジスタを含んでいるか、または、ＬＶトランジスタのみを含んでいることが望ましい。薄い膜厚は、第１膜厚の例であり、厚い膜厚は、第２膜厚の例である。
図１は、基板１１内や基板１１上の領域Ｒ１、Ｒ２、Ｒ３を含んでいる。領域Ｒ１内のトランジスタ１２は例えば、センスアンプ（Ｓ／Ａ）を構成している。領域Ｒ２内のトランジスタ１２は例えば、ワード線スイッチ（ＷＬＳＷ）として機能する。領域Ｒ３内のトランジスタ１２は例えば、上記のＣＭＯＳ回路内のその他のトランジスタである。
層間絶縁膜１３は、基板１１上に形成されており、これらのトランジスタ１２を覆っている。層間絶縁膜１３は例えば、ＳｉＯ２膜（シリコン酸化膜）と、その他の絶縁膜とを含む積層膜である。
プラグ１４ａ～１４ｆおよび配線層１５ａ～１５ｅは、基板１１上やトランジスタ１２上に、プラグ１４ａ、配線層１５ａ、プラグ１４ｂ、配線層１５ｂ、プラグ１４ｃ、配線層１５ｃ、プラグ１４ｄ、配線層１５ｄ、プラグ１４ｅ、配線層１５ｅ、プラグ１４ｆの順に形成されている。プラグ１４ａはコンタクトプラグに相当し、プラグ１４ｂ～１４ｆはビアプラグに相当する。配線層１５ａ～１５ｅの各々は、１つの配線層内に複数の配線を含んでいる。プラグ１４ａ～１４ｆおよび配線層１５ａ～１５ｅは、層間絶縁膜１３内に設けられている。
上記複数の金属パッド１６は、層間絶縁膜１３内にて、プラグ１４ｆ上に配置されている。これらの金属パッド１６や層間絶縁膜１３は、回路チップ１の上面を形成しており、アレイチップ２の下面に接している。各金属パッド１６は例えば、Ｃｕ（銅）層を含んでいる。
層間絶縁膜２１は、層間絶縁膜１３上に形成されている。層間絶縁膜２１は例えば、ＳｉＯ２膜と、その他の絶縁膜とを含む積層膜である。
積層膜２２は、層間絶縁膜２１内に交互に設けられた複数の電極層３１および複数の絶縁膜３２を含んでいる。これらの電極層３１は、Ｚ方向に互いに離間している。これらの電極層３１は例えば、複数のワード線および複数の選択線を含んでいる。各電極層３１は例えば、Ｗ（タングステン）層を含む金属層である。各絶縁膜３２は例えば、ＳｉＯ２膜である。積層膜２２は、柱状部２９などと共に、メモリセルアレイを構成している。
基板２３は、層間絶縁膜２１上に配置され、積層膜２２の上方に位置している。基板２３は例えば、Ｓｉ基板などの半導体基板である。図１はさらに、基板２３の厚さＤ２を示している。
各トランジスタ２４は、基板２３上に順に形成されたゲート絶縁膜２４ａおよびゲート電極２４ｂと、基板２３内に形成された拡散層２４ｃ、２４ｄとを含んでいる。拡散層２４ｃ、２４ｄの一方はソース領域として機能し、拡散層２４ｃ、２４ｄの他方はドレイン領域として機能する。アレイチップ２は、基板２３の上面に複数のトランジスタ２４を備えており、これらのトランジスタ２４は例えば、上記のＣＭＯＳ回路を構成している。これらのトランジスタ２４は例えば、ゲート絶縁膜２４ａが上記の薄い膜厚を有するＬＶトランジスタと、ゲート絶縁膜２４ａが上記の厚い膜厚を有するＨＶトランジスタの一方または両方を含んでいる。本実施形態では、これらのトランジスタ２４が、ＨＶトランジスタのみを含んでいることが望ましい。以上のように、本実施形態では、上記のＣＭＯＳ回路が、トランジスタ１２およびトランジスタ２４により構成されている。
図１では、基板２３の厚さＤ２が、基板１１の厚さＤ１より薄く設定されている。これには例えば、基板２３を貫通するプラグを形成しやすいという利点がある。一方、トランジスタ１２がＬＶトランジスタのみを含み、トランジスタ２４がＨＶトランジスタのみを含む場合には、基板２３の厚さＤ２が、基板１１の厚さＤ１より厚く設定されていてもよい。この場合、空乏層が伸びにくいＬＶトランジスタのみが設けられた基板１１の厚さＤ１を薄くし、空乏層が伸びやすいＨＶトランジスタのみが設けられた基板２３の厚さＤ２を厚くすることが可能となる。これにより例えば、基板１１を薄くして半導体装置を小型化することと、基板２３を厚くして空乏層に好適に対処することを、両立することが可能となる。基板２３の厚さＤ２が基板１１の厚さＤ１より厚い場合、基板２３の厚さＤ２は例えば１０μｍ以上である。
層間絶縁膜２５は、基板２４上に形成されており、トランジスタ２３を覆っている。層間絶縁膜２５は例えば、ＳｉＯ２膜と、その他の絶縁膜とを含む積層膜である。
上記複数の金属パッド２６は、層間絶縁膜２１内にて、金属パッド１６上に配置されている。これらの金属パッド２６や層間絶縁膜２１は、アレイチップ２の下面を形成しており、回路チップ１の上面に接している。各金属パッド２６は例えば、Ｃｕ（銅）層を含んでいる。
プラグ２７ａ～２７ｃおよび配線層２８ａ～２８ｂは、層間絶縁膜２１内で金属パッド２６上にプラグ２７ａ、配線層２８ａ、プラグ２７ｂ、配線層２８ｂ、プラグ２７ｃの順に形成されている。プラグ２７ａ～２７ｃはビアプラグに相当する。配線層２８ａ～２８ｂの各々は、１つの配線層内に複数の配線を含んでいる。領域Ｒ１、Ｒ２内の配線層２８ｂは、Ｙ方向に延びる複数の配線を含んでおり、これらの配線はビット線に相当する。
プラグ２７ｄ～２７ｆおよび配線層２８ｃも、層間絶縁膜２１内に形成されている。プラグ２７ｄは、プラグ２７ｃ上に設けられており、かつ、柱状部２９内のコア半導体層３６下に設けられている。プラグ２７ｅは、プラグ２７ｃ上に設けられており、かつ、積層膜２２内の電極層３１下に設けられている。プラグ２７ｆは、プラグ２７ｃ上に設けられており、かつ、プラグ２７ｊ下に設けられている。プラグ２７ｄ～２７ｆはコンタクトプラグに相当する。図１では、配線層２８ｃ内の１つの配線（ソース線）が、上記複数の柱状部２９上に設けられている。
プラグ２７ｇ～２７ｈおよび配線層２８ｄは、層間絶縁膜２５内で基板２３上やトランジスタ２４上にプラグ２７ｇ、配線層２８ｄ、プラグ２７ｈの順に形成されている。配線層２８ｅは、層間絶縁膜２５およびプラグ２７ｈ上に形成されている。プラグ２７ｇはコンタクトプラグに相当し、プラグ２７ｈはビアプラグに相当する。配線層２８ｄ、２８ｅの各々は、１つの配線層内に複数の配線を含んでいる。配線層２８ｅ内の少なくとも一部の配線は、本実施形態の半導体装置と他の装置とを電気的に接続するためのボンディングパッドとして機能する。配線層２８ｅは、不図示のパッシベーション絶縁膜により部分的に覆われていてもよい。
プラグ２７ｉ～２７ｊは、層間絶縁膜２１、基板２３、および層間絶縁膜２５内に形成されており、基板２３を貫通している。プラグ２７ｉは、配線層２８ｃ上に設けられており、かつ、配線層２８ｅ下に設けられている。図１では、プラグ２７ｉが、配線層２８ｃを介して、柱状部２９内のチャネル半導体層３４と電気的に接続されている。プラグ２７ｊは、プラグ２７ｆ上に設けられており、かつ、配線層２８ｅ下に設けられている。図１では、プラグ２７ｊが、領域Ｒ３内のトランジスタ１２の拡散層１２ｃまたは１２ｄと電気的に接続されている。プラグ２７ｊは、領域Ｒ３内のトランジスタ１２のゲート電極１２ｂと電気的に接続されていてもよい。プラグ２７ｉはコンタクトプラグに相当し、プラグ２７ｊはビアプラグに相当する。なお、本実施形態のプラグ２７ｉ～２７ｊの各々は、不図示の絶縁膜により、基板２３と電気的に絶縁されている。プラグ２７ｉ～２７ｊは、第２プラグの例である。
各柱状部２９は、積層膜２２内に形成されており、Ｚ方向に延びる柱状の形状を有している。各柱状部２９は、積層膜２２内に順に設けられたメモリ絶縁膜３３、チャネル半導体層３４、およびコア絶縁膜３５と、コア絶縁膜３５下に設けられたコア半導体層３６とを含んでいる。チャネル半導体層３４は例えば、ポリシリコン層である。コア絶縁膜３５は例えば、ＳｉＯ２膜である。コア半導体層３６は例えば、ポリシリコン層である。コア半導体層３６は、チャネル半導体層３４と電気的に接続されている。また、チャネル半導体層３４は、配線層２８ｃ内の配線（ソース線）と電気的に接続されており、コア半導体層３６は、プラグ２７ｄ、２７ｃを介して、配線層２８ｂ内の配線（ビット線）と電気的に接続されている。
本実施形態の半導体装置（半導体チップ）の面積は、例えばメモリセルアレイの面積を縮小することで縮小することができる。メモリセルアレイの面積は、おおむね積層膜２２の面積で定められる。しかしながら、メモリセルアレイの面積と共にＣＭＯＳ回路の面積も縮小しないと、本実施形態の半導体装置の面積がＣＭＯＳ回路の面積で決まってしまうおそれがある。
そこで、本実施形態のＣＭＯＳ回路は、基板１１上のトランジスタ１２と、基板２３上のトランジスタ２４により構成されている。例えば、基板１１上のＭ＋Ｎ個のトランジスタ１２でＣＭＯＳ回路を構成すると、基板１１上のＣＭＯＳ回路の面積は、おおむねＭ＋Ｎの値に依存する。一方、基板１１上のＭ個のトランジスタ１２と基板２３上のＮ個のトランジスタ２４でＣＭＯＳ回路を構成すると、基板１１上のＣＭＯＳ回路の面積は、おおむねＭの値に依存し、基板２３上のＣＭＯＳ回路の面積は、おおむねＮの値に依存する。これらの場合において、半導体装置の面積がＣＭＯＳ回路の面積で決まるとすると、前者の場合の半導体装置の面積は、おおむねＭ＋Ｎの値に依存し、後者の場合の半導体装置の面積は、おおむねＭの値とＮの値の大きい方に依存する。Ｍ＝Ｎの場合には、前者の場合の半導体装置の面積は、おおむね２Ｎの値に依存し、後者の場合の半導体装置の面積は、おおむねＮの値に依存し、後者の面積は前者の面積の半分になる。よって、本実施形態によれば、ＣＭＯＳ回路をトランジスタ１２、２４により構成することで、半導体装置の面積を縮小することが可能となる。
なお、基板１１上のＣＭＯＳ回路の面積や、基板２３上のＣＭＯＳ回路の面積が小さくなると、半導体装置の面積が、再びメモリセルアレイの面積で決まる場合がある。この場合でも、上記の効果は得ることができる。例えば、前者の場合の「基板１１上のＣＭＯＳ回路の面積」が２Ｎで、後者の場合の「基板１１上のＣＭＯＳ回路の面積」「基板２３上のＣＭＯＳ回路の面積」がいずれもＮで、メモリセルアレイの面積が１．５Ｎの場合には、前者の場合の「半導体装置の面積」は２Ｎとなり、後者の場合の「半導体装置の面積」は１．５Ｎとなる。
なお、本実施形態の半導体装置は、１つの回路チップ１と、１つのアレイチップ２とを備えているが、代わりに、１つの回路チップ１と、２つ以上のアレイチップ２とを備えていてもよい。この場合、ＣＭＯＳ回路を構成するトランジスタは、３枚以上の基板上に配置してもよい。
図２は、第１実施形態の柱状部２９の構造を示す断面図である。
図２は、図１に示す複数の柱状部２９のうちの１つを示している。図２に示す柱状部２９は、メモリ絶縁膜３３、チャネル半導体層３４、コア絶縁膜３５、およびコア半導体層３６（図示せず）を含み、メモリ絶縁膜３３は、積層膜２２内に順に設けられたブロック絶縁膜３３ａ、電荷蓄積層３３ｂ、およびトンネル絶縁膜３３ｃを含んでいる。ブロック絶縁膜３３ａは例えば、ＳｉＯ２膜である。電荷蓄積層３３ｂは例えば、ＳｉＮ膜（シリコン窒化膜）である。トンネル絶縁膜３３ｃは例えば、ＳｉＯ２膜である。
図２はさらに、図１と同様に、積層膜２２内に含まれる複数の電極層３１および複数の絶縁膜３２を示している。図２では、領域Ｒ２内の積層膜２２が、これらの電極層３１として、複数本のワード線ＷＬと、ソース側選択線ＳＧＳと、ドレイン側選択線ＳＧＤとを含んでいる。これらのワード線ＷＬは、メモリ絶縁膜３３およびチャネル半導体層３４と共に、複数のメモリセルを形成している。ソース側選択線ＳＧＳは、これらのワード線ＷＬの上方に配置されており、ドレイン側選択線ＳＧＤは、これらのワード線ＷＬの下方に配置されている。なお、図２では、これらのワード線ＷＬの上方に、２本以上のソース側選択線ＳＧＳが配置されていてもよいし、これらのワード線ＷＬの下方に、２本以上のドレイン側選択線ＳＧＤが配置されていてもよい。以上は、領域Ｒ１内などの積層膜２２についても同様である。
図３および図４は、第１実施形態の半導体装置の製造方法を示す断面図である。
図３は、回路チップ１を含む回路ウェハＷ１と、アレイチップ２を含むアレイウェハＷ２とを示している。図３はさらに、回路ウェハＷ１の上面Ｓ１と、アレイウェハＷ２の上面Ｓ２とを示している。図３に示すアレイウェハＷ２の向きは、図１に示すアレイチップ２の向きと逆向きになっている。本実施形態の半導体装置は、上述のように、回路ウェハＷ１とアレイウェハＷ２とを貼り合わせることにより製造される。図３は、貼合のために向きを反転される前のアレイウェハＷ２を示し、図４は、貼合のために向きを反転されて回路ウェハＷ１と貼り合わされた後のアレイウェハＷ２を示している。
本実施形態の半導体装置は例えば、次のように製造される。まず、基板１１上に、複数のトランジスタ１２、層間絶縁膜１３、複数のプラグ１４ａ～１４ｆ、複数の配線層１５ａ～１５ｅ、および複数の金属パッド１６を形成する（図３）。また、基板２３上に、層間絶縁膜２１、積層膜２２、複数の金属パッド２６、複数のプラグ２７ａ～２７ｆ、複数の配線層２８ａ～２８ｃ、および複数の柱状部２９を形成する（図３）。
次に、図４に示すように、回路ウェハＷ１とアレイウェハＷ２とを機械的圧力により貼り合わせる。これにより、層間絶縁膜１３と層間絶縁膜２１とが接着される。次に、回路ウェハＷ１およびアレイウェハＷ２をアニールする。これにより、金属パッド１６と金属パッド２６とが接合される。
その後、基板１１、２３を、必要に応じてＣＭＰ（Chemical Mechanical Polishing）により薄膜化する。この際、基板２３の厚さＤ２を、基板１１の厚さＤ１より薄くしてもよいし、基板１１の厚さＤ１より厚くしてもよい。さらには、基板２３上に、複数のトランジスタ２４、層間絶縁膜２５、複数のプラグ２７ｇ～２７ｊ、および複数の配線層２８ｄ～２８ｅを形成する（図１参照）。プラグ２７ｉ～２７ｊは、基板２３を貫通するように形成される。そして、回路ウェハＷ１およびアレイウェハＷ２を複数の半導体チップに切断する。このようにして、図１に示す半導体装置が製造される。
なお、図１は、層間絶縁膜１３と層間絶縁膜２１との境界面や、金属パッド１６と金属パッド２６との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、金属パッド１６の側面の傾きや、金属パッド２６の側面の傾きや、金属パッド１６と金属パッド２６との位置ずれを検出することで推定することができる。
図５は、第１実施形態の半導体装置の構成を示すブロック図である。
図５では、本実施形態の半導体装置は、メモリセルアレイ４１、Ｉ／Ｏ（Input/Output）制御回路４２、論理制御回路４３、ステータスレジスタ４４、アドレスレジスタ４５、コマンドレジスタ４６、制御回路４７、レディー／ビジー回路４８、電圧生成器４９、ロウデコーダ５１、センスアンプ５２、データレジスタ５３、およびカラムデコーダ５４を備えている。
メモリセルアレイ４１は、上述の積層膜２２や柱状部２９により形成されており、複数のメモリセルを含んでいる。Ｉ／Ｏ制御回路４２は、データ線ＤＱ０－０～ＤＱ７－０を介して入力信号や出力信号をコントローラ（図示せず）との間で授受する。論理制御回路４３は、チップイネーブル信号ＢＣＥ－０、コマンドラッチイネーブル信号ＣＬＥ－０、アドレスラッチイネーブル信号ＡＬＥ－０、ライトイネーブル信号ＢＷＥ－０、リードイネーブル信号ＲＥ－０およびＢＲＥ－０を受信し、これらの信号に応じてＩ／Ｏ制御回路４２や制御回路４７の動作を制御する。
ステータスレジスタ４４は、リード動作、ライト動作、イレース動作などのステータスを格納し、これらの動作の完了をコントローラに通知するために使用される。アドレスレジスタ４５は、Ｉ／Ｏ制御回路４２がコントローラから受信したアドレス信号を格納するために使用される。コマンドレジスタ４６は、Ｉ／Ｏ制御回路４２がコントローラから受信したコマンド信号を格納するために使用される。
制御回路４７は、コマンドレジスタ４６のコマンド信号に応じて、ステータスレジスタ４４、レディー／ビジー回路４８、電圧生成器４９、ロウデコーダ５１、センスアンプ５２、データレジスタ５３、およびカラムデコーダ５４を制御して、リード動作、ライト動作、イレース動作などを行う。
レディー／ビジー回路４８は、制御回路４７の動作条件に応じて、レディー／ビジー信号ＲＹ／ＢＢＹ－０をコントローラに送信する。これにより、制御回路４７がコマンドを受付可能か受付不能を通知することができる。電圧生成器４９は、リード動作、ライト動作、イレース動作に必要な電圧を生成する。
ロウデコーダ５１は、メモリセルアレイ４１のワード線ＷＬに電圧を印加する。センスアンプ５２は、メモリセルアレイ４１のビット線ＢＬに読み出されたデータを検知する。データレジスタ５３は、Ｉ／Ｏ制御回路４２やセンスアンプ５２からのデータを格納するために使用される。カラムデコーダ５４は、カラムアドレスをデコードし、デコード結果に基づいてデータレジスタ５３内のラッチ回路を選択する。ロウデコーダ５１、センスアンプ５２、データレジスタ５３、およびカラムデコーダ５４は、メモリセルアレイ４１に対するリード動作、ライト動作、イレース動作のインタフェースとして機能する。
これらのブロックは、メモリセルアレイ４１を除いて、上述のＣＭＯＳ回路内に含まれており、トランジスタ１２、２４により形成されている。例えば、センスアンプ５２、データレジスタ５３、およびカラムデコーダ５４は、基板１１上でトランジスタ１２により形成されており、その他のブロックは、基板２３上でトランジスタ２４により形成されている。
本実施形態では、電圧生成器４９およびロウデコーダ５１が、ＨＶトランジスタにより形成されており、その他のブロックが、ＬＶトランジスタにより形成されている。そのため、基板２３上に電圧生成器４９およびロウデコーダ５１を配置し、基板１１上にその他のブロックを配置してもよい。これにより、基板１１上にＬＶトランジスタのみを配置することや、基板２３上にＨＶトランジスタのみを配置することが可能となる。
また、センスアンプ５２は例えば、ビット線ＢＬ用のスイッチとして機能するトランジスタを含んでいる。このトランジスタは、例えばＨＶトランジスタである。この場合、センスアンプ５２の一部を基板１１上に配置し、センスアンプ５２の残部を基板２３上に配置することで、このＨＶトランジスタを、トランジスタ２４として基板２３上に配置してもよい。
また、電圧生成器４９は例えば、キャパシタを含んでいる。そのため、電圧生成器４９の面積は大きいことが多い。この場合、半導体装置の設計時に基板１１上のブロックの一部を基板２３上に移動させることを決定する際には、面積の大きい電圧生成器４９を基板２３上に移動させることが望ましい。
図６～図９は、第１実施形態の半導体装置の製造方法の詳細を示す断面図である。具体的には、図６～図９は、アレイウェハＷ２に関する工程の詳細を示している。
図６(ａ)は、貼合前のアレイウェハＷ２を示している。まず、基板２３上に層間絶縁膜２１（正確には層間絶縁膜の一部）を形成し、層間絶縁膜２１および基板２３内に開口部Ｈ１、Ｈ２を形成し、層間絶縁膜２１および基板２３上に配線層２８ｃ用の配線材２８ｃ１を形成する（図６(ａ)）。その結果、配線材２８ｃ１が、開口部Ｈ１、Ｈ２内に形成される。開口部Ｈ１は、配線材２８ｃ１で完全に埋まっておらず、開口部Ｈ２は、配線材２８ｃ１で完全に埋まっている。図６(ａ)において、領域Ｒ４は、開口部Ｈ１を含むアライメントマーク領域であり、領域Ｒ５は、開口部Ｈ２を含むＡＣＰ領域であり、領域Ｒ６は、エッジシール領域である。
次に、配線材２８ｃ１上に絶縁膜６１を形成し、絶縁膜６１の一部をエッチングにより除去し、配線材２８ｃ１および絶縁膜６１上に、配線層２８ｃ用の配線材２８ｃ２を形成する（図６(ｂ)）。その結果、互いに電気的に接続された配線材２８ｃ１、２８ｃ２を含む配線層２８ｃが、層間絶縁膜２１上に形成される。開口部Ｈ１は、配線材２８ｃ１、２８ｃ２で完全に埋まっていない。
次に、配線材２８ｃ２上に積層膜２２を形成し、積層膜２２内に複数のプラグ２７ｆや複数の柱状部２９を形成する（図６(ｂ)）。これらのプラグ２７ｆは、積層膜２２内に絶縁膜６２を介して形成される。また、積層膜２２内に絶縁膜６３を介して配線層６４が形成される（図６(ｂ)）。プラグ２７ｆ、柱状部２９、および配線層６４は、配線層２８ｃに達するように形成される。なお、図６(ｂ)に示すプラグ２７ｆは、図１に示すプラグ２７ｆとは異なり、積層膜２２内に形成されている。また、積層膜２２は、複数の犠牲層と複数の絶縁膜３２とを交互に積層し、これらの犠牲層を複数の電極層３１に置換することで形成されてもよい。積層膜２２の一部は、開口部Ｈ１内に埋め込まれる。
次に、アレイウェハＷ２を、不図示の回路ウェハＷ１と貼り合わせる（図７(ａ)）。その結果、図７(ａ)に示すアレイウェハＷ２の向きが、図６(ｂ)に示すアレイチップ２の向きと逆向きになっている。次に、基板２３を、ＣＭＰにより薄膜化する（図７(ｂ)）。この薄膜化は、開口部Ｈ１、Ｈ２内の層が、基板２３の上面に露出しないように行われる。
次に、基板２３上に、トランジスタ２４と、層間絶縁膜２５用の絶縁膜２５ａと、プラグ２７ｇと、配線層２８ｄとを形成する（図８(ａ)）。次に、絶縁膜２５ａおよび配線層２８ｄ上に、層間絶縁膜２５用の絶縁膜２５ｂと、プラグ２７ｈとを形成する（図８(ｂ)）。
次に、絶縁膜２５ｂおよびプラグ２７ｈ上に、配線層２８ｅと、層間絶縁膜２５用の絶縁膜２５ｃとを形成する（図９(ａ)）。図９(ａ)に示す配線層２８ｅは、図１に示す配線層２８ｅとは異なり、層間絶縁膜２５内に形成されている。
次に、層間絶縁膜２５、基板２３、層間絶縁膜２１、配線層２８ｃ内などに、エッチングにより開口部Ｈ３、Ｈ４、Ｈ５を形成する（図９(ｂ)）。開口部Ｈ３、Ｈ４、Ｈ５はそれぞれ、領域Ｒ３、Ｒ５、Ｒ６内に形成される。
次に、層間絶縁膜２５上に絶縁膜６５を形成し、絶縁膜６５の一部などをエッチングにより除去する（図９(ｂ)）。その結果、開口部Ｈ３の底部にプラグ２７ｆが露出し、開口部Ｈ４の底部に配線層２８ｃが露出し、開口部Ｈ５の底部に配線層６４が露出する。
次に、絶縁膜６５上に配線層６６を形成し、配線層６６の一部などをエッチングにより除去する（図９(ｂ)）。その結果、配線層６６から配線６６ａ～６６ｄが形成される。配線６６ａは、領域Ｒ４内にて絶縁膜６５上に形成される。配線６６ｂは、領域Ｒ３内にて開口部Ｈ３の側面および底面に形成され、プラグ２７ｆ上に配置される。配線６６ｃは、領域Ｒ５内にて開口部Ｈ４の側面および底面に形成され、配線層２８ｃ上に配置される。配線６６ｄは、領域Ｒ６内にて開口部Ｈ５の側面および底面に形成され、配線層６４上に配置される。配線層６６は例えば、Ａｌ（アルミニウム）層を含む金属層である。図９(ｂ)では、図１とは異なり、配線層６６内の少なくとも一部の配線が、ボンディングパッドとして機能する。
このようにして、本実施形態の半導体装置が製造される。図６(ａ)～図９(ｂ)の説明にて説明を省略した工程は、図３および図４を参照して説明した工程と同様に行うことが可能である。
図１０は、第１実施形態の半導体装置の構造の例を示す断面図である。
図１０(ａ)に示す例では、基板２３が、半導体層２３ａと、ウェル２３ｂ～２３ｃと、拡散層２３ｄ～２３ｆとを含んでおり、トランジスタ２４がさらに、拡散層２４ｅ～２４ｆを含んでいる。図１０(ａ)はさらに、素子分離絶縁膜７１を示している。
ウェル２３ｂは、半導体層２３ａの上面側に設けられたＮ型ウェルである。ウェル２３ｃは、ウェル２３ｂの上面側に設けられたＰ型ウェルである。図１０(ａ)に示す基板２３は、半導体層２３ａ、ウェル２３ｂ、およびウェル２３ｃを含むトリプルウェル構造を有している。
拡散層２３ｄ、２３ｅ、２３ｆはそれぞれ、基板２３の上面付近で、半導体層２３ａ、ウェル２３ｂ、およびウェル２３ｃ内に形成されており、プラグ２７ｇと接している。拡散層２３ｄ、２３ｅ、２３ｆ上のプラグ２７ｇはそれぞれ、半導体層２３ａ、ウェル２３ｂ、およびウェル２３ｃの電位を所定値に制御するために使用される。半導体層２３ａ、ウェル２３ｂ、およびウェル２３ｃの電位の所定値はそれぞれ、例えば０Ｖ、０～２Ｖ、および－２Ｖである。拡散層２３ｄ、２３ｅ、２３ｆの各々は、素子分離絶縁膜７１間に挟まれている。同様に、トランジスタ２４の拡散層２４ｃ～２４ｆも、素子分離絶縁膜７１間に挟まれている。図１０(ａ)に示す例では、拡散層２３ｄ、２３ｅ、２３ｆはそれぞれ、ｐ＋型層、ｎ＋型層、およびｐ＋型層である。
拡散層２４ｅは、拡散層２４ｃ内に設けられており、プラグ２７ｇと接している。拡散層２４ｆは、拡散層２４ｄ内に設けられており、プラグ２７ｇと接している。図１０(ａ)に示す例では、拡散層２４ｃ、２４ｄはｎ－型層であり、拡散層２４ｅ、２４ｆはｎ＋型層である。図１０(ａ)に示すトランジスタ２４は、ウェル２３ｃ上に形成されている。
図１０(ｂ)は、図１０(ａ)に示す構造と同様の構造を示している。ただし、図１０(ｂ)に示す例では、基板２３が、ウェル２３ｂ～２３ｃと、拡散層２３ｅ’～２３ｆ’とを含んでおり、一部のプラグ２７ｇがプラグ２７ｇ’に置き換えられている。この場合、ウェル２３ｃは第１ウェルの例であり、プラグ２７ｇ’は第１プラグの例である。
図１０(ｂ)に示す例では、ウェル２３ｂは、基板２３の上面から下面まで拡がるＮ型ウェルであり、ウェル２３ｃは、基板２３の上面から下面まで拡がるＰ型ウェルである。拡散層２３ｅ’、２３ｆ’はそれぞれ、基板２３の下面付近でウェル２３ｂ、２３ｃ内に形成されており、プラグ２７ｇ’と接している。そのため、これらのプラグ２７ｇ’は、基板２３の下面に接しており、それぞれウェル２３ｂ、２３ｃの下方に位置している。拡散層２３ｅ’、２３ｆ’下のプラグ２７ｇ’はそれぞれ、ウェル２３ｂ、２３ｃの電位を上記の所定値に制御するために使用される。図１０(ｂ)に示す例では、拡散層２３ｅ’、２３ｆ’はそれぞれ、ｎ＋型層およびｐ＋型層である。
本例によれば、一部のプラグ２７ｇをプラグ２７ｇ’に置き換えることで、プラグ２７ｇ（および２７ｇ’）を配置するのに必要な面積を削減することが可能となる。また、本例によれば、半導体層２３ａを不要とすることが可能となる。
図１０(ｃ)は、図１０(ｂ)に示す構造と同様の構造を示している。ただし、図１０(ｃ)に示す例では、基板２３が、ウェル２３ｃと拡散層２３ｆ’とを含んでおり、素子分離絶縁膜７１が、基板２３を貫通している。この場合、ウェル２３ｃは第１ウェルの例であり、プラグ２７ｇ’は第１プラグの例である。
図１０(ｃ)に示す例では、ウェル２３ｃは、基板２３の上面から下面まで拡がるＰ型ウェルであり、基板２３を貫通する素子分離絶縁膜７１間に挟まれている。拡散層２３ｆ’は、基板２３の下面付近でウェル２３ｃ内に形成されており、プラグ２７ｇ’と接している。そのため、このプラグ２７ｇ’は、基板２３の下面に接しており、ウェル２３ｃの下方に位置している。拡散層２３ｆ’下のプラグ２７ｇ’は、ウェル２３ｃの電位を上記の所定値に制御するために使用される。図１０(ｃ)に示す例では、拡散層２３ｆ’は、ｐ＋型層である。
本例によれば、図１０(ｂ)に示す例と同様に、一部のプラグ２７ｇをプラグ２７ｇ’に置き換えることで、プラグ２７ｇ（および２７ｇ’）を配置するのに必要な面積を削減することが可能となる。また、本例によれば、半導体層２３ａおよびウェル２３ｂを不要とすることが可能となる。
以上のように、本実施形態の半導体装置は、回路チップ１用の基板１１上のトランジスタ１２と、アレイチップ２用の基板２３上のトランジスタ２４とを備えている。よって、本実施形態によれば、半導体装置（半導体チップ）の面積を好適に縮小することが可能となる。
（第２実施形態）
図１１は、第２実施形態の半導体装置の構造を示す断面図である。
本実施形態の半導体装置（図１１）は、第１実施形態の半導体装置（図１）と同様の構造を有している。ただし、本実施形態の半導体装置の構造は、以下で説明するように、いくつかの点で第１実施形態の半導体装置の構造と異なっている。なお、図１１は、アレイチップ２を図示しているが、回路チップ１の図示は省略している。
図１１に示すプラグ２７ｅ、２７ｆの配置は、図１に示すプラグ２７ｅ、２７ｆの配置と異なっている。図１１に示すプラグ２７ｅは、図１に示すプラグ２７ｅと同様に電極層３１と電気的に接続されているが、積層膜２２の下側ではなく上側に配置されている。図１１に示すプラグ２７ｆは、図１に示すプラグ２７ｆと同様に積層膜２２のＺ方向の厚さよりも長いＺ方向の長さを有しているが、積層膜２２外ではなく積層膜２２内に配置されている。図１１に示すプラグ２７ｅ～２７ｆは、第２プラグの例である。本実施形態の半導体装置はさらに、複数のプラグ２７ｂ’と、配線層２８ｂ’と、複数のプラグ２７ｂ”と、配線層２８ｂ”とを備えている。
以下、図１１に示すプラグ２７ｅの詳細を説明する。
図１１は、３つのプラグ２７ｅを例示している。これらのプラグ２７ｅの各々は、絶縁膜８１を介して積層膜２２および基板２３内に形成されており、１つの電極層３１と１つのプラグ２７ｇとに電気的に接続している。具体的には、左のプラグ２７ｅは、上から１番目および２番目の電極層３１（第２電極層）を貫通し、上から３番目の電極層３１（第１電極層）と電気的に接続されている。右のプラグ２７ｅは、上から１番目の電極層３１（第２電極層）を貫通し、上から２番目の電極層３１（第１電極層）と電気的に接続されている。中央のプラグ２７ｅは、上から１番目から４番目の電極層３１（第２電極層）を貫通し、上から５番目の電極層３１（第１電極層）と電気的に接続されている。本実施形態によれば、プラグ２７ｅを積層膜２２の上側に配置することで、電極層３１（例えばワード線）とトランジスタ２４（例えばワード線スイッチ）とを容易に電気的に接続することが可能となる。ワード線スイッチは例えば、ローデコーダ８１（図５）内に設けられたＨＶトランジスタである。
次に、図１１に示すプラグ２７ｆの詳細を説明する。
プラグ２７ｆは、絶縁膜８２を介して積層膜２２および基板２３内に形成されており、１つのプラグ２８ｂ”と１つのプラグ２７ｇとに電気的に接続している。具体的には、プラグ２７ｆは、金属パッド２６に対し、プラグ２７ａ、配線層２８ａ、プラグ２７ｂ、配線層２８ｂ、プラグ２７ｂ’、配線層２８ｂ’プラグ２７ｂ”、および配線層２８ｂ”を介して電気的に接続されている。この金属パッド２６は例えば、不図示のトランジスタ１２と電気的に接続されている。また、プラグ２７ｆは、プラグ２７ｇ、配線層２８ｄ、プラグ２７ｈ、配線層２８ｅ、およびプラグ８３を介して、ボンディングパッド８４と電気的に接続されている。ボンディングパッド８４は、層間絶縁膜２５上に形成されている。
図１２は、第２実施形態の比較例の半導体装置の構造を示す断面図である。
本比較例の半導体装置（図１２）は、第２実施形態の半導体装置（図１１）と同様の構造を有している。ただし、本比較例のプラグ２７ｅ、２７ｆの配置は、第２実施形態のプラグ２７ｅ、２７ｆの配置と異なっている。
本比較例のプラグ２７ｅは、階段構造を有する積層膜２２の下側に配置されている。そのため、本比較例の各プラグ２７ｅは、配線層２８ｂ”と、プラグ２７ｅ’と、配線層８６とを介して、プラグ２７ｇと電気的に接続されている。図１２では、配線層８６内の各配線が、絶縁膜８５を介して基板２３内に形成されている。このように、本比較例の各プラグ２７ｅは、複雑な配線構造を介してプラグ２７ｇと電気的に接続されている。一方、本実施形態によれば、各プラグ２７ｅを単純な配線構造を介してプラグ２７ｇと電気的に接続することが可能となる。
本比較例のプラグ２７ｆは、階段構造を有する積層膜２２の外側に配置されている。また、本比較例のプラグ２７ｆは、本比較例のプラグ２７ｅと同様に、配線層８６を介してプラグ２７ｇと電気的に接続されている。一方、本実施形態によれば、プラグ２７ｆを直接、プラグ２７ｇと電気的に接続することが可能となる。
図１３は、第２実施形態の半導体装置の構造の例を示す断面図である。
図１３(ａ)は、図１１のトランジスタ２４やプラグ２７ｅを示す拡大断面図である。図１３(ａ)に示す例では、プラグ２７ｅが、右のプラグ２７ｇと、配線層２８ｅと、中央のプラグ２７ｇとを介して、トランジスタ２４の拡散層２４ｄと電気的に接続されている。
図１３(ｂ)は、１つのトランジスタ２４と、２つのプラグ２７ｅとを示している。図１３(ｂ)に示す例では、左のプラグ２７ｅが、金属層８７を介して、トランジスタ２４の拡散層２４ｃと電気的に接続されており、右のプラグ２７ｅが、金属層８７を介して、トランジスタ２４の拡散層２４ｄと電気的に接続されている。各金属層８７は、プラグ２７ｅの側面にリング状に設けられており、プラグ２７ｅと拡散層２７ｃ（または２７ｄ）とに接している。各金属層８７は例えば、Ｔｉ（チタン）層とＴｉＮ膜（チタン窒化膜）とを含む積層膜である。本例によれば、各プラグ２７ｅを単純な配線構造を介してトランジスタ２４と電気的に接続することが可能となる。
図１４は、第２実施形態の半導体装置の構造の別の例を示す断面図と平面図である。
図１４(ｃ)は、トランジスタ２４の構造の例を示す平面図である。図１４(ａ)および図１４(ｂ)はそれぞれ、図１４(ｃ)に示すＡ－Ａ’断面とＢ－Ｂ’断面とを示している。図１４(ａ)および図１４(ｂ)の各々は、積層膜２２および基板２３内に形成された１つのプラグ２７ｅを示している。
以下、図１４(ｃ)に示す符号２４ｂを「配線２４ｂ」と呼ぶことにする。Ａ－Ａ’線上の配線２４ｂは、トランジスタ２４のゲート電極として機能する。一方、Ｂ－Ｂ’線上の配線２４ｂは、トランジスタ２４のゲート電極に信号を供給する引き回し配線として機能する。図１４(ｃ)に示すＢ－Ｂ’線上の黒丸は、図１４(ｂ)に示すプラグ２７ｅの位置を示している。
図１４(ｂ)は、基板２３内に設けられた素子分離絶縁膜８８を示している。図１４(ｂ)に示すプラグ２７ｅは、素子分離絶縁膜８８を介して基板２３内に設けられており、配線２４ｂの下面に接している。本例によれば、このプラグ２７を単純な配線構造を介してトランジスタ２４と電気的に接続することが可能となる。
図１５～図１７は、第２実施形態の半導体装置の製造方法の例を示す断面図である。具体的には、図１５～図１７は、図１３(ｂ)に示すトランジスタ２４やプラグ２７ｅを形成する工程を示している。
まず、回路ウェハＷ１（不図示）とアレイウェハＷ２とを貼り合わせた後に、基板２３および積層膜２２内に複数のコンタクトホールを形成し、これらのコンタクトホール内に絶縁膜８１を介して複数のプラグ２７ｅを形成する（図１５(ａ)）。
次に、基板２３内の絶縁膜８１をエッチングにより除去する（図１５(ｂ)）。その結果、基板２３とプラグ２７ｅとの間に、複数のリング状の開口部Ｈが形成される。このエッチングは例えば、希フッ酸水溶液を用いたウェットエッチングである。
次に、基板２３の全面に、金属層８７を形成する（図１６(ａ)）。その結果、開口部Ｈの内部や基板２３の上面に、金属層８７が形成される。
次に、基板２３や金属層８７をアニールする（図１６(ｂ)）。このアニールは例えば、５５０℃で行われる。その結果、金属層８７付近の基板２３が例えば、シリコンから金属シリサイド（例：チタンシリサイド）に変化する。
次に、開口部Ｈ内の金属層８７を除去する（図１７(ａ)）。その結果、基板２３の上面が再び露出する。
次に、基板２３上にゲート絶縁膜２４ａとゲート電極２４ｂとを順に形成し、基板２３内に拡散層２４ｃ、２４ｄを形成する（図１７(ｂ)）。その結果、基板２３の上面にトランジスタ２４が形成される。拡散層２４ｃ、２４は、ゲート電極２４ｂを挟むように形成され、かつ、金属層８７に接するように形成される。
図１８は、第２実施形態の変形例の半導体装置の構造を示す断面図である。
本変形例の半導体装置（図１８）は、第２実施形態の半導体装置（図１１）と同様の構造を有している。ただし、本変形例の積層膜２２の形状は、第２実施形態の積層膜２２の形状と異なっている。
本変形例の積層膜２２は、図１８に示すように、階段構造と非階段構造とを組み合わせた構造を有している。具体的には、上から１番目～６番目の電極層３１は非階段形状を有しており、上から７番目～８番目の電極層３１は階段形状を有している。上から１番目～６番目の電極層３１は、例えばワード線ＷＬとソース側選択線ＳＧＳとを含んでいる（図２を参照）。上から７番目～８番目の電極層３１は、例えばドレイン側選択線ＳＧＤを含んでいる（図２を参照）。
図１８では、一部のプラグ２７ｅが、図１１と同様に積層膜２２の上側に配置されており、残部のプラグ２７ｅが、図１２と同様に積層膜２２の下側に配置されている。前者のプラグ２７ｅの各々は、上から１番目～６番目の電極層３１のいずれかと電気的に接続されており、後者のプラグ２７ｅの各々は、上から７番目～８番目の電極層３１のいずれかと電気的に接続されている。図１８はさらに、図１２と同様に、プラグ２７ｅ’と、絶縁膜８５と、配線層８６とを示している。ただし、図１８に示すプラグ２７ｅ’は、絶縁膜８９を介して積層膜２２内に設けられている。
積層膜２２の上側にプラグ２７ｅを配置する場合には、積層膜２２の下面付近にある電極層３１上にプラグ２７ｅを正しく配置できない場合がある。理由は、このようなプラグ２７ｅ用のコンタクトホールが深くなるからである。例えば、上から７番目の電極層３１上に配置すべきプラグ２７ｅが、上から８番目の電極層３１上に配置されてしまうおそれがある。
そこで、本変形例では、積層膜２２の下面付近にある電極層３１用のプラグ２７ｅは、積層膜２２の上側ではなく下側に配置する。例えば、上から７番目～８番目の電極層３１用のプラグ２７ｅは、積層膜２２の下側に配置する。これにより、これらのプラグ２７ｅを容易に正しく配置することが可能となる。
以上のように、本実施形態の半導体装置は、回路チップ１用の基板１１上のトランジスタ１２と、アレイチップ２用の基板２３上のトランジスタ２４とを備えている。よって、本実施形態によれば、半導体装置（半導体チップ）の面積を好適に縮小することが可能となる。さらに、本実施形態によれば、少なくとも一部のプラグ２７ｅを積層膜２２の上側に配置することで、電極層３１とトランジスタ２４とを容易に電気的に接続することが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：回路チップ、２：アレイチップ、
１１：基板、１２：トランジスタ、１２ａ：ゲート絶縁膜、
１２ｂ：ゲート電極、１２ｃ～１２ｄ：拡散層、１３：層間絶縁膜、
１４ａ～１４ｆ：プラグ、１５ａ～１５ｅ：配線層、１６：金属パッド、
２１：層間絶縁膜、２２：積層膜、２３：基板、２３ａ：半導体層、
２３ｂ～２３ｃ：ウェル、２３ｄ～２３ｆ：拡散層、２３ｅ’：拡散層、
２３ｆ’：拡散層、２４：トランジスタ、２４ａ：ゲート絶縁膜、
２４ｂ：ゲート電極、２４ｃ～２４ｆ：拡散層、２５：層間絶縁膜、
２５ａ～２５ｃ：絶縁膜、２６：金属パッド、２７ａ～２７ｊ：プラグ、
２７ｂ’：プラグ、２７ｂ”：プラグ、２７ｅ’：プラグ、２７ｇ’：プラグ、
２８ａ～２８ｅ：配線層、２８ｂ’：配線層、２８ｂ”：配線層、
２８ｃ１～２８ｃ２：配線材、２９：柱状部、
３１：電極層、３２：絶縁膜、３３：メモリ絶縁膜、３３ａ：ブロック絶縁膜、
３３ｂ：電荷蓄積層、３３ｃ：トンネル絶縁膜、３４：チャネル半導体層、
３５：コア絶縁膜、３６：コア半導体層、
４１：メモリセルアレイ、４２：Ｉ／Ｏ制御回路７１、４３：論理制御回路、
４４：ステータスレジスタ、４５：アドレスレジスタ、４６：コマンドレジスタ、
４７：制御回路、４８：レディー／ビジー回路、４９：電圧生成器、
５１：ロウデコーダ、５２：センスアンプ、
５３：データレジスタ、５４：カラムデコーダ、
６１：絶縁膜、６２：絶縁膜、６３：絶縁膜、６４：配線層、６５：絶縁膜、
６６：配線層、６６ａ～６６ｄ：配線、７１：素子分離絶縁膜、
８１：絶縁膜、８２：絶縁膜、８３：プラグ、８４：ボンディングパッド、
８５：絶縁膜、８６：配線層、８７：金属層、８８：素子分離絶縁膜、８９：絶縁膜

Claims (20)

  1. 第１基板と、
    前記第１基板の上面に設けられた第１トランジスタと、
    前記第１トランジスタの上方に設けられたメモリセルアレイと、
    前記メモリセルアレイの上方に設けられた第２基板と、
    前記第２基板の上面に設けられた第２トランジスタと、
    を備える半導体装置。
  2. 前記第２基板の厚さは、前記第１基板の厚さより厚い、請求項１に記載の半導体装置。
  3. 前記第１トランジスタのゲート絶縁膜は、第１膜厚、または前記第１膜厚よりも大きい第２膜厚を有し、
    前記第２トランジスタのゲート絶縁膜は、前記第２膜厚を有する、請求項１に記載の半導体装置。
  4. 前記メモリセルアレイを制御する回路をさらに備え、
    前記回路は、前記第１トランジスタと、前記第２トランジスタとを含む、請求項１に記載の半導体装置。
  5. 前記第２基板は、前記第２基板の上面から下面まで拡がる第１ウェルを含み、
    前記第２トランジスタは、前記第１ウェル上に設けられている、請求項１に記載の半導体装置。
  6. 前記第２基板の下面に接しており、前記第１ウェルの下方に位置する第１プラグをさらに備える、請求項５に記載の半導体装置。
  7. 前記第２基板内に設けられ、前記第２基板を貫通している素子分離絶縁膜をさらに備える、請求項１に記載の半導体装置。
  8. 前記第２基板を貫通する第２プラグをさらに備える、請求項１に記載の半導体装置。
  9. 前記メモリセルアレイは、互いに離間された複数の電極層を含み、
    前記第２プラグは、前記複数の電極層を貫通する半導体層と電気的に接続されている、請求項８に記載の半導体装置。
  10. 前記第２プラグは、前記第１トランジスタと電気的に接続されている、請求項８に記載の半導体装置。
  11. 前記第２プラグは、前記第２基板の上方に設けられたボンディングパッドと電気的に接続されている、請求項８に記載の半導体装置。
  12. 前記メモリセルアレイは、互いに離間された複数の電極層を含み、
    前記第２プラグは、前記複数の電極層のうちの第１電極層と電気的に接続されている、請求項８に記載の半導体装置。
  13. 前記第２プラグは、前記複数の電極層のうちの第２電極層を貫通している、請求項１２に記載の半導体装置。
  14. 前記第２電極層は、前記第２基板と前記第１電極層との間に位置している、請求項１２に記載の半導体装置。
  15. 前記第２プラグの側面と、前記第２トランジスタ用の拡散層の側面とに接する金属層をさらに備える、請求項１２に記載の半導体装置。
  16. 前記第２プラグは、前記第２トランジスタのゲート電極を含んでいる配線の下面に、前記ゲート電極以外の位置で接している、請求項１２に記載の半導体装置。
  17. 前記複数の電極層は、階段形状を有する部分を含む、請求項１２に記載の半導体装置。
  18. 第１基板上に第１トランジスタを形成し、
    前記第１トランジスタの上方にメモリセルアレイを形成し、
    第２基板を、前記第１トランジスタと前記メモリセルアレイとを介して前記第１基板と貼り合わせ、
    前記貼り合わせの後に、前記第２基板上に第２トランジスタを形成する、
    ことを含む半導体装置の製造方法。
  19. 前記第１トランジスタと、前記第２トランジスタは、前記メモリセルアレイを制御する回路に含まれる、請求項１８に記載の半導体装置の製造方法。
  20. 前記貼り合わせの後に、前記第２基板を貫通するプラグを形成し、
    前記第２基板内で、前記プラグの側面に金属層を形成する、
    ことを含み、
    前記第２トランジスタ用の拡散層は、前記第２基板内に、前記金属層に接するように形成される、請求項１８に記載の半導体装置の製造方法。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005203777A (ja) * 2004-01-12 2005-07-28 Samsung Electronics Co Ltd 積層されたノードコンタクト構造体と積層された薄膜トランジスタを採択する半導体集積回路及びその製造方法
US20120181602A1 (en) * 2011-01-13 2012-07-19 Yoshiaki Fukuzumi Semiconductor memory device and method of manufacturing the same
US20140339546A1 (en) * 2013-05-20 2014-11-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20180350879A1 (en) * 2017-06-01 2018-12-06 Sandisk Technologies Llc Three-dimensional memory device with through-stack contact via structures and method of making thereof
US20210074362A1 (en) * 2019-09-10 2021-03-11 Kioxia Corporation Semiconductor device and manufacturing method of the same
US20210375901A1 (en) * 2020-05-29 2021-12-02 SK Hynix Inc. Memory device having vertical structure
US20220130846A1 (en) * 2020-10-28 2022-04-28 Samsung Electronics Co., Ltd. Semiconductor device having peripheral circuit areas at both sides of substrate and data storage system including the same
WO2023272556A1 (en) * 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005203777A (ja) * 2004-01-12 2005-07-28 Samsung Electronics Co Ltd 積層されたノードコンタクト構造体と積層された薄膜トランジスタを採択する半導体集積回路及びその製造方法
US20050179061A1 (en) * 2004-01-12 2005-08-18 Jae-Hoon Jang Semiconductor integrated circuits with stacked node contact structures and methods of fabricating such devices
US20120181602A1 (en) * 2011-01-13 2012-07-19 Yoshiaki Fukuzumi Semiconductor memory device and method of manufacturing the same
JP2012146861A (ja) * 2011-01-13 2012-08-02 Toshiba Corp 半導体記憶装置
US20140339546A1 (en) * 2013-05-20 2014-11-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2015005733A (ja) * 2013-05-20 2015-01-08 株式会社半導体エネルギー研究所 半導体装置
US20180350879A1 (en) * 2017-06-01 2018-12-06 Sandisk Technologies Llc Three-dimensional memory device with through-stack contact via structures and method of making thereof
US20210074362A1 (en) * 2019-09-10 2021-03-11 Kioxia Corporation Semiconductor device and manufacturing method of the same
JP2021044358A (ja) * 2019-09-10 2021-03-18 キオクシア株式会社 半導体装置及び半導体装置の製造方法
US20210375901A1 (en) * 2020-05-29 2021-12-02 SK Hynix Inc. Memory device having vertical structure
US20220130846A1 (en) * 2020-10-28 2022-04-28 Samsung Electronics Co., Ltd. Semiconductor device having peripheral circuit areas at both sides of substrate and data storage system including the same
WO2023272556A1 (en) * 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
US20230005545A1 (en) * 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
JP2024500456A (ja) * 2021-06-30 2024-01-09 長江存儲科技有限責任公司 三次元メモリデバイスおよびシステム

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