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TWI721055B - 快閃記憶單元結構及積體電路結構 - Google Patents

快閃記憶單元結構及積體電路結構 Download PDF

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TWI721055B
TWI721055B TW105139979A TW105139979A TWI721055B TW I721055 B TWI721055 B TW I721055B TW 105139979 A TW105139979 A TW 105139979A TW 105139979 A TW105139979 A TW 105139979A TW I721055 B TWI721055 B TW I721055B
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floating gate
edge
gate
flash memory
dielectric layer
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TW105139979A
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Inventor
林玉珠
廖宏哲
莊坤蒼
許世祿
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台灣積體電路製造股份有限公司
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Abstract

一種快閃記憶單元結構及積體電路結構。快閃記憶單元結構包括半導體基板、介電層墊、浮動閘極、控制閘極及阻隔層。介電層墊設置於半導體基板上。浮動閘極設置於介電層墊上，其中浮動閘極具有上表面，上表面與介電層墊相對，且包括至少一個凹部。控制閘極設置於浮動閘極的上表面的上方。阻隔層設置於浮動閘極和控制閘極之間。

Description

快閃記憶單元結構及積體電路結構
本發明之實施方式係關於快閃記憶裝置及快閃記憶單元結構。
隨著可攜式電子裝置在近年來越來越熱門，快閃記憶裝置(Flash Memory Device)的電力消耗已成為一個重要議題。傳統的快閃記憶裝置含有一個記憶陣列(Memory Array)，當中有相當多的記憶體單元(Memory Unit)(例如：記憶單元)(Memory Cells)。每一記憶單元形成一個場效電晶體(Field-Effect Transistor)，包括一個浮動閘極(Floating Gate)和一個控制閘極(Control Gate)。浮動閘極配置以保持電荷，並且被建構在半導體基板主動區上方的氧化物層上。浮動閘極藉由氧化物層而與半導體基板內的源極區/汲極區隔開。藉由從基板經氧化層注入電子到浮動閘極，每一記憶單元可被編寫或帶電。在抹除操作中，電荷可從浮動閘極去除。每一記憶單元的資料可由浮動閘極中聚集的電荷來判斷。快閃記憶體的重要性質參數 包括電力消耗量和可靠度。
一種快閃記憶單元結構，包含半導體基板、介電層墊、浮動閘極、控制閘極以及阻隔層。介電層墊設置於半導體基板上。浮動閘極設置於介電層墊上方，並包含第一邊緣、相對於第一邊緣的第二邊緣、相鄰於介電層墊的一下表面、以及相對於下表面的一上表面。上表面位於第一邊緣與第二邊緣之間並具有複數個溝槽，各溝槽沿著浮動閘極的第一邊緣延伸至浮動閘極的第二邊緣。控制閘極設置於浮動閘極的上表面上方。阻隔層設置於浮動閘極和控制閘極之間。
一種積體電路結構，包含一半導體基板以及一快閃記憶單元。快閃記憶單元包含設置於半導體基板上的一介電層墊、設置於介電層墊上方的浮動閘極、阻隔層以及控制閘極。浮動閘極包含第一邊緣、相對於第一邊緣的第二邊緣、相鄰於介電層墊的一下表面以及相對於下表面的上表面。上表面位於第一邊緣與第二邊緣之間，並具有複數個溝槽。各溝槽沿著浮動閘極的第一邊緣延伸至浮動閘極的第二邊緣，且各溝槽的一深度為浮動閘極的一厚度之約8%至約80%。阻隔層實體接觸浮動閘極的上表面，並包含複數個溝渠，各溝渠的一位置對應於溝槽的其中之一者。控制閘極設置於阻隔層的上表面上方。
一種積體電路結構，包含半導體基板以及複數 個快閃記憶單元。各快閃記憶單元包含介電層墊、浮動閘極、控制閘極以及阻隔層。介電層墊設置於半導體基板上。浮動閘極設置於介電層墊上方，並包含第一邊緣、相對於第一邊緣的第二邊緣、相鄰於介電層墊的下表面、以及相對於下表面的上表面。上表面位於第一邊緣與第二邊緣之間並具有複數個溝槽。各溝槽沿著浮動閘極的第一邊緣延伸至浮動閘極的第二邊緣。控制閘極設置於浮動閘極的上表面上方。阻隔層設置於浮動閘極與控制閘極之間。
10:記憶單元區
12:金屬氧化物半導體裝置區
100:積體電路結構
110:半導體基板
112:淺溝槽隔離結構
114:主動區
118:介電區
120:介電層墊
130:浮動閘極
132:凹部
140:阻隔層
141:氧化矽層
142:氮化矽層
143:氧化矽層
146:溝渠
150:控制閘極
156:抹除閘極
160:邏輯金屬氧化物半導體裝置
162:閘電極
165:閘極間隔件
170:字元線
174:淺溝槽隔離結構
180:間隔件
182:控制閘極間隔件
184:浮動閘極間隔件
100":快閃記憶單元
116D:汲極區
116S:共源極區
130a:浮動閘極上表面
130b:浮動閘極下表面
132a:溝槽
140a:阻隔層上表面
164D:汲極區
164S:源極區
A-A':線
B-B':線
CONO:阻隔層的電容值
CTUN:介電層墊與阻隔層之間的電容值
D:深度
D1:方向
D2:方向
Vcg:施加於控制閘極的電壓
VTUN:介電層墊的電壓
W1:浮動閘極寬度
W2:溝槽寬度
W3:溝渠寬度
W4:介電層墊寬度
本揭示的態樣可從下列詳細敘述搭配圖式閱讀而獲得最好的理解。值得注意的是，根據產業中的標準實踐，各種特徵並未按比例繪製。實際上，為了清楚討論起見，各種特徵的維度可任意地增加或減少。
第1圖係繪示根據本揭示的各種實施方式的積體電路結構的平面示意圖。
第2圖係沿第1圖中A-A'線的橫截面示意圖。
第3圖係沿第1圖中B-B'線的橫截面示意圖。
第4圖係繪示根據本揭示的一些實施方式的積體電路結構的橫截面示意圖。
第5圖係繪示根據本揭示的一些實施方式的積體電路結構的橫截面示意圖，其中包括一個邏輯金屬氧化物半導體裝置(Logic Metal-oxide Semiconductor,MOS)以及複數個快閃記憶單元。
以下揭示提供多個不同實施方式或實施例，以實現所提供標的之不同特徵。以下將敘述組態和排列的具體實施例，以簡化本揭示的內容。這些理當僅為實施例而非用以作為限制。舉例而言，在下文敘述第一特徵形成於第二特徵上，可包括第一特徵與第二特徵直接接觸的實施方式，也可包括有另一特徵形成於第一特徵與第二特徵之間，使得第一特徵與第二特徵並不是直接接觸的實施方式。此外，本揭示可在各種實施例中使用重複的元件符號和/或字母。重複使用是為了簡化和清楚起見，且這些重複本身並非指定或要求所討論之各種實施方式及/或組態之間的關係。
本揭示大致上是關於儲存裝置，例如快閃記憶裝置。快閃記憶裝置是藉由將電子注入記憶單元而進行編寫，因此編寫的性能是相對於所施加的電壓。當記憶單元可使用相對較低的電壓編寫時，這意味著可節省快閃記憶裝置的電能，而這是具有快閃記憶裝置的電子裝置之重要考慮。以下將詳細敘述本揭示的各種實施例。
可被理解的是，雖「第一」、「第二」等的用詞在本文中可被用以敘述不同元件，但這些元件不應被這些用詞所限制。這些用詞僅用以分辨一個元件和另一個元件。舉例而言，第一元件可被稱為第二元件，相似地，第二元件亦可被稱為第一元件，並不背離實施方式的範圍。本文中所用的「及/或」包括一個或多個相關列出項目的任何及所有 組合。
此外，本文中使用空間性相對用詞，例如「下部」、「之下」、「下方」、「之上」、「上方」及其類似用語，係利於敘述圖式中一個元件或特徵與另一個元件或特徵的關係。這些空間性相對用詞本意上涵蓋除了圖中所繪示的位向之外，也涵蓋使用或操作中之裝置的不同位向。裝置也可被轉換成其他位向(旋轉90度或其他位向)，因此本文中使用的空間性相對描述以應做類似的解釋。
可被理解的是，當一個元件被稱為「連接」或「耦合」至另一個元件時，其可被直接連接或耦合至另一個元件，或者可存在中間元件。相反的是，當一個元件被稱為「直接連接至」或「直接耦合至」另一個元件時，並不存在中間元件。
第1圖繪示根據本揭示的各種實施方式之積體電路結構100的平面示意圖。如第1圖所示，積體電路結構100包括半導體基板110和複數個建構於其上的快閃記憶單元100"。在一些實施方式中，半導體基板110包括淺溝槽隔離結構(Shallow Trench Isolation,STI)112，其定義了STI區112中的主動區114。在一些實施方式中，主動區114在俯視圖中包括條紋圖案，且這些條紋沿方向D1延伸，如第1圖所示。
舉例而言，半導體基板110可包括矽。在一些實施方式中，半導體基板110可包括其他元素態半導體，例如鍺。在另一些實施方式中，半導體基板110可包括合金半 導體，例如矽鍺、碳化矽鍺、磷化鎵銦及其類似物。在另一些實施方式中，半導體基板110可包括化合物半導體，例如砷化鎵、碳化矽、磷化銦、砷化銦及其類似物。再者，半導體基板110可選擇性地包括絕緣體上半導體(Semiconductor-on-insulator,SOl)的結構。
第2圖係沿第1圖中的A-A'線的橫截面示意圖。第3圖係沿第1圖中的B-B'線的橫截面示意圖。參照第1圖至第3圖，每一個快閃記憶單元100"可包括介電層墊120(Pad Dielectric Layer)、浮動閘極130、阻隔層140(Blocking Layer)和控制閘極150。
介電層墊120設置於半導體基板110上。在一些實施方式中，介電層墊120可由氧化物形成，因此也被稱為穿隧氧化物(Tunnel Oxide)或浮動閘極氧化物(Floating Gate Oxide)。舉例而言，介電層墊120可由熱氧化製程形成，使主動區114的上表面層被氧化以形成氧化物材料，例如氧化矽。在一些實施例中，介電層墊120在平面圖中的圖案對應於主動區114的圖案，如第1圖所示。在另一些實施例中，介電層墊120的寬度W4基本上等於主動區114的寬度。在另一些實施方式中，介電層墊120可包括其他介電材料，例如氮化矽、氮氧化矽、高介電係數材料(High-K Dielectric Material)、低介電係數材料(Low-K Dielectric Material)或其類似物、或上述之組合。舉例而言，高介電係數材料包括氧化鉿(HfO2)、氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧 化鉿鈦(HfTiO)、氧化鉿鋯或其類似物。舉例而言，低介電係數材料包括磷矽酸鹽玻璃(Phosphosilicate Glass,PSG)、硼磷矽酸鹽玻璃(Borophosphosilicate Glass,BPSG)、氟化矽酸鹽玻璃(Fluorinated Silicate Glass,FSG)、矽碳材料或其類似物。
浮動閘極130設置於介電層墊120上。在各種實施方式中，浮動閘極130包括上表面130a，上表面130a與介電層墊120相對，且上表面130a包括一個或多個形成於其上的凹部132(Recess)。
凹部132可被設計為各式各樣的組態、形狀、尺寸和深度。在一些實施方式中，凹部132包括一個或多個溝槽132a(Trench)。溝槽132a具有的深度D小於浮動閘極130的厚度T。具體而言，深度D的範圍可以是浮動閘極130的厚度T的大約8%至80%。在一些實施例中，深度D可以是浮動閘極130的厚度T的8%、12%、20%、25%、30%或40%。在另一些實施例中，深度D可以是浮動閘極130的厚度T的45%、50%、60%、70%、75%或80%。在另一些實施方式中，凹部132在俯視圖中可包括一個或多個方形凹部、圓形凹部、多邊形凹部或三角形凹部或類似的凹部、或上述之組合。
在另一些實施方式中，凹部132包括深度D和寬度W2，深度D和寬度W2的比值(D/W2)範圍為約2至約200，具體地為約5至約150，更具體地為約10至約100。在實施例中，深度D和寬度W2的比值可以是5、10、20、40、 50、60、80或100。
在另一些實施方式中，凹部132可包括多個溝槽132a，浮動閘極130的寬度W1約為各溝槽132a的寬度W2之3至30倍。換言之，寬度W2與浮動閘極130的寬度W1的比值範圍約為0.03至0.33。舉例來說，寬度W2與寬度W1的比值可為0.04、0.06、0.10、0.15、0.20、0.25或0.30。
在另一些實施方式中，凹部132可包括一個或多個溝槽132a，溝槽132a橫跨浮動閘極130的上表面130a。特定地來說，溝槽132a可沿著浮動閘極130的上表面130a之任何方向進行延伸。在一些實施例中，溝槽132a可沿著平行於主動區114延伸方向D1的方向進行延伸，如第1圖所示。在另一些實施例中，溝槽132a可沿著方向D2進行延伸，方向D2不同於方向D1。
根據本揭示的一些實施方式，浮動閘極130還包括下表面130b，下表面130b相鄰於介電層墊120。在一些實施例中，下表面130b可與介電層墊120直接接觸。上表面130a和下表面130b彼此相對。當一個或多個凹部132形成於上表面130a時，上表面130a的表面積係大於下表面130b的表面積。在一些實施例中，上表面130a的表面粗糙度大於下表面130b的表面粗糙度。
在一些實施方式中，浮動閘極130可包括多晶矽。值得注意的是，其他導電材料或捕捉電荷(charge-trapping)材料亦可用於形成浮動閘極130。在形成多晶矽時，浮動閘極130可摻雜n型(n-type)或p型 (p-type)雜質，後續以退火製程活化所摻雜的雜質。在一些實施方式中，浮動閘極130具有寬度W1，寬度W1大於介電層墊120的寬度W4。
在另一些實施方式中，凹部132的形成可包括在浮動閘極130上形成一個具有圖案的遮罩層以及隨後的蝕刻製程。舉例而言，具有圖案的遮罩層可以是具有圖案的光阻層、具有圖案的硬遮罩或其類似物、或上述之組合。形成具有圖案的遮罩層可包括典型的微影成像製程、半色調曝光製程、自對準雙圖案化(Self-aligned Double Patterning,SADP)技術或其類似製程、或上述之組合。
阻隔層140設置於浮動閘極130上。在一些實施方式中，阻隔層140可包括氧化物-氮化物-氧化物(Oxide-Nitride-Oxide,ONO)結構，其具有氧化矽層141、位於氧化矽層141上的氮化矽層142以及位於氮化矽層142上的另一氧化矽層143。在其他不同實施方式中，阻隔層140可由單層氧化物、單層氮化物、單層高介電係數介電質、單層氮氧化矽或其類似物、或上述的多層所形成。在一些實施方式中，阻隔層140覆蓋了整個浮動閘極130，使得阻隔層140亦進一步形成於浮動閘極130的側壁。然而，在另一些實施方式中，阻隔層140可僅覆蓋浮動閘極130的上表面130a，浮動閘極間隔件(未顯示於第2圖)可設置在浮動閘極130的側壁，以密封浮動閘極130。
在另一些實施方式中，阻隔層140可保形地沉積在浮動閘極130的上表面130a之上，因此阻隔層140包括 至少一個溝渠146，溝渠146形成於阻隔層140的上表面140a。溝渠的數量依浮動閘極130的上表面130a之上方的凹部132的數量而定。在一些實施例中，阻隔層140直接形成於浮動閘極130的上表面130a上，使得溝渠146形成的位置係相對應於浮動閘極130之凹部132(或溝槽132a)。具體來說，阻隔層140的溝渠146實質上對準浮動閘極130的凹部132。在實施方式中，溝渠146具有的寬度W3小於凹部132的寬度W2。溝渠146的深度和寬度可由阻隔層140之沉積厚度與凹部132的寬度W2來調控。阻隔層140可由適當方法所形成，例如化學氣相沉積法(Chemical Vapor Deposition,CVD)、電漿增強化學氣相沉積法(Plasma-enhanced Chemical Vapor Deposition,PECVD)或物理氣相沉積(Physical Vapor Deposition,PVD)。
控制閘極150設置於阻隔層140的上表面140a之上，使得阻隔層140被夾在浮動閘極130和控制閘極150之間。舉例來說，阻隔層140可插置並直接接觸浮動閘極130及控制閘極150。在一些實施方式中，控制閘極150具有條紋圖案，且條紋圖案沿方向D2延伸，方向D2不同於方向D1，如第1圖所示。在一些實施例中，方向D2垂直於方向D1，且浮動閘極130設置於控制閘極150和主動區114的交會處。
在一些實施方式中，控制閘極150可包括多晶矽。值得注意的是，其他的導電材料也可用於形成控制閘極 150。由多晶矽所形成的浮動閘極130可用n型或p型雜質進行摻雜，後續以退火製程活化所摻雜的雜質。
第3圖亦繪示了阻隔層140的等效電路圖、浮動閘極130及介電層墊120(例如：穿隧氧化物)。據觀察，介電層墊120的電壓(VTUN)可由下列方程式1表示：VTUN≒(CONO/CTUN)×Vcg (1)其中CONO代表阻隔層140的電容值(Capacitance)、CTUN代表介電層墊120與阻隔層140之間的電容值、Vcg代表施加於控制閘極150上的電壓。
根據各種實施方式，隨著浮動閘極130的上表面積增加，阻隔層的電容值(CONO)亦跟著增加，這是因於凹部132的形成。亦即，耦合比CONO/CTUN增加了。據此，當施加於控制閘極上的電壓(Vcg)維持相同數值時，VTUN可增加。這表示可改善快閃記憶單元100"的編寫可靠度，或者可使用相對較低的電壓來編寫浮動閘極130。
第4圖係繪示根據本揭示的一些實施方式之積體電路結構100的橫截面圖。積體電路結構100可進一步包括間隔件180(Spacer)，間隔件180形成於由控制閘極150、阻隔層140和浮動閘極130所組成的堆疊結構的側壁上。間隔件180可由任何合適的製程所形成。舉例而言，可在堆疊結構上整面性地沉積介電層，接著以非等向蝕刻(Anisotropic Etching)移除所沉積介電層的水平部分。在一些實施方式中，間隔件180包括控制閘極間隔件182以及 浮動閘極間隔件184，分別位於控制閘極150的側壁與浮動閘極130的側壁。
積體電路結構100可進一步包括位於主動區114內的共源極區116S(Common Source Region)、位於共源極區116S上的介電區118，以及位於介電區118上的抹除閘極156(Erase Gate)。共源極區116S由兩個相鄰的記憶單元共用。在一些實施方式中，共源極區116S是重度摻雜的n型或p型區域。介電區118可由氧化物形成，因此有時被稱為多晶矽間氧化物(Inter-Poly Oxide,IPO)。藉由介電區118的形成來將位於介電區118上的抹除閘極156與位於介電區118下的共源極區116S作電性絕緣。抹除閘極156形成於介電區118上，並位於兩個相鄰的記憶單元之間。此外，間隔件180設置於抹除閘極156與控制閘極150之間。
積體電路結構100可進一步包括字元線170(Word-line)與汲極區116D(Drain Region)。字元線170形成於間隔件180的一側，而且字元線170和抹除閘極156位於控制閘極150的相反側上。在一些實施方式中，字元線170包括導電材料，例如金屬、多晶矽或其類似物、或上述之組合。汲極區116D形成於字元線170的一側。此外，汲極區116D和共源極區116S位於控制閘極150的相反側上。可藉由在半導體基板110摻雜一個n型或p型雜質來形成汲極區116D。
第5圖係繪示根據本揭示的一些實施方式之積體電路結構100的橫截面圖，積體電路結構100包括邏輯金 屬氧化物半導體裝置160及複數個快閃記憶單元100"。快閃記憶單元100"形成於記憶單元區10內，邏輯金屬氧化物半導體160形成於金屬氧化物半導體裝置區12內。邏輯金屬氧化物半導體160和快閃記憶單元100"形成於相同的半導體基板110上，且位於相同的晶片中。舉例而言，邏輯金屬氧化物半導體160可以是高電壓金屬氧化物半導體裝置、核心金屬氧化物半導體、靜態隨機存取記憶體裝置(Static Random Access Memory,SRAM)、輸入/輸出(Input/Output)金屬氧化物半導體裝置或其類似裝置。
邏輯金屬氧化物半導體160可包括閘電極162與閘介電質166，閘介電質166位於閘電極162下。在一些實施方式中，閘介電質166可包括界面氧化物層(Interfacial Oxide Layer)與位於界面氧化物層上的高K(High-K)介電層。在一些實施例中，界面氧化物層包括氧化矽，高K介電層包括高K材料，例如氧化鋁(Aluminum Oxide)、氧化鉿(Hafnium Oxide,HfO2)、氧化鑭(Lanthanum Oxide,La2O3)、氧化鉿矽(Hafnium Silicon Oxide,HfSiO)、氮氧化鉿矽(Hafnium Silicon Oxynitride,HfSiON)、氧化鉿鉭(Hafnium Tantalum Oxide,HfTaO)、氧化鉿鈦(Hafnium Titanium Oxide,HfTiO)、氧化鉿鋯(Hafnium Zirconium Oxide,HfZrO)或其類似物、或上述之組合。閘電極162設置於閘介電質166上。閘電極162可包括含金屬的材料、多晶矽或其類似物、或上述之組合。在一些實施方式中，邏輯金屬氧化物半 導體160可進一步包括導電障壁層(未顯示於第5圖)，導電障壁層位於閘電極162和閘介電質166之間。導電障壁層可包括鈦(Titanium)、氮化鈦(Titanium Nitride)、鉭(Tantalum)、氮化鉭(Tantalum Nitride)或其類似物。在一些實施方式中，邏輯金屬氧化物半導體160是p型金屬氧化物半導體(P-type metal-oxide-semiconductor,PMOS)，閘電極162包括具有高功函數(Work Function)的材料。在不同的實施方式中，邏輯金屬氧化物半導體160是n型金屬氧化物半導體(N-type metal-oxide-semiconductor,NMOS)，閘電極162包括具有低功函數的材料。閘極間隔件165形成於閘電極162的相對側上。
邏輯金屬氧化物半導體160可進一步包括源極區164S與汲極區164D，源極區164S與汲極區164D形成於半導體基板110內。摻雜於源極區164S與汲極區164D內的雜質是根據邏輯金屬氧化物半導體160的導電類型而定。當邏輯金屬氧化物半導體160是PMOS裝置時，源極區164S與汲極區164D為p型區域。當邏輯金屬氧化物半導體160是NMOS裝置時，源極區164S與汲極區164D為n型區域。半導體基板110內可提供淺溝槽隔離結構174以絕緣裝置。
快閃記憶單元100"形成於記憶單元區10內。各個快閃記憶單元100"包括介電層墊120、浮動閘極130、阻隔層140及控制閘極150，如第5圖所示。此外，根據本揭示的一些實施方式，兩個相鄰的快閃記憶單元100"共用共 源極區116S、介電區118(例如：多晶矽間氧化物)及抹除閘極156。
介電層墊120設置於半導體基板110上。在一些實施方式中，介電層墊120可由氧化物形成，因此亦被稱為穿隧氧化物或浮動閘極氧化物。在一些實施方式中，介電層墊120的形成材料與閘介電質166的形成材料相同。
浮動閘極130設置於介電層墊120上。在各種實施方式中，浮動閘極130包括一個或多個形成於浮動閘極130上的凹部132。凹部132可設計成各種組態、形狀、尺寸和深度。舉例而言，凹部132可包括一個或多個溝槽及/或方形凹部、圓形凹部、多邊形凹部、三角形凹部或其類似的凹部。在一些實施方式中，每一個凹部132具有的深度小於浮動閘極130的厚度。具體而言，每一個凹部132的深度範圍可以是浮動閘極130的厚度的約8%至約80%。在另一些實施方式中，每一個凹部132具有深度和寬度，且深度和寬度的比值範圍為約2至約200，具體來說為約5至約150，更具體來說為約10至約100。
阻隔層140設置於浮動閘極130上。在一些實施方式中，阻隔層140包括氧化物-氮化物-氧化物(Oxide-Nitride-Oxide,ONO)的堆疊結構。阻隔層140包括一個或多個形成於阻隔層140上的溝渠。阻隔層的溝渠的形成位置相對應於浮動閘極130的凹部。舉例而言，阻隔層140可被保形地沉積在浮動閘極130的上表面之上方。在一些實施方式中，阻隔層140僅形成於浮動閘極130的上表面 之上方，且浮動閘極130的側壁未被阻隔層140覆蓋。
控制閘極150設置於阻隔層140之上方。在一些實施方式中，控制閘極150的形成材料與邏輯金屬氧化物半導體160中的閘電極162的形成材料是相同的。舉例而言，控制閘極150與閘電極162可包括多晶矽。然而，在另一些實施方式中，控制閘極150與閘電極162可包括含金屬材料。在一些實施例中，舉例而言，邏輯金屬氧化物半導體160是PMOS裝置，且控制閘極150與閘電極162具有高功函數，其高於大約4.8eV。具有高功函數材料的範例包括Ni、Pt、WN、Ru、MO及其類似物。在另一些實施例中，舉例來說，邏輯金屬氧化物半導體160是NMOS裝置，且控制閘極150與閘電極162具有低功函數，其高於大約4.2eV。具有低功函數材料的範例包括Ta、Ti、Nb、Al、TiSi及其類似物。
根據本揭示的一些實施方式，可提供間隔件180於快閃記憶單元100"內。間隔件180可包括控制閘極間隔件182及浮動閘極間隔件184。控制閘極間隔件182形成於控制閘極150的側壁上，並立於阻隔層140上。控制閘極間隔件182的上表面與控制閘極150的上表面齊平。此外，浮動閘極間隔件184形成於浮動閘極130的側壁上，並進一步向上延伸至與控制閘極間隔件182的上表面齊平的位置。在一些實施例中，控制閘極間隔件182和浮動閘極間隔件184可由氧化矽(Silicon Oxide)、氮化矽(Silicon Nitride)、氮氧化矽(Silicon Oxynitride)或其類似物、或 上述之組合所形成。
根據本揭示的一些實施方式，可提供字元線170於快閃記憶單元100"內。字元線170設置於間隔件180的一側，其中間隔件180是介於字元線170與浮動閘極130和控制閘極150之間。在一些實施方式中，字元線170可包括含有金屬或金屬合金的金屬材料。在一些實例中，字元線170包括的材料與邏輯金屬氧化物半導體160中的閘電極162的材料是相同的，且字元線170的上表面與控制閘極150的上表面互相齊平。
抹除閘極156設置於介電區118(例如多晶矽間氧化物)和共源極區116S的上方。抹除閘極156設置於間隔件180的一側，間隔件180讓抹除閘極156與浮動閘極130電性絕緣。在一些實施方式中，抹除閘極156可由包括金屬或金屬合金的含有金屬的材料所形成。
在一些實施方式中，浮動閘極130由多晶矽所形成，而控制閘極150、抹除閘極156、字元線170和閘電極162由相同的含有金屬的材料所形成。具體而言，可利用後閘極技術(Gate-last Process)以金屬閘極取代多晶矽閘電極162，透過此閘極取代製程，從而使得控制閘極150、抹除閘極156和字元線170可同時被與金屬閘極相同的材料所取代。
本揭示的各種實施方式的優點包括提供新穎的快閃記憶單元，其耦合比CONO/CTUN增加了。快閃記憶單元可在低電壓下編寫，這意味著快閃記憶裝置的低消耗功率。 在另一個觀點中，快閃記憶單元在編寫操作中可提供優良的可靠度。
根據一些實施方式的一態樣，快閃記憶單元結構包括半導體基板、介電層墊、浮動閘極、控制閘極和阻隔層。介電層墊設置於半導體基板上。浮動閘極設置於介電層墊上，其中浮動閘極具有上表面，上表面與介電層墊相對，且上表面包括形成於其上的至少一個凹部。控制閘極設置於浮動閘極的上表面之上。阻隔層設置於浮動閘極及控制閘極之間。
根據一些實施方式的另一個態樣，積體電路結構包括半導體基板和快閃記憶單元。快閃記憶單元包括介電層墊、浮動閘極、阻隔層和控制閘極。介電層墊設置於半導體基板上。浮動閘極設置於介電層墊上。浮動閘極具有上表面，上表面與介電層墊相對，且包括至少一個溝槽，溝槽形成於上表面的上方，溝槽具有的深度範圍為浮動閘極的厚度的約8%至約80%。阻隔層和浮動閘極的上表面是實體接觸，阻隔層包括了溝渠，溝渠的位置相對應於溝槽。控制閘極設置於阻隔層的上表面之上。
根據一些實施方式的另一個態樣，積體電路結構包括半導體基板和複數個快閃記憶單元。每一個快閃記憶單元包括介電層墊、浮動閘極、控制閘極和阻隔層。介電層墊設置於半導體基板上。浮動閘極設置於介電層墊上。浮動閘極具有下表面和上表面，其中下表面相鄰於介電層墊，上表面與下表面相對，上表面的表面積大於下表面的表面積。 控制閘極設置於浮動閘極的上表面之上。阻隔層設置於浮動閘極和控制閘極之間。
100:積體電路結構
100":快閃記憶單元
110:半導體基板
112:淺溝槽隔離結構
114:主動區
120:介電層墊
130:浮動閘極
150:控制閘極
A-A':線
B-B':線
D1:方向
D2:方向

Claims (10)

  1. 一種快閃記憶單元結構，包含：一半導體基板；一介電層墊，設置於該半導體基板上；一浮動閘極，設置於該介電層墊上方，其中該浮動閘極包含：一第一邊緣；一第二邊緣，相對於該第一邊緣；一下表面，相鄰於該介電層墊；一上表面，相對於該下表面，並位於該第一邊緣與該第二邊緣之間，其中該上表面具有複數個溝槽，各該溝槽沿著該浮動閘極的該第一邊緣延伸至該浮動閘極的該第二邊緣；以及一側壁，位於該下表面與該上表面之間並連接該下表面與該上表面；一控制閘極，設置於該浮動閘極的該上表面上方；以及一阻隔層，設置於該浮動閘極和該控制閘極之間並包覆該浮動閘極的該上表面與該側壁。
  2. 如請求項1所述的快閃記憶單元結構，其中該阻隔層保形地形成於該浮動閘極的該上表面上。
  3. 如請求項1所述的快閃記憶單元結構，其中該阻隔層包含一上表面以及形成於其上的複數個溝渠， 且各該溝渠的一寬度小於各該溝槽的一寬度。
  4. 如請求項1所述的快閃記憶單元結構，其中各該溝槽的一深度為該浮動閘極的一厚度之約8%至約80%。
  5. 如請求項1所述的快閃記憶單元結構，其中各該溝槽具有一深度及一寬度，且該深度與該寬度的一比值為約2至約200。
  6. 如請求項1所述的快閃記憶單元結構，其中各該溝槽具有一寬度，該寬度為該浮動閘極的一寬度之約3%至33%。
  7. 一種積體電路結構，包含：一半導體基板；以及一快閃記憶單元，包含：一介電層墊，設置於該半導體基板上；一浮動閘極，設置於該介電層墊上方，其中該浮動閘極包含：一第一邊緣；一第二邊緣，相對於該第一邊緣；一下表面，相鄰於該介電層墊；一上表面，相對於該下表面，並位於該第一邊緣與該第二邊緣之間，其中該上表面具有複數 個溝槽，各該溝槽沿著該浮動閘極的該第一邊緣延伸至該浮動閘極的該第二邊緣，且各該溝槽的一深度為該浮動閘極的一厚度之約8%至約80%；以及一側壁，位於該下表面與該上表面之間並連接該下表面與該上表面；一阻隔層，實體接觸該浮動閘極的該上表面與該側壁，其中該阻隔層包含複數個溝渠，各該溝渠的一位置對應於該些溝槽的其中之一者；以及一控制閘極，設置於該阻隔層的該上表面上方。
  8. 如請求項7所述的積體電路結構，其中各該溝渠的一寬度小於各該溝槽的一寬度。
  9. 一種積體電路結構，包含：一半導體基板；以及複數個快閃記憶單元，各該快閃記憶單元包含：一介電層墊，設置於該半導體基板上；一浮動閘極，設置於該介電層墊上方，其中該浮動閘極包含：一第一邊緣；一第二邊緣，相對於該第一邊緣；一下表面，相鄰於該介電層墊；一上表面，相對於該下表面，並位於該第一邊緣與該第二邊緣之間，其中該上表面具有複 數個溝槽，各該溝槽沿著該浮動閘極的該第一邊緣延伸至該浮動閘極的該第二邊緣；以及一側壁，位於該下表面與該上表面之間並連接該下表面與該上表面；一控制閘極，設置於該浮動閘極的該上表面上方與該側壁上；以及一阻隔層，設置於該浮動閘極與該控制閘極之間。
  10. 如請求項9所述的積體電路結構，更包含一金屬氧化物半導體裝置，該金屬氧化物半導體裝置具有一閘電極，其中該閘電極與該控制閘極係由一相同材料所形成。
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