[go: up one dir, main page]

CN106952924A - 具有高耦合比率的闪存器件 - Google Patents

具有高耦合比率的闪存器件 Download PDF

Info

Publication number
CN106952924A
CN106952924A CN201610754564.3A CN201610754564A CN106952924A CN 106952924 A CN106952924 A CN 106952924A CN 201610754564 A CN201610754564 A CN 201610754564A CN 106952924 A CN106952924 A CN 106952924A
Authority
CN
China
Prior art keywords
floating gate
top surface
trench
flash memory
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610754564.3A
Other languages
English (en)
Other versions
CN106952924B (zh
Inventor
林玉珠
廖宏哲
庄坤苍
许世禄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN106952924A publication Critical patent/CN106952924A/zh
Application granted granted Critical
Publication of CN106952924B publication Critical patent/CN106952924B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/681—Floating-gate IGFETs having only two programming levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
    • H10D30/6892—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode having at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种闪存单元结构包括半导体衬底、衬垫介电层、浮动栅极、控制栅极和阻挡层。在半导体衬底上设置衬垫介电层。在衬垫介电层上方设置浮动栅极，其中，浮动栅极具有与衬垫介电层相对的顶面，并且顶面包括在其上形成的至少一个凹槽。在浮动栅极的顶面上方设置控制栅极。在浮动栅极与控制栅极之间设置阻挡层。本发明的实施例还涉及具有高耦合比率的闪存器件。

Description

具有高耦合比率的闪存器件
技术领域
本发明的实施例涉及集成电路器件，更具体地，涉及具有高耦合比率的闪存器件。
背景技术
近些年，随着便携式电子器件变得越来越流行，闪存器件的功耗已经成为一个重要的问题。常规闪存器件具有带有许多存储单位(即，存储单元)的存储阵列。存储单位的每个形成为包括浮动栅极和控制栅极的场效应晶体管。浮动栅极配置为固定电荷，并且在半导体衬底的有源区域上方的氧化物层上制造。浮动栅极通过氧化物层与半导体衬底中的源极/漏极区域分离。可以通过将电子从衬底通过氧化物层注入至浮动栅极来对每个存储单元编程或充电。在擦除操作期间，可以从浮动栅极去除电荷。可以通过浮动栅极中积累的电荷来判断每个存储单元的数据。闪存的重要的质量指标包括其功耗和可靠性。
发明内容
本发明的实施例提供了一种闪存单元结构，包括：半导体衬底；衬垫介电层，设置在所述半导体衬底上；浮动栅极，设置在所述衬垫介电层上方，其中，所述浮动栅极具有与所述衬垫介电层相对的顶面，并且所述顶面包括在所述顶面上形成的至少一个凹槽；控制栅极，设置在所述浮动栅极的所述顶面上方；阻挡层，设置在所述浮动栅极与所述控制栅极之间。
本发明的另一实施例提供了一种集成电路结构，包括：半导体衬底；以及闪存单元，包括：衬垫介电层，设置在所述半导体衬底上；浮动栅极，设置在所述衬垫介电层上方，其中，所述浮动栅极具有与所述衬垫介电层相对的顶面，并且所述顶面包括在所述顶面上形成的至少一个沟槽，并且所述沟槽具有从所述浮动栅极的厚度的8％至80％的范围的深度；阻挡层，与所述浮动栅极的所述顶面物理接触，并且所述阻挡层包括位于对应于所述沟槽的位置处的沟渠；以及控制栅极，设置在所述阻挡层的所述顶面上方。
本发明的又一实施例提供了一种集成电路结构，包括：半导体衬底；以及多个闪存单元，所述闪存单元的每个包括：衬垫介电层，设置在所述半导体衬底上；浮动栅极，设置在所述衬垫介电层上方，其中，所述浮动栅极具有邻近所述衬垫介电层的底面和与所述底面相对的顶面，并且所述顶面的表面面积大于所述底面的表面面积；控制栅极，设置在所述浮动栅极的所述顶面上方；阻挡层，设置在所述浮动栅极与所述控制栅极之间。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。
图1是根据本发明的各个实施例的示意性地示出集成电路结构的平面图。
图2是沿图1中的线A-A’截取的示意性截面图。
图3是沿图1中的线B-B’截取的示意性截面图。
图4是根据本发明的又一些实施例的示意性地示出集成电路结构的截面图。
图5根据本发明的又一些实施例示意性地示出了包括逻辑金属氧化物半导体(MOS)器件和多个闪存单元的集成电路结构的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
本发明大体地涉及诸如闪存器件的存储器件。通过将电子注入至存储单元内来对闪存器件编程，并且因此，编程性能是相对于对其施加的电压而言的。当可以使用相对较低的电压对存储单元编程时，意味着节省闪存器件的功率，并且这是配备有闪存器件的电子器件的重要问题。以下将详细地描述本发明的各个实施例。
应该理解，虽然此处可以使用第一、第二等术语描述各个元件，但是这些元件不应该由这些术语限制。这些术语仅仅用于区分一个元件与另一个元件。例如，在不背离本发明的精神和范围的情况下，第一元件可以称为第二元件，并且，类似地，第二元件可以称为第一元件。如本文所使用的，术语“和/或”包括一个或多个所列的相关联项目的任何以及所有的组合。
而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。
应该明白，当元件称为“连接”或“耦合”至另一个元件时，它可以直接连接或耦合至其它的元件或可以存在介于中间的元件。相反地，当元件称为“直接连接”或“直接耦合”至另一个元件时，不存在介于中间的元件。
图1是根据本发明的各个实施例示意性地示出集成电路结构100的平面图。如图1所示，集成电路结构100包括半导体衬底110和在其上制造的多个闪存单元100″。在一些实施例中，半导体衬底110包括浅沟槽隔离(STI)区域112，以STI区域112限定有源区域114。在一些实施例中，如图1所示，有源区域114包括顶视图中的条状图案并且在方向D1上延伸。
例如，半导体衬底110可以包括硅。在一些实施例中，半导体衬底110可以包括诸如例如锗的其它元素半导体。在又一些实施例中，半导体衬底110可以包括诸如例如硅锗、碳化硅锗、磷化镓铟等的合金半导体。在又一些实施例中，半导体衬底110可以包括诸如砷化镓、碳化硅、磷化铟、砷化铟等的化合物半导体。此外，半导体衬底110可以任选地包括绝缘体上半导体(SOI)结构。
图2是沿图1中的线A-A’截取的示意性截面图。图3是沿图1中的线B-B’截取的示意性截面图。参考图1至图3，闪存单元100″的每个可以包括衬垫介电层120、浮动栅极130、阻挡层140以及控制栅极150。
在半导体衬底110上设置衬垫介电层120。在一些实施例中，衬垫介电层120可以由氧化物形成，并且因此，又称为遂穿氧化物或浮动栅极氧化物。例如，可以通过热氧化工艺形成衬垫介电层120从而氧化有源区域114的顶面层以形成诸如例如氧化硅的氧化物材料。如图1所示，在一些实例中，衬垫介电层120的图案对应于平面图中的有源区域114的图案。在又一些实例中，衬垫介电层120的宽度W4基本上等于有源区域114的宽度。在又一些实施例中，衬垫介电层120可以包括诸如例如氮化硅、氮氧化硅、高K介电材料或低k介电材料等或它们的组合的其它介电材料。高K介电材料的实例包括氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)等。低k介电材料的实例包括磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、掺氟硅酸盐玻璃(FSG)、硅碳材料等。
在衬垫介电层120上方设置浮动栅极130。在各个实施例中，浮动栅极130包括与衬垫介电层120相对的顶面130a，并且顶面130a包括形成在其上的一个或多个凹槽132。
凹槽132可以设计为各种配置、形状、尺寸和深度。在一些实施例中，凹槽132包括一个或多个沟槽132a。沟槽132a具有小于浮动栅极130的厚度T的深度D。具体地，深度D的范围可以是从浮动栅极130的厚度T的约8％至约80％。在一些实例中，深度D可以是浮动栅极130的厚度T的8％、12％、20％、25％、30％或40％。在又一些实例中，深度D可以是浮动栅极130的厚度T的45％、50％、60％、70％、75％或80％。在又一些实施例中，凹槽132可以包括顶视图中的一个或多个方形凹槽、圆形凹槽、多边形凹槽或三角形凹槽等，或它们的组合。
在又一些实施例中，凹槽132包括深度D和宽度W2，并且深度D和宽度W2的比率(D/W2)在从约2至约200，具体地从约5至约150，更具体地从约10至约100的范围内。在实例中，深度D和宽度W2的比率可以是5、10、20、40、50、60、80或100。
在又一些实施例中，凹槽132可以包括许多沟槽132a,且浮动栅极130的宽度W1是每个沟槽132a的宽度W2的约3至30倍。换言之，宽度W2和浮动栅极130的宽度W1的比率可以在从约0.03至约0.33的范围内。例如，宽度W2和宽度W1的比率可以是0.04、0.06、0.10、0.15、0.20、0.25或0.30。
在又一些实施例中，凹槽132可以包括横跨浮动栅极130的顶面130a的一个或多个沟槽132a。特别地，沟槽132a可以在浮动栅极120的顶面130a上的任何方向上延伸。如图1所示，在一些实例中，沟槽132a可以在平行于有源区域114的延伸方向D1的方向上延伸。在又一些实例中，沟槽132a可以在不同于方向D1的方向D2上延伸。
根据本发明的一些实施例，浮动栅极130还包括邻近衬垫介电层120的底面130b。在一些实例中，底面130b可以与衬垫介电层120直接接触。顶面130a和底面130b彼此相对。顶面130a的表面面积大于底面130b的表面面积，因为在顶面130a上形成一个或多个凹槽132。在一些实例中，顶面130a的表面粗糙度大于底面130b的表面粗糙度。
在一些实施例中，浮动栅极130可以包括多晶硅。应该注意，其它导电材料或电荷捕获材料也可以用于形成浮动栅极130。当浮动栅极130由多晶硅形成时，浮动栅极130可以注入有n型或p型杂质，接下来进行退火工艺以活化注入的杂质。在一些实施例中，浮动栅极130具有大于衬垫介电层120的宽度W4的宽度W1。
在又一些实施例中，凹槽132的形成可以包括在浮动栅极130上形成图案化的掩蔽层和接下来的蚀刻工艺。例如，图案化的掩蔽层可以是图案化的光刻胶层、图案化的硬掩模等或它们的组合。图案化的掩蔽层的形成可以包括通常的光刻工艺、半色调曝光工艺或自对准双重图案化(SADP)技术等或它们的组合。
在浮动栅极130上方设置阻挡层140。在一些实施例中，阻挡层140可以包括氧化物-氮化物-氧化物(ONO)结构，其中，该结构具有氧化硅层141、位于氧化硅层141上方的氮化硅层142以及位于氮化硅层142上方的额外的氧化硅层143。在可选的实施例中，阻挡层140可以由单一氧化物层、单一氮化物层、单一高K层、单一氮氧化硅层等或它们的多层形成。在一些实施例中，阻挡层140覆盖整个浮动栅极130从而使得阻挡层140也形成在浮动栅极130的侧壁上。然而，在又一些实施例中，阻挡层140可以仅覆盖浮动栅极130的顶面130a，并且浮动栅极间隔件(在图2中未示出)可以设置在浮动栅极130的侧壁处以环绕浮动栅极130。
在又一些实施例中，阻挡层140可以共形地沉积在浮动栅极130的顶面130a上方，并且因此，阻挡层140包括在阻挡层140的顶面140a上形成的至少一个沟渠146。沟渠的数量取决于浮动栅极130的顶面130a上的凹槽132的数量。在一些实例中，阻挡层140直接形成在浮动栅极130的顶面130a上，从而使得沟渠146形成在对应于浮动栅极130的凹槽132(或沟槽132a)的位置处。特别地，阻挡层140的沟渠146与浮动栅极130的凹槽132基本上对准。在实例中，沟渠146具有小于凹槽132的宽度W2的宽度W3。可以通过阻挡层140的沉积的厚度和凹槽132的宽度W2调节沟渠146的深度和宽度。可以通过诸如例如化学汽相沉积(CVD)技术、等离子体增强CVD(PECVD)技术或物理汽相沉积(PVD)技术的任何合适的方法形成阻挡层140。
在阻挡层140的顶面140a上方设置控制栅极150以使阻挡层140夹在浮动栅极130和控制栅极150之间。例如，阻挡层140可以插入浮动栅极130和控制栅极150之间并且与浮动栅极130和控制栅极150直接接触。在一些实施例中，如图1所述，控制栅极150具有条状图案并且在不同于方向D1的方向D2上延伸。在一些实例中，方向D2垂直于方向D1，并且浮动栅极130设置在控制栅极150和有源区域114的相交处。
在一些实施例中，控制栅极150可以包括多晶硅。应该注意，其它导电材料也可以用于形成控制栅极150。当浮动栅极130由多晶硅形成时，浮动栅极130可以注入有n型或p型杂质，接下来进行退火工艺以活化注入的杂质。
图3还示出了阻挡层140、浮动栅极130和衬垫介电层120(例如，遂穿氧化物)的等效电路图。可以看出衬垫介电层120的电压(VTUN)可以表示为以下等式(1)：
VTUN≒(CONO/CTUN)×Vcg (1)
其中，CONO表示阻挡层140的电容；CTUN表示衬垫介电层120和阻挡层140之间的电容；以及Vcg表示对控制栅极150施加的电压。
根据各个实施例，当浮动栅极130的顶面面积由于凹槽132的形成增加时，阻挡层的电容(CONO)增加。也就是说，提高了耦合比率CONO/CTUN。相应地，当对控制栅极施加的电压(Vcg)保持在相同值时，VTUN可以增加。这意味着可以改善对闪存单元100″编程的可靠性，或者可以使用相对较低的电压对浮动栅极130编程。
图4是根据本发明的又一些实施例示意性地示出的集成电路结构100的截面图。集成电路结构100还可以包括在控制栅极150、阻挡层140和浮动栅极130的堆叠结构的侧壁上形成的间隔件180。可以通过任何合适的工艺形成间隔件180。例如，可以在堆叠结构上方毯式沉积介电层，并且然后执行各向异性蚀刻以去除沉积的介电层的水平部分。在一些实施例中，间隔件180包括分别定位在控制栅极150和浮动栅极130的侧壁处的控制栅极间隔件182和浮动栅极间隔件184。
集成电路结构100还可以包括有源区域114中的共源极区域116S、共源极区域116S上方的介电区域118以及介电区域118上方的擦除栅极156。共源极区域116S由两个相邻的存储单元共享。在一些实施例中，共源极区域116S是重掺杂的n型或p型区域。介电区域118可以由氧化物形成，并且因此，有时称为多晶硅层间氧化物(IPO)。形成介电区域118以使上面的擦除栅极156与下面的共源极区域116S隔离。擦除栅极156形成在介电区域118上方并且定位在两个相邻的存储单元之间。此外，间隔件180设置在擦除栅极156和控制栅极150之间。
集成电路结构100还可以包括字线170和漏极区域116D。字线170形成在间隔件180的一侧上，并且此外，字线170和擦除栅极156位于控制栅极150的相对侧上。在一些实施例中，字线170包括诸如例如金属、多晶硅等或它们的组合的导电材料。漏极区域116D形成在字线170的一侧处。此外，漏极区域116D和共源极区域116S位于控制栅极150的相对侧上。可以通过将n型或p型杂质注入半导体衬底110来形成漏极区域116D。
图5根据本发明的又一些实施例示意性地示出了包括逻辑金属氧化物半导体(MOS)器件160和多个闪存单元100″的集成电路结构100的截面图。在存储单元区域10中形成闪存单元100″，并且在MOS器件区域12中形成逻辑MOS器件160。逻辑MOS器件160和闪存单元100″形成在相同的半导体衬底110上和相同的芯片中。例如，逻辑MOS器件160可以是高压MOS器件、内核MOS器件、静态随机存取存储(SRAM)器件、输入/输出MOS器件等。
逻辑MOS器件160可以包括栅电极162和位于栅电极162下方的栅极电介质166。在一些实施例中，栅极电介质166可以包括界面氧化物层和位于界面氧化物层上方的高K介电层。在一些实例中，界面氧化物层包括氧化硅，并且高K介电层包括诸如例如氧化铝、氧化铪(HfO2)、氧化镧(La2O3)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)等或它们的组合的高K材料。在栅极电介质166上方设置栅电极162。栅电极162可以包括含金属材料或多晶硅等，或它们的组合。在一些实施例中，逻辑MOS器件160还可以包括介于栅电极162和栅极电介质166之间的导电势垒层(在图5中未示出)。导电势垒层可以包括钛、氮化钛、钽、氮化钽等。在一些实施例中，逻辑MOS器件160是PMOS器件，并且栅电极162包括具有高功函数的材料。在可选的实施例中，逻辑MOS器件160是NMOS器件，并且栅电极162包括具有低功函数的材料。在栅电极162的相对两侧上形成栅极间隔件165。
逻辑MOS器件160还可以包括在半导体衬底110中形成的源极区域164S和漏极区域164D。在源极区域164S和漏极区域164D中掺杂的杂质取决于逻辑MOS器件160的导电类型。当逻辑MOS器件160是PMOS器件时，源极区域164S和漏极区域164D是p型区域。当逻辑MOS器件160是NMOS器件时，源极区域164S和漏极区域164D是n型区域。可以在半导体衬底110中提供浅沟槽隔离(STI)结构174以用于器件隔离。
在存储单元区域10中形成闪存单元100″。如图5所示，闪存单元100″的每个包括衬垫介电层120、浮动栅极130、阻挡层140以及控制栅极150。额外地，根据本发明的一些实施例，两个邻近的闪存单元100″共享共源极区域116S、介电区域118(例如多晶硅层间氧化物)以及擦除栅极156。
在半导体衬底110上设置衬垫介电层120。在一些实施例中，衬垫介电层120可以由氧化物形成，并且因此，又称为遂穿氧化物或浮动栅极氧化物。在一些实施例中，用于形成衬垫介电层120的材料与栅极电介质166的材料相同。
在衬垫介电层120上方设置浮动栅极130。在各个实施例中，浮动栅极130包括在其上形成的一个或多个凹槽132。凹槽132可以设计为各种配置、形状、尺寸和深度。例如，凹槽132可以包括一个或多个沟槽，和/或方形凹槽、圆形凹槽、多边形凹槽或三角形凹槽等。在一些实施例中，凹槽132的每个具有小于浮动栅极130的厚度的深度。具体地，每个凹槽132的深度的范围可以是从浮动栅极130的厚度的约8％至约80％。在又一些实施例中，凹槽132的每个具有深度和宽度，并且深度和宽度的比率在从约2至约200，具体地从约5至约150，更具体地从约10至约100的范围内。
在浮动栅极130上方设置阻挡层140。在一些实施例中，阻挡层140包括氧化物-氮化物-氧化物(ONO)的堆叠结构。阻挡层140包括形成在其上的一个或多个沟渠。在对应于浮动栅极130的凹槽的位置处形成阻挡层的沟渠。例如，可以在浮动栅极130的顶面上方共形地沉积阻挡层140。在一些实施例中，仅在浮动栅极130的顶面上形成阻挡层140，并且浮动栅极130的侧壁不由阻挡层140覆盖。
在阻挡层140上方设置控制栅极150。在一些实施例中，用于形成控制栅极150的材料与形成逻辑MOS器件160中的栅电极162的材料相同。例如，控制栅极150和栅电极162可以包括多晶硅。然而，在又一些实施例中，控制栅极150和栅电极162可以包括含金属材料。在一些实例中，逻辑MOS器件160是PMOS器件，并且控制栅极150和栅电极162具有例如高于约4.8eV的较高的功函数。具有较高的功函数的材料的说明性实例包括Ni、Pt、WN、Ru、MO等。在又一些实例中，逻辑MOS器件160是NMOS器件，并且控制栅极150和栅电极162具有例如高于约4.2eV的较低的功函数。具有较低的功函数的材料的说明性实例包括Ta、Ti、Nb、Al、TiSi等。
根据本发明的一些实施例，可以在闪存单元100″中提供间隔件180。间隔件180可以包括控制栅极间隔件182和浮动栅极间隔件184。在立于阻挡层140上的控制栅极150的侧壁上形成控制栅极间隔件182。控制栅极间隔件182的顶面与控制栅极150的顶面齐平。此外，在浮动栅极130的侧壁上形成浮动栅极间隔件184，并且还向上延伸至与控制栅极间隔件182的顶面齐平的位置。在实例中，控制栅极间隔件182和浮动栅极间隔件184可以由氧化硅、氮化硅、氮氧化硅等或它们的组合形成。
根据一些实施例，可以在闪存单元100″中提供字线170。在间隔件180的一侧处设置字线170，其中，间隔件180插入在字线170与浮动栅极130和控制栅极150的每个之间。在一些实施例中，字线170可以包括包含金属或金属合金的含金属材料。在一些实例中，字线170包括的材料与逻辑MOS器件160中的栅电极162的材料相同，并且字线170的顶面与控制栅极150的顶面齐平。
在介电区域118(例如多晶硅层间氧化物)和共源极区域116S上方设置擦除栅极156。在将浮动栅极130与擦除栅极156电隔离的间隔件180的一侧处设置擦除栅极156。在一些实施例中，擦除栅极156可以由包括金属或金属合金的含金属材料形成。
在一些实施例中，浮动栅极130由多晶硅形成，而控制栅极150、擦除栅极156、字线170和栅电极162由相同的含金属材料形成。特别地，可以利用“后栅极工艺”以用金属栅极替换多晶硅栅电极162，并且因此，控制栅极150、擦除栅极156和字线170可以通过栅极置换工艺同时由与金属栅极相同的材料替换。
本发明的各个实施例的优势包括提供给新的闪存单元增强的耦合比率CONO/CTUN。可以在较低的电压下对闪存单元编程，并且这意味着闪存器件的功耗较低。在另一方面，在编程操作中，闪存单元可以提供较好的可靠性。
根据一些实施例的一个方面，一种闪存单元结构包括半导体衬底、衬垫介电层、浮动栅极、控制栅极和阻挡层。在半导体衬底上设置衬垫介电层。在衬垫介电层上方设置浮动栅极，其中，浮动栅极具有与衬垫介电层相对的顶面，并且顶面包括在其上形成的至少一个凹槽。在浮动栅极的顶面上方设置控制栅极。在浮动栅极与控制栅极之间设置阻挡层。
在上述闪存单元结构中，其中，所述阻挡层共形地形成在所述浮动栅极的所述顶面上。
在上述闪存单元结构中，其中，所述阻挡层包括顶面和在所述顶面上形成的至少一个沟渠，所述沟渠与所述浮动栅极的所述凹槽对准。
在上述闪存单元结构中，其中，所述阻挡层包括顶面和在所述顶面上形成的至少一个沟渠，并且所述沟渠的宽度小于所述凹槽的宽度。
在上述闪存单元结构中，其中，所述浮动栅极还包括与所述衬垫介电层物理接触的底面，并且所述顶面的表面粗糙度大于所述底面的表面粗糙度。
在上述闪存单元结构中，其中，所述凹槽包括至少一个沟槽，并且所述沟槽具有从所述浮动栅极的厚度的8％至80％的范围的深度。
在上述闪存单元结构中，其中，所述凹槽包括具有深度和宽度的至少一个沟槽，并且所述深度和所述宽度的比率在从2至200的范围内。
在上述闪存单元结构中，其中，所述凹槽包括具有宽度的至少一个沟槽，并且所述浮动栅极的宽度为所述沟槽的所述宽度的3至30倍。
在上述闪存单元结构中，其中，所述凹槽包括横跨所述浮动栅极的所述顶面的至少一个沟槽。
在上述闪存单元结构中，其中，所述浮动栅极包括多晶硅。
在上述闪存单元结构中，其中，所述控制栅极包括多晶硅。
在上述闪存单元结构中，其中，所述控制栅极包括金属材料。
在上述闪存单元结构中，其中，所述半导体衬底包括将有源区域限定在其中的浅沟槽隔离区域，并且所述有源区域的宽度小于所述浮动栅极的宽度。
在上述闪存单元结构中，其中，所述阻挡层与所述浮动栅极和所述控制栅极物理接触。
根据一些实施例的另一方面，集成电路结构包括半导体衬底和闪存单元。闪存单元包括衬垫介电层、浮动栅极、阻挡层和控制栅极。在半导体衬底上设置衬垫介电层。在衬垫介电层上方设置浮动栅极。浮动栅极具有与衬垫介电层相对的顶面，并且顶面包括在其上形成的至少一个沟槽，并且沟槽具有从浮动栅极的厚度的约8％至约80％的范围的深度。阻挡层与浮动栅极的顶面物理接触，并且阻挡层包括在对应于沟槽的位置处的沟渠。在阻挡层的顶面上方设置控制栅极。
在上述集成电路结构中，其中，所述沟渠的宽度小于所述沟槽的宽度。
在上述集成电路结构中，其中，所述沟槽具有深度和宽度，并且所述深度和所述宽度的比率在从5至200的范围内。
根据一些实施例的另一方面，一种集成电路结构包括半导体衬底和多个闪存单元。闪存单元的每个包括衬垫介电层、浮动栅极、控制栅极和阻挡层。在半导体衬底上设置衬垫介电层。在衬垫介电层上方设置浮动栅极。浮动栅极具有邻近衬垫介电层的底面和与底面相对的顶面，并且顶面的表面面积大于底面的表面面积。在浮动栅极的顶面上方设置控制栅极。在浮动栅极与控制栅极之间设置阻挡层。
在上述集成电路结构中，还包括：具有栅电极的金属氧化物半导体器件，其中，所述栅电极和所述控制栅极由相同的材料形成。
在上述集成电路结构中，其中，所述浮动栅极的所述顶面包括具有深度和宽度的至少一个沟槽，并且所述深度和所述宽度的比率在从5至200的范围内，并且所述沟槽的所述深度在从所述浮动栅极的厚度的8％至80％的范围内。

Claims (10)

1.一种闪存单元结构，包括：
半导体衬底；
衬垫介电层，设置在所述半导体衬底上；
浮动栅极，设置在所述衬垫介电层上方，其中，所述浮动栅极具有与所述衬垫介电层相对的顶面，并且所述顶面包括在所述顶面上形成的至少一个凹槽；
控制栅极，设置在所述浮动栅极的所述顶面上方；
阻挡层，设置在所述浮动栅极与所述控制栅极之间。
2.根据权利要求1所述的闪存单元结构，其中，所述阻挡层共形地形成在所述浮动栅极的所述顶面上。
3.根据权利要求1所述的闪存单元结构，其中，所述阻挡层包括顶面和在所述顶面上形成的至少一个沟渠，所述沟渠与所述浮动栅极的所述凹槽对准。
4.根据权利要求1所述的闪存单元结构，其中，所述阻挡层包括顶面和在所述顶面上形成的至少一个沟渠，并且所述沟渠的宽度小于所述凹槽的宽度。
5.根据权利要求1所述的闪存单元结构，其中，所述浮动栅极还包括与所述衬垫介电层物理接触的底面，并且所述顶面的表面粗糙度大于所述底面的表面粗糙度。
6.根据权利要求1所述的闪存单元结构，其中，所述凹槽包括至少一个沟槽，并且所述沟槽具有从所述浮动栅极的厚度的8％至80％的范围的深度。
7.根据权利要求1所述的闪存单元结构，其中，所述凹槽包括具有深度和宽度的至少一个沟槽，并且所述深度和所述宽度的比率在从2至200的范围内。
8.根据权利要求1所述的闪存单元结构，其中，所述凹槽包括具有宽度的至少一个沟槽，并且所述浮动栅极的宽度为所述沟槽的所述宽度的3至30倍。
9.一种集成电路结构，包括：
半导体衬底；以及
闪存单元，包括：
衬垫介电层，设置在所述半导体衬底上；
浮动栅极，设置在所述衬垫介电层上方，其中，所述浮动栅极具有与所述衬垫介电层相对的顶面，并且所述顶面包括在所述顶面上形成的至少一个沟槽，并且所述沟槽具有从所述浮动栅极的厚度的8％至80％的范围的深度；
阻挡层，与所述浮动栅极的所述顶面物理接触，并且所述阻挡层包括位于对应于所述沟槽的位置处的沟渠；以及
控制栅极，设置在所述阻挡层的所述顶面上方。
10.一种集成电路结构，包括：
半导体衬底；以及
多个闪存单元，所述闪存单元的每个包括：
衬垫介电层，设置在所述半导体衬底上；
浮动栅极，设置在所述衬垫介电层上方，其中，所述浮动栅极具有邻近所述衬垫介电层的底面和与所述底面相对的顶面，并且所述顶面的表面面积大于所述底面的表面面积；
控制栅极，设置在所述浮动栅极的所述顶面上方；
阻挡层，设置在所述浮动栅极与所述控制栅极之间。
CN201610754564.3A 2016-01-05 2016-08-29 具有高耦合比率的闪存器件 Active CN106952924B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/988,511 US9825046B2 (en) 2016-01-05 2016-01-05 Flash memory device having high coupling ratio
US14/988,511 2016-01-05

Publications (2)

Publication Number Publication Date
CN106952924A true CN106952924A (zh) 2017-07-14
CN106952924B CN106952924B (zh) 2021-07-23

Family

ID=59227071

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610754564.3A Active CN106952924B (zh) 2016-01-05 2016-08-29 具有高耦合比率的闪存器件

Country Status (3)

Country Link
US (1) US9825046B2 (zh)
CN (1) CN106952924B (zh)
TW (1) TWI721055B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108447900A (zh) * 2018-05-14 2018-08-24 武汉新芯集成电路制造有限公司 一种浮栅结构及其制备方法
CN119626987A (zh) * 2025-02-11 2025-03-14 合肥晶合集成电路股份有限公司 半导体结构及其制作方法
WO2025060483A1 (zh) * 2023-09-19 2025-03-27 华为技术有限公司 集成电路及其制备方法、存储器、电子设备

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107305892B (zh) 2016-04-20 2020-10-02 硅存储技术公司 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法
US10325918B2 (en) 2016-11-29 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN107017259A (zh) * 2017-04-14 2017-08-04 上海华虹宏力半导体制造有限公司 闪存结构、存储阵列及其制作方法
US10658479B2 (en) 2017-11-15 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Flash memory cell structure with step-shaped floating gate

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1378271A (zh) * 2001-03-29 2002-11-06 华邦电子股份有限公司 一种叠层栅快闪存储单元及其制造方法
CN1512590A (zh) * 2002-12-31 2004-07-14 ����뵼��ɷ����޹�˾ 闪存的结构及其操作方法
CN1571146A (zh) * 2003-07-24 2005-01-26 旺宏电子股份有限公司 闪存的制造方法
CN1909211A (zh) * 2005-08-04 2007-02-07 三星电子株式会社 非易失性存储器件及其制造方法
US20070052008A1 (en) * 2005-09-05 2007-03-08 Chih-Ping Chung Memory structure with high coupling ratio
US20070052005A1 (en) * 2005-09-05 2007-03-08 Dongbuanam Semiconductor Inc. Flash memory and a method of manufacturing the same
CN101211858A (zh) * 2006-12-29 2008-07-02 东部高科股份有限公司 闪存器件
CN101312214A (zh) * 2007-05-25 2008-11-26 东部高科股份有限公司 半导体装置及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002217318A (ja) * 2001-01-19 2002-08-02 Sony Corp 不揮発性半導体記憶素子及びその製造方法
US6605506B2 (en) * 2001-01-29 2003-08-12 Silicon-Based Technology Corp. Method of fabricating a scalable stacked-gate flash memory device and its high-density memory arrays
JP2002231833A (ja) * 2001-02-02 2002-08-16 Mitsubishi Electric Corp 半導体装置、不揮発性半導体記憶装置およびそれらの製造方法
KR100426484B1 (ko) * 2001-12-22 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 셀 및 그의 제조방법
KR100406179B1 (ko) * 2001-12-22 2003-11-17 주식회사 하이닉스반도체 플래쉬 메모리 셀의 자기 정렬 플로팅 게이트 형성 방법
US6996009B2 (en) * 2002-06-21 2006-02-07 Micron Technology, Inc. NOR flash memory cell with high storage density
KR100604857B1 (ko) * 2004-05-27 2006-07-26 삼성전자주식회사 바이트 단위로 소거되는 이이피롬 소자 및 그 제조방법
US7709879B2 (en) * 2004-06-15 2010-05-04 Nxp B.V. Non-volatile memory with erase gate on isolation zones
US20070004141A1 (en) * 2005-07-04 2007-01-04 Hynix Semiconductor Inc. Method of manufacturing flash memory device
KR100870339B1 (ko) * 2006-06-29 2008-11-25 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
JP5576400B2 (ja) * 2009-01-29 2014-08-20 インターナショナル・ビジネス・マシーンズ・コーポレーション フラッシュ・メモリ・デバイスおよびその製造方法
US9184252B2 (en) * 2013-11-15 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Flash memory embedded with HKMG technology

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1378271A (zh) * 2001-03-29 2002-11-06 华邦电子股份有限公司 一种叠层栅快闪存储单元及其制造方法
CN1512590A (zh) * 2002-12-31 2004-07-14 ����뵼��ɷ����޹�˾ 闪存的结构及其操作方法
CN1571146A (zh) * 2003-07-24 2005-01-26 旺宏电子股份有限公司 闪存的制造方法
CN1909211A (zh) * 2005-08-04 2007-02-07 三星电子株式会社 非易失性存储器件及其制造方法
US20070052008A1 (en) * 2005-09-05 2007-03-08 Chih-Ping Chung Memory structure with high coupling ratio
US20070052005A1 (en) * 2005-09-05 2007-03-08 Dongbuanam Semiconductor Inc. Flash memory and a method of manufacturing the same
CN101211858A (zh) * 2006-12-29 2008-07-02 东部高科股份有限公司 闪存器件
CN101312214A (zh) * 2007-05-25 2008-11-26 东部高科股份有限公司 半导体装置及其制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108447900A (zh) * 2018-05-14 2018-08-24 武汉新芯集成电路制造有限公司 一种浮栅结构及其制备方法
WO2025060483A1 (zh) * 2023-09-19 2025-03-27 华为技术有限公司 集成电路及其制备方法、存储器、电子设备
CN119626987A (zh) * 2025-02-11 2025-03-14 合肥晶合集成电路股份有限公司 半导体结构及其制作方法

Also Published As

Publication number Publication date
US20170194336A1 (en) 2017-07-06
TWI721055B (zh) 2021-03-11
TW201733027A (zh) 2017-09-16
US9825046B2 (en) 2017-11-21
CN106952924B (zh) 2021-07-23

Similar Documents

Publication Publication Date Title
US11672124B2 (en) High voltage CMOS with co-planar upper gate surfaces for embedded non-volatile memory
US11832448B2 (en) Inter-digitated capacitor in flash technology
US9425206B2 (en) Boundary scheme for embedded poly-SiON CMOS or NVM in HKMG CMOS technology
TWI710116B (zh) 半導體裝置及其製造方法
US10811426B2 (en) NVM memory HKMG integration technology
CN106952924B (zh) 具有高耦合比率的闪存器件
US9184252B2 (en) Flash memory embedded with HKMG technology
US9276010B2 (en) Dual silicide formation method to embed split gate flash memory in high-k metal gate (HKMG) technology
CN110875324A (zh) 具有增强浮置栅极的闪速存储器结构及其形成方法
US20170170189A1 (en) Embedded hkmg non-volatile memory
US9876021B2 (en) Embedded HKMG non-volatile memory
US9793286B2 (en) Embedded HKMG non-volatile memory
CN107039456A (zh) 用于嵌入式存储器的高k后制制造工艺
CN106935589A (zh) 具有monos存储单元的嵌入式存储器的高介电层后制制造工艺
CN109524344B (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant