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TWI720555B - 半導體裝置 - Google Patents

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TWI720555B
TWI720555B TW108126313A TW108126313A TWI720555B TW I720555 B TWI720555 B TW I720555B TW 108126313 A TW108126313 A TW 108126313A TW 108126313 A TW108126313 A TW 108126313A TW I720555 B TWI720555 B TW I720555B
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Abstract

本發明之一實施形態之半導體裝置具備：半導體基板；複數個導電層，其等於半導體基板上沿第1方向延伸，並且於與第1方向垂直之第2方向上隔開間隔地在相對於上述第1方向及上述第2方向垂直之第3方向上積層；以及鈍化膜，其設置於複數個導電層上。鈍化膜具有凸部與凹部沿第2方向重複之上述第3方向上之凹凸形狀。

Description

半導體裝置
本發明之實施形態係關於一種半導體裝置。
於作為半導體裝置之一之半導體記憶裝置中，於1個晶片排列有複數個字元線。因此，存在尤其字元線之長度方向之翹曲量相對變大之情況。
本發明之實施形態提供一種能夠抑制翹曲之半導體裝置。
一實施形態之半導體裝置具備：半導體基板；複數個導電層，其等於半導體基板上沿第1方向延伸，並且於與第1方向垂直之第2方向上隔開間隔地在相對於上述第1方向及上述第2方向垂直之第3方向上積層；以及鈍化膜，其設置於複數個導電層上。鈍化膜具有凸部與凹部沿第2方向重複之上述第3方向上之凹凸形狀。
1:半導體裝置
2:半導體裝置
10:半導體基板
20:積層體
21:導電層
22:絕緣層
30:記憶體膜
31:阻擋絕緣膜
32:電荷蓄積層
33:隧道絕緣膜
34:通道層
35:芯絕緣膜
40:接觸件
50:配線
60:層間絕緣膜
70:焊墊
80:鈍化膜
80a:第1部分
80b:第2部分
80c:氮化矽膜
81:鈍化膜
90:遮罩
101:胞區域
102:周邊電路區域
103:狹縫絕緣膜
p:中心間距
圖1係第1實施形態之半導體裝置之俯視圖。
圖2係沿圖1所示之切斷線A-A之剖視圖。
圖3係表示積層體及記憶體膜之一部分之構成之剖視圖。
圖4(a)係說明成膜步驟之剖視圖。
圖4(b)係說明圖案化步驟之剖視圖。
圖4(c)係說明蝕刻步驟之剖視圖。
圖5係表示第2實施形態之半導體裝置之概略構造之剖視圖。
以下，參照圖式對實施形態進行說明。
(第1實施形態)
圖1係第1實施形態之半導體裝置之俯視圖。又，圖2係沿圖1所示之切斷線A-A之剖視圖。圖1及圖2所示之半導體裝置1係由記憶胞積層而成之三維積層型半導體記憶裝置。
如圖1及圖2所示，本實施形態之半導體裝置1具備：半導體基板10、積層體20、記憶體膜30、接觸件40、配線50、層間絕緣膜60、焊墊70及鈍化膜80。
半導體基板10例如為矽基板。半導體基板10被分隔成複數個胞區域101與周邊電路區域102。又，複數個胞區域101被狹縫絕緣膜103分離。
本實施形態中，如圖1所示，於1個晶片形成有4個胞區域101，於X方向及Y方向上各2個，但胞區域101之數量並無特別限制。又，周邊電路區域102於Y方向上鄰接於胞區域101，但亦可於X方向上鄰接。
圖3係表示積層體20及記憶體膜30之一部分之構成之剖視圖。以下，參照圖1~圖3，對積層體20及記憶體膜30之構造進行說明。
如圖2所示，積層體20設置於胞區域101。又，積層體20之 端部形成為階梯狀。於積層體20中，複數個導電層21與複數個絕緣層22沿Z方向交替地積層。複數個導電層21如圖1所示沿X方向延伸，並且於Y方向上隔開間隔排列。導電層21例如由鎢等金屬形成，係與記憶體膜30對向地配置之字元線。各絕緣層22例如為氧化矽膜。
再者，關於方向之規定，於本實施形態中，X方向相當於導電層21之長度方向即第1方向，Y方向相當於與X方向正交之第2方向。又，Z方向相當於與X方向及Y方向正交之第3方向。換言之，X方向及Y方向係與半導體基板10平行之方向，Z方向係與半導體基板10垂直之方向。
如圖3所示，記憶體膜30貫通積層體20，且具備阻擋絕緣膜31、電荷蓄積層32、隧道絕緣膜33、通道層34及芯絕緣膜35。電荷蓄積層32例如為氮化矽膜，隔著阻擋絕緣膜31形成於導電層21及絕緣層22之側面。通道層34例如為矽層，隔著隧道絕緣膜33形成於電荷蓄積層32之側面。再者，阻擋絕緣膜31、隧道絕緣膜33、及芯絕緣膜35例如為氧化矽膜。
如圖2所示，各接觸件40為沿Z方向延伸之導電體。各配線50經由各接觸件40而電連接於導電層21、通道層34、及設置於周邊電路區域102之電晶體(未圖示)等。
積層體20、接觸件40、及配線50被層間絕緣膜60覆蓋。層間絕緣膜60例如為氧化矽膜。焊墊70之上表面自層間絕緣膜60露出。於焊墊70接合接合線(未圖示)。再者，於圖2中，為了簡化半導體裝置1之構造，接觸件40、配線50、及焊墊70之數量表示為較實際數量少。
鈍化膜80設置於半導體裝置1之最上層。如圖2所示，鈍化 膜80具備設置於胞區域101之第1部分80a、及設置於周邊電路區域102之第2部分80b。第1部分80a及第2部分80b例如為氮化矽膜。
第1部分80a具有凸部與凹部沿Y方向重複之凹凸形狀。於第1部分80a，各凸部設置於沿X方向延伸之導電層21上，各凹部設置於導電層21間。藉此，於第1部分80a，於X方向與Y方向上產生體積差。因此，藉由第1部分80a抑制起因於導電層21之X方向之翹曲。
再者，本實施形態中，Y方向上之上述凸部之中心間距P與Y方向上之導電層21之間距相同。但是，中心間距P亦可大於導電層21之間距。換言之，亦可相對於沿Y方向排列之複數個導電層21形成1個凸部。
另一方面，於周邊電路區域102設置有具有驅動記憶體膜30之電晶體等之周邊電路，但並未設置沿X方向延伸之導電層21。因此，若於第2部分80b，與第1部分80a同樣地重複凹凸形狀，則周邊電路區域102反而變得容易翹曲。
因此，於本實施形態中，第2部分80b為平坦膜。即，設置於周邊電路區域102之鈍化膜80之第2部分80b於X方向與Y方向上不具有體積差。因此，於周邊電路區域102，藉由第2部分80b抑制翹曲。
以下，參照圖4(a)~圖4(c)對鈍化膜80之製造方法之一例進行說明。
首先，如圖4(a)所示，藉由例如電漿CVD(Chemical Vapor Deposition，化學氣相沈積)，於層間絕緣膜60上成膜氮化矽膜80c。其次，如圖4(b)所示，藉由遮罩90進行圖案化。遮罩90之圖案與鈍化膜80之凹凸圖案對應。
其次，如圖4(c)所示，藉由例如RIE(Reactive Ion Etching，反應式離子蝕刻)，相應於遮罩90之圖案對氮化矽膜80c進行蝕刻。藉此，形成鈍化膜80之第1部分80a及第2部分80b。最後，去除遮罩90。
根據以上說明之本實施形態，於鈍化膜80之第1部分80a，相應於導電層21之配線圖案而重複凹凸形狀。藉由該凹凸形狀，於胞區域101中之第1部分80a，係在導電層21之上平行於導電層21來設置，且於未設置導電層21之區域亦未設置第1部分80a。換言之，設置於導電層21上之上層鈍化膜在各胞區域101內，於X方向上未被斷開，而於Y方向上被斷開。
因此，能夠藉由第1部分80a之凹凸形狀抑制因存在許多導電層21而產生較大應力之X方向之翹曲。又，上述凹凸形狀形成於胞區域101，並未設置於周邊電路區域102中所設置之鈍化膜80之第2部分80b。因此，亦藉由鈍化膜80維持周邊電路區域102之翹曲之抑制。
進而，於本實施形態中，抑制上述應力之凹凸形狀形成於位於半導體裝置1之最上層之鈍化膜80。由於鈍化膜80係記憶體膜30之保護膜，故而只要確保保護所需之最低限度之厚度即可。因此，藉由在鈍化膜80形成凹凸形狀，能夠於不對記憶體膜30之特性造成不良影響之情況下抑制翹曲。
(第2實施形態)
圖5係表示第2實施形態之半導體裝置之概略構造之剖視圖。對與上述第1實施形態相同之構成要素標註相同之符號，並省略詳細說明。
如圖5所示，本實施形態之半導體裝置2具備相當於第1氮化膜之鈍化膜80、及相當於第2氮化膜之鈍化膜81。鈍化膜80如第1實施 形態中所說明，具有第1部分80a及第2部分80b。於第1部分80a沿Y方向形成凹凸形狀。
鈍化膜81係藉由例如電漿CVD而形成於層間絕緣膜60與鈍化膜80之間之氮化矽膜。層間絕緣膜60具有藉由釋放氫來調整記憶體膜30之特性之功能。鈍化膜80及鈍化膜81之膜質互不相同。即，鈍化膜80與鈍化膜81之間氫含量不同。
於本實施形態中，鈍化膜80之膜厚係由緩和因導電層21產生之應力所需之體積規定。另一方面，鈍化膜81之膜厚係由調整記憶體膜30之特性所需之氫量規定。
根據以上說明之本實施形態，與第1實施形態同樣地，凹凸形狀沿著導電層21之配線圖案形成於鈍化膜80。藉此，能夠抑制因導電層21之存在而產生較大應力之X方向之翹曲。
進而，於本實施形態中，由於設置有鈍化膜81，故而亦可調整記憶體膜30之特性。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例提出，並非意欲限定發明之範圍。該等新穎之實施形態可藉由其他各種形態來實施，可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨，並且包含於申請專利範圍所記載之發明及其均等之範圍。
相關申請案
本申請案享有將日本專利申請案2019-39813號(申請日：2019年3月5日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基 礎申請案之全部內容。
1:半導體裝置
10:半導體基板
20:積層體
30:記憶體膜
40:接觸件
50:配線
60:層間絕緣膜
70:焊墊
80:鈍化膜
80a:第1部分
80b:第2部分
101:胞區域
102:周邊電路區域
p:中心間距

Claims (8)

  1. 一種半導體裝置，其具備： 半導體基板； 複數個導電層，其等於上述半導體基板上沿第1方向延伸，並且於與上述第1方向垂直之第2方向上隔開間隔地在相對於上述第1方向及上述第2方向垂直之第3方向上積層；以及 鈍化膜，其設置於上述複數個導電層上；且 上述鈍化膜具有凸部與凹部沿上述第2方向重複之上述第3方向上之凹凸形狀。
  2. 如請求項1之半導體裝置，其中上述鈍化膜具有：第1氮化膜，其設置於上述複數個導電層上；及第2氮化膜，其設置於上述第1氮化膜上，且具有上述凹凸形狀。
  3. 如請求項2之半導體裝置，其中上述第1氮化膜之氫含量與上述第2氮化膜之氫含量不同。
  4. 如請求項1之半導體裝置，其中上述凸部配置於上述複數個導電層上。
  5. 如請求項1之半導體裝置，其中上述鈍化膜設置於第1部分與第2部分，上述第1部分設置於設置有上述複數個導電層之胞區域，上述第2部分設置於在上述第1方向或上述第2方向上鄰接於上述胞區域之周邊電路區域，且 上述第1部分具有上述凹凸形狀，上述第2部分為平坦膜。
  6. 如請求項4之半導體裝置，其中上述第2方向上之上述凸部之中心間距與上述第2方向上之上述導電層之間距相同。
  7. 如請求項4之半導體裝置，其中相對於上述複數個導電層形成有1個上述凸部。
  8. 如請求項5之半導體裝置，其進而具備記憶體膜，上述記憶體膜於上述胞區域將上述複數個導電層於上述第3方向上貫通，且 上述複數個導電層係與上述記憶體膜對向地配置之字元線。
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