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CN111668157B - 半导体装置 - Google Patents

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Abstract

本发明的一实施方式的半导体装置具备：半导体基板；多个导电层，在半导体基板上沿第1方向延伸，并且在与第1方向垂直的第2方向上隔开间隔，且在相对于所述第1方向及所述第2方向垂直的第3方向上积层；以及钝化膜，设置在多个导电层上。钝化膜具有凸部与凹部沿第2方向重复的所述第3方向上的凹凸形状。

Description

半导体装置
相关申请案
本申请案享有将日本专利申请案2019-39813号(申请日：2019年3月5日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置。
背景技术
在作为半导体装置之一的半导体存储装置中，在1个芯片排列着多个字线。因此，存在尤其字线的长度方向的翘曲量相对变大的情况。
发明内容
本发明的实施方式提供一种能够抑制翘曲的半导体装置。
一实施方式的半导体装置具备：半导体基板；多个导电层，在半导体基板上沿第1方向延伸，并且在与第1方向垂直的第2方向上隔开间隔，且在相对于所述第1方向及所述第2方向垂直的第3方向上积层；以及钝化膜，设置在多个导电层上。钝化膜具有凸部与凹部沿第2方向重复的所述第3方向上的凹凸形状。
附图说明
图1是第1实施方式的半导体装置的俯视图。
图2是沿图1所示的切断线A-A的剖视图。
图3是表示积层体及存储器膜的一部分的构成的剖视图。
图4(a)是说明成膜步骤的剖视图。
图4(b)是说明图案化步骤的剖视图。
图4(c)是说明蚀刻步骤的剖视图。
图5是表示第2实施方式的半导体装置的概略构造的剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。
(第1实施方式)
图1是第1实施方式的半导体装置的俯视图。另外，图2是沿图1所示的切断线A-A的剖视图。图1及图2所示的半导体装置1是由存储单元积层而成的三维积层型半导体存储装置。
如图1及图2所示，本实施方式的半导体装置1具备：半导体基板10、积层体20、存储器膜30、接点40、配线50、层间绝缘膜60、垫70及钝化膜80。
半导体基板10例如为硅基板。半导体基板10被分隔成多个单元区域101与周边电路区域102。另外，多个单元区域101被狭缝绝缘膜103分离。
本实施方式中，如图1所示，在1个芯片形成着4个单元区域101，在X方向及Y方向上各2个，但单元区域101的数量并无特别限制。另外，周边电路区域102在Y方向上邻接在单元区域101，但也可以在X方向上邻接。
图3是表示积层体20及存储器膜30的一部分的构成的剖视图。以下，参照图1～图3，对积层体20及存储器膜30的构造进行说明。
如图2所示，积层体20设置在单元区域101。另外，积层体20的端部形成为阶梯状。在积层体20中，多个导电层21与多个绝缘层22沿Z方向交替地积层。多个导电层21如图1所示沿X方向延伸，并且在Y方向上隔开间隔排列。导电层21例如由钨等金属形成，是与存储器膜30对向地配置的字线。各绝缘层22例如为氧化硅膜。
此外，关于方向的规定，在本实施方式中，X方向相当于导电层21的长度方向即第1方向，Y方向相当于与X方向正交的第2方向。另外，Z方向相当于与X方向及Y方向正交的第3方向。换句话说，X方向及Y方向是与半导体基板10平行的方向，Z方向是与半导体基板10垂直的方向。
如图3所示，存储器膜30贯通积层体20，且具备阻挡绝缘膜31、电荷蓄积层32、隧道绝缘膜33、通道层34及芯绝缘膜35。电荷蓄积层32例如为氮化硅膜，隔着阻挡绝缘膜31形成在导电层21及绝缘层22的侧面。通道层34例如为硅层，隔着隧道绝缘膜33形成在电荷蓄积层32的侧面。此外，阻挡绝缘膜31、隧道绝缘膜33、及芯绝缘膜35例如为氧化硅膜。
如图2所示，各接点40为沿Z方向延伸的导电体。各配线50经由各接点40而电连接在导电层21、通道层34、及设置在周边电路区域102的晶体管(未图示)等。
积层体20、接点40、及配线50被层间绝缘膜60覆盖。层间绝缘膜60例如为氧化硅膜。垫70的上表面从层间绝缘膜60露出。在垫70接合接合线(未图示)。此外，在图2中，为了简化半导体装置1的构造，接点40、配线50、及垫70的数量表示为比实际数量少。
钝化膜80设置在半导体装置1的最上层。如图2所示，钝化膜80具备设置在单元区域101的第1部分80a、及设置在周边电路区域102的第2部分80b。第1部分80a及第2部分80b例如为氮化硅膜。
第1部分80a具有凸部与凹部沿Y方向重复的凹凸形状。在第1部分80a，各凸部设置在沿Y方向延伸的导电层21上，各凹部设置在导电层21间。由此，在第1部分80a，在X方向与Y方向上产生体积差。因此，通过第1部分80a抑制起因于导电层21的X方向的翘曲。
此外，本实施方式中，Y方向上的所述凸部的中心间距P与Y方向上的导电层21的间距相同。但是，中心间距P也可以大于导电层21的间距。换句话说，也可以相对于沿Y方向排列的多个导电层21形成1个凸部。
另一方面，在周边电路区域102设有具有驱动存储器膜30的晶体管等的周边电路，但并未设置沿X方向延伸的导电层21。因此，如果在第2部分80b，与第1部分80a同样地重复凹凸形状，那么周边电路区域102反而变得容易翘曲。
因此，在本实施方式中，第2部分80b为平坦膜。也就是说，设置在周边电路区域102的钝化膜80的第2部分80b在X方向与Y方向上不具有体积差。因此，在周边电路区域102，通过第2部分80b抑制翘曲。
以下，参照图4(a)～图4(c)对钝化膜80的制造方法的一例进行说明。
首先，如图4(a)所示，利用例如等离子体CVD(Chemical Vapor Deposition，化学气相沉积)，在层间绝缘膜60上成膜氮化硅膜80c。接着，如图4(b)所示，利用掩模90进行图案化。掩模90的图案与钝化膜80的凹凸图案对应。
接着，如图4(c)所示，利用例如RIE(Reactive Ion Etching，反应式离子蚀刻)，相应于掩模90的图案对氮化硅膜80c进行蚀刻。由此，形成钝化膜80的第1部分80a及第2部分80b。最后，去除掩模90。
根据以上说明的本实施方式，在钝化膜80的第1部分80a，相应于导电层21的配线图案而重复凹凸形状。通过该凹凸形状，在单元区域101中的第1部分80a，与导电层21平行的X方向的体积变得大于与导电层21垂直的Y方向的体积。
因此，能够利用第1部分80a的凹凸形状抑制因存在多个导电层21而产生大的应力的X方向的翘曲。另外，所述凹凸形状形成在单元区域101，并未设置在周边电路区域102上所设置的钝化膜80的第2部分80b。因此，也通过钝化膜80维持周边电路区域102的翘曲的抑制。
进而，在本实施方式中，抑制所述应力的凹凸形状形成在位于半导体装置1的最上层的钝化膜80。因为钝化膜80是存储器膜30的保护膜，所以只要确保保护所需的最低限度的厚度即可。因此，通过在钝化膜80形成凹凸形状，能够在不对存储器膜30的特性造成不良影响的情况下抑制翘曲。
(第2实施方式)
图5是表示第2实施方式的半导体装置的概略构造的剖视图。对与所述第1实施方式相同的构成要素标注相同的符号，并省略详细说明。
如图5所示，本实施方式的半导体装置2具备相当于第1氮化膜的钝化膜80、及相当于第2氮化膜的钝化膜81。钝化膜80如第1实施方式中所说明，具有第1部分80a及第2部分80b。在第1部分80a沿Y方向形成凹凸形状。
钝化膜81是利用例如等离子体CVD而形成在层间绝缘膜60与钝化膜80之间的氮化硅膜。层间绝缘膜60具有通过释放氢来调整存储器膜30的特性的功能。钝化膜80及钝化膜81的膜质互不相同。也就是说，钝化膜80与钝化膜81之间氢含量不同。
在本实施方式中，钝化膜80的膜厚是由缓和因导电层21产生的应力所需的体积规定。另一方面，钝化膜81的膜厚是由调整存储器膜30的特性所需的氢量规定。
根据以上说明的本实施方式，与第1实施方式同样地，凹凸形状沿着导电层21的配线图案形成在钝化膜80。由此，能够抑制因导电层21的存在而产生大的应力的X方向的翘曲。
进而，在本实施方式中，因为设有钝化膜81，所以也能够调整存储器膜30的特性。
对本发明的若干实施方式进行了说明，但这些实施方式是作为例子提出的，并非意欲限定发明的范围。这些新颖的实施方式能够通过其他各种方式来实施，能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含于发明的范围或主旨，并且包含于权利要求书所记载的发明及其均等的范围。

Claims (7)

1.一种半导体装置，具备：半导体基板；
多个导电层，在所述半导体基板上沿第1方向延伸，并且在与所述第1方向垂直的第2方向上隔开间隔，且在相对于所述第1方向及所述第2方向垂直的第3方向上积层；以及
钝化膜，设置在所述多个导电层上；
所述钝化膜具有凸部与凹部沿所述第2方向重复的所述第3方向上的凹凸形状，且设置在第1部分与第2部分，所述第1部分设置在设有所述多个导电层的单元区域，所述第2部分设置在所述第1方向或所述第2方向上邻接在所述单元区域的周边电路区域，且
所述第1部分具有所述凹凸形状，所述第2部分为平坦膜。
2.根据权利要求1所述的半导体装置，其中所述钝化膜具有：第1氮化膜，设置在所述多个导电层上；及第2氮化膜，设置在所述第1氮化膜上，且具有所述凹凸形状。
3.根据权利要求2所述的半导体装置，其中所述第1氮化膜的氢含量与所述第2氮化膜的氢含量不同。
4.根据权利要求1所述的半导体装置，其中所述凸部配置在所述多个导电层上。
5.根据权利要求4所述的半导体装置，其中所述第2方向上的所述凸部的中心间距与所述第2方向上的所述导电层的间距相同。
6.根据权利要求4所述的半导体装置，其中相对于所述多个导电层形成着1个所述凸部。
7.根据权利要求1所述的半导体装置，其还具备存储器膜，所述存储器膜在所述单元区域将所述多个导电层在所述第3方向上贯通，且
所述多个导电层是与所述存储器膜对向地配置的字线。
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GR01 Patent grant
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